KR20170023294A - 비휘발성 메모리 장치, 메모리 시스템 및 그의 동작 방법 - Google Patents

비휘발성 메모리 장치, 메모리 시스템 및 그의 동작 방법 Download PDF

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Abstract

비휘발성 메모리 장치, 메모리 시스템 및 그의 동작 방법에 관한 것으로, 메모리 컨트롤러, 및 상기 메모리 컨트롤러로부터 입력되는 커맨드에 응답하여 특정 동작을 수행하는 비휘발성 메모리 장치를 포함하며, 상기 비휘발성 메모리 장치는 상기 메모리 컨트롤러로부터 입력되는 ZQ 캘리브레이션 인에이블 신호 및 리드 인에이블 신호에 응답하여 ZQ 캘리브레이션 동작 및 리드 동작을 순차적으로 수행하며, 상기 ZQ 캘리브레이션 동작 구간에서, 상기 메모리 컨트롤러는 상기 비휘발성 메모리 장치로 상기 리드 인에이블 신호를 출력하고, 상기 비휘발성 메모리 장치는 상기 리드 인에이블 신호에 응답하여 듀티 보정 동작을 수행하여 듀티비를 설정하며, 상기 리드 동작 구간에서, 상기 비휘발성 메모리 장치는 상기 설정된 듀티비를 토대로 내부 클럭 신호를 생성하고, 데이터를 상기 내부 클럭 신호에 동기시켜 출력한다.

Description

비휘발성 메모리 장치, 메모리 시스템 및 그의 동작 방법 {NONVOLATILE MEMORY DEVICE, MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 좀 더 구체적으로는 듀티비 보정이 가능한 반도체 비휘발성 메모리 장치, 메모리 시스템 및 그의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 비휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
한편, 최근, 전자 기기, 예를 들어, 플래시 시스템이 고속으로 동작함에 따라, 플래시 시스템 내의 플래시 메모리 장치와 메모리 컨트롤러 간의 데이터 전송 속도의 고속화가 요구되고 있다. 일반적으로, 데이터가 고속으로 전송됨에 있어서 지터(jitter), 스큐(skew), 듀티 싸이클(duty cycle) 등과 같은 신호 왜곡 현상이 발생할 수 있는데, 특히, 플래시 메모리 시스템에서는, 메모리 컨트롤러에서 플래시 메모리 장치로 전송되는 리드 인에이블 신호(RE/REB) 혹은 라이트 인에이블 신호(WE/WEB)의 듀티 에러에 의한 신호 왜곡 현상이 이슈가 되고 있다.
도 1 은 일반적인 플래시 메모리 장치의 리드 인터페이스와 관련된 구성을 보여주는 블록도이다.
도 1 을 참조하면, 플래시 메모리 장치는 클럭 생성부(10) 및 데이터 출력부(20)를 포함한다. 상기 클럭 생성부(10)는 리드 동작 시 메모리 컨트롤러(미도시)로부터 전송되는 리드 인에이블 신호(RE/REB)에 응답하여 플래시 메모리 장치의 동작을 위한 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 생성한다. 참고로, 상기 리드 인에이블 신호(RE/REB)는 리드 동작 시에 일정한 주기를 가지고 토글링하는 신호이다. 상기 데이터 출력부(20)는 메모리 셀 영역(미도시)로부터 전송되는 내부 데이터(DQ)를 입력받아, 상기 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)에 동기시켜 데이터(DATA)로서 메모리 컨트롤러로 출력한다.
이때, 리드 인에이블 신호(RE/REB)의 듀티비(Duty Ratio)에 왜곡이 발생 한다면 이로 인하여 내부 데이터(DATA)의 셋업홀드(Setup Hold)의 마진이 줄어들게 되고, 이는 고속 동작에 있어서 상당한 부담으로 작용하게 된다. 하지만, 상기 리드 인에이블 신호(RE/REB)의 경우 연속적으로 토글링하는 신호가 아니라 리드 동작 시에서만 토글링하는 신호이기 때문에 리드 인에이블 신호(RE/REB)의 듀티비 보정을 수행하기는 어려움이 있다.
또한, 리드 인에이블 신호(RE/REB)는 메모리 컨트롤러에서 플래시 메모리 장치로 인가되기 때문에, 메모리 컨트롤러가 리드 인에이블 신호(RE/REB)의 듀티비(duty ratio)를 이상적인 50%로 유지시킨다고 하더라도, 플래시 메모리 장치로 전송되는 과정에서 듀티 에러가 발생하고, 플래시 메모리 장치 내부에서도 듀티 에러가 발생하기 때문에, 리드 인에이블 신호(RE/REB)의 듀티비를 원하는 값(예를 들어, 50%)으로 유지시킬 수 없다는 한계점이 있었다.
본 발명의 실시예가 해결하고자 하는 기술적 과제는 비휘발성 메모리 장치의 듀티 보정 동작을 통해 듀티비가 보정된 클럭을 생성하여 신뢰성이 높은 데이터 전송을 수행할 수 있는 플래시 메모리 장치 및 이를 포함하는 메모리 시스템을 제공한다.
또한, 본 발명의 실시예가 해결하고자 하는 기술적 과제는 메모리 시스템의 고속 동작이 필요할 때에만 듀티 보정 동작을 수행하여 저전력 동작이 가능한 플래시 메모리 장치 및 이를 포함하는 메모리 시스템을 제공한다.
본 발명의 일실시예에 따른 메모리 시스템은, 메모리 컨트롤러 및 상기 메모리 컨트롤러로부터 입력되는 커맨드에 응답하여 특정 동작을 수행하는 비휘발성 메모리 장치를 포함하며, 상기 비휘발성 메모리 장치는 상기 메모리 컨트롤러로부터 입력되는 ZQ 캘리브레이션 인에이블 신호 및 리드 인에이블 신호에 응답하여 ZQ 캘리브레이션 동작 및 리드 동작을 순차적으로 수행하며, 상기 ZQ 캘리브레이션 동작 구간에서, 상기 메모리 컨트롤러는 상기 비휘발성 메모리 장치로 상기 리드 인에이블 신호를 출력하고, 상기 비휘발성 메모리 장치는 상기 리드 인에이블 신호에 응답하여 듀티 보정 동작을 수행하여 듀티비를 설정하며, 상기 리드 동작 구간에서, 상기 비휘발성 메모리 장치는 상기 설정된 듀티비를 토대로 내부 클럭 신호를 생성하고, 데이터를 상기 내부 클럭 신호에 동기시켜 출력할 수 있다.
본 발명의 일실시예에 따른 비휘발성 메모리 장치는, 외부에서 입력되는 ZQ 캘리브레이션 인에이블 신호 및 리드 인에이블 신호에 응답하여 ZQ 캘리브레이션 동작 및 리드 동작을 순차적으로 수행한다. 상기 비휘발성 메모리 장치는, 상기 ZQ 캘리브레이션 동작 구간에서, 상기 리드 인에이블 신호를 입력받아 듀티 보정 동작을 수행하여 듀티비를 설정하며, 상기 리드 동작 구간에서, 상기 리드 인에이블 신호를 입력받아 상기 설정된 듀티비를 토대로 듀티 보정 클럭을 출력하는 듀티비 제어부; 상기 듀티 보정 클럭에 응답하여 상기 내부 클럭 신호를 생성하는 클럭 생성부; 및 내부 메모리 셀 영역에서 출력되는 데이터를 상기 내부 클럭 신호에 동기시켜 출력하는 데이터 출력부를 포함할 수 있다.
본 발명의 일실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 외부에서 입력되는 ZQ 캘리브레이션 인에이블 신호 및 리드 인에이블 신호에 응답하여 ZQ 캘리브레이션 동작 및 리드 동작을 순차적으로 수행하는 비휘발성 메모리 장치에 있어서, 상기 ZQ 캘리브레이션 인에이블 신호에 응답하여 상기 ZQ 캘리브레이션 동작 구간에 진입하는 단계; 상기 ZQ 캘리브레이션 동작 구간에서, 상기 리드 인에이블 신호에 응답하여 듀티 보정 동작을 수행하여 듀티비를 설정하는 단계; 상기 리드 동작 구간에서, 상기 리드 인에이블 신호를 입력받아 상기 설정된 듀티비를 토대로 듀티 보정 클럭을 출력하는 단계; 상기 듀티 보정 클럭에 응답하여 상기 내부 클럭 신호를 생성하는 단계; 및 내부 메모리 셀 영역에서 출력되는 데이터를 상기 내부 클럭 신호에 동기시켜 출력하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 외부에서 입력되는 ZQ 캘리브레이션 인에이블 신호 및 리드 인에이블 신호에 응답하여 ZQ 캘리브레이션 동작 및 리드 동작을 순차적으로 수행하는 비휘발성 메모리 장치에 있어서, 상기 ZQ 캘리브레이션 인에이블 신호에 응답하여 상기 ZQ 캘리브레이션 동작 구간에 진입하는 단계; 상기 ZQ 캘리브레이션 동작 구간에서, 상기 리드 인에이블 신호에 응답하여 메모리 시스템의 주파수를 검출하여 듀티 보정 인에이블 신호를 출력하고, 상기 듀티 보정 인에이블 신호에 응답하여 듀티 보정 동작을 수행하여 듀티비를 설정하는 단계; 상기 리드 동작 구간에서, 상기 리드 인에이블 신호를 입력받아 상기 설정된 듀티비를 토대로 듀티 보정 클럭을 출력하고, 상기 듀티 보정 인에이블 신호에 응답하여 상기 리드 인에이블 신호를 내부 리드 인에이블 신호로 출력하는 단계; 상기 듀티 보정 인에이블 신호에 응답하여, 상기 내부 리드 인에이블 신호 혹은 상기 듀티 보정 클럭을 선택적으로 입력받아 내부 클럭 신호를 생성하는 단계; 및 내부 메모리 셀 영역에서 출력되는 데이터를 상기 내부 클럭 신호에 동기시켜 출력하는 단계를 포함할 수 있다.
제안된 실시예에 따른 비휘발성 메모리 장치는 메모리 컨트롤러 간의 신호 라인의 임피던스 매칭을 위해 수행되던 ZQ 캘리브레이션 동작을 이용하여 듀티 보정 동작을 수행함으로써 최소한의 면적으로 신뢰성이 높은 데이터 전송을 수행할 수 있다.
또한, 제안된 실시예에 따른 메모리 시스템은 고속 동작이 필요할 때에만 듀티 보정 동작을 수행함으로써 저전력 동작이 가능하다.
도 1 은 일반적인 플래시 메모리 장치의 리드 인터페이스와 관련된 구성을 보여주는 블록도이다.
도 2 는 본 발명의 일실시예에 따른 메모리 시스템을 보여주는 블록도이다.
도 3a 및 도 3b 는 본 발명의 일실시예에 따른 메모리 시스템의 동작을 보여주기 위한 순서도 및 타이밍도이다.
도 4 는 본 발명의 일실시예에 따른 플래시 메모리 장치의 구성을 보여주는 블록도이다.
도 5 는 도 3 에 도시된 듀티비 제어부의 구성을 보여주는 상세 블록도이다.
도 6 은 본 발명의 다른 일실시예에 따른 플래시 메모리 장치의 구성을 보여주는 블록도이다.
도 7 은 도 6 에 도시된 듀티비 제어부의 구성을 보여주는 상세 블록도이다.
도 8 은 도 6 에 도시된 플래시 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 9 는 본 발명의 또 다른 일실시예에 따른 플래시 메모리 장치의 구성을 보여주는 블록도이다.
도 10 은 도 9 의 주파수 검출부의 구성을 보여주는 상세 블록도이다.
도 11a 및 도 11b 는 도 10 의 코드 검출부의 상세 회로도 및 동작 파형도이다.
도 12 는 본 발명의 또 다른 일실시예에 따른 플래시 메모리 장치의 구성을 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
반도체 메모리 장치는 외부 시스템 예컨대, 메모리 컨트롤러와 명령과 데이터를 송수신한다. 반도체 메모리 장치와 상기 외부 시스템 사이를 연결하는 버스 라인의 임피던스와 상기 버스 라인과 직접 연결된 반도체 메모리 장치 내의 신호 라인의 임피던스가 서로 다른 경우, 데이터의 반사가 초래될 수 있다. 최근 고속의 반도체 메모리 장치에는 이러한 데이터 반사를 방지하기 위하여 임피던스를 매칭시키는 구성이 제공되는 것이 일반적이다.
한편, ZQ 캘리브레이션 동작은 PVT(Process, Voltage, Temperature) 등의 동작 조건이 변함에 따라 임피던스 미스매칭(impedance mismatching)에 의한 신호 반사를 방지하기 위해 데이터 입출력 회로의 임피던스와 메모리 컨트롤러의 신호 라인의 임피던스를 일치시키기 위한 동작이다.
본 발명의 실시예에서는 플래시 메모리 장치와 메모리 컨트롤러 간의 신호 라인의 임피던스 매칭을 위해 수행되던 ZQ 캘리브레이션 동작을 이용하여 리드 인에이블 신호의 듀티 보정 동작을 수행함으로써 최소한의 면적으로 신뢰성이 높은 데이터 전송을 수행할 수 있도록 한다.
도 2 는 본 발명의 일실시예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2 를 참조하면, 본 발명의 일실시예에 따른 메모리 시스템은 메모리 컨트롤러(100) 및 상기 메모리 컨트롤러(100)로부터 입력되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 특정 동작을 수행하는 플래시 메모리 장치(200)를 포함한다.
상기 커맨드(CMD)는 리셋 신호(RST), ZQ 캘리브레이션 신호(ZQCAL_EN), 리드 인에이블 신호(RE), 라이트 인에이블 신호(WEB), 커맨드 래치 인에이블 신호(CLE), 칩 인에이블 신호(CEB) 등을 포함한다. 상기 커맨드(CMD)가 리셋 신호(RST)일 경우, 상기 플래시 메모리 장치(200)는 리셋 동작을 수행할 수 있다. 상기 커맨드(CMD)가 ZQ 캘리브레이션 신호(ZQCAL_EN)일 경우, 상기 플래시 메모리 장치(200)는 신호 라인의 임피던스 매칭을 위해 ZQ 캘리브레이션 동작을 수행할 수 있다. 상기 커맨드(CMD)가 리드 인에이블 신호(RE)일 경우, 상기 플래시 메모리 장치(200)는 입력되는 어드레스(ADD)에 대응하는 내부의 메모리 셀 영역으로부터 데이터를 읽어서 출력하는 리드 동작을 수행할 수 있다. 상기 커맨드(CMD)가 라이트 인에이블 신호(WEB)일 경우, 상기 플래시 메모리 장치(200)는 상기 메모리 컨트롤러(100)로부터 데이터(DATA)를 입력받아 어드레스(ADD)에 대응하는 내부의 메모리 셀 영역에 저장하는 라이트 동작을 수행할 수 있다. 참고로, 상기 리드 인에이블 신호(RE)는 리드 동작 구간에서 설정된 주기를 가지고 토글링하는 클럭 신호이고, 상기 이 때, 상기 라이트 인에이블 신호(WEB)는 라이트 동작 구간에서 설정된 주기를 가지고 토글링하는 클럭 신호이다.
본 발명의 일실시예에서, 플래시 메모리 장치(200)는 파워온 이후에, 리셋 동작, ZQ 캘리브레이션 동작 및 리드/라이트 동작을 순차적으로 수행하며, 상기 ZQ 캘리브레이션 동작 구간에서, 메모리 컨트롤러(100)는 비휘발성 메모리 장치(200)로 설정된 주기로 토글링하는 리드 인에이블 신호(RE) 혹은 라이트 인에이블 신호(WEB)를 출력하고, 비휘발성 메모리 장치(200)는 상기 리드 인에이블 신호(RE) 혹은 라이트 인에이블 신호(WEB)에 응답하여 듀티 보정 동작을 수행할 수 있다. 이를 위해, 상기 비휘발성 메모리 장치(200)는 상기 리드 인에이블 신호(RE) 혹은 라이트 인에이블 신호(WEB)를 입력받아 듀티 보정 동작을 수행하고 듀티비를 설정하는 듀티비 제어부를 포함할 수 있다. 이후, 상기 리드/라이트 동작 구간에서, 상기 플래시 메모리 장치(200)는 상기 듀티 보정 동작에 따라 설정된 듀티비를 토대로 내부 클럭 신호(RCLK, FCLK)를 생성하고, 데이터(DATA)를 상기 내부 클럭 신호(RCLK, FCLK)에 동기시켜 출력할 수 있다.
이하, 도면들을 참조하여 본 발명의 실시예들을 설명하기로 한다. 이하에서 실시예들은 플래시 메모리 장치의 리드 동작 구간 위주로 설명이 이루어져 있으나, 라이트 동작 구간에서도 동일한 개념으로 구현될 수 있다. 즉, 플래시 메모리 장치가 라이트 동작 구간 이전의 ZQ 캘리브레이션 동작 구간에서 토글링하는 라이트 인에이블 신호(WEB)를 입력받고 이에 대한 듀티 보정 동작을 수행하여 듀티비를 미리 설정하고, 이후 라이트 동작 구간에서 상기 미리 설정된 듀티비를 이용하여 내부 클럭 신호(FCLK, RCLK)를 생성하고, 메모리 컨트롤러로부터 입력되는 데이터(DATA)를 상기 내부 클럭 신호(RCLK, FCLK)에 동기시켜 입력받을 수 있다.
도 3a 및 도 3b 는 본 발명의 일실시예에 따른 메모리 시스템의 동작을 보여주기 위한 순서도 및 타이밍도이다.
도 3a 를 참조하면, 파워업(S310) 이후에, 메모리 시스템의 메모리 컨트롤러(도1의 100)는 플래시 메모리 장치(도1의 200)에 리셋 신호(RST)를 인가하고, 플래시 메모리 장치(200)는 상기 리셋 신호(RST)에 응답하여 리셋 동작을 수행한다(S320).
메모리 컨트롤러(100)는 플래시 메모리 장치(200)의 내부 메모리 셀 영역에 저장된 캠 데이터를 읽어온다 (S330). 참고로, 메모리 장치 중 비휘발성 메모리 장치는 컬럼 리페어 정보, 프로그램 정보와 내부 로직 환경(configuration) 정보인 캠 (CAM; Contents Addressable Memory) 데이터를 저장하기 위해 내부 메모리 셀 영역에 메인 셀 외에도 캠셀을 포함하고, 파워업 이후 리셋 신호가 인가되면, 상기 캠셀로부터 캠 데이터를 읽어온다.
이 후, 메모리 시스템은 메모리 컨트롤러(100)와 플래시 메모리 장치(200) 간의 신호 라인의 임피던스 매칭을 위해 ZQ 캘리브레이션 동작을 수행한다(S340). 보다 상세하게, 메모리 컨트롤러(100)는 플래시 메모리 장치(200)에 ZQ 캘리브레이션 신호(ZQCAL_EN)를 송부하고, 플래시 메모리 장치(200)는 상기 ZQ 캘리브레이션 신호(ZQCAL_EN)에 응답하여 ZQ 캘리브레이션 동작을 수행한다.
이 후, 메모리 컨트롤러(100)는 플래시 메모리 장치(200)에 라이트 인에이블 신호(WEB), 커맨드 래치 인에이블 신호(CLE), 칩 인에이블 신호(CEB)를 출력하고, 플래시 메모리 장치(200)는 상기 신호들의 조합을 토대로 리드 동작 구간에 진입한다. 이후, 일정 시간 후에, 메모리 컨트롤러(100)는 플래시 메모리 장치(200)에 리드 인에이블 신호(RE)를 송부하고, 플래시 메모리 장치(200)는 해당 신호에 응답하여 리드 동작을 수행한다(S350). 이 때, 상기 리드 인에이블 신호(RE)는 리드 동작 구간에서 설정된 주기를 가지고 토글링하는 클럭 신호이다.
한편, 도 3b 를 참조하면, 본 발명의 일실시예에서, 메모리 컨트롤러(100)는 상기 리드 동작 구간뿐만 아니라, 상기 ZQ 캘리브레이션 신호(ZQCAL_EN)의 활성화구간, 즉, ZQ 캘리브레이션 동작 구간(S340)에서도 리드 인에이블 신호(RE)를 상기의 설정된 주기로 토글링시켜 출력한다. 따라서, 플래시 메모리 장치(200)는 ZQ 캘리브레이션 동작 구간(S340)에서 상기 리드 인에이블 신호(RE)를 이용한 듀티 보정 동작을 수행할 수 있다. 상기 ZQ 캘리브레이션 동작 구간은 약 1us 정도 소요될 수 있으며, 이 시간 동안 비휘발성 메모리 장치(200)는 설정된 주기로 토글링하는 리드 인에이블 신호(RE)를 입력받아 듀티 보정 동작을 수행하여 리드 인에이블 신호(RE)의 듀티비를 미리 설정할 수 있다.
이후 리드 동작 구간(S350)에서, 플래시 메모리 장치(200)는 설정된 주기를 가지고 토글링하는 리드 인에이블 신호(RE)를 입력받아 내부 클럭 신호(RCLK, FCLK)를 생성한다. 이 때, 플래시 메모리 장치(200)는 듀티 보정 동작에 따라 미리 설정된 듀티비에 따라 내부 클럭 신호(RCLK, FCLK)를 생성할 수 있다. 상기 플래시 메모리 장치(200)는 듀티비가 보정된 내부 클럭 신호(RCLK, FCLK)에 동기시켜 데이터(DATA)를 출력할 수 있다.
도 4 는 본 발명의 일실시예에 따른 도 2 의 플래시 메모리 장치(200)의 구성을 보여주는 블록도이다.
도 4 를 참조하면, 플래시 메모리 장치(200)는 듀티비 제어부(410), 클럭 생성부(420) 및 데이터 출력부(430)를 포함할 수 있다.
상기 듀티비 제어부(410)는 ZQ 캘리브레이션 동작 구간에서 메모리 컨트롤러(도 2 의 100)에서 입력되는 리드 인에이블 신호(RE)를 입력받아 듀티 보정 동작을 수행하여 듀티비를 설정하며, 리드 동작 구간에서, 상기 리드 인에이블 신호(RE)를 입력받아 상기 설정된 듀티비를 토대로 듀티 보정 클럭(DCC_OUT)을 출력한다. 이 때, 상기 리드 인에이블 신호(RE)는 일정한 주기를 가지고 토글링하는 신호이다. 즉, 상기 듀티비 제어부(410)는 ZQ 캘리브레이션 신호(ZQCAL_EN)가 활성화될 때, 일정한 주기를 가지고 토글링하는 리드 인에이블 신호(RE)를 입력받아 듀티 보정 동작을 수행하여 듀티비를 설정하며, 이후, 리드 동작 구간에서, 일정한 주기를 가지고 토글링하는 리드 인에이블 신호(RE)를 입력받아, 상기 설정된 듀티비를 토대로 리드 인에이블 신호(RE)의 듀티비를 보정하여 듀티 보정 클럭(DCC_OUT)로 출력한다. 참고로, 상기 듀티비 제어부(410)는 메모리 컨트롤러(100)로부터 입력되는 ZQ 캘리브레이션 신호(ZQCAL_EN)를 토대로 ZQ 캘리브레이션 동작 구간에 진입하고, 메모리 컨트롤러(100)로부터 입력되는 라이트 인에이블 신호(WEB), 커맨드 래치 인에이블 신호(CLE), 칩 인에이블 신호(CEB)의 조합을 토대로 리드 동작 구간에 진입할 수 있다.
상기 클럭 생성부(420)는 상기 듀티 보정 클럭(DCC_OUT)에 응답하여 내부 클럭 신호(FCLK, RCLK)를 생성한다. 상기 내부 클럭 신호(FCLK, RCLK)는 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 포함할 수 있으며, 상기 클럭 생성부(420)는 상기 듀티 보정 클럭(DCC_OUT)의 라이징 에지 및 폴링 에지에 각각 활성화되는 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 생성할 수 있다.
상기 데이터 출력부(430)는 내부 메모리 셀 영역(미도시)에서 출력되는 데이터(DQ)를 상기 내부 클럭 신호(FCLK, RCLK)에 동기시켜 외부 데이터(DATA)로 메모리 컨트롤러(100)에 출력한다.
상기와 같이, 본 발명의 일실시예에 따른 플래시 메모리 장치는 리드 동작 구간 이전의 ZQ 캘리브레이션 동작 구간에서 토글링하는 리드 인에이블 신호(RE)를 입력받아 이에 대한 듀티 보정 동작을 수행하여 듀티비를 미리 설정할 수 있다. 따라서, 이후 리드 동작 구간에서 리드 인에이블 신호(RE)가 입력될 때, 상기 미리 설정된 듀티비를 이용하여 리드 인에이블 신호(RE)의 듀티비를 보정하고 이를 토대로 내부 클럭 신호(FCLK, RCLK)를 생성함으로써 신뢰성 있는 고속 데이터 전송이 가능하다.
도 5 는 도 3 에 도시된 듀티비 제어부(410)의 구성을 보여주는 상세 블록도이다.
도 5 를 참조하면, 듀티비 제어부(410)는 지연라인부(510), 듀티비 검출부(520), 지연라인 제어부(530) 및 출력 드라이버(540)를 포함할 수 있다.
상기 지연라인부(510)은 지연라인 제어 신호(CTRL)에 응답하여 리드 인에이블 신호(RE)를 일정 시간 지연시켜 지연 클럭(CLKOUT)을 출력한다. 상기 상기 듀티비 검출부(520)는 ZQ 캘리브레이션 동작 구간에서 인에이블되어, 상기 지연 클럭(CLKOUT)의 듀티비를 검출하여 검출 신호(DEC, INC)를 출력한다. 상기 지연라인 제어부(530)는 상기 검출 신호(DEC, INC)에 응답하여 상기 지연라인 제어 신호(CTRL)를 출력한다. 상기 출력 드라이버(540)는 상기 지연 클럭(CLKOUT)을 듀티 보정 클럭(DCC_OUT)으로 출력한다.
구체적으로, 상기 듀티비 검출부(520)는 ZQ 캘리브레이션 신호(ZQCAL_EN)가 활성화되면 지연 클럭(CLKOUT)의 듀티비를 검출하여 검출 신호(DEC, INC)를 출력한다. 일실시예에서, 상기 검출 신호(DEC, INC)는 증가 신호(INC) 및 감소 신호(DEC)를 포함하며, 타겟 듀티비를 50:50으로 설정할 때, 지연 클럭(CLKOUT)의 듀티비가 타겟 듀티비 보다 클 경우에는 감소 신호(DEC)를 활성화시키고, 타겟 듀티비 보다 작을 경우에는 증가 신호(INC)를 활성화시킨다.
상기 지연라인 제어부(530)는 상기 증가 신호(INC) 및 감소 신호(DEC)에 응답하여 상기 지연라인 제어 신호(CTRL)를 조절하여 출력한다. 일실시예에서, 상기 지연라인 제어 신호(CTRL)는 다수의 코드(C<0:15>)로 구성될 수 있으며, 예를 들어, 다수의 코드(C<0:15>)의 초기 값으로 일부 코드(C<0:7>)는 하이 레벨로 설정되고 나머지 코드(C<8:15>)는 로우 레벨로 설정될 수 있다.
상기 지연라인부(510)는 상기 지연라인 제어 신호(CTRL)에 응답하여 리드 인에이블 신호(RE)의 듀티비를 보정하여 지연 클럭(CLKOUT)을 생성한다.
상기 듀티비 검출부(520), 지연라인 제어부(530) 및 지연라인부(510)의 동작이 반복적으로 수행되어 타겟 듀티비의 범위에 도달하면 그 때의 듀티비가 지연라인부(510)에 설정된다.
상기 출력 드라이버(540)는 리드 동작 구간에서 인에이블되며, 리드 동작 구간에서 상기 지연 클럭(CLKOUT)을 듀티 보정 클럭(DCC_OUT)으로 출력한다. 상기 출력 드라이버(540)는 라이트 인에이블 신호(WEB), 커맨드 래치 인에이블 신호(CLE), 칩 인에이블 신호(CEB)의 조합을 토대로 리드 동작 구간에서 인에이블 될 수 있다.
이하, 도 6 을 참조하여 본 발명의 다른 실시예에 따른 플래시 메모리 장치(200)를 설명하기로 한다. 참고로, 도 6 에 도시된 플래시 메모리 장치(200)는 리드 인에이블 신호(RE)의 듀티비를 보정하는 대신 내부에서 생성된 내부 클럭 신호(FCLK, RCLK)를 피드백 받아 듀티비를 보정할 수 있다.
도 6 은 본 발명의 다른 실시예에 따른 도 2 의 플래시 메모리 장치(200)의 구성을 보여주는 블록도이다.
도 6 을 참조하면, 플래시 메모리 장치(200)는 듀티비 제어부(610), 클럭 생성부(620) 및 데이터 출력부(630)를 포함할 수 있다.
상기 듀티비 제어부(610)는 ZQ 캘리브레이션 동작 구간에서 메모리 컨트롤러(도 2 의 100)에서 입력되는 제 1 및 제 2 리드 인에이블 신호(RE, REB) 및 내부 클럭 신호(FCLK, RCLK)를 입력받아 듀티 보정 동작을 수행하여 듀티비를 설정하며, 리드 동작 구간에서, 상기 제 1 및 제 2 리드 인에이블 신호(RE, REB)를 입력받아 상기 설정된 듀티비를 토대로 듀티 보정 클럭(DCC_OUT)을 출력한다. 이 때, 상기 제 1 및 제 2 리드 인에이블 신호(RE, REB)는 일정한 주기를 가지고 토글링하는 신호이다. 상기 듀티비 제어부(610)는 ZQ 캘리브레이션 신호(ZQCAL_EN)가 활성화되는 ZQ 캘리브레이션 동작 구간 중 초기 구간에서 일정한 주기를 가지고 토글링하는 제 1 및 제 2 리드 인에이블 신호(RE, REB)를 입력받아 이를 듀티 보정 클럭(DCC_OUT)으로 출력한다. 또한, 상기 듀티비 제어부(610)는 ZQ 캘리브레이션 동작 구간 중 초기 구간을 제외한 나머지 구간에서 상기 내부 클럭 신호(FCLK, RCLK)를 클럭 생성부(620)로부터 피드백 받아 듀티 보정 동작을 수행하여 듀티비를 설정한다. 이후, 리드 동작 구간에서, 상기 설정된 듀티비를 토대로 제 1 및 제 2 리드 인에이블 신호(RE, REB)의 듀티비를 보정하여 듀티 보정 클럭(DCC_OUT)로 출력한다. 참고로, 상기 듀티비 제어부(610)는 메모리 컨트롤러(100)로부터 입력되는 ZQ 캘리브레이션 신호(ZQCAL_EN)를 토대로 ZQ 캘리브레이션 동작 구간에 진입하고, 메모리 컨트롤러(100)로부터 입력되는 라이트 인에이블 신호(WEB), 커맨드 래치 인에이블 신호(CLE), 칩 인에이블 신호(CEB)의 조합을 토대로 리드 동작 구간에 진입할 수 있다.
상기 클럭 생성부(620)는 상기 듀티 보정 클럭(DCC_OUT)에 응답하여 내부 클럭 신호(FCLK, RCLK)를 생성한다. 상기 내부 클럭 신호(FCLK, RCLK)는 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)를 포함할 수 있으며, 상기 클럭 생성부(620)는 상기 듀티 보정 클럭(DCC_OUT)의 라이징 에지 및 폴링 에지에 각각 활성화되는 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)를 생성할 수 있다.
상기 데이터 출력부(630)는 내부 메모리 셀 영역(미도시)에서 출력되는 데이터(DQ)를 상기 내부 클럭 신호(FCLK, RCLK)에 동기시켜 외부 데이터(DATA)로 메모리 컨트롤러(100)에 출력한다.
상기와 같이, 본 발명의 일실시예에 따른 플래시 메모리 장치는 리드 동작 구간 이전의 ZQ 캘리브레이션 동작 구간에서 토글링하는 리드 인에이블 신호(RE, REB)를 입력받아 내부 클럭 신호(FCLK, RCLK)를 생성하고, 생성된 내부 클럭 신호(FCLK, RCLK)에 대한 듀티 보정 동작을 수행하여 듀티비를 미리 설정할 수 있다. 따라서, 내부에서 생성된 내부 클럭 신호(FCLK, RCLK)를 피드백 받아 듀티비를 보정함으로써 플래시 메모리 장치 내부에서 틀어지는 클럭의 듀티비를 보상할 수 있다.
도 7 은 도 6 에 도시된 듀티비 제어부(610)의 구성을 보여주는 상세 블록도이다.
도 7 을 참조하면, 듀티비 제어부(610)는 신호선택부(710), 지연라인부(720), 듀티비 검출부(730), 지연라인 제어부(740) 및 출력 드라이버(750)를 포함할 수 있다.
참고로, 도 7 의 지연라인부(720), 듀티비 검출부(730) 및 지연라인 제어부(740)는 도 5 의 듀티비 제어부(410)의 지연라인부(510), 듀티비 검출부(520) 및 지연라인 제어부(530)와 실질적으로 동일한 구성을 가지므로 그 자세한 설명은 생략하기로 한다.
상기 신호선택부(710)는 선택 신호(SEL2)에 응답하여 제 1 및 제 2 리드 인에이블 신호(RE, REB) 혹은 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 선택하여 제 1 및 제 2 선택 출력 신호(SELOUT, SELOUTB)로 출력한다. 참고로, 상기 선택 신호(SEL2)는 ZQ 캘리브레이션 동작 구간 중 초기 구간을 정의하는 신호로, 특히, 상기 ZQ 캘리브레이션 동작 구간 중 초기 구간을 제외한 나머지 구간 동안 활성화되는 신호이다. 따라서, 상기 신호 선택부(710)는 상기 선택 신호(SEL2)가 활성화 되는 상기 ZQ 캘리브레이션 동작 구간 중 초기 구간을 제외한 나머지 구간 동안 상기 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 선택하여 출력할 수 있다. 비록 도면에는 도시되지 않았지만, ZQ 캘리브레이션 신호(ZQCAL_EN)를 입력받아 선택 신호(SEL2)를 생성하기 위한 신호 생성부가 추가로 구비될 수 있다.
상기 출력 드라이버(750)는 ZQ 캘리브레이션 동작 구간 및 리드 동작 구간에서 인에이블되며, 상기 지연 클럭(CLKOUT)을 듀티 보정 클럭(DCC_OUT)으로 출력한다. 상기 출력 드라이버(750)는 ZQ 캘리브레이션 신호(ZQCAL_EN)에 응답하여 ZQ 캘리브레이션 동작 구간에서 인에이블 될 수 있고, 라이트 인에이블 신호(WEB), 커맨드 래치 인에이블 신호(CLE), 칩 인에이블 신호(CEB)의 조합을 토대로 리드 동작 구간에서 인에이블 될 수 있다.
이하, 도 6 내지 도 8 을 참조하여 플래시 메모리 장치(200) 및 듀티비 제어부(610)의 동작에 대해 간단히 설명한다.
도 8 은 도 6 및 도 7 에 나타난 플래시 메모리 장치(200)의 동작을 설명하기 위한 타이밍도이다.
도 8 을 참조하면, 먼저, ZQ 캘리브레이션 신호(ZQCAL_EN)가 활성화되면, ZQ 캘리브레이션 동작 구간에 진입한다.
ZQ 캘리브레이션 동작 구간 중 초기 구간에서는 선택 신호(SEL2)가 비활성화되어 있고, 이에 따라 신호선택부(710)는 제 1 및 제 2 리드 인에이블 신호(RE, REB)를 선택하여 제 1 및 제 2 선택 출력 신호(SELOUT, SELOUTB)로 출력한다. 지연라인부(720)는 상기 제 1 및 제 2 선택 출력 신호(SELOUT, SELOUTB)를 디폴트 지연값으로 지연시켜 지연 클럭(CLKOUT)을 출력한다. 상기 디폴트 지연값은 제로(0) 일수 있다. 출력 드라이버(750)는 상기 ZQ 캘리브레이션 신호(ZQCAL_EN)에 응답하여 상기 지연 클럭(CLKOUT)을 듀티 보정 클럭(DCC_OUT)으로 출력한다. 이후, 클럭 생성부(도 6 의 620)는 상기 듀티 보정 클럭(DCC_OUT)에 응답하여 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 생성한다.
이후, ZQ 캘리브레이션 동작 구간 중 초기 구간을 제외한 나머지 구간에서, 선택 신호(SEL2)가 활성화되고, 이에 따라 신호선택부(710)는 클럭 생성부(620)로부터 피드백되는 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 선택하여 제 1 및 제 2 선택 출력 신호(SELOUT, SELOUTB)로 출력한다. 지연라인부(720)는 지연라인 제어 신호(CTRL)에 응답하여 상기 제 1 및 제 2 선택 출력 신호(SELOUT, SELOUTB)를 일정 시간 지연시켜 지연 클럭(CLKOUT)을 출력한다. 상기 상기 듀티비 검출부(730)는 ZQ 캘리브레이션 동작 구간에서 인에이블되어, 상기 지연 클럭(CLKOUT)의 듀티비를 검출하여 검출 신호(DEC, INC)를 출력한다. 상기 지연라인 제어부(740)는 상기 검출 신호(DEC, INC)에 응답하여 상기 지연라인 제어 신호(CTRL)를 출력한다. 상기 듀티비 검출부(730), 지연라인 제어부(740) 및 지연라인부(720)의 동작이 반복적으로 수행되어 타겟 듀티비의 범위에 도달하면 그 때의 듀티비가 지연라인부(720)에 설정된다.
이후, 라이트 인에이블 신호(WEB), 커맨드 래치 인에이블 신호(CLE), 칩 인에이블 신호(CEB)의 조합에 응답하여 리드 동작 구간에 진입하고 일정 시간 후에 제 1 및 제 2 리드 인에이블 신호(RE, REB)가 입력된다.
리드 동작 구간에서는 상기 선택 신호(SEL2)가 비활성화되어 있고, 이에 따라 신호선택부(710)는 제 1 및 제 2 리드 인에이블 신호(RE, REB)를 선택하여 제 1 및 제 2 선택 출력 신호(SELOUT, SELOUTB)로 출력한다. 지연라인부(720)는 상기 제 1 및 제 2 선택 출력 신호(SELOUT, SELOUTB)를 입력받아 설정된 듀티비를 토대로 지연 클럭(CLKOUT)을 출력한다. 출력 드라이버(750)는 상기 라이트 인에이블 신호(WEB), 커맨드 래치 인에이블 신호(CLE), 칩 인에이블 신호(CEB)의 조합에 응답하여 인에이블되어, 상기 지연 클럭(CLKOUT)을 듀티 보정 클럭(DCC_OUT)으로 출력한다. 이후, 클럭 생성부(620)는 상기 듀티 보정 클럭(DCC_OUT)에 응답하여 듀티비가 보정된 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 생성한다.
이하, 도 9 를 참조하여 본 발명의 다른 실시예에 따른 플래시 메모리 장치(200)를 설명하기로 한다. 참고로, 도 9 에 도시된 플래시 메모리 장치(200)는 리드 인에이블 신호(RE)를 입력받아 메모리 시스템의 주파수를 검출하고 검출된 주파수가 고주파인지 저주파인지에 따라 듀티 보정 동작을 선택적으로 수행할 수 있다.
도 9 는 본 발명의 또 다른 일실시예에 따른 플래시 메모리 장치의 구성을 보여주는 블록도이다.
도 9 를 참조하면, 플래시 메모리 장치(200)는 주파수 검출부(810), 듀티비 제어부(820), 저속동작 결정부(830), 클럭 생성부(840) 및 데이터 출력부(850)를 포함할 수 있다.
상기 주파수 검출부(810)는 ZQ 캘리브레이션 동작 구간에서, 리드 인에이블 신호(RE)를 입력받아 메모리 시스템의 주파수를 검출하여 듀티 보정 인에이블 신호(EN)를 출력한다. 이 때, 상기 리드 인에이블 신호(RE)는 일정한 주기를 가지고 토글링하는 신호이다. 상기 주파수 검출부(810)는 상기 리드 인에이블 신호(RE)의 주파수를 검출하여 검출된 주파수가 일정 기준 보다 크면 시스템이 고속 동작 중이라고 판단하여 상기 듀티 보정 인에이블 신호(EN)를 활성화시키고, 검출된 주파수가 일정 기준 보다 작거나 같으면 시스템이 저속 동작 중이라고 판단하여 상기 듀티 보정 인에이블 신호(EN)를 비활성화시킬 수 있다.
상기 듀티비 제어부(820)는 상기 듀티 보정 인에이블 신호(EN)에 응답하여, 메모리 컨트롤러(도 2 의 100)에서 입력되는 제 1 및 제 2 리드 인에이블 신호(RE, REB) 및 내부 클럭 신호(FCLK, RCLK)를 입력받아 듀티 보정 동작을 수행하여 듀티비를 설정한다. 또한, 상기 듀티비 제어부(820)는 상기 리드 동작 구간에서, 상기 제 1 및 제 2 리드 인에이블 신호(RE, REB)를 입력받아 상기 설정된 듀티비를 토대로 듀티 보정 클럭(DCC_OUT)을 출력한다. 상기 듀티비 제어부(820)는 ZQ 캘리브레이션 신호(ZQCAL_EN)가 활성화되는 ZQ 캘리브레이션 동작 구간 중 초기 구간에서 일정한 주기를 가지고 토글링하는 제 1 및 제 2 리드 인에이블 신호(RE, REB)를 입력받아 이를 듀티 보정 클럭(DCC_OUT)로 출력한다. 또한, 상기 듀티비 제어부(820)는 ZQ 캘리브레이션 동작 구간 중 초기 구간을 제외한 나머지 구간에서 상기 내부 클럭 신호(FCLK, RCLK)를 클럭 생성부(840)로부터 피드백 받고, 듀티 보정 동작을 수행하여 듀티비를 설정한다. 이후, 리드 동작 구간에서, 상기 설정된 듀티비를 토대로 제 1 및 제 2 리드 인에이블 신호(RE, REB)의 듀티비를 보정하여 듀티 보정 클럭(DCC_OUT)로 출력한다. 참고로, 도 9 의 듀티비 제어부(820)는, ZQ 캘리브레이션 신호(ZQCAL_EN) 대신에 듀티 보정 인에이블 신호(EN)를 입력받는 점을 제외하고는 도 7 의 듀티비 제어부(610)와 실질적으로 동일한 구성을 가지므로 그 자세한 설명은 생략하기로 한다.
상기 저속동작 결정부(830)는 상기 듀티 보정 인에이블 신호(EN)에 응답하여 디스에이블되며, 상기 리드 인에이블 신호(RE)를 입력받아 내부 리드 인에이블 신호(REI)를 출력한다.
상기 클럭 생성부(840)는 상기 듀티 보정 인에이블 신호(EN)에 응답하여 상기 듀티비 제어부(820)에서 출력되는 듀티 보정 클럭(DCC_OUT) 혹은 상기 저속동작 결정부(830)에서 출력되는 내부 리드 인에이블 신호(REI)를 선택하고, 선택된 신호에 응답하여 내부 클럭 신호(FCLK, RCLK)를 생성한다. 상기 클럭 생성부(840)는 상기 듀티 보정 인에이블 신호(EN)가 활성화될 때 상기 듀티 보정 클럭(DCC_OUT)을 선택하고, 상기 상기 듀티 보정 인에이블 신호(EN)가 비활성화될 때 상기 내부 리드 인에이블 신호(REI)를 선택하는 클럭 선택부(842)를 포함할 수 있다. 참고로, 상기 내부 클럭 신호(FCLK, RCLK)는 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)를 포함할 수 있으며, 상기 클럭 생성부(840)는 상기 듀티 보정 클럭(DCC_OUT)의 라이징 에지 및 폴링 에지에 각각 활성화되는 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)를 생성할 수 있다.
상기 데이터 출력부(850)는 내부 메모리 셀 영역(미도시)에서 출력되는 데이터(DQ)를 상기 내부 클럭 신호(FCLK, RCLK)에 동기시켜 외부 데이터(DATA)로 메모리 컨트롤러(100)에 출력한다.
상기와 같이, 본 발명의 일실시예에 따른 플래시 메모리 장치는 리드 동작 구간 이전의 ZQ 캘리브레이션 동작 구간에서 토글링하는 리드 인에이블 신호(RE, REB)를 입력받아 내부 클럭 신호(FCLK, RCLK)를 생성하고, 생성된 내부 클럭 신호(FCLK, RCLK)에 대한 듀티 보정 동작을 수행하여 듀티비를 미리 설정할 수 있다. 따라서, 내부에서 생성된 내부 클럭 신호(FCLK, RCLK)를 피드백 받아 듀티비를 보정함으로써 플래시 메모리 장치 내부에서 틀어지는 클럭의 듀티비를 보상할 수 있다.
또한, 본 발명의 일실시예에 따른 플래시 메모리 장치는 메모리 시스템의 주파수를 감지하여 메모리 시스템의 고속 동작이 필요할 때에만 듀티 보정 동작을 수행함으로써 저전력 동작이 가능하다.
도 10 은 도 9 의 주파수 검출부(810)의 구성을 보여주는 상세 블록도이다.
도 10 을 참조하면, 주파수 검출부(810)는 주파수 분주부(910), 코드 검출부(920) 및 듀티 보정 인에이블 신호 출력부(930)를 포함한다.
상기 주파수 분주부(910)는 ZQ 캘리브레이션 동작 구간에서 입력되는 리드 인에이블 신호(RE)의 주파수를 일정 비로 분주한다. 일실시예에서, 상기 일정 비는 2가 될 수 있으며, 상기 주파수 분주부(910)는 입력되는 리드 인에이블 신호(RE)의 주파수를 2분주하여 1/2 주파수를 가지는 주파수-분주된 클록 신호(HALF_RE)를 생성할 수 있다.
상기 코드 검출부(920)는 상기 주파수-분주된 클록 신호(HALF_RE)를 입력받아 일정한 시간 간격으로 상기 주파수-분주된 클록 신호(HALF_RE)의 레벨을 감지하여 디지털 코드들(M<0:16>)을 출력한다. 일실시예에서, 상기 시간 간격은 16 개가 될 수 있으며, 상기 코드 검출부(920)는 16개의 시간에 대응하는 디지털 코드들(M<0:16>)을 출력할 수 있다.
상기 듀티 보정 인에이블 신호 출력부(930)는 상기 디지털 코드들(M<0:16>)을 입력받아 듀티 보정 인에이블 신호(EN)의 활성화 유무를 결정하여 출력한다. 예를 들어, 상기 디지털 코드들(M<0:16>)의 ‘하이’ 레벨에서 ‘로우’ 레벨로 변환하는 구간이 일정 기준 보다 많을 경우, 상기 듀티 보정 인에이블 신호 출력부(930)는 듀티 보정 인에이블 신호(EN)를 활성화시켜 출력하고, 상기 디지털 코드들(M<0:16>)의 ‘하이’ 레벨에서 ‘로우’ 레벨로 변환하는 구간이 일정 기준 보다 적거나 같은 경우, 상기 듀티 보정 인에이블 신호 출력부(930)는 듀티 보정 인에이블 신호(EN)를 비활성화시켜 출력할 수 있다.
도 11a 및 도 11b 는 도 10 의 코드 검출부(920)의 상세 회로도 및 동작 파형도이다.
도 11a 를 참조하면, 상기 코드 검출부(920)는 직렬 연결된 다수 개의 시간지연회로(TDC)를 포함한다. 일실시예에서, 상기 코드 검출부(920)는 제 1 내지 제 4 시간지연회로(TDC1 to TDC4)를 포함할 수 있으며, 각 시간지연회로(TDC1 to TDC4)는 해당하는 디지털 코드들(M<0:3>, M<4:7>, M<8:11>, M<12:15>)을 생성할 수 있다.
제 2 내지 제 4 시간지연회로(TDC2 to TDC4)는 제 1 시간지연회로(TDC1)와 실질적으로 동일한 구성을 가지므로, 이하에서는 제 1 시간지연회로(TDC1)를 예를 들어 설명하기로 한다.
제 1 시간지연회로(TDC1)는 코드들에 일대일로 대응하는 단위지연부(UD) 및 비교부(PD)를 다수개 포함한다. 일실시예에서, 상기 제 1 시간지연회로(TDC1)는 4개의 코드들(M<0:3>)에 대응하는 4개의 단위지연부(UD) 및 비교부(PD)를 각각 구비할 수 있다. 상기 각 단위지연부(UD)는 직렬 연결되어 입력되는 신호를 단위시간으로 지연시켜 출력하고, 상기 각 비교부(PD)는 상기 해당하는 단위 지연부(UD)의 출력과 주파수-분주된 클록 신호(HALF_RE)의 위상을 비교하여 비교 결과를 디지털 코드로 출력한다.
결과적으로, 제 1 내지 제 4 시간지연회로(TDC1 to TDC4)은 주파수-분주된 클록 신호(HALF_RE)의 하이 레벨 구간 및 로우 레벨 구간을 나타내는 디지털 값을 디지털 코드들(M<0:15>)로 변환해서 출력할 수 있다.
도 11b 를 참조하면, 주파수-분주된 클록 신호(HALF_RE)의 하이 레벨 구간 및 로우 레벨 구간을 나타내는 디지털 코드들(M<0:15>)이 “11100…0” 경우가 도시되어 있다. 상기 디지털 코드들(M<0:16>)의 ‘하이’ 레벨에서 ‘로우’ 레벨로 변환하는 구간이 일정 기준 보다 많을 경우, 듀티 보정 인에이블 신호 출력부(도 10 의 930)는 듀티 보정 인에이블 신호(EN)를 활성화시켜 출력할 수 있다.
한편, 도 9 에 도시된 플래시 메모리 장치는 내부 클럭 신호(FCLK, RCLK)를 피드백 받아 듀티비를 보정하는 방식을 보여주고 있으나, 내부 클럭 신호(FCLK, RCLK)를 피드백 받지 않고 도 12 에 도시된 바와 같이 리드 인에이블 신호(RE)만을 이용하여 듀티비를 보정할 수 있다.
도 12 는 본 발명의 또 다른 일실시예에 따른 플래시 메모리 장치의 구성을 보여주는 블록도이다.
도 12 를 참조하면, 플래시 메모리 장치(200)는 주파수 검출부(1210), 듀티비 제어부(1220), 저속동작 결정부(1230), 클럭 생성부(1240) 및 데이터 출력부(1250)를 포함할 수 있다.
참고로, 도 12 의 주파수 검출부(1210), 저속동작 결정부(1230), 클럭 생성부(1240) 및 데이터 출력부(1250)는 도 9 의 주파수 검출부(810), 저속동작 결정부(830), 클럭 생성부(840) 및 데이터 출력부(850)와 실질적으로 동일한 구성을 가지므로 그 자세한 설명은 생략하기로 한다. 또한, 도 12 의 듀티비 제어부(1220)는 ZQ 캘리브레이션 신호(ZQCAL_EN) 대신에 듀티 보정 인에이블 신호(EN)를 입력받는 점을 제외하고는 도 5 의 듀티비 제어부(410)와 실질적으로 동일한 구성을 가지므로 그 자세한 설명은 생략하기로 한다.
전술한 바와 같이, 본 발명의 실시예에 따른 플래시 메모리 장치는 리드 동작 구간 이전의 ZQ 캘리브레이션 동작 구간에서 토글링하는 리드 인에이블 신호(RE)를 입력받아 이에 대한 듀티 보정 동작을 수행하여 듀티비를 미리 설정하고, 이후 리드 동작 구간에서 상기 미리 설정된 듀티비를 이용하여 내부 클럭 신호(FCLK, RCLK)를 생성함으로써 신뢰성 있는 고속 데이터 전송이 가능하다.
또한, 본 발명의 일실시예에 따른 플래시 메모리 장치는 리드 동작 구간 이전의 ZQ 캘리브레이션 동작 구간에서 내부 클럭 신호(FCLK, RCLK)를 피드백받아 이에 대한 듀티 보정 동작을 수행하여 듀티비를 미리 설정하고, 이후 리드 동작 구간에서 상기 미리 설정된 듀티비를 이용하여 내부 클럭 신호(FCLK, RCLK)를 생성함으로써 플래시 메모리 장치 내부에서 틀어지는 클럭의 듀티비를 보상할 수 있다.
또한, 본 발명의 일실시예 따른 플래시 메모리 장치는 메모리 시스템의 주퍄수를 감지하여 메모리 시스템의 고속 동작이 필요할 때에만 듀티 보정 동작을 수행함으로써 저전력 동작이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예를 들어, 상기 실시예들은 플래시 메모리 장치가 리드 동작 구간 이전의 ZQ 캘리브레이션 동작 구간에서 토글링하는 리드 인에이블 신호를 입력받고 이에 대한 듀티 보정 동작을 수행하는 점에 대해 언급하고 있지만, 플래시 메모리 장치가 라이트 동작 구간 이전의 ZQ 캘리브레이션 동작 구간에서 토글링하는 라이트 인에이블 신호를 입력받고 이에 대한 듀티 보정 동작을 수행하여 듀티비를 미리 설정하고, 이후 라이트 동작 구간에서 상기 미리 설정된 듀티비를 이용하여 내부 클럭 신호(FCLK, RCLK)를 생성할 수 있다.
410, 610, 820: 듀티비 제어부 420, 620, 840: 클럭 생성부
430, 630, 850: 데이터 출력부 810: 주파수 검출부
830: 저속 동작 결정부

Claims (28)

  1. 메모리 컨트롤러; 및
    상기 메모리 컨트롤러로부터 입력되는 커맨드에 응답하여 특정 동작을 수행하는 비휘발성 메모리 장치를 포함하며,
    상기 비휘발성 메모리 장치는 상기 메모리 컨트롤러로부터 입력되는 ZQ 캘리브레이션 인에이블 신호 및 리드 인에이블 신호에 응답하여 ZQ 캘리브레이션 동작 및 리드 동작을 순차적으로 수행하며,
    상기 ZQ 캘리브레이션 동작 구간에서, 상기 메모리 컨트롤러는 상기 비휘발성 메모리 장치로 상기 리드 인에이블 신호를 출력하고, 상기 비휘발성 메모리 장치는 상기 리드 인에이블 신호에 응답하여 듀티 보정 동작을 수행하여 듀티비를 설정하며,
    상기 리드 동작 구간에서, 상기 비휘발성 메모리 장치는 상기 설정된 듀티비를 토대로 내부 클럭 신호를 생성하고, 데이터를 상기 내부 클럭 신호에 동기시켜 출력하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는,
    상기 ZQ 캘리브레이션 동작 구간에서, 상기 리드 인에이블 신호를 입력받아 듀티 보정 동작을 수행하여 상기 듀티비를 설정하며, 상기 리드 동작 구간에서, 상기 리드 인에이블 신호를 입력받아 상기 설정된 듀티비를 토대로 듀티 보정 클럭을 출력하는 듀티비 제어부;
    상기 듀티 보정 클럭에 응답하여 상기 내부 클럭 신호를 생성하는 클럭 생성부; 및
    내부 메모리 셀 영역에서 출력되는 데이터를 상기 내부 클럭 신호에 동기시켜 출력하는 데이터 출력부
    를 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 듀티비 제어부는,
    지연라인 제어 신호에 응답하여 상기 리드 인에이블 신호를 일정 시간 지연시켜 지연 클럭을 출력하는 지연라인부;
    상기 ZQ 캘리브레이션 동작 구간에서 상기 지연 클럭의 듀티비를 검출하여 검출 신호를 출력하는 듀티비 검출부;
    상기 검출 신호에 응답하여 상기 지연라인 제어 신호를 출력하는 지연라인 제어부; 및
    상기 리드 동작 구간에서, 상기 지연 클럭을 상기 듀티 보정 클럭으로 출력하는 출력 드라이버
    를 포함하는 메모리 시스템.
  4. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는,
    상기 ZQ 캘리브레이션 동작 구간에서, 상기 리드 인에이블 신호 및 상기 내부 클럭 신호를 입력받아 듀티 보정 동작을 수행하여 듀티비를 설정하며, 상기 리드 동작 구간에서, 상기 리드 인에이블 신호를 입력받아 상기 설정된 듀티비를 토대로 듀티 보정 클럭을 출력하는 듀티비 제어부;
    상기 듀티 보정 클럭에 응답하여 상기 내부 클럭 신호를 생성하는 클럭 생성부; 및
    내부 메모리 셀 영역에서 출력되는 데이터를 상기 내부 클럭 신호에 동기시켜 출력하는 데이터 출력부
    를 포함하는 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 듀티비 제어부는,
    상기 ZQ 캘리브레이션 동작 구간 중 초기 구간을 정의하는 선택 신호에 응답하여 상기 리드 인에이블 신호 혹은 상기 내부 클럭 신호를 선택하여 출력하는 신호 선택부;
    지연라인 제어 신호에 응답하여 상기 신호 선택부의 출력 신호를 일정 시간 지연시켜 지연 클럭을 출력하는 지연라인부;
    상기 ZQ 캘리브레이션 동작 구간에서 상기 지연 클럭의 듀티비를 검출하여 검출 신호를 출력하는 듀티비 검출부;
    상기 검출 신호에 응답하여 상기 지연라인 제어 신호를 출력하는 지연라인 제어부; 및
    상기 리드 동작 구간 및 상기 ZQ 캘리브레이션 동작 구간에서, 상기 지연 클럭을 상기 듀티 보정 클럭으로 출력하는 출력 드라이버
    를 포함하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 선택 신호는,
    상기 ZQ 캘리브레이션 동작 구간 중 초기 구간을 제외한 나머지 구간 동안 활성화되며,
    상기 신호 선택부는,
    상기 선택 신호가 활성화될 때 상기 내부 클럭 신호를 선택하고, 상기 선택 신호가 비활성화될 때 상기 리드 인에이블 신호를 선택하는 것을 특징으로 하는 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는,
    상기 ZQ 캘리브레이션 동작 구간에서, 상기 리드 인에이블 신호를 입력받아 메모리 시스템의 주파수를 검출하여 듀티 보정 인에이블 신호를 출력하는 주파수 검출부;
    상기 듀티 보정 인에이블 신호에 응답하여 상기 리드 인에이블 신호 및 상기 내부 클럭 신호를 입력받아 듀티 보정 동작을 수행하여 듀티비를 설정하며, 상기 리드 동작 구간에서, 상기 리드 인에이블 신호를 입력받아 상기 설정된 듀티비를 토대로 듀티 보정 클럭을 출력하는 듀티비 제어부;
    상기 듀티 보정 인에이블 신호에 응답하여 디스에이블되며, 상기 리드 인에이블 신호를 입력받아 내부 리드 인에이블 신호를 출력하는 저속동작 결정부;
    상기 듀티 보정 클럭 혹은 상기 내부 리드 인에이블 신호에 응답하여 상기 내부 클럭 신호를 생성하는 클럭 생성부; 및
    내부 메모리 셀 영역에서 출력되는 데이터를 상기 내부 클럭 신호에 동기시켜 출력하는 데이터 출력부
    를 포함하는 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 주파수 검출부는,
    상기 메모리 시스템의 주파수가 고주파수 일 때는, 상기 듀티 보정 인에이블 신호를 활성화하고, 상기 메모리 시스템의 주파수가 저주파수 일 때는, 상기 듀티 보정 인에이블 신호를 비활성화하는 메모리 시스템.
  9. 제 7 항에 있어서,
    상기 클럭 생성부는,
    상기 듀티 보정 인에이블 신호가 활성화될 때 상기 듀티 보정 클럭을 선택하고, 상기 상기 듀티 보정 인에이블 신호가 비활성화될 때 상기 내부 리드 인에이블 신호를 선택하는 클럭 선택부
    를 포함하는 메모리 시스템.
  10. 제 7 항에 있어서,
    상기 주파수 검출부는,
    상기 ZQ 캘리브레이션 동작 구간에서 입력되는 상기 리드 인에이블 신호의 주파수를 일정 비로 분주하여 주파수-분주된 클록 신호를 출력하는 주파수 분주부;
    상기 주파수-분주된 클록 신호를 입력받아 일정한 시간 간격으로 상기 주파수-분주된 클록 신호의 레벨을 감지하여 다수의 디지털 코드를 출력하는 코드 검출부; 및
    상기 다수의 디지털 코드를 토대로 상기 듀티 보정 인에이블 신호의 활성화 유무를 결정하여 출력하는 듀티 보정 인에이블 신호 출력부
    를 포함하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 시간지연부는 직렬 연결된 다수 개의 시간지연회로를 포함하며,
    각 시간지연회로는,
    직렬 연결되어, 입력되는 신호를 단위시간으로 지연시켜 출력하는 다수개의 단위지연부(UD); 및
    상기 해당하는 단위 지연부(UD)의 출력과 상기 주파수-분주된 클록 신호의 위상을 비교하여 비교 결과를 상기 해당하는 디지털 코드로 출력하는 다수개의 비교부(PD)
    를 포함하는 메모리 시스템.
  12. 제 1 항에 있어서,
    상기 ZQ 캘리브레이션 동작 구간에서, 상기 리드 인에이블 신호는 상기 ZQ 캘리브레이션 인에이블 신호의 활성화 구간 동안 토글링하는 것을 특징으로 하는 메모리 시스템.
  13. 외부에서 입력되는 ZQ 캘리브레이션 인에이블 신호 및 리드 인에이블 신호에 응답하여 ZQ 캘리브레이션 동작 및 리드 동작을 순차적으로 수행하는 비휘발성 메모리 장치에 있어서,
    상기 ZQ 캘리브레이션 동작 구간에서, 상기 리드 인에이블 신호를 입력받아 듀티 보정 동작을 수행하여 듀티비를 설정하며, 상기 리드 동작 구간에서, 상기 리드 인에이블 신호를 입력받아 상기 설정된 듀티비를 토대로 듀티 보정 클럭을 출력하는 듀티비 제어부;
    상기 듀티 보정 클럭에 응답하여 상기 내부 클럭 신호를 생성하는 클럭 생성부; 및
    내부 메모리 셀 영역에서 출력되는 데이터를 상기 내부 클럭 신호에 동기시켜 출력하는 데이터 출력부
    를 포함하는 비휘발성 메모리 장치.
  14. 제 13 항에 있어서,
    상기 ZQ 캘리브레이션 동작 구간에서, 상기 리드 인에이블 신호는 상기 ZQ 캘리브레이션 인에이블 신호의 활성화 구간 동안 토글링하는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 제 13 항에 있어서,
    상기 듀티비 제어부는,
    지연라인 제어 신호에 응답하여 상기 리드 인에이블 신호를 일정 시간 지연시켜 지연 클럭을 출력하는 지연라인부;
    상기 ZQ 캘리브레이션 동작 구간에서 상기 지연 클럭의 듀티비를 검출하여 검출 신호를 출력하는 듀티비 검출부;
    상기 검출 신호에 응답하여 상기 지연라인 제어 신호를 출력하는 지연라인 제어부; 및
    상기 리드 동작 구간에서, 상기 지연 클럭을 상기 듀티 보정 클럭으로 출력하는 출력 드라이버
    를 포함하는 비휘발성 메모리 장치.
  16. 제 13 항에 있어서,
    상기 듀티비 제어부는,
    상기 ZQ 캘리브레이션 동작 구간 중 초기 구간 동안에는, 상기 리드 인에이블 신호를 토대로 상기 듀티 보정 클럭으로 출력하고, 상기 ZQ 캘리브레이션 동작 구간 중 초기 구간을 제외한 구간에서는, 상기 클럭 생성부로부터 상기 내부 클럭 신호를 입력받아 듀티 보정 동작을 수행하여 상기 듀티비를 설정하는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 듀티비 제어부는,
    상기 ZQ 캘리브레이션 동작 구간 중 초기 구간을 정의하는 선택 신호에 응답하여 상기 리드 인에이블 신호 혹은 상기 내부 클럭 신호를 선택하여 출력하는 신호 선택부;
    지연라인 제어 신호에 응답하여 상기 신호 선택부의 출력 신호를 일정 시간 지연시켜 지연 클럭을 출력하는 지연라인부;
    상기 ZQ 캘리브레이션 동작 구간에서 상기 지연 클럭의 듀티비를 검출하여 검출 신호를 출력하는 듀티비 검출부;
    상기 검출 신호에 응답하여 상기 지연라인 제어 신호를 출력하는 지연라인 제어부; 및
    상기 리드 동작 구간 및 상기 ZQ 캘리브레이션 동작 구간에서, 상기 지연 클럭을 상기 듀티 보정 클럭으로 출력하는 출력 드라이버
    를 포함하는 비휘발성 메모리 장치.
  18. 제 17 항에 있어서,
    상기 선택 신호는,
    상기 ZQ 캘리브레이션 동작 구간 중 초기 구간을 제외한 나머지 구간 동안 활성화되며,
    상기 신호 선택부는,
    상기 선택 신호가 활성화될 때 상기 내부 클럭 신호를 선택하고, 상기 선택 신호가 비활성화될 때 상기 리드 인에이블 신호를 선택하는 것을 특징으로 하는 비휘발성 메모리 장치.
  19. 제 13 항에 있어서,
    상기 ZQ 캘리브레이션 동작 구간에서, 상기 리드 인에이블 신호에 응답하여 메모리 시스템의 주파수를 검출하여 듀티 보정 인에이블 신호를 출력하는 주파수 검출부; 및
    상기 듀티 보정 인에이블 신호에 응답하여 디스에이블되며, 상기 리드 인에이블 신호를 입력받아 내부 리드 인에이블 신호를 출력하는 저속동작 결정부
    를 더 포함하며,
    상기 듀티비 제어부는 상기 듀티 보정 인에이블 신호에 응답하여 상기 리드 인에이블 신호를 입력받아 듀티 보정 동작을 수행하여 듀티비를 설정하며, 상기 클럭 생성부는 상기 듀티 보정 인에이블 신호에 응답하여 상기 내부 리드 인에이블 신호 혹은 상기 듀티 보정 클럭을 선택적으로 입력받아 상기 내부 클럭 신호를 생성하는 것을 특징으로 하는 비휘발성 메모리 장치.
  20. 제 19 항에 있어서,
    상기 주파수 검출부는,
    상기 메모리 시스템의 주파수가 고주파수 일 때는, 상기 듀티 보정 인에이블 신호를 활성화하고, 상기 메모리 시스템의 주파수가 저주파수 일 때는, 상기 듀티 보정 인에이블 신호를 비활성화하는 비휘발성 메모리 장치.
  21. 제 19 항에 있어서,
    상기 주파수 검출부는,
    상기 ZQ 캘리브레이션 동작 구간에서 입력되는 상기 리드 인에이블 신호의 주파수를 일정 비로 분주하여 주파수-분주된 클록 신호를 출력하는 주파수 분주부;
    상기 주파수-분주된 클록 신호를 입력받아 일정한 시간 간격으로 상기 주파수-분주된 클록 신호의 레벨을 감지하여 다수의 디지털 코드를 출력하는 코드 검출부; 및
    상기 다수의 디지털 코드를 토대로 상기 듀티 보정 인에이블 신호의 활성화 유무를 결정하여 출력하는 듀티 보정 인에이블 신호 출력부
    를 포함하는 비휘발성 메모리 장치.
  22. 외부에서 입력되는 ZQ 캘리브레이션 인에이블 신호 및 리드 인에이블 신호에 응답하여 ZQ 캘리브레이션 동작 및 리드 동작을 순차적으로 수행하는 비휘발성 메모리 장치에 있어서,
    상기 ZQ 캘리브레이션 인에이블 신호에 응답하여 상기 ZQ 캘리브레이션 동작 구간에 진입하는 단계;
    상기 ZQ 캘리브레이션 동작 구간에서, 상기 리드 인에이블 신호에 응답하여 듀티 보정 동작을 수행하여 듀티비를 설정하는 단계;
    상기 리드 동작 구간에서, 상기 리드 인에이블 신호를 입력받아 상기 설정된 듀티비를 토대로 듀티 보정 클럭을 출력하는 단계;
    상기 듀티 보정 클럭에 응답하여 상기 내부 클럭 신호를 생성하는 단계; 및
    내부 메모리 셀 영역에서 출력되는 데이터를 상기 내부 클럭 신호에 동기시켜 출력하는 단계
    를 포함하는 비휘발성 메모리 장치의 동작 방법.
  23. 제 22 항에 있어서,
    상기 ZQ 캘리브레이션 동작 구간에서, 상기 리드 인에이블 신호는 상기 ZQ 캘리브레이션 인에이블 신호의 활성화 구간 동안 토글링하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  24. 제 22 항에 있어서,
    상기 ZQ 캘리브레이션 동작 구간에서 듀티비를 설정하는 단계는,
    상기 ZQ 캘리브레이션 동작 구간 중 초기 구간 동안에는, 상기 리드 인에이블 신호를 토대로 상기 듀티 보정 클럭을 출력하는 단계;
    상기 듀티 보정 클럭에 응답하여 상기 내부 클럭 신호를 생성하는 단계; 및
    상기 ZQ 캘리브레이션 동작 구간 중 초기 구간을 제외한 구간에서는, 상기 클럭 생성부로부터 상기 내부 클럭 신호를 입력받아 듀티 보정 동작을 수행하여 상기 듀티비를 설정하는 단계
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  25. 외부에서 입력되는 ZQ 캘리브레이션 인에이블 신호 및 리드 인에이블 신호에 응답하여 ZQ 캘리브레이션 동작 및 리드 동작을 순차적으로 수행하는 비휘발성 메모리 장치에 있어서,
    상기 ZQ 캘리브레이션 인에이블 신호에 응답하여 상기 ZQ 캘리브레이션 동작 구간에 진입하는 단계;
    상기 ZQ 캘리브레이션 동작 구간에서, 상기 리드 인에이블 신호에 응답하여 메모리 시스템의 주파수를 검출하여 듀티 보정 인에이블 신호를 출력하고, 상기 듀티 보정 인에이블 신호에 응답하여 듀티 보정 동작을 수행하여 듀티비를 설정하는 단계;
    상기 리드 동작 구간에서, 상기 리드 인에이블 신호를 입력받아 상기 설정된 듀티비를 토대로 듀티 보정 클럭을 출력하고, 상기 듀티 보정 인에이블 신호에 응답하여 상기 리드 인에이블 신호를 내부 리드 인에이블 신호로 출력하는 단계;
    상기 듀티 보정 인에이블 신호에 응답하여, 상기 내부 리드 인에이블 신호 혹은 상기 듀티 보정 클럭을 선택적으로 입력받아 내부 클럭 신호를 생성하는 단계; 및
    내부 메모리 셀 영역에서 출력되는 데이터를 상기 내부 클럭 신호에 동기시켜 출력하는 단계
    를 포함하는 비휘발성 메모리 장치의 동작 방법.
  26. 제 25 항에 있어서,
    상기 ZQ 캘리브레이션 동작 구간에서, 상기 리드 인에이블 신호는 상기 ZQ 캘리브레이션 인에이블 신호의 활성화 구간 동안 토글링하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  27. 제 25 항에 있어서,
    상기 메모리 시스템의 주파수가 고주파수 일 때는, 상기 듀티 보정 인에이블 신호는 활성화되고, 상기 메모리 시스템의 주파수가 저주파수 일 때는, 상기 듀티 보정 인에이블 신호는 비활성화되는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  28. 제 27 항에 있어서,
    상기 듀티 보정 인에이블 신호가 활성화된 경우, 상기 ZQ 캘리브레이션 동작 구간에서 듀티 보정 동작을 수행하여 상기 듀티비를 설정하고, 상기 리드 동작 구간에서 상기 리드 인에이블 신호를 입력받아 상기 설정된 듀티비를 토대로 듀티 보정 클럭을 출력하여 이를 토대로 상기 내부 클럭 신호를 생성하고,
    상기 듀티 보정 인에이블 신호가 비활성화된 경우, 상기 리드 동작 구간에서 상기 내부 리드 인에이블 신호를 입력받아 상기 내부 클럭 신호를 생성하는
    것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
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