JP2013085126A - 半導体装置 - Google Patents
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Abstract
【解決手段】各々が調整可能なインピーダンスを備える複数の単位バッファ回路を含む出力回路(101)と、複数の単位バッファ回路のうちの1または複数個の単位バッファ回路を選択的に活性化する制御回路(150)と、複数の単位バッファ回路のそれぞれのインピーダンスを調整するインピーダンス調整部(130)であって、複数の単位バッファ回路のうちの1つと実質的に同一の調整可能なインピーダンスを有するレプリカ回路(131e)と、当該レプリカ回路と並列に接続され、制御回路によって選択的に活性化された1又は複数個の単位バッファ回路の個数に応じて自身を流れる電流量を変化させる負荷電流生成回路(131f)とを含む、インピーダンス調整部と、を備えることを特徴とする。
【選択図】図2
Description
特に、半導体メモリの1つであるDRAMのなかには、自身に接続されるデータバスのインピーダンスに応じて、データ出力時の出力回路のインピーダンスを変更できるように構成されているものがある。
図1は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するSDRAM(シンクロナス・ダイナミック・ランダム・アクセス・メモリ)に適用した場合の半導体装置10の概略構成を示す。なお、図1に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、PMOSトランジスタ(P型チャネルMOSトランジスタ)及びNMOSトランジスタ(N型チャネルMOSトランジスタ)等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。
本発明の半導体装置10の特徴部分となるデータ入出力部100は、DS機能を有している。DS(Driver Strengthen)機能とは、データ出力時に、出力バッファのインピーダンスを調整する機能である。半導体装置10は、インピーダンス設定コードRon<1,0>(インピーダンス設定信号)に応じて、出力バッファを構成する単位バッファの活性化する個数を変更することで、このDS機能を有効にする。
このDS機能に関する詳細については後述することとし、まず以下に、半導体装置10の概略について説明する。
アドレス端子13は、アドレス信号ADDが供給される端子であり、制御回路21に接続される。
データ端子DQは、リードデータの出力及びライトデータの入力を行うための端子であり、データ入出力部100に接続されている。また、データ入出力部100はキャリブレーション端子ZQにも接続されている。データ入出力部100におけるキャリブレーション動作(後述)は、このキャリブレーション端子ZQに外部抵抗を接続して行われる。
制御回路21は、外部からコマンド端子12aを介して供給されるコマンド信号CMDと、外部からアドレス端子13を介して供給されるアドレス信号ADDとに応じて、メモリセルアレイ20の動作を制御する各種動作制御信号ICNTを、メモリセルアレイ20に供給する。
制御回路21は、各種動作制御信号ICNTを、メモリセルアレイ20に供給することで、メモリセルアレイ20におけるメモリセルからのデータ読み出し動作であるリード動作と、メモリセルへのデータ書き込み動作であるライト動作とを制御する。
具体的には、制御回路21は、コマンド信号CMDがリードコマンド(RDコマンド)である場合、データ入出力部100に出力イネーブル信号OEを供給するとともに、メモリセルアレイ20の中のアドレス信号ADDで指定されたメモリセルのデータがデータ入出力部100にデータDataとして出力されるように、メモリセルアレイ20の動作を制御する。一方、制御回路21は、コマンド信号CMDがライトコマンド(WTコマンド)である場合、データ入出力部100が外部から受け取ったデータDataが、メモリセルアレイ20のメモリセルの中のアドレス信号ADDで指定されたメモリセルへ書き込まれるように、データ入出力部100及びメモリセルアレイ20の動作を制御する。
また、制御回路21は、外部からコマンド端子12aを介して、コマンド信号CMDとしてモードレジスタセットコマンド(MRSコマンド)が供給された場合、このMRSコマンドが供給される際アドレス端子13に供給されるアドレス信号ADDを、モードレジスタセット信号MRSとともにモードレジスタ22に供給する。
なお、本実施形態においては、例えばアドレス信号ADDのうちアドレス信号A1の論理レベルが、インピーダンス設定コードRon<1,0>のうち、インピーダンス設定コードRon<0>の論理レベルに、アドレス信号A5の論理レベルが、インピーダンス設定コードRon<1>の論理レベルに等しく対応するものとする。つまり、モードレジスタ22は、アドレス信号A1のHレベル(ハイレベル)またはLレベル(ローレベル)に対応して、HレベルまたはLレベルのインピーダンス設定コードRon<0>を、アドレス信号A5のHレベルまたはLレベルに対応して、HレベルまたはLレベルのインピーダンス設定コードRon<1>を、それぞれデータ入出力部100に対して出力する。
また、データ入出力部100は、キャリブレーション端子ZQに接続される。ここで、キャリブレーション端子ZQは、所望の抵抗値のインピーダンス調整用抵抗(外部抵抗RZQ)が接続される構成となっており、データ入出力部100は、外部抵抗RZQに応じて自身のインピーダンスを調整する。尚、制御回路21から、データ入出力部100に供給されるインピーダンス調整活性化信号(制御信号ACT1,制御信号ACT2)は、データ入出力部100のインピーダンス調整動作の実行を制御する信号である。
図2は、データ入出力部100の構成を示すブロック図である。図2に示すように、データ入出力部100は、データ端子DQに接続された第1の出力バッファ110及び第2の出力バッファ120と、キャリブレーション端子ZQに接続されたインピーダンス調整部130と、データ端子DQに接続された入力バッファ170とを備えている。なお、入力バッファ170は、データ入力時に活性化される回路であるが、入力バッファ170の構成やデータ入力動作の詳細は、本発明の要旨と直接関係がないため、本明細書での説明は省略する。また、本明細書において、第1の出力バッファ110及び第2の出力バッファ120により、データ入出力部100の出力バッファ101が構成されるものとする。
従って、例えば、全ての単位バッファ111〜114,121〜123が活性化されれば、データ端子DQからみた出力バッファ101のインピーダンス(目標値)は、約34.3Ω(=240Ω/7)となる。また、例えば、第1の出力バッファ110を構成する4つの単位バッファ111〜114と、第2の出力バッファ120を構成する3つの単位バッファ121〜123のうち、2つの単位バッファ121,122が活性化されれば、データ端子DQからみた出力バッファ101のインピーダンス(目標値)は40Ω(=240Ω/6)となる。
インピーダンス調整部130は、活性化される単位バッファ回路の個数として、インピーダンス設定コードRon<1,0>をモードレジスタ22から受け取り、この設定コードを基にインピーダンス制御信号DRZQ(インピーダンス調整信号)を生成し、インピーダンス制御信号DRZQを、前段回路161〜163を介して複数の単位バッファ(単位バッファ111〜114,121〜123)に供給して、複数の単位バッファのそれぞれのインピーダンスを調整する。
前段回路161〜163は、それぞれ対応する単位バッファ111〜114,121〜123に含まれる複数の出力トランジスタ(後述)のいずれをオンさせるかを指定する回路であり、これら出力トランジスタのオン(導通)またオフ(非導通)は、動作信号161P〜163P及び動作信号161N〜163Nによって制御される。図2に示すように、前段回路161〜163には、インピーダンス調整部130からインピーダンス制御信号DRZQが共通に供給されるとともに、出力制御回路150から選択信号151P〜153P及び選択信号151N〜153Nが個別に供給される。
図3は、単位バッファ111の回路図である。
図3に示すように、単位バッファ111は、並列接続された複数(本実施形態では5つ)のPMOSトランジスタ211〜215と、並列接続された複数(本実施形態では5つ)のNMOSトランジスタ221〜225と、これらPMOSトランジスタ211〜215とNMOSトランジスタ221〜225との間に直列に接続された抵抗231,232とを備え、抵抗231と抵抗232の接続点がデータ端子DQに接続されている。単位バッファ111のうち、PMOSトランジスタ211〜215及び抵抗231からなる部分はプルアップ回路PUを構成しており、NMOSトランジスタ221〜225及び抵抗232からなる部分はプルダウン回路PDを構成している。
これにより、動作信号161P1〜161P5及び動作信号161N1〜161N5によってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗をキャリブレーション動作においてほぼ120Ωに固定させることができる。
他の前段回路162,163も、図4に示す前段回路161と同様の回路構成を有している。前段回路162に含まれるOR回路411〜415及びAND回路421〜425は、出力制御回路150からの選択信号152P,152Nがそれぞれ共通に供給され、動作信号162P1〜162P5(動作信号162Pを構成する)、並びに、動作信号162N1〜162N5(動作信号162Nを構成する)を単位バッファ121〜122に共通に供給する。また、前段回路163に含まれるOR回路411〜415及びAND回路421〜425は、出力制御回路150からの選択信号153P,153Nがそれぞれ共通に供給され、動作信号163P1〜163P5(動作信号163Pを構成する)、並びに、動作信号163N1〜163N5(動作信号163Nを構成する)を単位バッファ123に供給する。
負荷電流選択回路140は、3入力のNAND回路である論理回路140e、3入力のNAND回路である論理回路140f、及びAND回路140gを含んで構成される。
論理回路140eは、インピーダンス設定コードRon(0)の論理反転信号、インピーダンス設定コードRon(1)の論理反転信号、及び制御信号ACT1が入力される。論理回路140eは、入力される3信号が全てHレベルのとき、Lレベルの出力信号をAND回路140gに出力し、入力される3信号のうち、少なくとも1信号がLレベルのとき、Hレベルの出力信号をAND回路140gに出力する。
論理回路140fは、インピーダンス設定コードRon(0)、インピーダンス設定コードRon(1)の論理反転信号、及び制御信号ACT1が入力される。論理回路140eは、入力される3信号が全てHレベルのとき、Lレベルの導通制御信号RON10を出力し、入力される3信号のうち、少なくとも1信号がLレベルのとき、Hレベルの導通制御信号RON10を出力する。
AND回路140gは、論理回路140eの出力信号と導通制御信号RON10との論理積演算をし、導通制御信号RON00を出力する。
また、負荷電流選択回路140は、インピーダンス設定コードRon<1,0>のうちインピーダンス設定コードRon(0)がHレベル、インピーダンス設定コードRon(1)がLレベル、かつ制御信号ACT1がHレベルになると、導通制御信号RON00をHレベルからLレベルに変化させ、導通制御信号RON10をHレベルからLレベルに変化させる。
図6に示すように、レプリカ回路131e(レプリカ回路)は、単位バッファ111〜114,121〜123に含まれるプルアップ回路PUと実質的に同じ回路構成を有している。つまり、レプリカ回路131eは、並列接続された5つのPMOSトランジスタ311〜315と、一端がこれらPMOSトランジスタのドレインに接続された抵抗331とを備え、抵抗331の他端がキャリブレーション端子ZQに接続されている。
レプリカ回路131eに含まれるPMOSトランジスタ311〜315は、図3に示すPMOSトランジスタ211〜215に対応しており、それぞれ同一のインピーダンスを有している。したがって、PMOSトランジスタ211〜215のW/L比と同様、PMOSトランジスタ311〜315のW/L比もそれぞれ「1」、「2」、「4」、「8」、「16」に設定されている。
抵抗331も、図3に示す抵抗231に対応しており、したがって、その抵抗値は120Ωに設定されている。
直列回路61〜直列回路66各々は、導通制御信号RON00または導通制御信号RON10のいずれか一方がゲートへ入力されるPMOSトランジスタ(第2のスイッチ)、コンパレータ69の出力信号がゲートへ入力されるNMOSトランジスタ(第1のスイッチ)、及び抵抗を直列接続して形成される。
例えば、直列回路61は、PMOSトランジスタ61P、NMOSトランジスタ61N、及び抵抗61Rから構成される。PMOSトランジスタ61Pにおいて、ソースはレプリカ回路131eの電源配線に接続され、ゲートは負荷電流選択回路140に接続されて導通制御信号RON00が入力され、ドレインは、NMOSトランジスタ61Nのドレインに接続される。また、NMOSトランジスタ61Nにおいて、ドレインはPMOSトランジスタ61Pのドレインに接続され、ゲートはコンパレータ69の出力に接続され、ソースは抵抗61Rの一端(接続点Nd61とする)に接続される。また、抵抗61Rは、一端が接続点Nd61に接続され、他端が接地される。
コンパレータ69は、正転入力端子(+)が分圧回路の出力に接続され、反転入力端子(−)が直列回路61における接続点Nd61に接続され、2つの入力端子の電圧レベルを比較して、比較結果を直列回路61〜直列回路66におけるNMOSトランジスタ61N〜NMOSトランジスタ66Nのゲートに対して出力する。
コンパレータ69は、接続点Nd61の電圧レベルが電圧レベル(VDD/2)より低い場合、Hレベルの比較結果を出力し、NMOSトランジスタ61N〜NMOSトランジスタ66Nをオン(導通)させる。一方、コンパレータ69は、接続点Nd61の電圧レベルが電圧レベル(VDD/2)より高い場合、Lレベルの比較結果を出力し、NMOSトランジスタ61N〜NMOSトランジスタ66Nをオフ(非導通)させる。
このように、直列回路61は、キャリブレーション動作において、PMOSトランジスタ61Pがオンすることで、レプリカ回路131eの電源配線からキャリブレーション端子ZQに接続される外部抵抗RZQを介して接地へと流れる電流と、ほぼ同じ電流値iの電流を自身に流し、レプリカ回路131eの電源配線の電圧レベルを降下させる。
つまり、キャリブレーション動作において、負荷電流選択回路140からLレベルの導通制御信号RON00を負荷電流生成回路131fに出力することにより、直列回路61〜直列回路65の計5個を動作させる。これにより、図2に示す単位バッファ111〜114、及び単位バッファ121〜122の計6個の単位バッファを活性化させた場合に、それら単位バッファが接続される電源配線の電圧レベルの降下と同程度の電圧レベルの降下を、レプリカ回路131eの電源配線を生じさせることができる。
また、負荷電流選択回路140からLレベルの導通制御信号RON00、及びLレベルの導通制御信号RON10を負荷電流生成回路131fに出力することにより、直列回路61〜直列回路66の計6個を動作させる。これにより、図2に示す単位バッファ111〜114、単位バッファ121〜122、及び単位バッファ123の計7個の単位バッファを活性化させた場合に、それら単位バッファが接続される電源配線の電圧レベルの降下と同程度の電圧レベルの降下を、レプリカ回路131eの電源配線を生じさせることができる。
なお、抵抗値R2について、単位バッファと単位バッファが接続される電源配線と、負荷電流生成回路131f、及びレプリカ回路131eが接続される電源配線とが、同様のレイアウト構成を持つ場合、上述のように抵抗RZQの抵抗値と等しく設定すればよい。しかしながら、レイアウト構成が両者で一致しない場合、それぞれのレイアウト構成を反映した回路シミュレーションを実行して、抵抗値R2を抵抗RZQの抵抗値とは異なる値に設定してもよい。
プルアップ回路132は、図7(a)に示すように、図6に示すレプリカ回路131eと同一の回路構成を有しており、プルアップ回路132に含まれる5つのPMOSトランジスタのゲートには、同じくインピーダンス制御信号DRZQP1〜DRZQP5が供給される。
NMOSトランジスタ321〜325のゲートには、カウンタ135よりインピーダンス制御信号DRZQN1〜DRZQN5がそれぞれ供給されており、これによってプルダウン回路133の動作が制御される。インピーダンス制御信号DRZQN1〜DRZQN5は、動作信号161N1〜161N5に対応する信号である。
このうち、プルアップ回路132とプルダウン回路133は、「レプリカバッファ」を構成しており、したがって、レプリカバッファは単位バッファ111〜114,121〜123と実質的に同じ回路構成を有していることになる。
カウンタ134は、制御信号ACT1が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ136の出力である比較信号COMP1がHレベルである場合にはカウントアップを続け、比較信号COMP1がLレベルである場合にはカウントダウンを続ける。コンパレータ136の非反転入力端子(+)はキャリブレーション端子ZQに接続されており、反転入力端子(−)は電源電位(VDD)とグランド電位(GND)間に直列接続された抵抗138及び抵抗139の中点に接続されている。かかる構成により、コンパレータ136は、キャリブレーション端子ZQの電位と中間電位(VDD/2)とを比較し、前者の方の電位が高ければその出力である比較信号COMP1をHレベルとし、後者の方の電位が高ければ比較信号COMP1をLレベルとする。
図8は、キャリブレーション動作を説明するためのフローチャートであり、図9は、キャリブレーション動作中におけるキャリブレーション端子ZQ、接点Aの電位変化を示すグラフである。
キャリブレーション動作は、上述のとおり、出力バッファ101のインピーダンスを調整するために行う動作であり、製造時のプロセス条件によるインピーダンスのばらつきを修正するのみならず、周辺温度の変化や電源電圧の変動によるインピーダンスの変化を修正するために行う。したがって、高い精度が要求される場合には、電源投入時やリセット時などの初期設定時に1回だけキャリブレーション動作を行うのではなく、実際の動作時においても定期的に実行することが好ましく、本実施形態によるデータ入出力部100は、このように実際の動作時において定期的にキャリブレーション動作を実行する場合に特に有効である。以下、具体的に説明する。
また、半導体装置10にコマンド信号CMDとしてキャリブレーション動作を指示するキャリブレーションコマンド(CALコマンド)が供給される以前において、半導体装置10にはコマンド信号CMDとしてモードレジスタコマンド(MRSコマンド)が供給されているものとする。また、半導体装置10には、このMRSコマンドとともに、アドレス端子13にアドレス信号ADDとしてモード設定コード(コード「A5、A1」からなるDS設定コード=「0、1」)が供給され、モードレジスタ22はインピーダンス設定コードRon<1,0>のうち、インピーダンス設定コードRon<0>をHレベルに維持し、インピーダンス設定コードRon<1>をHレベルからLレベルに変化させ、それぞれデータ入出力部100に対して出力しているものとする。
以上の動作により、プルダウン回路133のインピーダンスもレプリカ回路131e、プルアップ回路132と同じく、単位バッファの個数に応じたインピーダンスに調整される。この場合も、カウンタ135の初期値をオール0ではなく、設計値で240Ωとなるような値とし、比較信号COMP2のレベルに応じてカウントアップ又カウントダウンすることにより、調整を行っても構わない。
以上がキャリブレーション動作である。このようなキャリブレーション動作によって確定したインピーダンス制御信号DRZQは、図2及び図4に示す前段回路161〜163に共通に供給されることから、前段回路161〜163によって制御される単位バッファ111〜114,121〜123についても、活性化される単位バッファの個数に応じて調整されたインピーダンスで動作することが可能となる。また、複数の単位バッファに対するキャリブレーション動作を一括して行うことができる。
次に、データ出力動作について説明する。
データ出力動作は、上述したキャリブレーション動作を少なくとも1回実行した後に行う必要があり、これによって、正しいインピーダンスで動作することが可能となる。
例えば、メモリコントローラから、半導体装置10のコマンド端子12aにコマンド信号CMDとしてMRSコマンドを供給するとともに、半導体装置10のアドレス端子13にアドレス信号ADDとしてDS設定コード「00」を供給するものとする。
これにより、制御回路21は、モードレジスタ信号MRSをモードレジスタ22に出力する。モードレジスタ22は、インピーダンス設定コードRon<1,0>をインピーダンス調整部130に出力する。
また、出力制御回路150は、データ出力動作を指示されていない。この場合、出力制御回路150の出力は全てハイインピーダンス状態とされる。これにより、インピーダンス制御信号DRZQのレベルに関らず、出力バッファ101は非活性状態となる。
この出力イネーブル信号OEが供給されると、出力制御回路150は、データDataが「1」(Hレベル)の場合、前段回路161〜163を制御して出力バッファ101に接続されたデータ端子DQをHレベルに駆動し、データDataが「0」(Lレベル)の場合、前段回路161〜163を制御して出力バッファ101に接続されたデータ端子DQをLレベルに駆動する。
また、データ端子DQをHレベルまたはLレベルに駆動する際、出力制御回路150は、モードレジスタ22から供給されるインピーダンス設定コードRon<1,0>に応じて、前段回路161〜163に出力する選択信号151P〜153P、選択信号151N〜153NをHレベルまたはLレベルに変化させる。
このとき、インピーダンス制御信号DRZQP1〜DRZQP5のレベルは、上述の通り「5’b01111」(=「0Fh」)である。そのため、動作信号161Pのうち、動作信号161P5がLレベル、動作信号161P1〜161P4がHレベルとなる。また、動作信号162Pのうち、動作信号162P5がLレベル、動作信号162P1〜162P4がHレベルとなる。
また、前段回路161〜163に含まれるAND回路は、インピーダンス制御信号DRZQN1〜DRZQN5のレベルにかかわらず、全てLレベルの動作信号を出力する。そのため、動作信号161N〜163Nが全てLレベルとなる。
このとき、インピーダンス制御信号DRZQN1〜DRZQN5のレベルは、「5’b10000」(=「10h」)である。そのため、動作信号161Nのうち、動作信号161N5がHレベル、動作信号161N1〜161N4がLレベルとなる。また、動作信号162Nのうち、動作信号162N5がHレベル、動作信号162N1〜162N4がLレベルとなる。
また、前段回路163に含まれるAND回路は、インピーダンス制御信号DRZQN1〜DRZQN5のレベルにかかわらず、全てLレベルの動作信号を出力する。そのため、動作信号163Nが全てLレベルとなる。
これにより、制御回路21は、モードレジスタ信号MRSをモードレジスタ22に出力する。モードレジスタ22は、インピーダンス設定コードRon<1,0>をインピーダンス調整部130に出力する。
このとき、CALコマンドは、まだ供給されていないので、インピーダンス制御信号DRZQP1〜DRZQP5のレベルは、例えばカウンタ134の初期値であるオール1(「5’b11111」)であり、インピーダンス制御信号DRZQN1〜DRZQN5のレベルは、例えばカウンタ135の初期値であるオール0(「5’b00000」=「00h」)である。
また、出力制御回路150は、データ出力動作を指示されていない。この場合、出力回路150の出力は全てハイインピーダンス状態とされる。これにより、インピーダンス制御信号DRZQのレベルに関らず、出力バッファ101は非活性状態となる。
データ端子DQをHレベルに駆動する場合、出力制御回路150は、インピーダンス設定コードRon<1,0>がモードレジスタ22から入力されると、インピーダンス設定コードRon<1,0>が「01」であって、データDataが「1」であるので、選択信号151P〜153PをLレベル、選択信号151N〜153Nを全てLレベルとする。これにより、前段回路161〜163に含まれるOR回路のうち、入力信号として対応するインピーダンス制御信号DRZQP1〜DRZQP5がLレベルとなっているものはLレベルの動作信号を出力し、対応するインピーダンス制御信号DRZQP1〜DRZQP5がHレベルとなっているものはHレベルの動作信号を出力することになる。
このとき、インピーダンス制御信号DRZQP21〜DRZQP25のレベルは、「5’b10000」(=「10h」)である。そのため、動作信号161Pのうち、動作信号161P5がHレベル、動作信号161P1〜161P4がLレベルとなる。また、動作信号162Pのうち、動作信号162P5がHレベル、動作信号162P1〜162P4がLレベルとなる。また、動作信号163Pのうち、動作信号163P5がHレベル、動作信号163P1〜163P4がLレベルとなる。
また、前段回路161〜163に含まれるAND回路は、インピーダンス制御信号DRZQN1〜DRZQN5のレベルにかかわらず、全てLレベルの動作信号を出力する。そのため、動作信号161N〜163Nが全てLレベルとなる。
また、前段回路161〜163に含まれるAND回路のうち、入力信号として対応するインピーダンス制御信号DRZQN1〜DRZQN5がHレベルとなっているものはHレベルの動作信号を出力し、対応するインピーダンス制御信号DRZQN1〜DRZQN5がLレベルとなっているものはLレベルの動作信号を出力することになる。
このとき、インピーダンス制御信号DRZQN1〜DRZQN5のレベルは、「5’b01111」(=「0Fh」)である。そのため、動作信号161Nのうち、動作信号161N5がLレベル、動作信号161N1〜161N4がHレベルとなる。また、動作信号162Nのうち、動作信号162N5がLレベル、動作信号162N1〜162N4がHレベルとなる。また、動作信号163Nのうち、動作信号163N5がLレベル、動作信号163N1〜163N4がHレベルとなる。
図10及び図11は、単位バッファ回路の台数によるインピーダンスのずれΔRonを説明するための図である。
図10(a)、及び図11は、本願発明を適用せず、出力バッファ101のうち単位バッファを1個、または2個、4個、7個活性化した場合のインピーダンスのずれΔRonを示している。また、図10(b)は、本願発明を適用し、出力バッファ101のうち単位バッファを1個、または7個活性化した場合のインピーダンスのずれΔRonを示している。
なお、図10、図11において、インピーダンス制御信号DRZQ(ZQ調整コード)と、ZQ調整コードにより調整されたレプリカ回路131eのインピーダンスのずれΔRonとの関係を、□印でプロットしている。
また、図10、図11において、単位バッファの1個を活性化した場合の出力バッファ101のインピーダンスのずれΔRon(図中DQ回路(RZQ/1)が対応する)を▲印でプロットし、単位バッファ複数個を活性化した場合の出力バッファ101のインピーダンスのずれΔRon(図中DQ回路(RZQ/7)等が対応する)を◇印でプロットしている。
ところが、本願発明を適用しない場合、図10(a)に示すように、出力バッファ101のうち単位バッファの7個を活性化した場合の出力バッファ101のインピーダンスのずれΔRonは、レプリカ回路131eのインピーダンスのずれΔRonから大きく乖離し、例えばZQ調整コード=15では10%程度(+)側にずれてしまっている。これは、キャリブレーション動作において、出力バッファ101において活性化する単位バッファの数が7であるため、出力バッファ101の電源配線に生じる電圧降下がレプリカ回路131eの電源配線に生じる電圧降下に比べて大きくなるためである。
つまり、本願発明により、活性化する単位バッファ回路の個数を出力回路のインピーダンス調整に反映することができ、出力回路のインピーダンス調整の精度を向上することができる。
RZQ/1でのSpecからの10%ずれは、240Ω×10%=24Ωとなる。また、RZQ/2でのSpecからの10%ずれは、240Ω×(1/2)×10%=12Ωとなる。また、RZQ/4でのSpecからの10%ずれは、240Ω×(1/4)×10%=6Ωとなる。また、RZQ/7でのSpec10%ずれは、240Ω×(1/7)×10%=3.4Ωとなる。
つまり、ずれ量が同じ3Ω程度であれば、RZQ/1では、ずれの割合が(3/24)×10%=1.3%とあまり効いてこない。しかし、RZQ/7になると、ずれの割合が(3/3,4)×10%=8.8%と大きく効いてくる。
そのため、本実施形態では、出力バッファ101のインピーダンスのずれΔRonの割合が大きい状態である単位バッファの個数を多くした状態(RZQ/6,RZQ/7)をターゲットとして、レプリカ回路131eのインピーダンス調整をする例を示した。
図12は、図6に対応する図面であり、負荷電流選択回路140a、及びプルアップ回路131aの回路構成を示している。なお、図12において、図6に示す負荷電流選択回路140、及びプルアップ回路131と同一の部分については同一の符号を付し、その説明を省略する。
負荷電流選択回路140aは、3入力のNAND回路である論理回路140h、3入力のNAND回路である論理回路140fを含んで構成される。
論理回路140hは、インピーダンス設定コードRon(0)の論理反転信号、インピーダンス設定コードRon(1)の論理反転信号、及び制御信号ACT1が入力される。論理回路140hは、入力される3信号が全てHレベルのとき、Lレベルの導通制御信号RON00を出力し、入力される3信号のうち、少なくとも1信号がLレベルのとき、Hレベルの導通制御信号RON00を出力する。
論理回路140fは、負荷電流選択回路140と同じ構成であり、インピーダンス設定コードRon(0)、インピーダンス設定コードRon(1)の論理反転信号、及び制御信号ACT1が入力される。論理回路140eは、入力される3信号が全てHレベルのとき、Lレベルの導通制御信号RON10を出力し、入力される3信号のうち、少なくとも1信号がLレベルのとき、Hレベルの導通制御信号RON10を出力する。
一方、負荷電流選択回路140aは、インピーダンス設定コードRon<1,0>のうちインピーダンス設定コードRon(0)がHレベル、インピーダンス設定コードRon(1)がLレベル、かつ制御信号ACT1がHレベルになると、導通制御信号RON00をHレベルに維持し、導通制御信号RON10をHレベルからLレベルに変化させる。
負荷電流生成回路131gは、プルアップ回路131における負荷電流生成回路131fと相違し、直列回路毎に分圧回路、及びコンパレータを備えている。
すなわち、負荷電流生成回路131gは、それぞれ分圧回路、及びコンパレータを備え、活性化する単位バッファの個数に応じて、キャリブレーション時にレプリカ回路131eに流れる電流の5倍の電流を自身に流すX5負荷電流生成回路71(負荷電流生成部)、6倍の電流を自身に流すX6負荷電流生成回路72(負荷電流生成部)を有している。
X5負荷電流生成回路71は、レプリカ回路131eの電源配線(VDD)に接続される直列回路71a、抵抗71Ru、抵抗71Rd、及びコンパレータ71cを含んで構成される。また、X6負荷電流生成回路72は、レプリカ回路131eの電源配線に接続される直列回路72a、抵抗72Ru、抵抗72Rd、及びコンパレータ72cを含んで構成される。
コンパレータ71cは、正転入力端子(+)がこの分圧回路の出力に接続され、反転入力端子(−)が直列回路71aにおける接続点Nd71に接続され、2つの入力端子の電圧レベルを比較して、比較結果を直列回路71aにおけるNMOSトランジスタ71Nのゲートに対して出力する。
コンパレータ71cは、接続点Nd71の電圧レベルが電圧レベル(V1)より低い場合、Hレベルの比較結果を出力し、NMOSトランジスタ71Nをオン(導通)させる。一方、コンパレータ71cは、接続点Nd71の電圧レベルが電圧レベル(V1)より高い場合、Lレベルの比較結果を出力し、NMOSトランジスタ71Nをオフ(非導通)させる。
つまり、直列回路71aを備えるX5負荷電流生成回路71は、キャリブレーション動作において、Lレベルの導通制御信号RON00が入力されてPMOSトランジスタ71Pがオンすることで、レプリカ回路131eの電源配線からキャリブレーション端子ZQに接続される外部抵抗RZQを介して接地へと流れる電流の、ほぼ5倍の電流値i6の電流を自身に流し、レプリカ回路131eの電源配線の電圧レベルを降下させる。
コンパレータ72cは、正転入力端子(+)がこの分圧回路の出力に接続され、反転入力端子(−)が直列回路72aにおける接続点Nd72に接続され、2つの入力端子の電圧レベルを比較して、比較結果を直列回路72aにおけるNMOSトランジスタ72Nのゲートに対して出力する。
コンパレータ72cは、接続点Nd72の電圧レベルが電圧レベル(V1)より低い場合、Hレベルの比較結果を出力し、NMOSトランジスタ72Nをオン(導通)させる。一方、コンパレータ72cは、接続点Nd72の電圧レベルが電圧レベル(V1)より高い場合、Lレベルの比較結果を出力し、NMOSトランジスタ72Nをオフ(非導通)させる。
つまり、直列回路72aを備えるX6負荷電流生成回路72は、キャリブレーション動作において、Lレベルの導通制御信号RON10が入力されてPMOSトランジスタ72Pがオンすることで、レプリカ回路131eの電源配線からキャリブレーション端子ZQに接続される外部抵抗RZQを介して接地へと流れる電流の、ほぼ6倍の電流値i7の電流を自身に流し、レプリカ回路131eの電源配線の電圧レベルを降下させる。
なお、抵抗値R1〜抵抗値R4について、単位バッファと単位バッファが接続される電源配線のレイアウト構成、負荷電流生成回路131g、及びレプリカ回路131eが接続される電源配線のレイアウト構成を反映した回路シミュレーションを実行して、設定することができる。
図13は、半導体装置10aのブロック構成図であり、半導体装置10の回路構成を示す図1に対応する。図13において、図1と同一の部分については同一の符号を付し、その説明を省略する。
半導体装置10aはDS機能に加えて、ODT機能を備えている。ODT(On Die Termination)機能とは、データ端子DQ(第2の端子)に接続された外部バス上で他の半導体装置がデータ転送を行っている場合に、出力バッファを終端抵抗として機能させることによって信号の反射を防止する機能である。半導体装置10aは、インピーダンス設定コードに応じて、出力バッファを構成する単位バッファにおける活性化する個数を変更することで、このODT機能を有効にする。
そのため、半導体装置10aは、半導体装置10に対して、外部端子(半導体チップ上のパッド)として、オンダイターミネーション端子12bを更に備えている。
オンダイターミネーション端子12bは、オンダイターミネーション信号ODTが供給される端子である。このオンダイターミネーション端子12bは、制御回路21aに接続される。
モードレジスタ22aは、データ入出力部100aの出力回路のインピーダンスを設定するための信号である、インピーダンス設定コードRon<1,0>(第1の設定信号)、及びインピーダンス設定コードRtt<1,0>(第2の設定信号)をデータ入出力部100aに供給する。このインピーダンス設定コードRtt<1,0>は、データ入出力部100aにおいてODT時に使用される、つまり、ODT時に活性化される単位バッファの台数を指定する信号である。
図14は、データ入出力部100aの構成を示すブロック図であり、データ入出力部100の構成を示す図2に対応する。図14において、図2と同一の部分については同一の符号を付し、その説明を省略する。
インピーダンス調整部130bは、活性化される単位バッファ回路の個数として、インピーダンス設定コードRon<1,0>、及びインピーダンス設定コードRtt<1,0>をモードレジスタ22aから受け取り、これらの設定コードを基にインピーダンス制御信号DRZQ1、及びインピーダンス制御信号DRZQ2(インピーダンス調整信号)を生成する。インピーダンス調整部130bは、内部オンダイターミネーション制御信号IODTの論理レベルに応じて、いずれか一方の制御信号をインピーダンス制御信号DRZQとして、前段回路161〜163を介して複数の単位バッファ(単位バッファ111〜114,121〜123)に供給し、複数の単位バッファのそれぞれのインピーダンスを調整する。
出力制御回路150aは、複数の単位バッファ111〜11nのうち活性化させる単位バッファを指定するとともに、DQ端子を駆動する際の出力レベルを指定する。活性化させる単位バッファの指定は、インピーダンス設定コードRon<1,0>、及びインピーダンス設定コードRtt<1,0>をモードレジスタ22aから受け取り、これらの設定コードに基づき、選択信号151P〜153P及び選択信号151N〜153Nを前段回路161〜163に出力することにより行う。
インピーダンス調整部130bは、負荷電流選択回路140b、プルアップ回路131a、プルアップ回路132、及びプルダウン回路133を備えている。また、インピーダンス調整部130bは、プルアップ回路132の動作を制御するカウンタ134、プルダウン回路133の動作を制御するカウンタ135、カウンタ134を制御するコンパレータ136、及びカウンタ135を制御するコンパレータ137を備えている。
さらに、インピーダンス調整部130bは、キャリブレーション動作において発生するインピーダンス制御信号DRZQ1、及びインピーダンス制御信号DRZQ2をラッチし、内部オンダイターミネーション制御信号IODTの論理レベルに応じて、インピーダンス制御信号DRZQ1、及びインピーダンス制御信号DRZQ2のいずれか一方を、前段回路161〜前段回路163へ出力するラッチ及び選択回路140pを備えている。
負荷電流選択回路140bは、3入力のNAND回路である論理回路140h、3入力のNAND回路である論理回路140f、3入力のNAND回路である論理回路140i、3入力のNAND回路である論理回路140j、AND回路140k、及びAND回路140mを含んで構成される。
論理回路140hは、インピーダンス設定コードRon(0)の論理反転信号、インピーダンス設定コードRon(1)の論理反転信号、及び制御信号ACT1aが入力される。論理回路140hは、入力される3信号が全てHレベルのとき、Lレベルの導通制御信号RON00aを出力し、入力される3信号のうち、少なくとも1信号がLレベルのとき、Hレベルの導通制御信号RON00aを出力する。
論理回路140fは、インピーダンス設定コードRon(0)、インピーダンス設定コードRon(1)の論理反転信号、及び制御信号ACT1aが入力される。論理回路140fは、入力される3信号が全てHレベルのとき、Lレベルの導通制御信号RON10aを出力し、入力される3信号のうち、少なくとも1信号がLレベルのとき、Hレベルの導通制御信号RON10aを出力する。
論理回路140jは、インピーダンス設定コードRtt(0)、インピーダンス設定コードRtt(1)の論理反転信号、及び制御信号ACT1bが入力される。論理回路140jは、入力される3信号が全てHレベルのとき、Lレベルの導通制御信号RON10bを出力し、入力される3信号のうち、少なくとも1信号がLレベルのとき、Hレベルの導通制御信号RON10bを出力する。
AND回路140kは、導通制御信号RON00aと導通制御信号RON11aとの論理積演算をし、導通制御信号RON00を出力する。
AND回路140mは、導通制御信号RON10aと導通制御信号RON10bとの論理積演算をし、導通制御信号RON10を出力する。
一方、負荷電流選択回路140bは、インピーダンス設定コードRon<1,0>のうちインピーダンス設定コードRon(0)がHレベル、インピーダンス設定コードRon(1)がLレベル、かつ制御信号ACT1aがHレベルになると、導通制御信号RON00をHレベルに維持し、導通制御信号RON10をHレベルからLレベルに変化させる。
また、負荷電流選択回路140bは、インピーダンス設定コードRtt<1,0>のうちインピーダンス設定コードRtt(0)がHレベル、インピーダンス設定コードRtt(1)がHレベル、かつ制御信号ACT1bがHレベルになると、導通制御信号RON00をHレベルからLレベルに変化させ、導通制御信号RON10をHレベルに維持する。
一方、負荷電流選択回路140bは、インピーダンス設定コードRtt<1,0>のうちインピーダンス設定コードRtt(0)がHレベル、インピーダンス設定コードRtt(1)がLレベル、かつ制御信号ACT1bがHレベルになると、導通制御信号RON00をHレベルに維持し、導通制御信号RON10をHレベルからLレベルに変化させる。
一方、カウンタ135は、制御回路21aが制御信号ACT2を2度活性化すると、それぞれの活性化期間においてカウントアップ又カウントダウンし、制御信号ACT2が活性レベルから非活性レベルとなる2回のタイミングで、それぞれのカウント値を保持する。
そして、ラッチ及び選択回路140pは、制御信号ACT2が活性レベルから非活性レベルとなる2回のタイミングで、カウンタ134のカウント値、カウンタ135のカウント値をラッチする。
なお、図18において示すインピーダンス制御信号DRZQ1のレベルは、キャリブレーション動作において1回目の制御信号ACT2の立下りで確定するインピーダンス制御信号DRZQN11〜DRZQN15のレベルである。また、インピーダンス制御信号DRZQ2のレベルは、キャリブレーション動作において2回目の制御信号ACT2の立下りで確定するインピーダンス制御信号DRZQN21〜DRZQN25のレベルである。キャリブレーション動作において、調整後のインピーダンス制御信号DRZQ1(インピーダンス制御信号DRZQP11〜DRZQP15、DRZQN11〜DRZQN15)のレベルは、例えば、出力時に活性化する単位バッファの個数(6個)に応じて、それぞれ、「5’b01111」(=「0Fh」)、「5’b10000」(=「10h」)に確定する。また、調整後のインピーダンス制御信号DRZQ2(インピーダンス制御信号DRZQP21〜DRZQP25、DRZQN21〜DRZQN25)のレベルは、例えば、ODT動作時に活性化する単位バッファの個数(7個)に応じて、それぞれ、「5’b01101」(=「0Dh」)、「5’b10010」(=「12h」)に確定する。
時刻t1において、例えば、メモリコントローラから、半導体装置10aのコマンド端子12aにコマンド信号CMDとしてMRSコマンドを供給するとともに、半導体装置10aのアドレス端子13にアドレス信号ADDとして、図17に例を示すDS設定コード「00」及びODT設定コード「01」を供給する。また、メモリコントローラは、オンダイターミネーション端子12bをLレベルに維持する。
これにより、制御回路21aは、モードレジスタ信号MRSをモードレジスタ22aに出力する。また、制御回路21aは、内部オンダイターミネーション制御信号IODTを非活性レベル(Lレベル)に維持する。
インピーダンス調整部130bは、続く制御信号ACT1がHレベルの期間、及び制御信号ACT2がHレベルの期間において、キャリブレーション動作を実行する。これにより、レプリカ回路131e,プルアップ回路132及びプルダウン回路133のインピーダンスが、データ出力時に活性化する単位バッファの個数(この場合6個)に応じて調整され、インピーダンス制御信号DRZQP11〜DRZQP15のレベルが、例えば「5’b01111」(=「0Fh」)に、インピーダンス制御信号DRZQN11〜DRZQN15のレベルが、例えば「5’b10000」(=「10h」)に確定する。
その後、制御回路21aは、2回目の制御信号ACT1(ACT1b)、及び制御信号ACT2をインピーダンス調整部130bに出力する。インピーダンス調整部130bにおいて、カウンタ134及びカウンタ135が初期値にリセットされることにより、インピーダンス制御信号DRZQP21〜DRZQP25のレベルが、例えばカウンタ134の初期値であるオール1(「5’b11111」(=「1Fh」)に、インピーダンス制御信号DRZQN21〜DRZQN25のレベルが、例えばカウンタ135の初期値であるオール0(「5’b00000」(=「00h」)にセットされる。
インピーダンス調整部130bは、続く制御信号ACT1がHレベルの期間、及び制御信号ACT2がHレベルの期間において、キャリブレーション動作を実行する。これにより、レプリカ回路131e,プルアップ回路132及びプルダウン回路133のインピーダンスが、ODT動作時に活性化する単位バッファの個数(この場合7個)に応じて調整され、インピーダンス制御信号DRZQP21〜DRZQP25のレベルが、例えば「5’b01101」(=「0Dh」)に、インピーダンス制御信号DRZQN21〜DRZQN25のレベルが、例えば「5’b10010」(=「12h」)に確定する。
時刻t4において、ラッチ及び選択回路140pは、制御信号ACT2の立下りで、確定したインピーダンス制御信号DRZQP21〜DRZQP25、及びインピーダンス制御信号DRZQN21〜DRZQN25をインピーダンス制御信号DRZQ2としてラッチする。
出力制御回路150aは、この出力イネーブル信号OEが供給されると、データDataが「1」(Hレベル)、かつ、内部オンダイターミネーション制御信号IODTがLレベルの場合、前段回路161〜163を制御して出力バッファ101に接続されたデータ端子DQをHレベル(第1の電源電圧レベル)に駆動する。また、出力制御回路150aは、データDataが「0」(Lレベル)、かつ、内部オンダイターミネーション制御信号IODTがLレベルの場合、前段回路161〜163を制御して出力バッファ101に接続されたデータ端子DQをLレベル(第2の電源電圧レベル)に駆動する。
また、出力制御回路150aは、データ端子DQをHレベルまたはLレベルに駆動する際、モードレジスタ22aから供給されるインピーダンス設定コードRon<1,0>に応じて、前段回路161〜163に出力する選択信号151P〜153P、選択信号151N〜153NをHレベルまたはLレベルに変化させる。
このとき、インピーダンス調整部130bにおけるラッチ及び選択回路140pは、内部オンダイターミネーション制御信号IODTがLレベルであるので、インピーダンス制御信号DRZQ1を選択して、前段回路161〜163に出力している。そのため、インピーダンス制御信号DRZQP1〜DRZQP5のレベルは、「5’b01111」(=「0Fh」)である。これにより、動作信号161Pのうち、動作信号161P5がLレベル、動作信号161P1〜161P4がHレベルとなる。また、動作信号162Pのうち、動作信号162P5がLレベル、動作信号162P1〜162P4がHレベルとなる。
また、前段回路161〜163に含まれるAND回路は、インピーダンス制御信号DRZQN1〜DRZQN5のレベル「5’b10000」(=「10h」)にかかわらず、全てLレベルの動作信号を出力する。そのため、動作信号161N〜163Nが全てLレベルとなる。
このとき、図18に示すようにインピーダンス制御信号DRZQN1〜DRZQN5のレベルは、「5’b10000」(=「10h」)である。そのため、動作信号161Nのうち、動作信号161N5がHレベル、動作信号161N1〜161N4がLレベルとなる。また、動作信号162Nのうち、動作信号162N5がHレベル、動作信号162N1〜162N4がLレベルとなる。
また、前段回路163に含まれるAND回路は、インピーダンス制御信号DRZQN1〜DRZQN5のレベルにかかわらず、全てLレベルの動作信号を出力する。そのため、動作信号163Nが全てLレベルとなる。
インピーダンス調整部130bにおけるラッチ及び選択回路140pは、キャリブレーション動作においてラッチしたインピーダンス制御信号DRZQ2を、インピーダンス制御信号DRZQ1に替えて、インピーダンス制御信号DRZQとして前段回路161〜163に出力する。
出力制御回路150aは、インピーダンス設定コードRtt<1,0>が「01」であって、内部オンダイターミネーション制御信号IODTがHレベルであるので、選択信号151P〜153PをLレベル、選択信号151N〜153NをHレベルとする。
これにより、前段回路161〜163に含まれるOR回路のうち、入力信号として対応するインピーダンス制御信号DRZQP1〜DRZQP5がLレベルとなっているものはLレベルの動作信号を出力し、対応するインピーダンス制御信号DRZQP1〜DRZQP5がHレベルとなっているものはHレベルの動作信号を出力することになる。
このとき、インピーダンス制御信号DRZQP1〜DRZQP5のレベルは、「5’b01101」(=「0Dh」)である。そのため、動作信号162Pのうち、動作信号162P4、162P3,162P1がHレベル、動作信号162P5、162P2がLレベルとなる。
このとき、インピーダンス制御信号DRZQN1〜DRZQN5のレベルは、「5’b10010」(=「12h」)である。そのため、動作信号162Nのうち、動作信号162N5、162N2がHレベル、動作信号162N4、162N3、162N1がLレベルとなる。
つまり、7つの単位バッファ111〜114、121〜123に含まれるプルアップ回路PU及びプルダウン回路PDが全てオンすることから、データ端子DQは、出力バッファ101により、34.3Ω(=240Ω/7)のインピーダンスに近いインピーダンスでVDD/2電位(中間電位)に終端されることになる。
例えば、上記実施形態による出力バッファ101は、7つの単位バッファを有し、データ出力動作及びODT動作を行う際には6つ又は7つの単位バッファを活性化しているが、単位バッファの全数については2つ以上であれば特に限定されず、また、データ出力時やODT動作時に活性化する単位バッファの数についても特に限定されない。
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、CPU(Central Processing Unit)、MCU(Micro Control Unit)、DSP(Digital Signal Processor)、ASIC(Application Specific Integrated Circuit)、ASSP(Application Specific Standard Product)、メモリ(Memory)等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、SOC(システムオンチップ)、MCP(マルチチップパッケージ)やPOP(パッケージオンパッケージ)などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ(Field Effect Transistor;FET)であれば良く、MOS(Metal Oxide Semiconductor)以外にもMIS(Metal-Insulator Semiconductor)、TFT(Thin Film Transistor)等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、NMOSトランジスタ(N型チャネルMOSトランジスタ)は、第1導電型のトランジスタ、PMOSトランジスタ(P型チャネルMOSトランジスタ)は、第2導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。
Claims (7)
- 各々が調整可能なインピーダンスを備える複数の単位バッファ回路を含む出力回路と、
前記複数の単位バッファ回路のうちの1または複数個の単位バッファ回路を選択的に活性化する制御回路と、
前記複数の単位バッファ回路のそれぞれのインピーダンスを調整するインピーダンス調整部であって、前記複数の単位バッファ回路のうちの1つと実質的に同一の前記調整可能なインピーダンスを有するレプリカ回路と、当該レプリカ回路と並列に接続され、前記制御回路によって選択的に活性化された前記1又は複数個の単位バッファ回路の個数に応じて自身を流れる電流量を変化させる負荷電流生成回路とを含む、前記インピーダンス調整部と、
を備えることを特徴とする半導体装置。 - 前記レプリカ回路に接続される第1の端子を備え、
前記インピーダンス調整部は、
前記レプリカ回路のインピーダンスが前記第1の端子に接続された外部抵抗の抵抗値に等しくなるインピーダンス調整信号を発生し、前記インピーダンス調整信号を前記複数の単位バッファに供給して、前記複数の単位バッファのそれぞれの前記調整可能なインピーダンスを調整することを特徴とする請求項1に記載の半導体装置。 - 前記インピーダンス調整部は、
前記レプリカ回路に電流を供給する第1の電源と、前記外部抵抗が接続される第2の電源との間に、前記インピーダンス調整信号に応じて第1の電流を流し、
前記負荷電流生成回路は、前記1又は複数個の単位バッファ回路の個数から1を減じた個数に前記第1の電流の電流量を乗じた電流量の第2の電流を、前記第1の電源から前記第2の電源と同じレベルの自身が接続される第3の電源へと流す、
ことを特徴とする請求項2に記載の半導体装置。 - 前記負荷電流生成回路は、
前記第3の電源に接続される抵抗、前記抵抗に接続される第1のスイッチ、及び前記第1のスイッチと前記第1の電源との間に設けられる第2のスイッチから構成される直列回路を複数有するとともに、
複数の前記直列回路のうちの一つの直列回路の前記抵抗における前記第3の電源に接続される端子とは反対側の端子の電圧レベルと、前記第1の端子に現れる電圧レベルとを比較し、比較結果に応じて複数の前記直列回路の第1のスイッチ各々を導通させる比較回路を有し、
複数の前記直列回路における前記第2のスイッチが導通して、前記第2の電流を前記第3の電源へと流す、
ことを特徴とする請求項3に記載の半導体装置。 - 前記負荷電流生成回路は、複数の負荷電流生成部を有し、
前記負荷電流生成部は、
前記第3の電源に接続される抵抗、前記抵抗に接続される第1のスイッチ、及び前記第1のスイッチと前記第1の電源との間に設けられる第2のスイッチから構成される直列回路と、
前記第1の電源の電圧レベルを分圧する分圧回路と、
前記直列回路の前記抵抗における前記第3の電源に接続される端子とは反対側の端子の電圧レベルと、前記分圧回路の分圧レベルとを比較し、比較結果に応じて前記直列回路の前記第1のスイッチを導通させる比較回路と、を備え、
前記第2のスイッチが導通する前記直列回路における前記抵抗は、前記分圧回路の分圧レベルに応じて、前記第2の電流を前記第3の電源へと流す、
ことを特徴とする請求項3に記載の半導体装置。 - 前記1又は複数個の単位バッファの個数を示すデータを記憶するモードレジスタを備え、
前記制御回路は、前記単位バッファの個数を示すデータに基づいて、前記第2のスイッチの導通または非導通を切り替える設定信号を出力し、
前記インピーダンス調整部は、前記設定信号に応じて、複数の前記直列回路の第2のスイッチを導通させる導通制御信号を出力する負荷電流選択部を含む、
ことを特徴とする請求項4または請求項5いずれか一項に記載の半導体装置。 - 第2の端子を備え、
前記複数の単位バッファ各々は、前記第2の端子を前記第1の電源の電圧レベルへ駆動するプルアップ回路と、前記第2の端子を前記第2の電源の電圧レベルへ駆動するプルダウン回路を有し、
前記設定信号には、第1の設定信号と第2の設定信号とが含まれており、
前記制御回路は、
前記半導体装置に、内部に記憶するデータの前記第2の端子へデータを読み出し、前記第2の端子へ出力する動作を指示するリードコマンドが入力されると、前記第1の設定信号に応じて、前記1又は複数個の単位バッファにおける前記プルアップ回路または前記プルダウン回路のいずれか一方を活性化させて前記第2の端子を駆動し、
前記半導体装置に、前記出力回路を終端抵抗として機能させる指示をするオンダイターミネーション信号が入力されると、前記第2の設定信号に応じて、前記1又は複数個の単位バッファにおける前記プルアップ回路及び前記プルダウン回路の両方を活性化させて前記第2の端子を駆動することを特徴とする請求項6に記載の半導体装置。
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