JP2019216137A - 電力用半導体装置 - Google Patents

Abstract

【課題】電力用半導体装置および負荷を過電流から適切に保護することができる電力用半導体装置を提供する。【解決手段】外部検出端子ＣＩＮ１は、パッケージ９０の外部から接続可能であり、第２の固定電位端子ＮＵの電流の大きさに比例した電圧信号を受け付ける。第１の比較回路２００は、外部検出端子ＣＩＮ１からの電圧信号が表す第２の固定電位端子ＮＵの電流の大きさが許容範囲内および許容範囲外のいずれであるかを判定する。第２の比較回路２０１は、内部検出端子ＣＩＮ２を用いて検出されるセンス端子Ｔ４の電流の大きさが許容範囲内および許容範囲外のいずれであるかを判定する。駆動信号発生部４０は、第１の比較回路２００および第２の比較回路２０１の少なくともいずれかによって電流の大きさが許容範囲外にあると判定されているときは駆動信号としてオン信号を発生することが禁止される。【選択図】図２

Description

本発明は、電力用半導体装置に関し、特に、半導体スイッチング素子およびそれを駆動する駆動回路を有する電力用半導体装置に関するものである。

モータなどの負荷へ電力を供給するために、金属−酸化物−半導体−電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などの半導体スイッチング素子を用いたインバータ回路が用いられる。インバータ回路を含むインテリジェントパワーモジュール（ＩＰＭ：Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）は、一般的なインバータ回路に加えて、駆動回路および保護回路を１つのパッケージに収めたパワーモジュールである。駆動回路は、典型的には、低電圧集積回路（ＬＶＩＣ：Ｌｏｗ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）と、高電圧集積回路（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）とによって構成されている。典型的な保護動作（すなわち保護回路の動作）は、負荷側の動作の変動に起因して過電流が発生したときに、半導体スイッチング素子をオン状態とする信号を発生することを禁止する動作である。

例えば、特開２０１７−５１２５号公報（特許文献１）によれば、パッケージ内に第１および第２の半導体チップが配置されている。第１の半導体チップは、外部負荷を駆動するパワートランジスタと、パワートランジスタを駆動する駆動回路と、パワートランジスタに流れる電流をモニタする電流センス回路と、パワートランジスタの破壊を防ぐ保護回路とを含む。

特開２０１７−５１２５号公報

上記公報に記載の技術においては、パワートランジスタ（半導体スイッチング素子）を有するＩＰＭ（電力用半導体装置）の破壊を防止することが意図されている一方で、過電流に起因しての負荷の破壊を防止することが考慮されていない。過電流の発生が極めて短時間（典型的には数マイクロ秒）に限られる場合は、負荷（典型的にはモータ）は破壊しにくいので、電力用半導体装置の破壊を防止するだけで十分であることが多い。一方で、過電流の発生がより長い時間（典型的には数ミリ秒）にわたる場合は、負荷の破壊を防止することも考慮する必要がある。特に、電力用半導体装置が堪え得る電流値に比して、負荷が堪え得る電流値の方が低い場合、そのような考慮が必要である。なぜならば、電流値が負荷の許容値を超えたとしても、電力用半導体装置の許容値として想定されている値よりも上記電流値が低ければ、保護動作が開始されないからである。このため、上記従来の技術では、負荷の破壊が懸念される。

本発明は以上のような課題を解決するためになされたものであり、その目的は、電力用半導体装置とそれに接続された負荷との両方を過電流から適切に保護することができる電力用半導体装置を提供することである。

本発明の電力用半導体装置は、パッケージと、第１の固定電位端子と、電圧出力端子と、第１の半導体スイッチング素子と、第１の駆動回路と、第２の固定電位端子と、第２の半導体スイッチング素子と、外部制御端子と、外部検出端子と、第２の駆動回路とを有している。第１の固定電位端子は、パッケージに取り付けられており、パッケージの外部から接続可能である。電圧出力端子は、パッケージに取り付けられており、パッケージの外部から接続可能である。第１の半導体スイッチング素子は、パッケージに収められており、第１の固定電位端子と電圧出力端子との間に接続されている。第１の駆動回路は、パッケージに収められており、第１の半導体スイッチング素子を駆動する。第２の固定電位端子は、パッケージに取り付けられており、パッケージの外部から接続可能である。第２の半導体スイッチング素子は、パッケージに収められており、電圧出力端子に接続された第１の素子端子と、第２の固定電位端子に接続された第２の素子端子と、第１の素子端子と第２の素子端子との間の電流経路をオン状態およびオフ状態のいずれかへと制御する駆動信号を受け付ける素子制御端子と、電流経路を流れる電流に比例しかつ電流経路を流れる電流よりも小さい電流が流れるセンス端子とを有している。外部制御端子は、パッケージに取り付けられており、パッケージの外部から接続可能である。外部検出端子は、第２の固定電位端子の電流の大きさに比例した電圧信号を受け付けるためのものである。第２の駆動回路はパッケージに収められている。第２の駆動回路は、第１の比較回路と、内部検出端子と、第２の比較回路と、駆動信号発生部とを含む。第１の比較回路は、外部検出端子からの電圧信号が表す第２の固定電位端子の電流の大きさが許容範囲内および許容範囲外のいずれであるかを判定する。内部検出端子は、センス端子の電流の大きさを検出するために第２の半導体スイッチング素子のセンス端子にパッケージ内で電気的に接続されている。第２の比較回路は、内部検出端子を用いて検出されるセンス端子の電流の大きさが許容範囲内および許容範囲外のいずれであるかを判定する。駆動信号発生部は、第２の半導体スイッチング素子をオン状態とするオン信号および第２の半導体スイッチング素子をオフ状態とするオフ信号のいずれかを外部制御端子からの信号に対応して駆動信号として選択的に発生し、第１の比較回路および第２の比較回路の少なくともいずれかによって電流の大きさが許容範囲外にあると判定されているときは駆動信号としてオン信号を発生することが禁止される。

本発明によれば、第１に、電力用半導体装置には、第２の固定電位端子の電流の大きさに比例した電圧信号を受け付けるための外部検出端子が設けられている。外部検出端子を用いることによって、第２の固定電位端子の電流の大きさ、すなわち、負荷に印加される電流の大きさ、に対応する信号を、電力用半導体装置中へ伝達することができる。よって、電力用半導体装置が過電流を生成したときの保護動作を、外部検出端子への信号に基づいて、かつ過電流からの負荷の保護に適した電流しきい値が付与された第１の比較回路を用いて行うことによって、負荷を保護することができる。この保護動作のために外部検出端子が受け付ける電圧信号は、第２の固定電位端子に電流検出用の外部抵抗素子を接続することによって発生させることができる。外部抵抗素子の抵抗値を調整することによって、保護動作がどの程度の大きさの過電流によって開始されるかという電流しきい値を調整することができる。外部抵抗素子はパッケージの外部に配置され得るので、この調整は容易に行い得る。すなわち、負荷を保護する動作がどの程度の大きさの過電流によって開始されるかを、負荷の特性に合わせて容易に調整することができる。

第２に、第２の半導体スイッチング素子のセンス端子に第２の駆動回路の内部検出端子がパッケージ内で電気的に接続されている。これにより、センス端子と第２の駆動回路との配線長を短くすることができる。よって、センス端子と第２の駆動回路との間の配線経路が有する寄生成分を抑えることができる。よって、センス端子から第２の駆動回路へ電気信号を高速で伝達することができる。よって、極めて短時間の過電流でも破壊しやすい電力用半導体装置を迅速に保護することができる。

以上から、負荷を保護するための保護動作を負荷の特性に合わせて容易に調整することができ、かつ、負荷へ電流を供給する電力用半導体装置を保護するための保護動作を高速で行うことができる。これにより、電力用半導体装置およびそれに接続された負荷の両方を過電流から適切に保護することができる。

負荷および電源装置の構成の例を概略的に示すブロック図である。 本発明の実施の形態１における電力用半導体装置の構成を概略的に示す回路図である。 図２における第２の半導体スイッチング素子の構成を概略的に示す回路図である。 図２における第１の比較回路が有する第１の比較器の構成を概略的に示す回路図である。 図２における第２の比較回路が有する第２の比較器の構成を概略的に示す回路図である。 本発明の実施の形態２における電力用半導体装置の構成を概略的に示す回路図である。 図６における第２の比較回路の構成を概略的に示す回路図である。 図６の電力用半導体装置によって行われる補正動作を説明するタイミングチャート図である。 本発明の実施の形態３における電力用半導体装置の構成を概略的に示す回路図である。 図９における第２の比較回路の構成を概略的に示す回路図である。 図９の電力用半導体装置によって行われる補正動作を説明するタイミングチャート図である。 本発明の実施の形態４における電力用半導体装置の構成を概略的に示す回路図である。 図１２における第２の比較回路の構成を概略的に示す回路図である。 図１２の電力用半導体装置によって行われる補正動作を説明するタイミングチャート図である。 本発明の実施の形態５における電力用半導体装置の構成を概略的に示す回路図である。 図１５における第２の半導体スイッチング素子の構成を概略的に示す回路図である。 本発明の実施の形態６における電力用半導体装置の構成を概略的に示す上面図である。 図１７におけるパッケージの内部の構成を概略的に示す上面図である。 図１８の変形例を概略的に示す上面図である。

以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

＜予備的説明＞
図１は、負荷７００および電源装置５００の構成の例を概略的に示すブロック図である。負荷７００は、電源装置５００から供給される三相交流電力によって動作する機器である。電源装置５００は、三相交流の第１〜第３の相のそれぞれを生成するために、インバータ装置３００Ｕ〜３００Ｗを有している。インバータ装置３００Ｕ〜３００Ｗのそれぞれは、三相交流の第１〜第３の相の電圧出力端子である出力端子Ｕ〜Ｗを有している。なお、負荷が用いる交流電力は三相に限定されるわけではなく、電源装置が有するインバータ装置の数は、相の数に対応して適宜決定されてよい。

図示されたシステムの動作中、負荷７００の動作の変動に起因して過電流が発生し得る。システムを保護するためには、インバータ装置３００Ｕ〜３００Ｗを保護し、かつ負荷７００を保護する必要がある。インバータ装置３００Ｕ〜３００Ｗを過電流から保護するためには、典型的は、数マイクロ秒以内の高速での保護動作が必要である。一方、負荷７００（典型的にはモータ）を過電流から保護するためには、通常、数ミリ秒以内の比較的低速での保護動作で十分である。このように、インバータ装置３００Ｕ〜３００Ｗの保護動作に求められる速度は、負荷７００の保護動作に求められる速度よりも高い。

インバータ装置３００Ｕ〜３００Ｗへの悪影響が大きい過電流の電流値と、負荷７００への悪影響が大きい過電流の電流値とは、通常、異なっている。よって、前者の電流値が後者の電流値よりも高い場合は、仮にインバータ装置３００Ｕ〜３００Ｗの保護動作がインバータ装置自体の保護のみを考慮して最適化されていたとすると、保護動作が開始される電流しきい値よりもわずかに低い電流が数ミリ秒程度にわたって発生した際に負荷７００が故障する可能性がある。このため、インバータ装置３００Ｕ〜３００Ｗの保護動作は、負荷７００の保護も考慮して設定されることが望まれる。

一方で、インバータ装置３００Ｕ〜３００Ｗが製造される時点では、それに接続される負荷７００の過電流耐性が不明であることが多い。また仮にそれが既知であったとしても、それに合わせてインバータ装置３００Ｕ〜３００Ｗの製造条件を変更することは、製造工程を複雑化してしまう。後述する各実施の形態によれば、この問題を避けつつ、インバータ装置および負荷の両方を過電流から適切に保護することができる。

インバータ装置３００Ｕ、インバータ装置３００Ｖおよびインバータ装置３００Ｗの各々は、同様の構成を有していてよい。よって、以下の各実施の形態においては、出力端子Ｕを有するインバータ装置についてのみ説明する。

＜実施の形態１＞
図２は、本実施の形態１におけるインバータ装置４０１（電力用半導体装置）の構成を概略的に示す回路図である。図３は、図２における下アーム素子１２０（第２の半導体スイッチング素子）の構成を概略的に示す回路図である。図４は、図２における第１の比較回路２００が有する比較部３１の構成を概略的に示す回路図である。図５は、図２における第２の比較回路２０１が有する比較部３２の構成を概略的に示す回路図である。

インバータ装置４０１は、ＩＰＭ３０１（電力用半導体装置）と、外部抵抗素子５１とを有している。ＩＰＭ３０１は、パッケージ９０と、正端子Ｐ（第１の固定電位端子）と、出力端子Ｕ（電圧出力端子）と、上アーム素子１１０（第１の半導体スイッチング素子）と、ＨＶＩＣ１５０（第１の駆動回路）と、負端子ＮＵ（第２の固定電位端子）と、下アーム素子１２０と、外部制御端子ＬＩＮと、外部検出端子ＣＩＮ１と、ＬＶＩＣ１５１（第２の駆動回路）とを有している。

また本実施の形態においては、ＩＰＭ３０１はさらに、パッケージ９０内に収められた内部抵抗素子５２を有している。内部抵抗素子５２は、ＬＶＩＣ１５１を含む半導体チップの外部に配置されている。

出力端子Ｕは、パッケージ９０に取り付けられており、パッケージ９０の外部から接続可能である。出力端子Ｕは負荷７００（図１）へ電力を供給するためのものである。正端子Ｐは、パッケージ９０に取り付けられており、パッケージ９０の外部から接続可能である。正端子ＰからＩＰＭ３０１へ正電圧が供給される。負端子ＮＵは、パッケージ９０に取り付けられており、パッケージ９０の外部から接続可能である。詳しくは後述するが、負端子ＮＵは、外部抵抗素子５１を介してグラウンド電位（固定された電位）に接続されている。言い換えれば負端子ＮＵは外部抵抗素子５１を介して接地されている。

外部制御端子ＬＩＮは、パッケージ９０に取り付けられており、パッケージ９０の外部から接続可能である。外部制御端子ＨＩＮは、パッケージ９０に取り付けられており、パッケージ９０の外部から接続可能である。外部制御端子ＬＩＮおよび外部制御端子ＨＩＮのそれぞれは、ＬＶＩＣ１５１およびＨＶＩＣ１５０への制御信号を受け付けるためのものである。外部端子ＶＳＣは、パッケージ９０に取り付けられており、パッケージ９０の外部から接続可能である。外部端子ＶＳＣは、内部抵抗素子５２にグラウンド電位を供給するためのものである。外部端子ＶＮＣは、パッケージ９０に取り付けられており、パッケージ９０の外部から接続可能である。外部端子ＶＮＣは、ＬＶＩＣ１５１などにグラウンド電位を供給するためのものである。

外部検出端子ＣＩＮ１はパッケージ９０に取り付けられていてよい。外部検出端子ＣＩＮ１はパッケージ９０の外部から接続可能であってよい。外部検出端子ＣＩＮ１は、負端子ＮＵの電流の大きさに比例した電圧信号を受け付けるためのものである。外部検出端子ＣＩＮ１がこのような電圧信号を受け付けることができるようにするために、本実施の形態においては、ＩＰＭ３０１に外部抵抗素子５１が外付けされている。外部抵抗素子５１はパッケージ９０の外部に配置されている。外部抵抗素子５１は、負端子ＮＵおよび外部検出端子ＣＩＮ１の各々に電気的に接続された一方端と、グラウンド電位を有する他方端とを有している。よって負端子ＮＵと外部検出端子ＣＩＮ１とは短絡されている。なおＩＰＭ３０１内部においては、負端子ＮＵと外部検出端子ＣＩＮ１とを短絡する配線が設けられている必要はない。ただしそのような配線が設けられていてもよく、その場合、外部検出端子ＣＩＮ１は、パッケージ９０の外部から接続可能である必要はない。

上アーム素子１１０は、パッケージ９０に収められており、正端子Ｐと出力端子Ｕとの間に接続されている。上アーム素子１１０は、ＩＧＢＴ１１１と、還流ダイオード１１２とを有している。還流ダイオード１１２はＩＧＢＴ１１１に逆並列に接続されている。これらは１つの半導体チップに集積化されていてもよい。

ＨＶＩＣ１５０はパッケージ９０に収められている。ＨＶＩＣ１５０は、ＩＰＭ３０１の外部制御端子ＨＩＮからの信号に対応して、ＨＶＩＣ１５０の出力端子ＨＯから上アーム素子１１０へ駆動信号（ゲート信号）を供給する。言い換えれば、ＨＶＩＣ１５０は、上アーム素子１１０をオン状態とするオン信号および上アーム素子１１０をオフ状態とするオフ信号のいずれかを、駆動信号として選択的に発生する。

下アーム素子１２０はパッケージ９０に収められている。下アーム素子１２０は、第１の素子端子Ｔ１と、第２の素子端子Ｔ２と、素子制御端子Ｔ３と、センス端子Ｔ４とを有している。第１の素子端子Ｔ１は出力端子Ｕに接続されている。第２の素子端子Ｔ２は負端子ＮＵに接続されている。素子制御端子Ｔ３は、第１の素子端子Ｔ１と第２の素子端子Ｔ２との間の電流経路をオン状態およびオフ状態のいずれかへと制御する駆動信号を受け付ける。センス端子Ｔ４の電流は、第１の素子端子Ｔ１と第２の素子端子Ｔ２との間の電流経路の電流に比例し、かつこの電流経路の電流よりも小さい。

具体的には、下アーム素子１２０は、ＩＧＢＴ１２１と、還流ダイオード１２２と、ＩＧＢＴ１２３とによって構成され得る。ＩＧＢＴ１２１およびＩＧＢＴ１２３は１つのチップに集積化されていることが好ましく、さらに還流ダイオード１２２が集積化されていてもよい。還流ダイオード１２２はＩＧＢＴ１２１に逆並列に接続されている。ＩＧＢＴ１２１のコレクタとＩＧＢＴ１２３のコレクタとは第１の素子端子Ｔ１に接続されている。ＩＧＢＴ１２１のエミッタは第２の素子端子Ｔ２に接続されている。ＩＧＢＴ１２１のゲートおよびＩＧＢＴ１２３のゲートは素子制御端子Ｔ３に接続されている。ＩＧＢＴ１２３のエミッタはセンス端子Ｔ４に接続されている。ＩＧＢＴ１２３のサイズはＩＧＢＴ１２１のサイズよりも小さい。ＩＧＢＴ１２１とＩＧＢＴ１２３とのサイズ比は分流比と呼ばれる。分流比は既知であることから、センス端子Ｔ４の電流の大きさを第２の素子端子Ｔ２の電流の大きさへ換算することができる。ここで、第２の素子端子Ｔ２の電流の大きさは、負端子ＮＵの電流の大きさと同様である。よって、センス端子Ｔ４の電流の大きさを負端子ＮＵの電流の大きさへ換算することができる。

ＬＶＩＣ１５１はパッケージ９０に収められている。ＬＶＩＣ１５１は、駆動信号発生部４０と、第１の比較回路２００と、内部検出端子ＣＩＮ２と、第２の比較回路２０１とを有している。

駆動信号発生部４０は、ＩＰＭ３０１の外部制御端子ＬＩＮからの信号に対応して、ＬＶＩＣ１５１の出力端子ＬＯから下アーム素子１２０の素子制御端子Ｔ３へ駆動信号（ゲート信号）を供給する。言い換えれば、駆動信号発生部４０は、下アーム素子１２０をオン状態とするオン信号および下アーム素子１２０をオフ状態とするオフ信号のいずれかを、駆動信号として選択的に発生する。

第１の比較回路２００は、外部検出端子ＣＩＮ１からの電圧信号が表す負端子ＮＵの電流の大きさが許容範囲内および許容範囲外のいずれであるかを判定する。この許容範囲は、負荷７００（図１）を過電流から保護する観点で設定される。出力端子Ｕを介して負荷７００へ供給される電流の大きさは負端子ＮＵの電流の大きさにほぼ対応しているので、負端子ＮＵの電流の許容範囲を定めれば、負荷７００（図１）を過電流から保護することができる。この許容範囲は、外部抵抗素子５１の抵抗値を調整することによって、容易に調整することができる。

具体的には、第１の比較回路２００は比較部３１によって構成されている。比較部３１は、図４に示されているように、比較器３０と、参照電圧Ｖｒｅｆ１を発生する電圧源とを有している。比較器３０は、外部検出端子ＣＩＮ１から印加される電圧と、参照電圧Ｖｒｅｆ１との比較結果を出力する。よって上記許容範囲は、予め定められた参照電圧Ｖｒｅｆ１によって設定される。

内部検出端子ＣＩＮ２は、センス端子Ｔ４の電流の大きさを検出するために、センス端子Ｔ４にパッケージ９０内で電気的に接続されている。第２の比較回路２０１は、内部検出端子ＣＩＮ２を用いて検出されるセンス端子Ｔ４の電流の大きさが許容範囲内および許容範囲外のいずれであるかを判定する。この許容範囲は、ＩＰＭ３０１を過電流から保護する観点で設定される。前述したようにセンス端子Ｔ４の電流の大きさから負端子ＮＵの電流の大きさへの換算が可能であるため、センス端子Ｔ４の電流の許容範囲を定めれば、実質的に、負端子ＮＵの電流の許容範囲を定めることができる。よって、ＩＰＭ３０１を過電流から保護することができる。

具体的には、本実施の形態においては、第２の比較回路２０１は比較部３２によって構成されている。比較部３２は、図５に示されているように、比較器３０と、参照電圧Ｖｒｅｆ２を発生する電圧源とを有している。比較器３０は、内部検出端子ＣＩＮ２から印加される電圧と、参照電圧Ｖｒｅｆ２との比較結果を出力する。よって上記許容範囲は、予め定められた参照電圧Ｖｒｅｆ２によって設定される。参照電圧Ｖｒｅｆ２を定める際に分流比が考慮されることによって、センス端子Ｔ４の電流の大きさから負端子ＮＵの電流の大きさへの換算が考慮される。

駆動信号発生部４０は、第１の比較回路２００および第２の比較回路２０１の少なくともいずれかによって電流の大きさが許容範囲外にあると判定されているときは、駆動信号としてオン信号を発生することが禁止される。言い換えれば、駆動信号発生部４０は、第１の比較回路２００および第２の比較回路２０１の両方によって電流の大きさが許容範囲内にあると判定されているときは通常動作を行い、第１の比較回路２００および第２の比較回路２０１の少なくともいずれかによって電流の大きさが許容範囲外にあると判定されているときは保護動作を行う。

第１の比較回路２００は、外部検出端子ＣＩＮ１からの電圧信号が表す負端子ＮＵの電流の大きさが許容範囲内および許容範囲外のいずれであるかを、第１のしきい値を基準として判定する。第２の比較回路２０１は、内部検出端子ＣＩＮ２を用いて検出されるセンス端子Ｔ４の電流の大きさから換算される負端子ＮＵの電流の大きさが許容範囲内および許容範囲外のいずれであるかを、電流についての第２のしきい値を基準として判定する。よって、第１のしきい値および第２のしきい値の各々は、負端子ＮＵの電流しきい値である。第１のしきい値は第２のしきい値よりも小さくてよい。

内部検出端子ＣＩＮ２を用いてセンス端子Ｔ４の電流の大きさを検出することができるようにするために、本実施の形態においては、内部検出端子ＣＩＮ２へ、センス端子Ｔ４の電流の大きさに対応した電圧信号が印加される。このように電圧信号が印加されるようにするために、内部抵抗素子５２が用いられている。具体的には、内部抵抗素子５２の一方端は、下アーム素子１２０のセンス端子Ｔ４およびＬＶＩＣ１５１の内部検出端子ＣＩＮ２にパッケージ９０内で電気的に接続されている。また内部抵抗素子５２の他方端は、外部端子ＶＳＣに接続されている。外部端子ＶＳＣは接地電位に接続されている。よって内部抵抗素子５２の一方端には、センス端子Ｔ４の電流値に比例した電圧が発生する。

（効果）
本実施の形態によれば、第１に、外部検出端子ＣＩＮ１を用いることによって、負端子ＮＵの電流の大きさ、すなわち、負荷に印加される電流の大きさ、に対応する信号を、ＩＰＭ３０１中へ伝達することができる。よって、ＩＰＭ３０１が過電流を生成したときの保護動作を、外部検出端子ＣＩＮ１への信号に基づいて、かつ過電流からの負荷の保護に適した電流しきい値が付与された第１の比較回路２００を用いて行うことによって、負荷を保護することができる。この保護動作のために外部検出端子ＣＩＮ１が受け付ける電圧信号は、負端子ＮＵに電流検出用の外部抵抗素子５１を接続することによって発生させることができる。外部抵抗素子５１の抵抗値を調整することによって、保護動作がどの程度の大きさの過電流によって開始されるかという電流しきい値を調整することができる。外部抵抗素子５１はパッケージ９０の外部に配置され得るので、この調整は容易に行い得る。すなわち、負荷を保護する動作がどの程度の大きさの過電流によって開始されるかを、負荷の特性に合わせて容易に調整することができる。

第２に、下アーム素子１２０のセンス端子Ｔ４にＬＶＩＣ１５１の内部検出端子ＣＩＮ２がパッケージ９０内で電気的に接続されている。これにより、センス端子Ｔ４とＬＶＩＣ１５１との配線長を短くすることができる。よって、センス端子Ｔ４とＬＶＩＣ１５１との間の配線経路が有する寄生成分を抑えることができる。よって、センス端子Ｔ４からＬＶＩＣ１５１へ電気信号を高速で伝達することができる。よって、極めて短時間の過電流でも破壊しやすいＩＰＭ３０１を迅速に保護することができる。

以上から、負荷を保護するための保護動作を負荷の特性に合わせて容易に調整することができ、かつ、負荷へ電流を供給するＩＰＭ３０１を保護するための保護動作を高速で行うことができる。これにより、ＩＰＭ３０１およびそれに接続された負荷の両方を過電流から適切に保護することができる。

第１の比較回路２００は、外部検出端子ＣＩＮ１からの電圧信号が表す負端子ＮＵの電流の大きさが許容範囲内および許容範囲外のいずれであるかを、第１のしきい値を基準として判定する。また第２の比較回路２０１は、内部検出端子ＣＩＮ２を用いて検出されるセンス端子Ｔ４の電流の大きさから換算される負端子ＮＵの電流の大きさが許容範囲内および許容範囲外のいずれであるかを、第２のしきい値を基準として判定する。第１のしきい値は第２のしきい値よりも小さくてよい。この場合、過電流からの負荷の保護の観点での電流しきい値を、過電流からのＩＰＭ３０１の保護の観点での電流しきい値よりも小さく設定することができる。これにより、過電流に弱い負荷が用いられた際に負荷を保護することができる。

センス端子Ｔ４の電流を内部抵抗素子５２に流すことによって生成された電圧がＬＶＩＣ１５１の内部検出端子ＣＩＮ２へ供給される。これにより、ＬＶＩＣ１５１内の第２の比較回路２０１は、電圧を比較する単純な回路として構成され得る。

センス端子Ｔ４から内部抵抗素子５２を介して内部検出端子ＣＩＮ２に至る電気的経路はパッケージ９０に収められている。これにより、内部検出端子ＣＩＮ２に供給される電圧とセンス端子Ｔ４の電流との関係をＩＰＭ３０１の使用者が不適切に変更することが防止される。よって、第２の比較回路２０１の電流しきい値（第２のしきい値）が不適切に変更されることが防止される。第２のしきい値は、ＩＰＭ３０１に接続される負荷ではなくＩＰＭ３０１自体の過電流耐性に依存して定められるべきものである。よって、第２のしきい値は、ＩＰＭ３０１の製造者が定めた値のまま維持されることが好ましく、それをＩＰＭ３０１の使用者が不用意に変更することは、通常、好ましくない。

なお変形例として、ＩＧＢＴ１１１およびＩＧＢＴ１２１に代わり、ＩＧＢＴ以外の半導体スイッチング素子が用いられてもよい。

＜実施の形態２＞
図６は、本実施の形態２におけるインバータ装置４０２（電力用半導体装置）の構成を概略的に示す回路図である。インバータ装置４０２はＩＰＭ３０２（電力用半導体装置）を有している。ＩＰＭ３０２はＬＶＩＣ１５２を有している。ＬＶＩＣ１５２は第２の比較回路２０２を有している。第２の比較回路２０２は、前述した実施の形態１において説明した第２のしきい値（過電流からのＩＰＭの保護の観点での電流しきい値）を補正する補正回路６２を有している。補正回路６２は比較器３０に接続されており、比較器３０へ参照電圧を供給する。補正回路６２により、第２のしきい値の誤差を、ＩＰＭ３０２の製造後に補正することができる。よって、ＩＰＭをより適切に保護することができる。第２のしきい値の誤差は、例えば、内部抵抗素子５２の抵抗値、比較器３０の参照電圧Ｖｒｅｆ２（図５）、または下アーム素子１２０の分流比のばらつきに起因する。

補正動作を可能とするために、ＩＰＭ３０２は補正モード端子ＴＲＩＭを有している。補正モード端子ＴＲＩＭは、パッケージ９０に取り付けられており、パッケージ９０の外部から接続可能である。補正モード端子ＴＲＩＭは、補正モードでの動作を行うことを指示する信号をＬＶＩＣ１５２の第２の比較回路２０２へ送るために用いられる。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

図７は、ＩＰＭ３０２が有する第２の比較回路２０２の構成を概略的に示す回路図である。補正回路６２は、複数の抵抗素子２７のうち少なくとも１つを選択的に使用することによって、第２のしきい値を表す可変電圧を発生する。この可変電圧が参照電圧Ｖｒｅｆ２として用いられる。

補正回路６２は、複数の抵抗素子２７に加えて、論理回路１０Ａと、ＰＯＲ（Ｐｏｗｅｒ Ｏｎ Ｒｅｓｅｔ）１１と、ｐ型のＭＯＳＦＥＴである複数のＰＭＯＳ（ｐ型ＭＯＳＦＥＴ）１３と、カウンタ１４と、メモリ１５と、発振器１６とを有している。論理回路１０ＡはＡＮＤ回路である。ＰＯＲ１１は、電源投入時にリセット信号を生成することによって、カウンタ１４のカウンタ値をリセットする。発振器１６によって生成されたクロック信号がカウンタ１４およびメモリ１５に送られるか否かは、補正モード端子ＴＲＩＭからの信号と、比較器３０の出力信号ＰＲＯＴ２とに依存する。具体的には、補正モード端子ＴＲＩＭからの電圧信号ＶＴＲＩＭがデジタル信号としての「１」であり、かつ、比較器３０の出力信号ＰＲＯＴ２がデジタル信号としての「１」である場合に、クロック信号がカウンタ１４およびメモリ１５に送られる。なお出力信号ＰＲＯＴ２としての「１」は、駆動信号発生部４０への保護動作の実行指示を意味する。クロック信号の立ち上がりタイミングで、カウンタ１４のカウンタ値が増加され、かつこのカウンタ値がメモリ１５に取り込まれる。メモリ１５のメモリ値に対応した駆動信号がＰＭＯＳ１３のゲートに印加されることによって、ＰＭＯＳ１３がスイッチングされる。各ＰＭＯＳ１３のソースは電源電位ＶＣＣに接続されている。複数のＰＭＯＳ１３のドレインは、直列接続された複数の抵抗素子２７の、異なるノードに接続されている。

最もグラウンド電位に近いノードの電圧が、参照電圧Ｖｒｅｆ２として比較器３０へ供給される。補正動作の開始時点では、ＰＭＯＳ１３がすべてオフ状態とされることによって、参照電圧Ｖｒｅｆ２が十分に低くされる。その後、ＰＭＯＳ１３が適宜オン状態とされることによって、直列接続された複数の抵抗素子２７のうち、電源電位ＶＣＣが印加される範囲が徐々に縮小されていく。これにより参照電圧Ｖｒｅｆ２が徐々に高められる。

図８は、補正動作を説明するタイミングチャート図である。補正動作時には、下アーム素子１２０（図６）に、前述した第２のしきい値に対応する電流が流される。これにより、内部検出端子ＣＩＮ２に電圧ＶＣＩＮ２（図８）が印加される。補正動作の開始時点では、参照電圧Ｖｒｅｆ２は電圧ＶＣＩＮ２に対して十分低くされる。例えば、電圧ＶＣＩＮ２が１Ｖ程度の場合に、すべてのＰＭＯＳ１３がオフ状態とされることによってＶｒｅｆ２が０．１Ｖ程度とされる。これにより、比較器３０の出力信号ＰＲＯＴ２は確実に「１」となる。補正動作を行うためには、外部から補正モード端子ＴＲＩＭへ電圧信号ＶＴＲＩＭとして「１」が印加される。これにより、発振器１６によるクロック信号ＣＬＫ１がカウンタ１４およびメモリ１５に供給され始める（クロック信号ＣＬＫ２参照）。クロック信号の供給により、前述した原理で、参照電圧Ｖｒｅｆ２が徐々に高められる。具体的には、図８における「カウンタ値」として示された数が１、２、３、４、５・・・と増大するに従って、電源電位ＶＣＣと短絡されるノードが、参照電圧Ｖｒｅｆ２を出力するノードへと近づいていく。

参照電圧Ｖｒｅｆ２が電圧ＶＣＩＮ２よりも高くなった時点で、比較器３０の出力信号ＰＲＯＴ２が「０」へ変化する。これにより、カウンタ１４およびメモリ１５へのクロック信号の供給が停止される。次に、外部から補正モード端子ＴＲＩＭへの電圧信号ＶＴＲＩＭとしての「１」の印加が停止される。これにより補正動作が終了される。補正動作終了後においても、補正された参照電圧Ｖｒｅｆ２の設定は、メモリ１５のメモリ値として保持され続ける。よって、補正されたＶｒｅｆ２を用いての通常動作が可能である。

本実施の形態によれば、第２のしきい値を表す可変電圧は、複数の抵抗素子２７のうち少なくとも１つを選択的に使用することによって発生される。これにより、第２の比較回路２０２の補正回路６２を比較的単純な回路とすることができる。

＜実施の形態３＞
図９は、本実施の形態３におけるインバータ装置４０３（電力用半導体装置）の構成を概略的に示す回路図である。インバータ装置４０３はＩＰＭ３０３（電力用半導体装置）を有している。ＩＰＭ３０３はＬＶＩＣ１５３を有している。ＬＶＩＣ１５３は第２の比較回路２０３を有している。第２の比較回路２０３は、実施の形態１において説明した第２のしきい値（過電流からのＩＰＭの保護の観点での電流しきい値）を補正する補正回路６３を有している。補正回路６３は、比較部３２の出力端子と内部検出端子ＣＩＮ２との間に接続されている。

図１０は、図９における第２の比較回路２０３の構成を概略的に示す回路図である。補正回路６３は、内部抵抗素子５２に接続された複数のＰＭＯＳ１９（電流源）のうち少なくとも１つを選択的に使用することによって、内部抵抗素子５２を流れる電流の大きさを調整する。これにより、内部抵抗素子５２での電圧降下の大きさを任意にシフトすることができる。よって、センス端子Ｔ４の電流の大きさとは独立して、内部抵抗素子５２の電圧を調整することができる。すなわち、内部検出端子ＣＩＮ２の電圧ＶＣＩＮ２を調整することができる。前述した実施の形態２においては参照電圧Ｖｒｅｆ２を調整することによって補正が行われるが、本実施の形態３においては、内部検出端子ＣＩＮ２の電圧ＶＣＩＮ２を調整することによって補正が行われる。

補正回路６３は、複数のＰＭＯＳ１９に加えて、論理回路１０Ａと、論理回路１０Ｂと、ＰＯＲ１１と、カウンタ１４と、メモリ１５と、発振器１６とを有している。論理回路１０Ｂは、図１０における白丸で表わされた入力信号の反転を伴うＡＮＤ回路である。発振器１６によって生成されたクロック信号がカウンタ１４およびメモリ１５に送られるか否かは、補正モード端子ＴＲＩＭからの信号と、比較器３０の出力信号ＰＲＯＴ２とに依存する。具体的には、補正モード端子ＴＲＩＭからの電圧信号ＶＴＲＩＭが「１」であり、かつ、比較器３０の出力信号ＰＲＯＴ２が「０」である場合に、クロック信号がカウンタ１４およびメモリ１５に送られる。クロック信号の立ち上がりタイミングで、カウンタ１４のカウンタ値が増加され、かつこのカウンタ値がメモリ１５に取り込まれる。メモリ１５のメモリ値に対応した駆動信号がＰＭＯＳ１９のゲートに印加されることによって、ＰＭＯＳ１９がスイッチングされる。各ＰＭＯＳ１９のソースは電源電位ＶＣＣに接続されている。複数のＰＭＯＳ１３のドレインは内部検出端子ＣＩＮ２に接続されている。

補正動作の開始時点では、ＰＭＯＳ１９がすべてオフ状態とされることによって、ＰＭＯＳ１３からの電流の供給が十分に低く（またはゼロに）される。その後、オン状態のＰＭＯＳ１９の数が徐々に増加されていく。これにより、ＰＭＯＳ１３から内部抵抗素子５２（図９）に供給される電流の大きさが徐々に高められる。これにより、内部検出端子ＣＩＮ２の電圧ＶＣＩＮ２が補正される。

図１１は、補正動作を説明するタイミングチャート図である。補正動作時には、下アーム素子１２０（図９）に、前述した第２のしきい値に対応する電流が流される。これにより、内部検出端子ＣＩＮ２に電圧ＶＣＩＮ２（図１１）が印加される。補正動作の開始時点では、電圧ＶＣＩＮ２は参照電圧Ｖｒｅｆ２に対して十分低くされる。電圧ＶＣＩＮ２を低くするために、例えば、すべてのＰＭＯＳ１９がオフ状態とされる。これにより、比較器３０の出力信号ＰＲＯＴ２は確実に「０」となる。補正動作を行うためには、補正モード端子ＴＲＩＭに電圧信号ＶＴＲＩＭとして「１」が印加される。これにより、発振器１６によるクロック信号ＣＬＫ１がカウンタ１４およびメモリ１５に供給され始める（クロック信号ＣＬＫ２参照）。クロック信号の供給により、前述した原理で、電圧ＶＣＩＮ２が徐々に高められる。具体的には、図１１における「カウンタ値」として示された数が１、２、３、４、５・・・と増大するに従って、電源電位ＶＣＣを用いて内部検出端子ＣＩＮ２を介して内部抵抗素子５２（図９）へ電流を共有するＰＭＯＳ１９の数が徐々に増加される。

電圧ＶＣＩＮ２が参照電圧Ｖｒｅｆ２よりも高くなった時点で、比較器３０の出力信号ＰＲＯＴ２が「１」へ変化する。これにより、カウンタ１４およびメモリ１５へのクロック信号の供給が停止される。次に、補正モード端子ＴＲＩＭへの電圧信号ＶＴＲＩＭとしての「１」の印加が停止される。これにより補正動作が終了される。補正動作終了後においても、補正された電圧ＶＣＩＮ２の設定は、メモリ１５のメモリ値として保持され続ける。よって、補正された電圧ＶＣＩＮ２を用いての通常動作が可能である。

なお、上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

前述した実施の形態２（図７）においては、補正回路６２中に多数の抵抗素子２７を形成する必要がある。半導体プロセスにおいて抵抗素子２７を形成するためには、シリサイドブロックの形成工程などの専用の工程を実施する必要があり、製造工程における負担が大きい。これに対して本実施の形態３の補正回路６３は、複数のＰＭＯＳ１９（電流源）の選択的使用により動作する。これにより、実施の形態２で用いられているような多数の抵抗素子を補正回路中に形成する必要がない。よって、半導体プロセスにおいて難易度が高いプロセスである抵抗素子の形成プロセスを減らしたり、あるいはなくしたりすることができる。よって、補正回路６３を有するＬＶＩＣ１５３を形成する半導体プロセスの容易性を高めることができる。

＜実施の形態４＞
図１２は、本実施の形態４におけるインバータ装置４０４（電力用半導体装置）の構成を概略的に示す回路図である。インバータ装置４０４はＩＰＭ３０４（電力用半導体装置）を有している。ＩＰＭ３０４はＬＶＩＣ１５４を有している。ＬＶＩＣ１５４はＮＭＯＳ５２Ｔ（ｎチャネル電界効果トランジスタ）を有している。ＮＭＯＳ５２Ｔは、内部検出端子ＣＩＮ２に電気的に接続されたドレインを有している。ＮＭＯＳ５２Ｔは、互いに短絡されたドレインおよびゲートを有している。言い換えれば、ＮＭＯＳ５２Ｔはダイオード接続を有している。ＩＰＭ３０４は第２の比較回路２０４を有している。第２の比較回路２０４は、ＮＭＯＳ５２Ｔの電流と比較される可変電流を発生する回路を含む。

図１３は、図１２における第２の比較回路２０４の構成を概略的に示す回路図である。第２の比較回路２０４は、論理回路１０Ａと、論理回路１０Ｂと、論理回路１０Ｃと、ＰＯＲ１１と、カウンタ１４と、メモリ１５と、発振器１６と、カレントミラー部とを有している。カレントミラー部は、参照電流Ｉｒｅｆの電流源と、ＮＭＯＳ（ｎ型ＭＯＳＦＥＴ）２１と、ＮＭＯＳ２２と、ＮＭＯＳ２３と、ＰＭＯＳ２４と、ＮＭＯＳ２５とを有している。論理回路１０ＣはＮＯＴ回路である。発振器１６によって生成されたクロック信号がカウンタ１４およびメモリ１５に送られるか否かは、補正モード端子ＴＲＩＭからの信号と、論理回路１０Ｃの出力信号ＰＲＯＴ２とに依存する。具体的には、補正モード端子ＴＲＩＭからの電圧信号ＶＴＲＩＭが「１」であり、かつ、論理回路１０Ｃの出力信号ＰＲＯＴ２が「０」である場合に、クロック信号がカウンタ１４およびメモリ１５に送られる。クロック信号の立ち上がりタイミングで、カウンタ１４のカウンタ値が増加され、かつこのカウンタ値がメモリ１５に取り込まれる。メモリ１５のメモリ値に対応した駆動信号がＮＭＯＳ２３のゲートに印加されることによって、ＮＭＯＳ２３がスイッチングされる。

ＮＭＯＳ２１は定電流源にダイオード接続されている。複数のＮＭＯＳ２２は、ＮＭＯＳ２１とカレントミラー構成をなしている。複数のＮＭＯＳ２３は、メモリ１５に接続されたゲートを有している。ＮＭＯＳ２２とＮＭＯＳ２３とのカスコード接続によって複数の電流源が構成されている。ＰＭＯＳ２４は、すべてのＮＭＯＳ２３のドレインにダイオード接続されている。

本実施の形態では、参照電流Ｉｒｅｆと、ＮＭＯＳ５２Ｔを流れる電流Ｉｓｅｎｓｅとが比較される。そのための比較器としての機能が、上記カスコード接続と、ＰＭＯＳ２４とによって構成されている。ＰＭＯＳ２４のゲート信号は参照電流Ｉｒｅｆの電流源を用いて生成される。ＮＭＯＳ５２Ｔのダイオード接続には、ＮＭＯＳ２５のゲートが接続されている。比較結果は、論理回路１０Ｃによって反転されて、出力信号ＰＲＯＴ２とされる。

図１４は、補正動作を説明するタイミングチャート図である。前述した実施の形態２においては、電流値を内部抵抗素子５２によって電圧値に変換した後に比較動作が行われる。これに対して本実施の形態４においては、そのような変換なしに電流値の比較が行われる。これ以外の動作については、実施の形態２と実施の形態４とはおおよそ類似している。実施の形態２と同様、補正動作時には、下アーム素子１２０（図１２）に、前述した第２のしきい値に対応する電流が流される。補正動作開始時には、カレントミラー部のＰＭＯＳ２４の電流、すなわち参照電流Ｉｒｅｆ、が、電流Ｉｓｅｎｓｅよりも小さい状態となる。これにより、出力信号ＰＲＯＴ２は「１」となる。補正動作を行うためには、補正モード端子ＴＲＩＭに電圧信号ＶＴＲＩＭとして「１」が印加される。これにより、発振器１６によるクロック信号ＣＬＫ１がカウンタ１４およびメモリ１５に供給され始める（クロック信号ＣＬＫ２参照）。クロック信号の供給により、参照電流Ｉｒｅｆが徐々に高められる。具体的には、図１４における「カウンタ値」として示された数が１、２、３、４、５・・・と増大するに従って、ＮＭＯＳ２３（図１３）を用いて構成される電流源のうちオン状態のものの数が徐々に増大される。

参照電流Ｉｒｅｆが電流Ｉｓｅｎｓｅよりも高くなった時点で、論理回路１０Ｃ（図１３）の出力信号ＰＲＯＴ２が「０」へ変化する。これにより、カウンタ１４およびメモリ１５へのクロック信号の供給が停止される。次に、補正モード端子ＴＲＩＭへの電圧信号ＶＴＲＩＭとしての「１」の印加が停止される。これにより補正動作が終了される。補正動作終了後においても、補正された参照電流Ｉｒｅｆの設定は、メモリ１５のメモリ値として保持され続ける。よって、補正された参照電流Ｉｒｅｆを用いての通常動作が可能である。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

（効果）
本実施の形態によれば、センス端子Ｔ４の電流を検出するための検出素子として、ＬＶＩＣ１５４が、半導体素子であるｎチャネル電界効果トランジスタを有している。これによりＩＰＭ３０４の製造において、内部抵抗素子５２（図２：実施の形態１）を実装する必要がなくなる。よって、電力用半導体装置の組み立てプロセスを簡素化することができる。また、上記検出素子が抵抗素子ではなく半導体素子であることから、検出素子を有するＬＶＩＣ１５４を、通常の半導体プロセスを用いて容易に形成することができる。

第２の比較回路２０４（図１３）は、ＮＭＯＳ５２Ｔの電流と比較される可変電流を発生する補正回路を含む。これにより、ＩＰＭ３０４をより適切に保護することができる。

＜実施の形態５＞
上記実施の形態１〜４における上アーム素子１１０および下アーム素子１２０の半導体材料は、特に限定はされないが、一般的には珪素である。特に、ＩＧＢＴの半導体材料としては珪素を用いられることが多い。これに対して本実施の形態５においては、半導体材料として少なくとも部分的にワイドバンドギャップ半導体が用いられる場合について説明する。ここで、ワイドバンドギャップ半導体とは、珪素のバンドギャップに比して広いバンドギャップを有する半導体であり、例えば、炭化珪素、窒化ガリウム系材料またはダイヤモンドである。

図１５は、本実施の形態５におけるインバータ装置４０５（電力用半導体装置）の構成を概略的に示す回路図である。インバータ装置４０５はＩＰＭ３０５（電力用半導体装置）を有している。ＩＰＭ３０５は、上アーム素子１１０Ｓ（第１の半導体スイッチング素子）と、下アーム素子１２０Ｓ（第２の半導体スイッチング素子）とを有している。図１６は、下アーム素子１２０Ｓの構成を概略的に示す回路図である。

上アーム素子１１０Ｓは、ＭＯＳＦＥＴ１１１Ｓと、還流ダイオード１１２Ｓとを有している。還流ダイオード１１２ＳはＭＯＳＦＥＴ１１１Ｓに逆並列に接続されている。これらは１つの半導体チップに集積化されていてもよい。

下アーム素子１２０Ｓは、ＭＯＳＦＥＴ１２１Ｓと、還流ダイオード１２２Ｓと、ＭＯＳＦＥＴ１２３Ｓとによって構成され得る。ＭＯＳＦＥＴ１２１ＳおよびＭＯＳＦＥＴ１２３Ｓは１つのチップに集積化されていることが好ましく、さらに還流ダイオード１２２Ｓが集積化されていてもよい。還流ダイオード１２２ＳはＭＯＳＦＥＴ１２１Ｓに逆並列に接続されている。ＭＯＳＦＥＴ１２１ＳのドレインとＭＯＳＦＥＴ１２３Ｓのドレインとは第１の素子端子Ｔ１に接続されている。ＭＯＳＦＥＴ１２１Ｓのソースは第２の素子端子Ｔ２に接続されている。ＭＯＳＦＥＴ１２１ＳのゲートおよびＭＯＳＦＥＴ１２３Ｓのゲートは素子制御端子Ｔ３に接続されている。ＭＯＳＦＥＴ１２３Ｓのソースはセンス端子Ｔ４に接続されている。ＭＯＳＦＥＴ１２３ＳのサイズはＭＯＳＦＥＴ１２１Ｓのサイズよりも小さい。ＭＯＳＦＥＴ１２１ＳとＭＯＳＦＥＴ１２３Ｓとのサイズ比は分流比と呼ばれる。分流比は既知であることから、センス端子Ｔ４の電流の大きさを第２の素子端子Ｔ２の電流の大きさへ換算することができる。ここで、第２の素子端子Ｔ２の電流の大きさは、負端子ＮＵの電流の大きさと同様である。よって、センス端子Ｔ４の電流の大きさを負端子ＮＵの電流の大きさへ換算することができる。

上アーム素子１１０Ｓおよび下アーム素子１２０Ｓの少なくともいずれかは、ワイドバンドギャップ半導体からなる部分を有している。好ましくは、上アーム素子１１０Ｓおよび下アーム素子１２０Ｓにおいて、ＭＯＳＦＥＴおよび還流ダイオードの各々がワイドバンドギャップ半導体からなる部分を有している。なおＭＯＳＦＥＴ中の寄生ダイオードを用いて還流ダイオードの機能を得てもよく、その場合、還流ダイオードが省略され得る。

なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態によれば、上アーム素子１１０Ｓおよび下アーム素子１２０Ｓの少なくともいずれかは、ワイドバンドギャップ半導体からなる部分を有する。ワイドバンドギャップ半導体を用いることによって、高い電流密度が発生し得るＩＰＭの設計が許容される。その場合、過電流からのＩＰＭの適切な保護が一層必要となる。本実施の形態によれば、このような保護を効果的に行うことができる。

さらに、ワイドバンドギャップ半導体は高い耐電圧性と高い許容電流密度を有することから、ＩＰＭの半導体領域の大きさをより小さくすることができる。また、ワイドバンドギャップ半導体は高い耐熱性を有することから、ＩＰＭの放熱機構の大きさを小さくすることができる。例えば、ヒートシンクの放熱フィンの大きさを小さくしたり、冷却方式として水冷に代えて空冷を採用したりすることができる。また、ワイドバンドギャップ半導体を用いた半導体素子の電力損失が低いことから、ＩＰＭの電力損失を抑えることができる。

なお変形例として、ワイドバンドギャップ半導体を用いつつ、ＭＯＳＦＥＴ１１１ＳおよびＭＯＳＦＥＴ１２１Ｓに代わり、ＭＯＳＦＥＴ以外の半導体スイッチング素子が用いられてもよい。

＜実施の形態６＞
本実施の形態６においては、上記実施の形態１における部品のレイアウトについて説明する。図１７は、本実施の形態６におけるＩＰＭ３０６Ａ（電力用半導体装置）の構成を概略的に示す上面図である。図中、パッケージ９０に取り付けられパッケージ９０の外部から接続可能な端子が示されている。図１８は、パッケージ９０（図１７）の内部の構成を概略的に示す上面図である。図１８において、配線パターンが設けられた基板上に複数の部品が実装されている。

本実施の形態６においては、内部抵抗素子５２としての部品が１対の配線パターンの間に跨って基板上に実装されている。一方の配線パターンは、接地されることになる外部端子ＶＳＣにつながっている。他方の配線パターンはＬＶＩＣ１５１にワイヤ配線で接続されている。下アーム素子１２０のセンス端子Ｔ４は、ＬＶＩＣ１５１にワイヤ接続されており、ＬＶＩＣ１５１を介して内部抵抗素子５２へ電気的に接続されている。

なお実施の形態２および３における部品のレイアウトも、上記とほぼ同様であってよい。

図１９は、図１８の変形例のＩＰＭ３０６Ｂ（電力用半導体装置）を概略的に示す上面図である。本変形例は、内部抵抗素子５２を有していない実施の形態４に対応している。下アーム素子１２０のセンス端子Ｔ４は、ＬＶＩＣ１５４にワイヤ接続されており、その電流がＬＶＩＣ１５４内で検出される。本変形例によれば、内部抵抗素子５２（図１８）の実装が不要である。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

Ｐ 正端子（第１の固定電位端子）、Ｕ 出力端子（電圧出力端子）、Ｔ１ 第１の素子端子、Ｔ２ 第２の素子端子、Ｔ３ 素子制御端子、Ｔ４ センス端子、ＮＵ 負端子（第２の固定電位端子）、ＣＩＮ１ 外部検出端子、ＣＩＮ２ 内部検出端子、ＬＩＮ 外部制御端子、ＶＳＣ 外部端子、１４ カウンタ、１５ メモリ、１６ 発振器、３１，３２ 比較部、４０ 駆動信号発生部、５１ 外部抵抗素子、５２ 内部抵抗素子、５２Ｔ ｎチャネル電界効果トランジスタ、６２，６３ 補正回路、９０ パッケージ、１１０，１１０Ｓ 上アーム素子（（第１の半導体スイッチング素子）、１２０，１２０Ｓ 下アーム素子（第２の半導体スイッチング素子）、１５０ ＨＶＩＣ（第１の駆動回路）、１５１〜１５４ ＬＶＩＣ（第２の駆動回路）、２００ 第１の比較回路、２０１〜２０４ 第２の比較回路、３００Ｕ〜３００Ｗ，４０１〜４０５ インバータ装置（電力用半導体装置）、３０１〜３０５，３０６Ａ，３０６Ｂ ＩＰＭ（電力用半導体装置）、５００ 電源装置、７００ 負荷。

Claims (10)

1. パッケージと、
   前記パッケージに取り付けられ、前記パッケージの外部から接続可能な第１の固定電位端子と、
   前記パッケージに取り付けられ、前記パッケージの外部から接続可能な電圧出力端子と、
   前記パッケージに収められ、前記第１の固定電位端子と前記電圧出力端子との間に接続された第１の半導体スイッチング素子と、
   前記パッケージに収められ、前記第１の半導体スイッチング素子を駆動する第１の駆動回路と、
   前記パッケージに取り付けられ、前記パッケージの外部から接続可能な第２の固定電位端子と、
   前記パッケージに収められ、前記電圧出力端子に接続された第１の素子端子と、前記第２の固定電位端子に接続された第２の素子端子と、前記第１の素子端子と前記第２の素子端子との間の電流経路をオン状態およびオフ状態のいずれかへと制御する駆動信号を受け付ける素子制御端子と、前記電流経路を流れる電流に比例しかつ前記電流経路を流れる電流よりも小さい電流が流れるセンス端子とを有する第２の半導体スイッチング素子と、
   前記パッケージに取り付けられ、前記パッケージの外部から接続可能な外部制御端子と、
   前記第２の固定電位端子の電流の大きさに比例した電圧信号を受け付けるための外部検出端子と、
   前記パッケージに収められた第２の駆動回路と、
   を備え、前記第２の駆動回路は、
   前記外部検出端子からの電圧信号が表す前記第２の固定電位端子の電流の大きさが許容範囲内および許容範囲外のいずれであるかを判定する第１の比較回路と、
   前記センス端子の電流の大きさを検出するために前記第２の半導体スイッチング素子の前記センス端子に前記パッケージ内で電気的に接続された内部検出端子と、
   前記内部検出端子を用いて検出される前記センス端子の電流の大きさが許容範囲内および許容範囲外のいずれであるかを判定する第２の比較回路と、
   前記第２の半導体スイッチング素子をオン状態とするオン信号および前記第２の半導体スイッチング素子をオフ状態とするオフ信号のいずれかを前記外部制御端子からの信号に対応して前記駆動信号として選択的に発生し、前記第１の比較回路および前記第２の比較回路の少なくともいずれかによって電流の大きさが許容範囲外にあると判定されているときは前記駆動信号としてオン信号を発生することが禁止される駆動信号発生部と、
   を含む、
   電力用半導体装置。
2. 前記パッケージの外部に配置され、前記第２の固定電位端子および前記外部検出端子の各々に電気的に接続された一方端と、固定された電位を有する他方端とを有する外部抵抗素子をさらに備える、請求項１に記載の電力用半導体装置。
3. 前記第１の比較回路は、前記外部検出端子からの電圧信号が表す前記第２の固定電位端子の電流の大きさが許容範囲内および許容範囲外のいずれであるかを、第１のしきい値を基準として判定し、前記第２の比較回路は、前記内部検出端子を用いて検出される前記センス端子の電流の大きさから換算される前記第２の固定電位端子の電流の大きさが許容範囲内および許容範囲外のいずれであるかを、第２のしきい値を基準として判定し、前記第１のしきい値は前記第２のしきい値よりも小さい、請求項１または２に記載の電力用半導体装置。
4. 前記センス端子および前記内部検出端子に前記パッケージ内で電気的に接続された一方端を有する内部抵抗素子をさらに備える、請求項１から３のいずれか１項に記載の電力用半導体装置。
5. 前記第２の比較回路は、前記第２のしきい値を補正する補正回路を有している、請求項４に記載の電力用半導体装置。
6. 前記補正回路は、複数の抵抗素子のうち少なくとも１つを選択的に使用することによって、前記第２のしきい値を表す可変電圧を発生する、請求項５に記載の電力用半導体装置。
7. 前記補正回路は、前記内部抵抗素子に接続された複数の電流源のうち少なくとも１つを選択的に使用することによって、前記内部抵抗素子を流れる電流の大きさを調整する、請求項５に記載の電力用半導体装置。
8. 前記第２の駆動回路は、前記内部検出端子に電気的に接続されかつ互いに短絡されたドレインおよびゲートを有するｎチャネル電界効果トランジスタを含む、請求項１から３のいずれか１項に記載の電力用半導体装置。
9. 前記第２の比較回路は、前記ｎチャネル電界効果トランジスタの電流と比較される可変電流を発生する回路を含む、請求項８に記載の電力用半導体装置。
10. 前記第１の半導体スイッチング素子および前記第２の半導体スイッチング素子の少なくともいずれかは、ワイドバンドギャップ半導体からなる部分を有する、請求項１から９のいずれか１項に記載の電力用半導体装置。

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