JP2010206111A - 半導体装置 - Google Patents

Abstract

【課題】耐圧を維持してオン電圧を低減することが可能な半導体装置を提供する。
【解決手段】ｎ−型ベース層１１と、ｎ−型ベース層１１の一方の表面に選択的に形成され、ｎ−型ベース層１１側からｎ−型ベース層１１側とは反対側に向かって次第に高くなる不純物濃度を有するｐ−型ベース層１３と、ｐ−型ベース層１３の表面に選択的に形成され、ｐ−型ベース層１３の不純物濃度より濃度が高く、ｐ−型ベース層１３との境界領域近傍に不純物濃度分布曲線の変化率の急激な変化を有するｐ型ベース層１５と、ｐ型ベース層１５の表面に選択的に形成されたｎ＋型エミッタ層１７と、ｎ＋型エミッタ層１７、ｐ型ベース層１５、及びｐ−型ベース層１３を貫通して、ｎ−型ベース層１１の途中の深さに達するトレンチ３１の内部に、ゲート絶縁膜３３を介して埋め込まれたゲート電極３５とを備えている。
【選択図】 図１

Description

本発明は、ＭＯＳＦＥＴ構造を有する半導体装置に関する。

近年、３００Ｖ程度、１０Ａ程度以上の高耐圧、大電流を制御するパワー用の半導体装置としてＩＧＢＴ（Insulated Gate Bipolar Transistor）が広く用いられている。ＩＧＢＴは、一般的にスイッチング素子として利用されるため、コレクタとエミッタとの間のオン電圧が低いことが望ましい。

一般的に広く利用されているトレンチゲート構造を有するトレンチＩＧＢＴは上下に隣接するｐ型ベースとｎ型ベースとを有し、ｐ型ベースの表面にｎ型エミッタ、ｎ型ベースの裏面にｐ型コレクタが設けられている。コレクタ電極とエミッタ電極との間にコレクタ電圧が印加された状態で、エミッタ電極の電位を基準としてゲート電極に正の電圧が印加されると、トレンチゲート界面付近のｐ型ベースに反転層が形成され、ｎ型エミッタから反転層を経由し、ｎ型ベースへ電子が注入される。このとき、ｐ型コレクタとｎ型ベースが順バイアスされ、ｐ型コレクタから正孔（ホール）が注入される。このようにｎ型ベースに電子と正孔が注入され、ＩＧＢＴがオン状態になる。

コレクタとエミッタ間のオン電圧を低減するために、例えば、半導体基板に、ｎ型の第１ベース層が設けられ、その上層にｐ型の第２ベース層が設けられ、第１ベース層と第２ベース層との間には、ｎ型のキャリア蓄積層が設けられ、キャリア蓄積層は、高濃度不純物層と低濃度不純物層とを有し、高濃度不純物層は１．５μｍ以上の厚さであり、この層の不純物濃度が層全体にわたり１．０×１０^１６ｃｍ^−３以上であるようにした半導体装置が開示されている（例えば、特許文献１参照。）。このような構造とすることにより、ターンオフ時の電力損失を抑制しつつ、コレクタとエミッタとの間のオン電圧を低減することができるとする。

開示された半導体装置では、ｎ型（第１）ベース層とｐ型（第２）ベース層との間に、キャリア蓄積層を有する構造を前提とするために、オン電圧を低減する策として、高濃度不純物層から成るキャリア蓄積層が必要となる。しかしながら、高濃度不純物層から成るキャリア蓄積層を有する構造は、耐圧の劣化やしきい値電圧の制御が困難であるなど必ずしも適しているとはいえず、キャリア蓄積層を有していない構造で、オン電圧を低減することは課題として残されている。

特開２００７−３１１６２７号公報

本発明は、耐圧を維持してオン電圧を低減することが可能な半導体装置を提供する。

本発明の一態様の半導体装置は、第１導電型第１半導体層と、前記第１導電型第１半導体層の一方の表面に選択的に形成され、前記第１導電型第１半導体層側から前記第１導電型第１半導体側とは反対側に向かって次第に高くなる不純物濃度を有する第２導電型第２半導体層と、前記第２導電型第２半導体層の表面に選択的に形成され、前記第２導電型第２半導体層の不純物濃度より濃度が高く、前記第２導電型第２半導体層との境界領域近傍における不純物濃度分布の変化率の不連続または不純物濃度分布の不連続を有する第２導電型第３半導体層と、前記第２導電型第３半導体層の表面に選択的に形成された第１導電型第４半導体層と、前記第１導電型第４半導体層、前記第２導電型第３半導体層、及び前記第２導電型第２半導体層を貫通して、前記第１導電型第１半導体層の途中の深さに達するトレンチの内部に、ゲート絶縁膜を介して埋め込まれたゲート電極とを備えていることを特徴とする。

本発明によれば、耐圧を維持してオン電圧を低減することが可能な半導体装置を提供することができる。

本発明の実施例に係る半導体装置の構造を模式的に示す図で、図１（ａ）は断面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿ったチャネル領域の深さ方向における不純物濃度分布を示す図。 本発明の実施例に係る半導体装置のコレクタ−エミッタ間の電流−電圧特性を示す図。 本発明の実施例に係る半導体装置の断面構造における電子の流れを模式的に示す図。 本発明の実施例の変形例１に係る半導体装置の構造を模式的に示す断面図。 本発明の実施例の変形例２に係る半導体装置の構造を模式的に示す断面図。 本発明の実施例の変形例３に係る半導体装置の構造を模式的に示す断面図。

以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付している。以下の説明では、エミッタ電極が形成された半導体装置の表面側を上とする。

本発明の実施例に係る半導体装置について、図１乃至図３を参照しながら説明する。

図１に示すように、半導体装置１は、第１導電型第１半導体層であるｎ−型ベース層１１と、ｎ−型ベース層１１の一方の表面に選択的に形成され、ｎ−型ベース層１１側からｎ−型ベース層１１とは反対側に向かって次第に高くなる不純物濃度を有する第２導電型第２半導体層であるｐ−型ベース層１３と、ｐ−型ベース層１３の表面に選択的に形成され、ｐ−型ベース層１３の不純物濃度より濃度が高く、ｐ−型ベース層１３との境界領域近傍に不純物濃度分布曲線の変化率の急激な変化、つまり、不連続を有する第２導電型第３半導体層であるｐ型ベース層１５と、ｐ型ベース層１５の表面に選択的に形成された第１導電型第４半導体層であるｎ＋型エミッタ層１７と、ｎ＋型エミッタ層１７、ｐ型ベース層１５、及びｐ−型ベース層１３を貫通して、ｎ−型ベース層１１の途中の深さに達するトレンチ３１の内部に、ゲート絶縁膜３３を介して埋め込まれたゲート電極３５とを備えている。

また、半導体装置１は、ｎ−型ベース層１１の他方の表面上に、ｎ型バッファ層２１を介して、選択的に形成された第２導電型第５半導体層であるｐ＋型コレクタ層２３と、ｐ＋型コレクタ層２３上に設けられ、ｐ＋型コレクタ層２３と電気的に接続された第１の主電極であるコレクタ電極２５と、ｎ＋型エミッタ層１７上に設けられるとともにｐ型ベース層１５上に設けられ、ｎ＋型エミッタ層１７及びｐ型ベース層１５と電気的に接続された第２の主電極であるエミッタ電極１９とを備えている。ゲート電極３５とエミッタ電極１９との間には、絶縁膜１８が設けられている。

ｎ−型ベース層１１、ｐ−型ベース層１３、ｐ型ベース層１５、ｎ＋型エミッタ層１７、ｎ型バッファ層２１、及びｐ＋型コレクタ層２３は、シリコンからなり、それぞれ、ｎ型不純物またはｐ型不純物がドープされている。なお、これらの層は、シリコンに限らず、例えば、ＳｉＣを含む化合物半導体であってもよい。また、導電型の後に付加された記号＋または−は、相対的な不純物濃度のピーク値の大小を表し、例えば、ｎ−、ｎ、ｎ＋の順にｎ型不純物の濃度が大きくなることを示す。ここで、不純物の濃度が３つの領域に分類されるに過ぎず、同一記号で示された２つの層の不純物の濃度が、必ずしも同じであるとは限らない。

図１（ａ）のチャネル領域に沿った深さ方向の不純物濃度が、図１（ｂ）の紙面右方向を濃度大として示される。図１（ｂ）に示すように、ｐ−型ベース層１３は、ｎ−型ベース層１１との境界面から、ｐ型ベース層１５との境界面に向かって、不純物濃度が徐々に増加する分布を有している。なお、ｐ−型ベース層１３の不純物濃度は、層内にピーク値を有する濃度増方向に凸の分布でもよいし、境界を除く膜厚方向の中間部でほぼ均一な分布（例えば、エピタキシャル成長層で形成した分布）であってもよい。

ｐ型ベース層１５は、ｐ−型ベース層１３との境界領域近傍において、ｐ−型ベース層１３に対して、不純物濃度の増加の割合が不連続に変化し、ｐ−型ベース層１３より高いピーク値を有している。ｐ型ベース層１５とｐ−型ベース層１３との境界領域では、膜厚方向に幅を有して、不純物濃度を示す曲線が、濃度減方向に凸となっている。この境界領域の両側では、ｐ−型ベース層１３及びｐ型ベース層１５の不純物濃度を示す曲線が共に濃度増方向に凸となっている。不純物濃度分布曲線は、変化率で見ると、境界領域近傍のｐ−型ベース層１３で比較的緩やか、境界領域近傍のｐ型ベース層１５で比較的急峻となっている。

また、ｐ型ベース層１５とｐ−型ベース層１３との境界領域は、不純物濃度が一定の傾斜でほぼ直線的に変化してもよく、直線的な変化の境界領域の両側では、不純物濃度の変化の割合は不連続になる。また、ｐ型ベース層１５を、例えば、エピタキシャル成長で形成すると、ｐ型ベース層１５の不純物濃度が高くなるが、境界領域の両側では、不純物濃度の変化の割合はほぼ一定となる場合がある。なお、境界領域の幅を小さくして、急峻な境界を形成することは必ずしも必要ない。

トレンチ３１は、ｎ＋型エミッタ層１７、ｐ型ベース層１５、及びｐ−型ベース層１３を貫通し、ｐ−型ベース層１３とｎ−型ベース層１１との境界からｎ−型ベース層１１の側に入った位置に底面を有している。ｐ−型ベース層１３とｎ−型ベース層１１との境界からｎ−型ベース層１１のトレンチ３１の底面までの距離は、小さく、ｐ−型ベース層１３とｎ−型ベース層１１との境界からｎ＋型エミッタ層１７までの距離を超えることはない。ｐ−型ベース層１３とｎ−型ベース層１１との境界からｎ−型ベース層１１のトレンチ３１の底面までの距離は、比較的高抵抗のｎ−型ベース層１１の電流経路となるので、小さいほどよい。

トレンチ３１の内部壁面に沿って、シリコン酸化膜からなるゲート絶縁膜３３が形成され、ゲート絶縁膜３３の内側に、不純物が導入された多結晶シリコンからなるトレンチゲート電極３５が形成されている。トレンチゲート電極３５の底面に対向する上面は、エミッタ電極１９に対して、ゲート絶縁膜３３と同様の絶縁膜で分離されている。ゲート絶縁膜３３は、シリコン窒化膜、シリコン酸窒化膜でもよく、トレンチゲート電極３５は、多結晶シリコン、シリサイド、金属を有するグループの内から選択された材料でもよい。

エミッタ電極１９は、ｎ＋型エミッタ層１７を貫通し、ｐ型ベース層１５に接触するトレンチエミッタ電極１９ａを有している。つまり、エミッタ電極１９は、ｎ＋型エミッタ層１７の貫通部の側壁でｎ＋型エミッタ層１７と接触している。エミッタ電極１９は、ｎ＋型エミッタ層１７の貫通部の側壁で接触することにより、例えば、トレンチゲート電極３５の間隔を小さくして微細化を図るときに有利である。

ｎ−型ベース層１１とｐ＋型コレクタ層２３との間に、ｎ型バッファ層２１が設けられているが、必要とする耐圧が別の方法で満たされる場合等には省略することが可能である。

ｎ−型ベース層１１、ｐ−型ベース層１３、ｐ型ベース層１５、ｎ＋型エミッタ層１７、ゲート絶縁膜３３、及びトレンチゲート電極３５は、ｐ型ベース層１５及びｐ−型ベース層１３のトレンチ３１に接する表面部分に形成されるチャネル領域を通じて、ｎ＋型エミッタ層１７からｎ−型ベース層１１へ電子を注入するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を構成している。

次に、半導体装置１であるＩＧＢＴの動作について説明する。

半導体装置１がターンオンする時には、コレクタ電極２５とエミッタ電極１９との間にコレクタ電圧Ｖ_ＣＥが印加された状態で、ゲート電極３５とエミッタ電極１９との間に所定の正のゲート電圧Ｖ_ＧＥを印加する。これにより、ｐ−型ベース層１３及びｐ型ベース層１５のチャネル領域がｎ型に反転して反転層（ｎ型チャネル）が形成されるので、エミッタ電極１９から電子が反転層を通じてｎ−型ベース層１１に注入され、ｎ型バッファ層２１を介してｐ＋型コレクタ層２３に達する。

この際、ｐ＋型コレクタ層２３とｎ型バッファ層２１との間が順バイアスされ、ｐ＋型コレクタ層２３より正孔がｎ型バッファ層２１を経由してｎ−型ベース層１１に注入される。このように、ｎ−型ベース層１１に電子と正孔の両方が注入される結果、ｎ−型ベース層１１領域で伝導率変調が起こり、ｎ−型ベース層１１の抵抗が大幅に低減し、半導体装置１が通電（ターンオン）する。なお、しきい値電圧は、チャネル領域において、ｐ−型ベース層１３よりも高濃度のｐ型ベース層１５の部分で決まる。

一方、素子がターンオフする時には、ゲート電極３５にエミッタ電極１９に対して負の電圧が印加されることによって、チャネル領域に形成されていた反転層が消失して、電子注入が停止する。そして、ｎ−型ベース層１１内に蓄積されていた正孔は、その一部がｐ−型ベース層１３及びｐ型ベース層１５を介してエミッタ電極１９に排出され、残りの正孔が電子と再結合して消滅し、半導体装置１がターンオフする。

図２に示すように、横軸にコレクタ電圧Ｖ_ＣＥをとり、縦軸にコレクタ−エミッタ間電流（コレクタ電流という）Ｉ_ＣＥをとると、半導体装置１は実線で示される特性を有する。波線で示される比較構造は、半導体装置１のｐ−型ベース層１３及びｐ型ベース層１５の２層構造に対して、ｐ型ベース層を１層で構成した半導体装置である。比較構造のｐ型ベース層の濃度分布は、図１（ｂ）に波線で示すように、ピーク位置の濃度を半導体装置１のｐ型ベース層１５のそれに合わせ、ｎ−ベース層とのｐｎ接合近傍の濃度を半導体装置１のｐ−型ベース層１３のそれに合わせ、ピーク位置間とｐｎ接合近傍との間を濃度増方向に凸の曲線となる分布とした。

半導体装置１は、コレクタ電流Ｉ_ＣＥを一定とした場合、コレクタ電圧Ｖ_ＣＥが比較構造に対して、小さくなる。例えば、コレクタ電流Ｉ_ＣＥ＝２００Ａ時、コレクタ電圧Ｖ_ＣＥが５〜６％低減する。コレクタ電流Ｉ_ＣＥが大きくなるほど、コレクタ電圧Ｖ_ＣＥの低減の割合が大きくなる。すなわち、オン電圧の低減が可能となる。

図３に示すように、ｎ＋型エミッタ層１７からの電子が反転層を通じてｎ−型ベース層１１に注入（矢印）されるが、シミュレーションによると、半導体装置１は、ｐ−型ベース層１３の電子密度の分布が、ｎ−型ベース層１１に近づくに連れて次第に広がる、つまり、トレンチ３１から電子密度の分布端までの距離４１が大きくなる。しかも、図示を省略するが、上述の比較構造を有する半導体装置に対して、半導体装置１の電子密度の分布の広がりの距離４１は、より大きくなることが確認される。距離４１の拡大は、ｐ−型ベース層１３の不純物濃度の低減によってもたらされ、オン状態での電子の注入を促進し、ホールの排出を抑制する。結果、ｎ−型ベース層１１でのキャリアの蓄積効率が向上し、オン電圧の低減が可能となる。

上述したように、半導体装置１は、２層構造からなるｐ型のベース層、すなわち、ｎ−型ベース層１１側のｐ−型ベース層１３が、ｎ−型ベース層１１との境界から次第に高くなる不純物濃度を有し、ｐ型ベース層１５が、ｐ−型ベース層１３との境界領域から次第に高くなる不純物濃度を有し、且つｎ−型ベース層１１との境界領域では不純物濃度分布曲線の変化率の急激な変化を有する構成をなしている。

その結果、半導体装置１は、上述のように、オン電圧の低減が可能となる。一方、半導体装置１のｐ−型ベース層１３及びｐ型ベース層１５の合計の層厚は、比較構造の半導体装置のｐ型ベース層と同じ層厚を有して、しかも、より低濃度のｐ−型ベース層１３を有している。従って、半導体装置１の有する耐圧は、比較構造の半導体装置の有する耐圧と同等乃至より高く維持される。また、半導体装置１のｎ−型ベース層１１は、引用文献１のような高濃度な領域を有していないので、比較構造と同様の耐圧を維持可能である。

また、半導体装置１は、トレンチ３１の底面が、ｎ−型ベース層１１とｐ−型ベース層１３との界面から近い位置にある。ｐ−型ベース層１３とｎ−型ベース層１１との境界からｎ−型ベース層１１のトレンチ３１の底面までの距離は、ｐ−型ベース層１３とｎ−型ベース層１１との境界からｎ＋型エミッタ層１７までの距離を超えることはなく、比較的短いので、ｎ−型ベース層１１の抵抗成分が抑制され、オン電圧の低減に寄与可能である。更に、トレンチ３１の底面は、引用文献１に比較して、ｎ型のキャリア蓄積層がなく、キャリア蓄積層を超えて深くに位置する必要はないので、半導体装置１は、ゲート容量を低減することが可能である。

次に、上記実施例の変形例１について、図４を参照しながら説明する。実施例の半導体装置１との違いは、ｐ型ベース層のエミッタ電極との接触部の不純物濃度を上げていることである。なお、実施例と同一構成部分には同一の符号を付して、その説明は省略する。

図４に示すように、半導体装置２は、トレンチエミッタ電極１９ａに接触する部分に、ｐ型ベース層１５より高濃度の第２導電型第６半導体層であるｐ＋型ベース層１６が配置されている。ｐ＋型ベース層１６は、層厚方向において、ｐ型ベース層１５に納まる位置であってもよいし、ｐ−型ベース層１３の側に張り出していてもよい。また、ｐ＋型ベース層１６は、トレンチゲート電極３５の方向において、しきい値電圧が維持できればよく、つまり、トレンチ絶縁膜３３近傍のチャネル部で所望の不純物濃度が維持される程度までの広がりが可能である。その他の構成は、実施例の半導体装置１と同じである。

ｐ＋型ベース層１６が配置されることにより、ｐ型ベース層１５とエミッタ電極１９との接触抵抗は低減される。半導体装置２がターンオフするとき、ｎ−型ベース層１１内に蓄積されていた正孔は、その一部がｐ−型ベース層１３及びｐ型ベース層１５を介してエミッタ電極１９に排出されるが、接触抵抗の低減によって、正孔がよりスムーズに排出され得る。また、一定の接触抵抗を規定すると、接触面積の低減が可能、つまり、微細化を図ることが可能となる。

その結果、半導体装置２は、上述の効果の他、実施例の半導体装置１が有する効果と同様な効果を有している。

次に、上記実施例の変形例２について、図５を参照しながら説明する。実施例の半導体装置１との違いは、エミッタ電極が、面一のｐ型ベース層及びｎ＋エミッタ層の上面と接触していることである。なお、実施例及び変形例１と同一構成部分には同一の符号を付して、その説明は省略する。

図５に示すように、半導体装置３は、実施例の半導体装置１が有するトレンチエミッタ電極１９ａがなく、トレンチエミッタ電極１９ａが配置されていた領域に、凸部をなして張り出したｐ型ベース層１５が配置されている。エミッタ電極１９の下面と、面一のｐ型ベース層１５及びｎ＋エミッタ層１７の上面とが接触している。その他の構成は、実施例の半導体装置１と同じである。

半導体装置３は、トレンチゲート電極３５の間隔を、特性許容限度を超えない程度の微細化にとどめれば、実施例の半導体装置１が有する効果と同様な効果を有している。半導体装置３は、トレンチを形成して、トレンチエミッタ電極を形成する必要がないので、製造工程の短縮が可能である。

次に、上記実施例の変形例３について、図６を参照しながら説明する。上記実施例の変形例２の半導体装置３との違いは、ｐ型ベース層のエミッタ電極との接触部の不純物濃度を上げていることである。なお、実施例及び変形例１、２と同一構成部分には同一の符号を付して、その説明は省略する。

図６に示すように、半導体装置４は、変形例２の半導体装置３と同様なエミッタ電極１９の下面が、ｐ型ベース層１５の張り出した凸部の上部に形成されたｐ型ベース層１５より高い不純物濃度のｐ＋型ベース層４６と接触している。その他の構成は、変形例２の半導体装置３と同じである。

半導体装置４は、変形例２の半導体装置３が有する効果と同様な効果を有している。その他、変形例２の半導体装置３が有する効果の他に、ｐ型ベース層１５とエミッタ電極１９との接触抵抗が低減されるので、半導体装置４がターンオフするとき、正孔がよりスムーズに排出され得る。また、一定の接触抵抗を規定すると、接触面積の低減が可能、つまり、微細化を図ることが可能となる。

以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。

例えば、実施例では、半導体装置はＩＧＢＴ構成をとる例を示したが、ＭＯＳＦＥＴを有する他の半導体装置に適用することは可能である。また、ＭＯＳＦＥＴ部は、ｎチャネルを有する例を示したが、ｐチャネルを有する構造に適用することは可能である。

本発明は、以下の付記に記載されるような構成が考えられる。
（付記１） 第１導電型第１半導体層と、前記第１導電型第１半導体層の一方の表面に選択的に形成され、前記第１導電型第１半導体層側から前記第１導電型第１半導体側とは反対側に向かって次第に高くなる不純物濃度を有する第２導電型第２半導体層と、前記第２導電型第２半導体層の表面に選択的に形成され、前記第２導電型第２半導体層の不純物濃度より濃度が高く、前記第２導電型第２半導体層との境界領域近傍における不純物濃度分布の変化率の不連続または不純物濃度分布の不連続を有する第２導電型第３半導体層と、前記第２導電型第３半導体層の表面に選択的に形成された第１導電型第４半導体層と、前記第１導電型第４半導体層、前記第２導電型第３半導体層、及び前記第２導電型第２半導体層を貫通して、前記第１導電型第１半導体層の途中の深さに達するトレンチの内部に、ゲート絶縁膜を介して埋め込まれたゲート電極とを備えている半導体装置。

（付記２） 前記第２導電型第２半導体層と前記第１導電型第１半導体層との界面から前記トレンチの前記第１の主電極に対向する底面までの距離は、前記界面から前記第１導電型第４半導体層の前記第２の主電極側の面までの距離より小さい付記１に記載の半導体装置。

１、２、３、４ 半導体装置
１１ ｎ−型ベース層
１３ ｐ−型ベース層
１５ ｐ型ベース層
１７ ｎ＋型エミッタ層
１８ 絶縁膜
１９ エミッタ電極
１９ａ トレンチエミッタ電極
２１ ｎ型バッファ層
２３ ｐ＋型コレクタ層
２５ コレクタ電極
３１ トレンチ
３３ ゲート絶縁膜
３５ トレンチゲート電極
４１ 距離
４６ ｐ＋型ベース層

Claims (5)

1. 第１導電型第１半導体層と、
   前記第１導電型第１半導体層の一方の表面に選択的に形成され、前記第１導電型第１半導体層側から前記第１導電型第１半導体側とは反対側に向かって次第に高くなる不純物濃度を有する第２導電型第２半導体層と、
   前記第２導電型第２半導体層の表面に選択的に形成され、前記第２導電型第２半導体層の不純物濃度より濃度が高く、前記第２導電型第２半導体層との境界領域近傍における不純物濃度分布の変化率の不連続または不純物濃度分布の不連続を有する第２導電型第３半導体層と、
   前記第２導電型第３半導体層の表面に選択的に形成された第１導電型第４半導体層と、
   前記第１導電型第４半導体層、前記第２導電型第３半導体層、及び前記第２導電型第２半導体層を貫通して、前記第１導電型第１半導体層の途中の深さに達するトレンチの内部に、ゲート絶縁膜を介して埋め込まれたゲート電極と、
   を備えていることを特徴とする半導体装置。
2. 前記第１導電型第１半導体層の他方の表面上に選択的に形成された第２導電型第５半導体層と、
   前記第２導電型第５半導体層上に設けられ、前記第２導電型５半導体層層と電気的に接続された第１の主電極と、
   前記第１導電型第４半導体層上に設けられるとともに前記第２導電型第３半導体層上に設けられ、前記第１導電型第４半導体層及び前記第２導電型第３半導体層と電気的に接続された第２の主電極と、
   を更に備えていることを特徴とする請求項１に記載の半導体装置。
3. 前記第２の主電極は、前記第１導電型第４半導体層を貫通し、前記第２導電型第３半導体層と電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
4. 前記第２の主電極は、面一に構成された前記第１導電型第４半導体層及び前記第２導電型第３半導体層と電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
5. 前記第２の主電極は、前記第２導電型第３半導体層より不純物濃度の高い第２導電型第６半導体層を介して、前記第２導電型第３半導体層と電気的に接続されていることを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置。

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