JP2019169575A5 - - Google Patents

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  1. 第１の面と、前記第１の面と対向する第２の面を有する半導体層と、
    前記半導体層の前記第１の面の側に設けられたエミッタ電極と、
    前記半導体層の前記第２の面の側に設けられたコレクタ電極と、
    前記半導体層の前記第１の面の側に設けられた第１のゲート電極パッドと、
    前記半導体層の前記第１の面の側に設けられた第２のゲート電極パッドと、
    前記半導体層の中に設けられた第１のトレンチと、前記第１のトレンチの中に設けられ前記第１のゲート電極パッドに電気的に接続された第１のゲート電極と、を有するセル領域と、
    前記半導体層の中に設けられた第２のトレンチと、前記第２のトレンチの中に設けられ前記第２のゲート電極パッドに電気的に接続された第２のゲート電極と、を有し、前記セル領域に隣り合うセル端領域と、
    を備えた半導体装置。
  2. 前記セル領域は、前記半導体層の中に設けられ前記コレクタ電極に接する第一導電型コレクタ領域と、前記第一導電型コレクタ領域と前記第１の面との間に設けられた第二導電型ドリフト領域と、前記第二導電型ドリフト領域と前記第１の面との間に設けられた第一導電型ベース領域と、前記第一導電型ベース領域と前記第１の面との間に設けられ前記エミッタ電極に接する第１の第二導電型エミッタ領域と、を有し、
    前記セル端領域は、前記第一導電型コレクタ領域と、前記第二導電型ドリフト領域と、前記第一導電型ベース領域と、前記第一導電型ベース領域と前記第１の面との間に設けられ前記エミッタ電極に接する第２の第二導電型エミッタ領域と、を有する請求項１記載の半導体装置。
  3. 前記セル端領域は、前記半導体層の中に設けられた第３のトレンチと、前記第３のトレンチの中に設けられ前記第１のゲート電極パッドに電気的に接続された第３のゲート電極と、を有する請求項１又は請求項２記載の半導体装置。
  4. 前記第１のゲート電極及び前記第２のゲート電極に閾値以上の電圧が印加されたオン状態から、オフ状態に移行する際に、前記第２のゲート電極に閾値以下の電圧を印加した後、前記第１のゲート電極に閾値以下の電圧を印加する請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記セル領域は、前記半導体層の中に設けられ前記コレクタ電極に接する第一導電型コレクタ領域と、前記第一導電型コレクタ領域と前記第１の面との間に設けられた第二導電型ドリフト領域と、前記第二導電型ドリフト領域と前記第１の面との間に設けられた第一導電型ベース領域と、前記第一導電型ベース領域と前記第１の面との間に設けられ前記エミッタ電極に接する第二導電型エミッタ領域と、を有し、
    前記セル端領域は、前記第一導電型コレクタ領域と、前記第二導電型ドリフト領域と、前記第二導電型ドリフト領域と前記第１の面との間に設けられた第一導電型領域と、を有する請求項１記載の半導体装置。
  6. 隣りあう２個の前記第２のトレンチの間隔は、隣り合う２個の前記第１のトレンチの間隔よりも狭い請求項５記載の半導体装置。
  7. 前記第一導電型領域の前記第１の面から前記第２の面に向かう方向の深さが、前記第２のトレンチの前記方向の深さよりも深い請求項５又は請求項６記載の半導体装置。
  8. 隣りあう２個の前記第２のトレンチの間に第二導電型領域が設けられた請求項５ないし請求項７いずれか一項記載の半導体装置。
  9. 前記第一導電型領域の前記第１の面から前記第２の面に向かう方向の深さが、前記第２のトレンチの前記方向の深さよりも浅い請求項５又は請求項６記載の半導体装置。
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