JP2018517279A - 横方向拡散金属酸化物半導体電界効果トランジスタ及びその製造方法 - Google Patents

横方向拡散金属酸化物半導体電界効果トランジスタ及びその製造方法 Download PDF

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Abstract

横方向拡散金属酸化物半導体電界効果トランジスタは、基板（１１０）、ソース（１５０）、ドレイン（１４０）、ボディー領域（１６０）及び基板上のウェル領域を有し、ウェル領域は、ドープ型がＰ型であり、且つドレインの下方に設けられるとともにドレインに接する介挿式ウェル（１２２）と、介挿式ウェルの両側に設けられるＮウェル（１２４）と、Ｎウェルの隣に設けられるとともにＮウェルに接続し、ソース及びボディー領域が内設されるＰウェル（１２６）とを有する。
【選択図】図１

Description

本発明は、半導体プロセスに関し、特に横方向拡散金属酸化物半導体電界効果トランジスタ及び横方向拡散金属酸化物半導体電界効果トランジスタの製造方法に関する。
ＲＥＳＵＲＦ（表面電界緩和）理論により形成された基本構造は、低濃度ドープのＰ型基板と低濃度ドープのＮ型エピタキシャル層からなる。エピタキシャル層にＰウェルを形成させるとともに、Ｎ＋とＰ＋を注入することによって、１つの横方向のＰ−ｗｅｌｌ/Ｎ−ｅｐｉ（Ｐウェル−Ｎ型エピタキシャル層）結合及び１つの縦方向のＰ−ｓｕｂ/Ｎ−ｅｐｉ（Ｐ型基板−Ｎ型エピタキシャル層）結合を形成する。横方向結合の両端は、より高いドープ濃度を有するため、その降伏電圧が縦方向結合より低い。ＲＥＳＵＲＦの基本理論としては、横方向結合と縦方向結合との相互作用を利用して、エピタキシャル層を横方向結合が臨界雪崩降伏電界に達する前に、完全に空乏状態にさせるとともに、素子のパラメータを合理化することにより、素子の降伏を縦方向結合に発生させ、これによって表面電界緩和の役割を果たす。
従来のＲＥＳＵＲＦ構造は、濃度の低いディープウェルが空乏状態になりやすく、降伏がドレイン領域の表面で発生しやすいこととともに、ターンオン抵抗が比較的に高いため、信頼性及び製品の応用に影響を及ぼす。
そのため、背景技術に記載された従来のＲＥＳＵＲＦ構造におけるターンオン抵抗が比較的に高く、降伏が発生し易い問題を鑑みて、ターンオン抵抗が低く、降伏特性が改善された横方向拡散金属酸化物半導体電界効果トランジスタを提供する必要がある。
横方向拡散金属酸化物半導体電界効果トランジスタは、基板、ソース、ドレイン、ボディー領域及び基板上のウェル領域を有し、前記ウェル領域は、ドープ型がＰ型であり、前記ドレインの下方に設けられるとともにドレインに接する介挿式ウェルと、前記介挿式ウェルの両側に設けられるＮウェルと、前記Ｎウェルの隣に設けられるとともにＮウェルに接し、前記ソース及びボディー領域が内設されるＰウェルとを有する。
横方向拡散金属酸化物半導体電界効果トランジスタの製造方法は、基板を提供するステップと、フォトリソグラフィによって基板上に被覆されたフォトレジストで隔てられ介挿式ウェルの位置を確保するＮウェル注入口を形成するとともに、前記注入口を介して基板内にＮ型イオンを注入するステップと、ドライブイン熱処理によって、Ｎウェルを形成するステップと、Ｐ型イオンを注入するとともにドライブイン熱処理を行うことによって、前記Ｎウェルに介挿する前記介挿式ウェルと、Ｎウェルの隣に形成されるとともに、Ｎウェルに接するＰウェルとを形成するステップと、活性領域及びフィールド酸化領域を形成するステップと、ソース、及び前記介挿式ウェルの上方に形成されるとともに介挿式ウェルに接するドレインを形成するステップとを含む。
他の横方向拡散金属酸化物半導体電界効果トランジスタの製造方法は、基板を提供するステップと、フォトリソグラフィによって基板上に被覆されたフォトレジストで隔てられ第１介挿式ウェルの位置を確保する第１Ｎウェル注入口を形成するとともに、前記注入口を介して基板内にＮ型イオンを注入するステップと、ドライブイン熱処理によって、第１Ｎウェルを形成するステップと、Ｐ型イオンを注入するとともにドライブイン熱処理を行うことによって、前記第１Ｎウェルに介挿する前記第１介挿式ウェルと、第１Ｎウェルの隣に形成されるとともに、第１Ｎウェルに接する第１Ｐウェルを形成するステップと、前記基板に第１エピタキシャル層を形成するステップと、フォトリソグラフィを行うとともに前記エピタキシャル層にＮ型イオンを注入し、ドライブインを行った後、第１Ｎウェルの上方に第１Ｎウェルに接する第２Ｎウェルを形成するステップと、Ｐ型イオンを注入するとともにドライブイン熱処理を行うことによって、第２Ｎウェルに介挿され、第１介挿式ウェルの上方に形成され、第１介挿式ウェルに接する第２介挿式ウェルと、第２Ｎウェルの隣の第２Ｐウェルとを形成するステップと、活性領域及びフィールド酸化領域を形成するステップと、ソース、及び前記第２介挿式ウェルの上方に形成されるとともに第２介挿式ウェルに接するドレインを形成するステップとを含む。
上記の横方向拡散金属酸化物半導体電界効果トランジスタは、介挿式ウェルによってトリプルＲＥＳＵＲＦ構造を形成するため、Ｎウェルのドープ濃度の向上、素子のターンオン抵抗の下降、及び素子の降伏特性の改善に寄与できる。
以下、本発明の実施例又は従来技術の技術方案をより明瞭に説明するために、実施例の説明に必要な図面を簡単に説明する。無論、下記の図面は、本発明の一部の実施例を示したものに過ぎず、当業者は、創造的な労働をしなくても、これらの図面から他の実施例の図面を得られる。
一実施例に係る横方向拡散金属酸化物半導体電界効果トランジスタの構造模式図である。 他の実施例に係る横方向拡散金属酸化物半導体電界効果トランジスタの構造模式図である。 図１に示す実施例に係る横方向拡散金属酸化物半導体電界効果トランジスタの製造方法の流れ図である。 図２に示す実施例に係る横方向拡散金属酸化物半導体電界効果トランジスタの製造方法の流れ図である。
以下、本発明を理解し易くするために、図面を参照して本発明をより全面的に説明する。図面は本発明の好ましい実施例を示すが、本発明は、数多くの異なる形態で実施でき、本明細書に記載された実施例に限るものではない。逆に、これらの実施例を提供することは、本発明の開示内容をより明瞭且つ完全にさせるためである。
その他の定義がない限り、本明細書に使用される全ての技術及び科学用語は、当業者の通常の理解と同一である。本明細書に使用される用語は、具体的な実施例を説明するためのものであり、本発明を限定する旨のものではない。本明細書に使用される用語である「及び/又は」は、１つ又は複数の関連要素に係る任意及び全ての組合せを含む。
本発明は、表面電界緩和（ＲＥＳＵＲＦ）構造を有する横方向拡散金属酸化物半導体電界効果トランジスタを提供し、基板、ソース、ドレイン、ボディー領域及び基板上のウェル領域を有する。具体的には、ウェル領域は、Ｎウェル、Ｐウェル及びＮウェルに介挿された介挿式ウェルを有する。介挿式ウェルは、そのドープ型がＰ型であり、ドレインの下方に設けられて、ドレイン及び基板に接している。Ｎウェルは、介挿式ウェルの両側に設けられている。Ｐウェルは、Ｎウェルの隣に設けられて、Ｎウェルに接続している。ソース及びボディー領域は、Ｐウェル内に設けられている。
図１は、一実施例に係るＲＥＳＵＲＦ構造を有する横方向拡散金属酸化物半導体電界効果トランジスタ（ＬＤＭＯＳ）の構造模式図である。当該ＬＤＭＯＳは、左右対称の構成であり、Ｐ型ドープからなる基板１１０、基板上のウェル領域、Ｎ型ドープからなるドレイン１４０、Ｎ型ドープからなるソース１５０、Ｐ型ドープからなるボディー領域１６０、フィールド酸化領域１７０及びポリシリコン構造１８０を有する。ウェル領域は、Ｐ型ドープからなる介挿式ウェル１２２、ドリフト領域であるＮウェル１２４及びチャンネル領域であるＰウェル１２６を有する。フィールド酸化領域１７０は、ドリフト領域であるＮウェル１２４の表面に設けられ、２つのフィールド酸化領域１７０によりドレイン１４０を挟む。ポリシリコン構造１８０は、ポリシリコンゲートとフィールド接続部分とからなり、フィールド酸化領域１７０の表面とソース１５０の表面を亘って接続するように構成されている。
図１に示すように、従来構造のドレインＮ＋結合の下方に、Ｎウェル１２４を一定の幅で分割して、Ｐウェル１２６を介挿することによって、ｔｒｉｐｌｅ ＲＥＳＵＲＦ構造を形成する。これによって、介挿式ウェル１２２、Ｎウェル１２４、Ｐウェル１２６及び基板１１０を空乏状態にさせ、降伏点を素子内に遷移させることにより、素子の縦方向降伏を実現する。
その１つの実施例において、介挿式ウェル１２２の幅は、ドレインの活性領域の幅の１０％〜４０％である。
介挿式ウェル１２２の幅を大きく設定してはならず、ドレイン１４０の下方の両側に位置するＮウェル１２４がドレイン１４０に確実に接触できるようにする必要がある（即ち、介挿式ウェル１２２の幅が少なくともドレイン１４０より小さい）。これによって、ドリフト領域のＮウェル１２４の濃度を従来技術より向上させ、ターンオン抵抗を下降させることに寄与することができる。これは、空乏領域に余分の電荷を加入すると、電荷のバランスがとれるように、逆極性の電荷の密度も相応に上昇するためである。
介挿式ウェル１２２の幅を小さく設定してはならない。一定の幅を有する介挿式ウェル１２２により、素子内の降伏の発生順序を有効に制御できる。介挿式ウェル１２２の幅が小さ過ぎると、両側のＮウェル１２４の空乏領域に対する影響が小さいため、降伏位置が、従来技術におけるドリフト領域であるＮウェル１２４に介挿式ウェル１２２を設けない場合の降伏位置と接近するので、介挿式ウェル１２２の介挿は降伏の調整について役に立たない。
ドレイン１４０に高電位が印加され、ドレイン１４０まで空乏状態になったとき、介挿式ウェル１２２と両側のドリフト領域にあるＮウェル１２４が空乏状態になりつつある。そして、両側のＮウェル１２４に形成される空乏層が徐々にＰウェル１２６へ拡大し、Ｐウェル１２６と重なって、両側の電位線が接続されるまで空乏状態になった後、上から下へ基板１１０において空乏状態になりつつある。これによって、電界のピークが削減され、降伏電圧を有効に改善した。
図１に示す実施例において、ドレイン１４０はＮ＋ドレインであり、ソース１５０はＮ＋ソースであり、ボディー領域１６０はＰ＋ボディー領域である。
図２は、他の実施例に係るＲＥＳＵＲＦ構造を有する横方向拡散金属酸化物半導体電界効果トランジスタの構造模式図である。図１に示す実施例との相違点は、ウェル領域が、高圧素子に対応する１つの高圧ウェルと、低圧素子に対応する低圧ウェルとからなることである。即ち、ＬＤＭＯＳは、基板２１０、基板上の第１ウェル領域と第１ウェル領域上の第２ウェル領域、ドレイン２４０、ソース２５０、ボディー領域２６０、フィールド酸化領域２７０及びポリシリコン構造２８０を有する。第１ウェル領域は、Ｐ型ドープからなる第１介挿式ウェル２２２、第１Ｎウェル２２４及び第１Ｐウェル２２６を有する。第２ウェル領域は、第２介挿式ウェル２３２、第２Ｎウェル２３４及び第３Ｐウェル２３６を有する。第２介挿式ウェル２３２、第２Ｎウェル２３４及び第３Ｐウェル２３６はそれぞれ第１介挿式ウェル２２２、第１Ｎウェル２２４及び第１Ｐウェル２２６に接する。第１Ｎウェル２２４は第２Ｎウェル２３４とともにドリフト領域とする。ソース２５０とボディー領域２６０は第２Ｐウェル２３６内に設けられている。
図２に示す実施例において、ＬＤＭＯＳは、さらに、第２Ｎウェル２３４内且つフィールド酸化領域２７０の下方に設けられるフローティング層Ｐウェル２３５を有する。そのドープ濃度は第２Ｎウェル２３４より低く、濃度の勾配を減少させることができるとともに素子の電圧耐性を向上させることができる。
ドリフト領域がドレイン２４０の活性領域（ＤＴＯ）まで消耗されたときも、比較的に高濃度のＮ型不純物を有することを確保するために、Ｎウェル（第１Ｎウェル２２４と第２Ｎウェル２３４とを含む）と介挿式ウェル（第１介挿式ウェル２２２と第２介挿式ウェル２３２とを含む）との間にあるＮ＋が確実に一定の有効幅を有する必要があり、少なくともドレイン２４０の活性領域の３０％とする。このため、第１介挿式ウェル２２２及び第２介挿式ウェル２３２の幅は、ドレイン２４０の活性領域の幅の４０％を超えてはいけない。活性領域の幅が１０μｍである実施例において、上記の有効幅は少なくとも３μｍであり、即ち、第１介挿式ウェル２２２及び第２介挿式ウェル２３２の幅は２μｍ以下である。
図２に示す実施例において、ドレイン２４０はＮ＋ドレインであり、ソース２５０はＮ＋ソースであり、ボディー領域２６０はＰ＋ボディー領域である。
本発明は、さらに、ＬＤＭＯＳを形成するためのＲＥＳＵＲＦ構造を有する横方向拡散金属酸化物半導体電界効果トランジスタの製造方法を提供する。図３は一実施例の当該方法の流れ図であり、以下のステップを含む。
ステップＳ３１０において、基板を提供する。
本実施例では、Ｐ型ドープのシリコン基板を提供する。
ステップＳ３２０において、フォトリソグラフィによってＮウェルの注入口を形成するとともに、注入口を介して基板内にＮ型のイオンを注入する。
Ｎウェルに１つのＰウェルを介挿するために、介挿しようとする位置にフォトレジストを形成し、介挿式ウェルを形成するように位置を確保する。フォトリソグラフィの前に、初期酸化を行ってもよい。
ステップＳ３３０において、ドライブイン熱処理によってＮウェルを形成する。
ドライブイン熱処理を行うとともにＮウェルの酸化を行うことによって、Ｎウェルの表面に酸化層を形成する。当該酸化層は、ステップＳ３４０のＰ型イオンの注入に対して自動位置合わせ注入構造を提供できるので、１つのフォトマスクを省略できる。次のステップを実施する前に、フォトレジストを除去する必要がある。
ステップＳ３４０において、Ｐ型イオンを注入するとともにドライブイン熱処理を行うことによって、Ｎウェルに介挿する介挿式ウェルと、Ｎウェルの隣のＰウェルとを形成する。
形成された介挿式ウェルはＮウェルに挟まれ、ＰウェルはＮウェルの外側に形成されるとともにそれに接する。
ステップＳ３５０において、活性領域及びフィールド酸化領域を形成する。
本実施例では、活性領域及びフィールド酸化領域を形成した後、ゲート酸化領域及びポリシリコンゲートを形成する。
ステップＳ３６０において、ソースとドレインを形成する。
ドレインは、介挿式ウェルの上方に形成するとともにし、介挿式ウェルに接する。
本発明は、さらに、図２に示すＬＤＭＯＳを形成するためのＲＥＳＵＲＦ構造を有する他の横方向拡散金属酸化物半導体電界効果トランジスタの製造方法を提供する。図４は、一実施例の当該方法の流れ図であり、以下のステップを含む。
ステップＳ４１０において、基板を提供する。
ステップＳ４２０において、フォトリソグラフィによって第１Ｎウェルの注入口を形成するとともに、注入口を介して基板内にＮ型イオンを注入する。
ステップＳ４３０において、ドライブイン熱処理によって第１Ｎウェルを形成する。
ドライブイン熱処理を行うとともに第１Ｎウェルの酸化を行うことによって、第１Ｎウェルの表面に酸化層を形成する。次のステップを実施する前に、フォトレジストを除去する必要がある。
ステップＳ４４０において、Ｐ型イオンを注入するとともにドライブイン熱処理を行うことによって、第１Ｎウェルに介挿する第１介挿式ウェルと、第１Ｎウェルの隣の第１Ｐウェルとを形成する。
ステップＳ４５０において、基板にエピタキシャル層を形成する。
エピタキシャル層を形成する前に、余分の酸化層を除去する。
ステップＳ４６０において、フォトリソグラフィを行うとともにエピタキシャル層にＮ型イオンを注入し、ドライブイン熱処理を行った後、第１Ｎウェルに接する第２Ｎウェルを形成する。
フォトレジストパターンはステップＳ４２０と同様である。ドライブイン熱処理によって、注入されるＮ型イオンを第１Ｎウェルに接するまでドライブインする。ドライブイン熱処理を行うとともに第２Ｎウェルの酸化を行うことによって、自動位置合わせ注入構造として第２Ｎウェル表面に酸化層を形成させる。次のステップを実施する前に、フォトレジストを除去する必要がある。
ステップＳ４７０は、Ｐ型イオンを注入するとともにドライブイン熱処理を行うことによって、第２Ｎウェルに介挿する第２介挿式ウェルと、第２Ｎウェルの隣の第２Ｐウェルとを形成する。
ステップＳ４８０において、活性領域及びフィールド酸化領域を形成する。
本実施例においては、活性領域及びフィールド酸化領域を形成した後、ゲート酸化領域及びポリシリコンゲートを形成する。
ステップＳ４９０において、ソース及びドレインを形成する。
ドレインは、第２介挿式ウェルの上方に形成されるとともにそれに接する。
以上の実施例は、本発明の幾つかの実施形態のみを示し、その説明が比較的具体及び詳細なものですが、本発明の保護範囲を制限するものであると理解すべきではない。無論、当業者は、本発明の思想を脱離しない限り、幾つかの変形及び変更を実施でき、これらも本発明の保護範囲に該当する。このため、本発明の保護範囲は、付する特許請求の範囲に準じる。

Claims (14)

  1. 基板、ソース、ドレイン、ボディー領域及び基板上のウェル領域を有する横方向拡散金属酸化物半導体電界効果トランジスタであって、
    前記ウェル領域は、
    ドープ型がＰ型であり、前記ドレインの下方に設けられるとともに前記ドレインに接する介挿式ウェルと、
    前記介挿式ウェルの両側に設けられるＮウェルと、
    前記Ｎウェルの隣に設けられるとともに前記Ｎウェルに接し、前記ソース及び前記ボディー領域が内設されるＰウェルと、
    を有することを特徴とする横方向拡散金属酸化物半導体電界効果トランジスタ。
  2. 前記ウェル領域は、前記基板上の第１ウェル領域及び第１ウェル領域上の第２ウェル領域を有し、
    前記介挿式ウェルは、前記第１ウェル領域内の第１介挿式ウェル及び前記第２ウェル領域内の第２介挿式ウェルを有し、
    前記Ｎウェルは、前記第１ウェル領域内の第１Ｎウェル及び前記第２ウェル領域内の第２Ｎウェルを有し、
    前記Ｐウェルは、前記第１ウェル領域内の第１Ｐウェル及び前記第２ウェル領域内の第２Ｐウェルを有する
    ことを特徴とする請求項１に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
  3. 前記第１Ｎウェルのドープ濃度は、前記第２Ｎウェルのドープ濃度より低く、
    前記第１Ｐウェルのドープ濃度は、前記第２Ｐウェルのドープ濃度より低く、
    前記第１介挿式ウェルのドープ濃度は、前記第２介挿式ウェルのドープ濃度より低い
    ことを特徴とする請求項２に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
  4. フィールド酸化領域及びポリシリコン構造を有し、
    前記フィールド酸化領域は、前記Ｎウェルの表面に設けられ、２つの前記フィールド酸化領域は、前記ドレインを挟むように構成され、
    前記ポリシリコン構造は、前記フィールド酸化領域の表面と前記ソースの表面を亘って接続するように構成されている
    ことを特徴とする請求項１に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
  5. 前記Ｎウェル内且つフィールド酸化領域の下方に設けられるフローティング層Ｐウェルを有することを特徴とする請求項４に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
  6. 前記介挿式ウェルの幅は前記ドレインの活性領域幅の４０％以下になることを特徴とする請求項１に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
  7. 前記介挿式ウェルの幅は前記ドレインの活性領域幅の１０％〜４０％であることを特徴とする請求項６に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
  8. 前記ドレインの活性領域の幅は１０μｍであり、前記第１介挿式ウェル及び前記第２介挿式ウェルの幅は２μｍ以下であることを特徴とする請求項２に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
  9. 前記ウェル領域のドープ濃度は前記ドレインのドープ濃度より低いことを特徴とする請求項１に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
  10. 前記基板はＰドープ基板であり、前記ドレインはＮドープドレインであり、前記ソースはＮドープソースであり、前記ボディー領域はＰドープボディー領域であることを特徴とする請求項１に記載の横方向拡散金属酸化物半導体電界効果トランジスタ。
  11. 基板を提供するステップと、
    フォトリソグラフィによって前記基板上に被覆されたフォトレジストで隔てられ介挿式ウェルの位置を確保するＮウェル注入口を前記基板に形成するとともに、前記Ｎウェル注入口を介して前記基板内にＮ型イオンを注入するステップと、
    ドライブイン熱処理によってＮウェルを形成するステップと、
    前記基板内にＰ型イオンを注入するとともにドライブイン熱処理を行うことによって、前記Ｎウェルに介挿する前記介挿式ウェルと、前記Ｎウェルの隣に形成されるとともに前記Ｎウェルに接するＰウェルとを形成するステップと、
    活性領域及びフィールド酸化領域を形成するステップと、
    ソース、及び前記介挿式ウェルの上方に形成されるとともに前記介挿式ウェルに接するドレインを形成するステップと
    を含むことを特徴とする横方向拡散金属酸化物半導体電界効果トランジスタの製造方法。
  12. 前記ドライブイン熱処理によってＮウェルを形成するステップは、基板内にＰ型イオンを注入する前記ステップにおける自動位置合わせ注入構造として前記Ｎウェルの表面に酸化層を形成するステップを含むことを特徴とする請求項１１に記載の横方向拡散金属酸化物半導体電界効果トランジスタの製造方法。
  13. 基板を提供するステップと、
    フォトリソグラフィによって前記基板上に被覆されたフォトレジストで隔てられ第１介挿式ウェルの位置を確保する第１Ｎウェル注入口を前記基板に形成するとともに、前記第１Ｎウェル注入口を介して基板内にＮ型イオンを注入するステップと、
    ドライブイン熱処理によって第１Ｎウェルを形成するステップと、
    前記基板内にＰ型イオンを注入するとともにドライブイン熱処理を行うことによって、前記第１Ｎウェルに介挿する前記第１介挿式ウェルと、前記第１Ｎウェルの隣に形成されるとともに前記第１Ｎウェルに接する第１Ｐウェルとを形成するステップと、
    前記基板に第１エピタキシャル層を形成するステップと、
    フォトリソグラフィを行うとともに前記第１エピタキシャル層にＮ型イオンを注入し、ドライブイン熱処理を行った後、前記第１Ｎウェルの上方に前記第１Ｎウェルに接する第２Ｎウェルを形成するステップと、
    前記第２Ｎウェル内にＰ型イオンを注入するとともにドライブイン熱処理を行うことによって、第２Ｎウェルに介挿し、第１介挿式ウェルの上方に形成されるとともに前記第１介挿式ウェルに接する第２介挿式ウェル、及び前記第１Ｐウェルの上方に形成されるとともに前記第１Ｐウェルに接する第２Ｎウェルの隣の第２Ｐウェルを形成するステップと、
    活性領域及びフィールド酸化領域を形成するステップと、
    ソース、及び前記第２介挿式ウェルの上方に形成されるとともに前記第２介挿式ウェルに接するドレインを形成するステップと、
    を含むことを特徴とする横方向拡散金属酸化物半導体電界効果トランジスタの製造方法。
  14. 前記ドライブイン熱処理によって第１Ｎウェルを形成するステップは、基板内にＰ型イオンを注入する前記ステップにおける自動位置合わせ注入構造として前記第１Ｎウェルの表面に酸化層を形成するステップを含むことを特徴とする請求項１３に記載の横方向拡散金属酸化物半導体電界効果トランジスタの製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158956B (zh) * 2015-04-08 2020-02-11 无锡华润上华科技有限公司 具有resurf结构的ldmosfet及其制造方法
WO2020019282A1 (zh) * 2018-07-27 2020-01-30 长江存储科技有限责任公司 存储器结构及其形成方法
CN112053953B (zh) * 2020-09-29 2024-03-22 上海华虹宏力半导体制造有限公司 绝缘栅双极型晶体管及其制造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03209776A (ja) * 1990-01-11 1991-09-12 Matsushita Electron Corp 半導体素子
JPH11261066A (ja) * 1997-12-17 1999-09-24 Korea Electronics Telecommun 二重フィールド板構造を有する電力素子
JP2000124452A (ja) * 1998-10-19 2000-04-28 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2007266326A (ja) * 2006-03-29 2007-10-11 Matsushita Electric Ind Co Ltd 横型半導体装置
JP2008066508A (ja) * 2006-09-07 2008-03-21 New Japan Radio Co Ltd 半導体装置
JP2010258226A (ja) * 2009-04-24 2010-11-11 Renesas Electronics Corp 半導体装置およびその製造方法
CN101931004A (zh) * 2009-06-22 2010-12-29 宏海微电子股份有限公司 横向扩散金属氧化物半导体场效应晶体管结构
JP2015176974A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1153290C (zh) 2001-03-23 2004-06-09 矽统科技股份有限公司 具有电流均匀分布特性的静电放电防护布置方法
CN1287467C (zh) 2003-09-22 2006-11-29 东南大学 双栅高压p型金属氧化物半导体晶体管
US7696564B1 (en) * 2009-05-06 2010-04-13 Agamem Microelectronics Inc. Lateral diffused metal-oxide-semiconductor field-effect transistor
US8866252B2 (en) * 2011-09-15 2014-10-21 Cambridge Semiconductor Limited Power semiconductor devices and fabrication methods
US8541862B2 (en) * 2011-11-30 2013-09-24 Freescale Semiconductor, Inc. Semiconductor device with self-biased isolation
EP3146541B1 (en) * 2014-05-19 2020-06-03 Apple Inc. Magnetically permeable core and an inductive power transfer coil arrangement
US10228487B2 (en) * 2014-06-30 2019-03-12 American Science And Engineering, Inc. Rapidly relocatable modular cargo container scanner
US9645486B2 (en) * 2014-12-04 2017-05-09 Globalfoundries Inc. Multiple threshold convergent OPC model
US9690187B2 (en) * 2014-12-05 2017-06-27 Globalfoundries Inc. Sampling for OPC model building
CN105789298B (zh) * 2014-12-19 2019-06-07 无锡华润上华科技有限公司 横向绝缘栅双极型晶体管及其制造方法
CN104681621B (zh) * 2015-02-15 2017-10-24 上海华虹宏力半导体制造有限公司 一种源极抬高电压使用的高压ldmos及其制造方法
CN106158956B (zh) * 2015-04-08 2020-02-11 无锡华润上华科技有限公司 具有resurf结构的ldmosfet及其制造方法
CN106158921B (zh) * 2015-04-10 2019-07-23 无锡华润上华科技有限公司 具resurf结构的横向扩散金属氧化物半导体场效应管
CN106571388B (zh) * 2015-10-08 2018-10-12 无锡华润上华科技有限公司 具有resurf结构的横向扩散金属氧化物半导体场效应管
CN106816468B (zh) * 2015-11-30 2020-07-10 无锡华润上华科技有限公司 具有resurf结构的横向扩散金属氧化物半导体场效应管
JP2017138443A (ja) * 2016-02-03 2017-08-10 コニカミノルタ株式会社 画像形成装置
CN107527811B (zh) * 2016-06-21 2020-07-10 无锡华润上华科技有限公司 横向绝缘栅双极型晶体管及其制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03209776A (ja) * 1990-01-11 1991-09-12 Matsushita Electron Corp 半導体素子
JPH11261066A (ja) * 1997-12-17 1999-09-24 Korea Electronics Telecommun 二重フィールド板構造を有する電力素子
JP2000124452A (ja) * 1998-10-19 2000-04-28 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2007266326A (ja) * 2006-03-29 2007-10-11 Matsushita Electric Ind Co Ltd 横型半導体装置
JP2008066508A (ja) * 2006-09-07 2008-03-21 New Japan Radio Co Ltd 半導体装置
JP2010258226A (ja) * 2009-04-24 2010-11-11 Renesas Electronics Corp 半導体装置およびその製造方法
CN101931004A (zh) * 2009-06-22 2010-12-29 宏海微电子股份有限公司 横向扩散金属氧化物半导体场效应晶体管结构
JP2015176974A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置

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