TWI467765B - 半導體裝置及其製造方法 - Google Patents

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半導體裝置及其製造方法
本發明係有關於一種半導體裝置，特別係有關於一種具有超接面(super junction)結構之半導體裝置及其製造方法。
半導體裝置，例如高壓元件，通常可分為垂直式擴散金氧半場效電晶體(vertical double-diffused MOSFET,VDMOSFET)與水平式擴散金氧半場效電晶體(laterally diffused MOSFET,LDMOSFET)。而為了上述高壓元件的耐壓(withstand voltage)，通常會降低深井區(或稱為漂移區(drift region))的摻雜濃度、增加漂移區的深度或是增加閘極下方隔離結構(或稱為場氧化層(field oxide))的長度。
第1圖係繪示出習知的N型水平式擴散金氧半場效電晶體(LDMOSFET)剖面示意圖。N型水平式擴散金氧半場效電晶體10包括：一P型半導體基底100及位於其上的一P型磊晶層102。P型磊晶層102上具有閘極結構116及場氧化層114。再者，閘極結構116兩側的P型磊晶層102內分別為一P型基體(body)區106及一N型漂移區104，其中漂移區104進一步延伸於下方的P型半導體基底100內。基體區106內具有P型接觸區108及相鄰的N型接觸區110(二者或稱為源極區)，而漂移區104內具有N型接觸區112(或稱為汲極區)。再者，一源極電極117電性連接於P型接觸區108及N型接觸區110；一汲極電極119電性 連接於N型接觸區112；及一閘極電極121電性連接於閘極結構116。
如以上所述，為了提升上述電晶體10的耐壓(withstand voltage)，必須降低漂移區104的摻雜濃度及/或增加閘極結構116下方場氧化層114的長度。然而，以上述方式來提升耐壓時，同時也會增加上述電晶體10的導通電阻(Ron)或增加電晶體10的尺寸。
因此，有必要尋求一種半導體裝置，其能夠增加耐壓，同時可避免增加上述裝置的導通電阻。
本發明一實施例提供一種半導體裝置，包括：一半導體基底，具有一第一導電型；一井區，具有一第二導電型，形成於半導體基底內；一汲極區及一源極區，分別形成於半導體基底的井區內與井區外側；至少一組第一及第二重摻雜區，形成於汲極區與源極區之間的井區內，其中第一及第二重摻雜區由下而上垂直堆疊，分別具有第一導電型及第二導電型，且摻雜濃度大於井區的摻雜濃度；以及一閘極結構，設置於半導體基底上。
本發明另一實施例提供一種半導體裝置之製造方法，包括：提供一半導體基底，其具有一第一導電型；在半導體基底內形成一井區，其中井區具有一第二導電型；在井區內形成至少一組第一及第二重摻雜區，其中第一及第二重摻雜區由下而上垂直堆疊，分別具有第一導電型及第二導電型，且摻雜濃度大於井區的摻雜濃度；在半導體基底 的井區內與井區外側分別形成一汲極區及一源極區，使該組第一及第二重摻雜區位於汲極區與源極區之間的井區內；以及在半導體基底上形成一閘極結構。
以下說明本發明實施例之半導體裝置及其製造方法。然而，可輕易了解本發明所提供的實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。
請參照第2D圖，其繪示出根據本發明一實施例之半導體裝置20剖面示意圖。在本實施例中，半導體裝置20可為具有超接面(super junction)結構的一水平式擴散金氧半場效電晶體(LDMOSFET)。再者，半導體裝置20包括一半導體基底200，例如矽基底或絕緣層上覆矽(silicon on insulator,SOI)基底或其他適當的半導體基底，其具有一第一導電型。
一井區204、一源極區218、汲極區220以及一基體區212形成於半導體基底200內。舉例來說，井區204具有相反於第一導電型的一第二導電型，且自半導體基底200的上表面延伸進入半導體基底200內。再者，井區204對應於半導體基底200的一主動區A(由部分的隔離結構(例如，場氧化層214)所定義而成)，以作為LDMOSFET的一漂移區。
源極區218由具有第二導電型的摻雜區218a及具有第一導電型的摻雜區218b所構成。源極區218形成於半導體基底200的井區204外側，且對應於主動區A。再者，基 體區212，具有第一導電型，且形成於半導體基底200的井區204外側，使源極區218位於基體區212內。汲極區220僅由具有第二導電型的摻雜區所構成。汲極區220形成於井區204內，且對應於主動區A。
至少一組第一重摻雜區201及第二重摻雜區203形成於汲極區220與源極區218之間的井區204內，其中第一重摻雜區201及第二重摻雜區203由下而上垂直堆疊，且第一重摻雜區201為電性浮接(floating)。第一及第二重摻雜區201及203分別具有第一導電型及第二導電型，且摻雜濃度大於井區204的摻雜濃度，以在半導體基底200的井區204內形成一超接面結構。在本實施例中，第一導電類型為P型，且第二導電類型為N型。然而，在其他實施例中，第一導電類型也可為N型，且第二導電類型為P型。
在其他實施例中，半導體裝置20可包括複數組第一及第二重摻雜區201及203，垂直堆疊於半導體基底200的井區204內，以在半導體基底200內構成複數個超接面結構。
閘極結構216係設置於半導體基底200上，且位於源極區218及汲極區220之間。閘極結構216通常包括一閘極(例如，由複晶矽所構成)、位於下方的閘極介電層以及位於閘極介電層下方的場氧化層214。
半導體裝置20更包括一內層介電層(interlayer dielectric,ILD)226及位於其中的複數個內連結構221、223及225。在本實施例中，內連結構221電性連接於源極區218，以作為一源極電極；內連結構223電性連接於閘極結 構216，以作為一閘極電極；以及內連結構225電性連接於汲極區220，以作為一汲極電極。
在上述實施例中，超接面結構中具有第一導電型且電性浮接的重摻雜區有助於在井區204(即，漂移區)內形成空乏區，進而提升半導體裝置20中LDMOSFET的耐壓。再者，超接面結構中具有第二導電型的重摻雜區則在井區204(即，漂移區)內提供額外的電流路徑，以降低源極區與汲極區之間的導通電阻。
第2A至2D圖係繪示出根據本發明一實施例之半導體裝置20之製造方法剖面示意圖。請參照第2A圖，提供一半導體基底200，例如矽基底或絕緣層上覆矽(silicon on insulator,SOI)基底或其他適當的半導體基底，其具有一第一導電型。接著，可依序藉由摻雜製程(例如，離子佈值)及熱擴散等製程，在半導體基底200的一既定區域(即，主動區A)內形成一井區204，其中井區204具有不同於第一導電類型的一第二導電型，以作為後續形成的LDMOSFET的一漂移區。
在本實施例中，可在井區204內形成一組第一及第二重摻雜區201及203，其中第一及第二重摻雜區201及203由下而上垂直堆疊。第一及第二重摻雜區201及203分別具有第一導電型及第二導電型，且摻雜濃度大於井區204的摻雜濃度，以在半導體基底200的井區204內形成一超接面結構。
在其他實施例中，可在半導體基底200的井區204內形成複數組第一及第二重摻雜區201及203。上述複數組 第一及第二重摻雜區201及203大體上彼此垂直對準，以在半導體基底200的井區204內構成複數個超接面結構。
在上述實施例中，第一及第二重摻雜區201及203係位於後續形成的汲極區220與源極區218(標示於第2C圖中)之間，其中第一重摻雜區201為電性浮接。在本實施例中，第一導電類型為P型，且第二導電類型為N型。然而，在其他實施例中，第一導電類型也可為N型，且第二導電類型為P型。
請參照第2B及2C圖，可透過習知MOS製程，在半導體基底200上形成複數個隔離結構(例如，場氧化層214)，其中部分的場氧化層214定義出主動區A，而其他部分的場氧化層214則在井區204內定義出待形成汲極區D。之後，在半導體基底200上形成一閘極結構216，以在主動區A內的井區204外側定義出待形成源極區S，如第2B圖所示。
接著，可依序藉由摻雜製程(例如，離子佈值)及熱擴散等製程，在半導體基底200的井區204外側選擇性形成具有第一導電型的一基體區212，使後續形成的源極區218位於基體區212內。接著，可藉由摻雜製程(例如，離子佈值)，在待形成源極區S(標示於第2B圖)形成具有第二導電型的摻雜區218a，且在待形成汲極區D(標示於第2B圖)形成具有第二導電型的摻雜區(即，汲極區220)。之後，在待形成源極區S(標示於第2B圖)形成具有第一導電型的摻雜區218b，使其相鄰於摻雜區218a，並與摻雜區218a構成源極區218，如第2C圖所示。
在其他實施例中，摻雜區218b可在形成摻雜區218a與汲極區220之前形成。在本實施例中，源極區218、閘極結構216、汲極區220以及具有超接面結構的井區204係構成一LDFETMOS。
請參照第2D圖，可透過習知金屬化製程，在半導體基底200上形成一內層介電層(ILD)226及位於其中的複數個內連結構221、223及225。內連結構221電性連接於源極區218，以作為一源極電極；內連結構223電性連接於閘極結構216，以作為一閘極電極；以及內連結構225電性連接於汲極區220，以作為一汲極電極。如此一來，便完成半導體裝置20的製作。
根據上述實施例，由於超接面結構中具有第一導電型且電性浮接的重摻雜區可在漂移區內形成空乏區，因此可提升半導體裝置中LDMOSFET的耐壓。再者，由於超接面結構中具有第二導電型的重摻雜區在漂移區內提供額外的電流路徑，因此可降低LDMOSFET的導通電阻。另外，根據上述實施例，可藉由控制在漂移區內垂直堆疊的超接面結構的數量，以進一步提升LDMOSFET的耐壓，同時避免增加LDMOSFET的導通電阻。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
 習知
10‧‧‧N型水平式擴散金氧半場效電晶體
100‧‧‧P型半導體基底
102‧‧‧P型磊晶層
104‧‧‧N型漂移區
106‧‧‧P型基體區
108‧‧‧P型接觸區
110、112‧‧‧N型接觸區
114‧‧‧場氧化層
116‧‧‧閘極結構
117‧‧‧源極電極
119‧‧‧汲極電極
121‧‧‧閘極電極
實施例
20‧‧‧半導體裝置
200‧‧‧半導體基底
201‧‧‧第一重摻雜區
203‧‧‧第二重摻雜區
204‧‧‧井區
212‧‧‧基體區
214‧‧‧場氧化層
216‧‧‧閘極結構
218‧‧‧源極區
218a、218b‧‧‧摻雜區
220‧‧‧汲極區
221、223、225‧‧‧內連結構
226‧‧‧內層介電層
A‧‧‧主動區
D‧‧‧待形成汲極區
S‧‧‧待形成源極區
第1圖係繪示出習知的N型水平式擴散金氧半場效電晶體剖面示意圖。
第2A至2D圖係繪示出根據本發明一實施例之半導體裝置之製造方法剖面示意圖。
20‧‧‧半導體裝置
200‧‧‧半導體基底
201‧‧‧第一摻雜區
203‧‧‧第二摻雜區
204‧‧‧井區
212‧‧‧基體區
214‧‧‧場氧化層
216‧‧‧閘極結構
218‧‧‧源極區
218a、218b‧‧‧摻雜區
220‧‧‧汲極區
221、223、225‧‧‧內連結構
226‧‧‧內層介電層
A‧‧‧主動區

Claims (12)

  1. 一種半導體裝置，包括：一半導體基底，具有一第一導電型；一井區，具有一第二導電型，形成於該半導體基底內；一汲極區及一源極區，分別形成於該半導體基底的該井區內與該井區外側；至少一組第一及第二重摻雜區，形成於該汲極區與該源極區之間的該井區內，其中該第一及該第二重摻雜區由下而上垂直堆疊，分別具有該第一導電型及該第二導電型，且摻雜濃度大於該井區的摻雜濃度；以及一閘極結構，設置於該半導體基底上。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一重摻雜區為電性浮接。
  3. 如申請專利範圍第1項所述之半導體裝置，更包括複數組第一及第二重摻雜區，垂直堆疊於該井區內。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電類型為P型，且該第二導電類型為N型。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電類型為N型，且該第二導電類型為P型。
  6. 如申請專利範圍第1項所述之半導體裝置，更包括一基體區，具有該第一導電型，且形成於該半導體基底的該井區外側，使該源極區位於該基體區內。
  7. 一種半導體裝置之製造方法，包括：提供一半導體基底，其具有一第一導電型；在該半導體基底內形成一井區，其中該井區具有一第 二導電型；在該井區內形成至少一組第一及第二重摻雜區，其中該第一及該第二重摻雜區由下而上垂直堆疊，分別具有該第一導電型及該第二導電型，且摻雜濃度大於該井區的摻雜濃度；在該半導體基底的該井區內與該井區外側分別形成一汲極區及一源極區，使該組第一及第二重摻雜區位於該汲極區與該源極區之間的該井區內；以及在該半導體基底上形成一閘極結構。
  8. 如申請專利範圍第7項所述之半導體裝置之製造方法，其中該第一重摻雜區為電性浮接。
  9. 如申請專利範圍第7項所述之半導體裝置之製造方法，更包括在該井區內形成複數組第一及第二重摻雜區，其中該複數組第一及第二重摻雜區垂直堆疊於該井區內。
  10. 如申請專利範圍第7項所述之半導體裝置之製造方法，其中該第一導電類型為P型，且該第二導電類型為N型。
  11. 如申請專利範圍第7項所述之半導體裝置之製造方法，其中該第一導電類型為N型，且該第二導電類型為P型。
  12. 如申請專利範圍第7項所述之半導體裝置之製造方法，更包括在該半導體基底的該井區外側形成一基體區，使該源極區位於該基體區內，其中該基體區具有該第一導電型。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1286399A2 (en) * 2001-08-23 2003-02-26 Micrel Incorporated LDMOS field-effect transistors
TW201135928A (en) * 2010-04-02 2011-10-16 Taiwan Semiconductor Mfg High voltage semiconductor transistor and method for fabricating the same
US20120187481A1 (en) * 2009-12-02 2012-07-26 Alpha & Omega Semiconductor, Inc. Vertical Trench LDMOS Transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1286399A2 (en) * 2001-08-23 2003-02-26 Micrel Incorporated LDMOS field-effect transistors
US20120187481A1 (en) * 2009-12-02 2012-07-26 Alpha & Omega Semiconductor, Inc. Vertical Trench LDMOS Transistor
TW201135928A (en) * 2010-04-02 2011-10-16 Taiwan Semiconductor Mfg High voltage semiconductor transistor and method for fabricating the same

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