JP2018160634A - 半導体記憶装置 - Google Patents

Abstract

【課題】集積度が高い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向及び第２方向に沿って拡がる第１電極膜及び第２電極膜と、前記第２方向において相互に離隔した２列に沿って配置され、各前記列においては前記第１方向に沿って断続的に配置された第１絶縁板と、前記２列間に設けられ、ｎ列に沿って配置され、各前記列においては前記第１方向に沿って断続的に配置された第２絶縁板と、前記２列のうちの一方と前記第２絶縁板からなる列との間に設けられ、前記第１方向に沿って断続的に配置された第３絶縁板と、前記第１絶縁板と前記第３絶縁板との間に設けられた第１絶縁部材と、前記第２絶縁板と前記第３絶縁板との間に設けられた第２絶縁部材と、を備える。前記第１電極膜は、前記２列間において２つの部分に分割されている。前記第２電極膜は、前記２列間において｛（ｎ＋１）×２｝の部分に分割されている。【選択図】図１

Description

実施形態は、半導体記憶装置に関する。

従来より、半導体記憶装置においては、回路を微細化することにより大容量化を図ってきた。しかしながら、微細化技術は限界を迎えつつあるため、より一層の大容量化を図るために、積層型の半導体記憶装置が提案されている。積層型の半導体記憶装置においては、基板上に、水平方向に延びる複数本の配線と、垂直方向に延びる複数本の半導体部材が設けられており、配線と半導体部材の間に電荷蓄積部材が設けられている。これにより、配線と半導体部材の交差部分毎にメモリセルトランジスタが形成される。このような半導体記憶装置においても、より一層の高集積化が要望されている。

特開２０１７−１０９５１号公報

実施形態の目的は、集積度が高い半導体記憶装置を提供することである。

実施形態に係る半導体記憶装置は、第１方向及び前記第１方向に対して交差した第２方向に沿って拡がる第１電極膜と、前記第１電極膜における前記第１方向両側の第１端部及び第２端部を除く部分に対して、前記第１方向及び前記第２方向を含む平面に対して交差した第３方向側に設けられた第２電極膜と、前記第２方向において相互に離隔した２列に沿って配置され、各前記列においては前記第１方向に沿って断続的に配置され、前記第３方向において前記第１電極膜及び前記第２電極膜を貫く第１絶縁板と、前記２列間に設けられ、前記第２方向において相互に離隔したｎ列（ｎは１以上の整数）に沿って配置され、各前記列においては前記第１方向に沿って断続的に配置され、前記第３方向において前記第１電極膜及び前記第２電極膜を貫く第２絶縁板と、前記２列のうちの一方と前記第２絶縁板からなる列との間に設けられ、前記第１方向に沿って断続的に配置され、前記第３方向において前記第１電極膜及び前記第２電極膜を貫く第３絶縁板と、前記第１絶縁板と前記第３絶縁板との間に設けられ、前記第１絶縁板及び前記第３絶縁板に接し、前記第３方向において前記第１電極膜及び前記第２電極膜を貫く第１絶縁部材と、前記第２絶縁板と前記第３絶縁板との間に設けられ、前記第２絶縁板及び前記第３絶縁板に接し、前記第３方向において前記第１電極膜及び前記第２電極膜を貫く第２絶縁部材と、前記第３方向に延びる半導体部材と、前記第１電極膜における前記第１端部及び前記第２端部を除く部分と前記半導体部材との間に設けられた電荷蓄積部材と、を備える。前記第１電極膜は、前記２列間において、前記第２絶縁板、前記第３絶縁板、前記第１絶縁部材及び前記第２絶縁部材によって、相互に絶縁された２つの部分に分割されている。前記第２電極膜は、前記２列間において、前記第２絶縁板、前記第３絶縁板、前記第１絶縁部材及び前記第２絶縁部材によって、相互に絶縁された｛（ｎ＋１）×２｝の部分に分割されている。

実施形態に係る半導体記憶装置を示す上面図である。 図１に示すＡ−Ａ’線による断面図である。 図１に示すＢ−Ｂ’線による断面図である。 図１に示すＣ−Ｃ’線による断面図である。 図１の一部拡大図である。 （ａ）は、本実施形態に係る半導体記憶装置におけるドレイン側選択ゲート線の接続関係を示し、（ｂ）はワード線の接続関係を示す。 実施形態に係る半導体記憶装置の製造方法を示す断面図である。 実施形態に係る半導体記憶装置の製造方法を示す断面図である。 実施形態に係る半導体記憶装置の製造方法を示す断面図である。 実施形態に係る半導体記憶装置の製造方法を示す断面図である。

（実施形態）
以下、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を示す上面図である。
図２は、図１に示すＡ−Ａ’線による断面図である。
図３は、図１に示すＢ−Ｂ’線による断面図である。
図４は、図１に示すＣ−Ｃ’線による断面図である。
図５は、図１の一部拡大図である。
図６（ａ）は、本実施形態に係る半導体記憶装置におけるドレイン側選択ゲート線の接続関係を示し、（ｂ）はワード線の接続関係を示す。

なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の寸法比は必ずしも一致していない。
本実施形態に係る半導体記憶装置は、積層型のＮＡＮＤフラッシュメモリである。

図１〜図５に示すように、本実施形態に係る半導体記憶装置１（以下、単に「装置１」ともいう）においては、シリコン基板１０が設けられている。シリコン基板１０は、例えば、シリコンの単結晶により形成されている。シリコン基板１０上には、積層体２０が設けられている。

以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面１０ａに対して平行で、且つ、相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面１０ａに対して垂直な方向を「Ｚ方向」とする。また、Ｚ方向のうち、シリコン基板１０から積層体２０に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。

積層体２０においては、複数の絶縁膜１２及び複数の電極膜１３がＺ方向に沿って交互に積層されている。絶縁膜１２は、例えばシリコン酸化物（ＳｉＯ）等の絶縁性材料により形成されている。電極膜１３は、例えばタングステン（Ｗ）等の導電性材料により形成されている。各絶縁膜１２及び各電極膜１３は、ＸＹ平面に沿って拡がっている。後述するように、各電極膜１３は、複数の絶縁板及び複数の絶縁部材によって、複数の部分に分割されているが、同じＸＹ平面に配置された複数の部分を総称して「電極膜１３」という。

積層体２０内に設けられた電極膜１３のうち、最下層から１層又は複数層の電極膜１３はソース側選択ゲート線ＳＧＳとして機能する。また、最上層から１層又は複数層の電極膜１３はドレイン側選択ゲート線ＳＧＤとして機能する。ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤ以外の電極膜１３はワード線ＷＬとして機能する。本実施形態においては、説明を簡略化するために、電極膜１３が５層設けられており、ソース側選択ゲート線ＳＧＳが１層、ドレイン側選択ゲート線ＳＧＤが１層、ワード線ＷＬが３層であり、ワード線ＷＬを、下層側から順に、ワード線ＷＬ１、ＷＬ２、ＷＬ３とする。なお、実際の製品では、電極膜１３は数十層程度設けられていてもよく、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤは、それぞれ数層設けられていてもよい。また、電気的に機能しないダミーの電極膜１３が適宜設けられていてもよい。

図１〜図３に示すように、積層体２０におけるＸ方向両側の端部２０ａ及び２０ｂは、それぞれ引出領域Ｒｄ１及び引出領域Ｒｄ２とされている。また、積層体２０におけるＸ方向両側の端部２０ａ及び２０ｂを除く中央部２０ｃ、すなわち、引出領域Ｒｄ１と引出領域Ｒｄ２との間の領域が、メモリセル領域Ｒｍとされている。引出領域Ｒｄ１及びＲｄ２において、積層体２０の形状は階段状であり、電極膜１３毎にテラスＴが形成されている。また、シリコン基板１０上には層間絶縁膜２２が設けられており、積層体２０の端部を覆っている。層間絶縁膜２２は、例えばシリコン酸化物等の絶縁性材料により形成されている。

積層体２０及び層間絶縁膜２２内には、ＸＺ平面に沿って拡がる絶縁板２５ａ〜２５ｃが設けられている。以下、Ｘ方向に沿って１列に配列された複数の絶縁板２５ａの集合体を、「列２６ａ」という。同様に、Ｘ方向に沿って１列に配列された複数の絶縁板２５ｂの集合体を「列２６ｂ」といい、Ｘ方向に沿って１列に配列された複数の絶縁板２５ｃの集合体を「列２６ｃ」という。すなわち、絶縁板２５ａ〜２５ｃは、Ｙ方向において相互に離隔し、Ｘ方向に延びる複数の列２６ａ〜２６ｃに沿って配置されており、各列２６ａ〜２６ｃにおいては、Ｘ方向に沿って断続的に配置されている。絶縁板２５ａ〜２５ｃは、積層体２０及び層間絶縁膜２２を、Ｚ方向において貫通している。これにより、絶縁板２５ａ〜２５ｃは各電極膜１３をＺ方向において貫き、各電極膜１３を分割する。

本明細書において、「電極膜１３を分割する」というときは、電極膜１３を、少なくともその領域において相互に離隔し相互に絶縁された２つの部分に分けることを意味する。なお、分割された２つの部分は、他の領域において相互に接続されていてもよい。

図１においては、列２６ａは２列示されている。２つの列２６ａはＹ方向に配列されている。この２つの列２６ａの間には、１つの列２６ｂが設けられている。また、それぞれの列２６ａと列２６ｂとの間には、１つの列２６ｃが設けられている。従って、Ｙ方向において隣り合う２つの列２６ａ及びその間には、Ｙ方向に沿って、列２６ａ、列２６ｃ、列２６ｂ、列２６ｃ、列２６ａがこの順に配置されている。

また、積層体２０及び層間絶縁膜２２内には、それぞれ複数の絶縁部材２７ａ〜２７ｃが設けられている。各絶縁部材２７ａ〜２７ｃはＺ方向に延びる四角柱形又は楕円柱形であり、Ｚ方向において積層体２０及び層間絶縁膜２２を貫通している。これにより、絶縁部材２７ａ〜２７ｃはＺ方向において電極膜１３を貫通し、電極膜１３を分割する。絶縁部材２７ａ〜２７ｃは、Ｙ方向における位置が相互に異なる。

絶縁部材２７ａは、列２６ａ内に配置され、Ｘ方向において隣り合う絶縁板２５ａ間に配置されており、これらの絶縁板２５ａに接している。絶縁部材２７ａのＹ方向における長さは、絶縁板２５ａのＹ方向における長さよりも長い。引出領域Ｒｄ１及びＲｄ２において、絶縁部材２７ａは、Ｘ方向において隣り合う絶縁板２５ａ間の全ての隙間に配置されている。これにより、引出領域Ｒｄ１及びＲｄ２において、列２６ａ内に配置された絶縁板２５ａ及び絶縁部材２７ａは途切れなく繋がり、Ｘ方向に連続的に延びる絶縁体を形成し、電極膜１３をＹ方向に分割する。すなわち、電極膜１３における列２６ａを挟む位置に配置された２つの部分は、相互に絶縁されている。

絶縁部材２７ｂは、列２６ｂ内に配置されており、Ｘ方向において隣り合う絶縁板２５ｂ間に配置され、これらの絶縁板２５ｂに接している。絶縁部材２７ｂのＹ方向における長さは、絶縁板２５ｂのＹ方向における長さよりも長い。引出領域Ｒｄ１及びＲｄ２において、絶縁部材２７ｂは、Ｘ方向において隣り合う絶縁板２５ｂ間の隙間のうち、いくつかの隙間に配置されており、いくつかの隙間には配置されていない。絶縁部材２７ｂが配置されない隙間は、積層体２０の階段状の端部における最上段を除く段のうちのいくつかに配置されている。このため、積層体２０の最上層に位置するドレイン側選択ゲート線ＳＧＤは、列２６ｂによってＹ方向に分割される。一方、ドレイン側選択ゲート線ＳＧＤを除く電極膜１３の一部には、Ｘ方向において隣り合う絶縁板２５ｂ間の隙間であって、絶縁部材２７ｂが配置されていない隙間が配置され、このような隙間内にブリッジ部分１４ｂが形成される。ブリッジ部分１４ｂは、電極膜１３における絶縁板２５ｂによって分割された２つの部分を相互に接続する。

絶縁部材２７ｃは、列２６ｃ内に配置され、Ｘ方向において隣り合う絶縁板２５ｃ間に配置されており、これらの絶縁板２５ｃに接している。絶縁部材２７ｃのＹ方向における長さは、絶縁板２５ｃのＹ方向における長さよりも長い。引出領域Ｒｄ１及びＲｄ２において、絶縁部材２７ｃは、Ｘ方向において隣り合う絶縁板２５ｃ間の隙間のうち、いくつかの隙間に配置されており、いくつかの隙間には配置されていない。絶縁部材２７ｃが配置されない隙間は、積層体２０の階段状の端部の最上段には必ず配置され、最上段を除く段のいくつかにも配置されている。このため、ドレイン側選択ゲート線ＳＧＤには、Ｘ方向において隣り合う絶縁板２５ｃ間の隙間であって、絶縁部材２７ｃが配置されていない隙間が配置され、この隙間内にブリッジ部分１４ｃが形成される。また、ドレイン側選択ゲート線ＳＧＤを除く電極膜１３の一部にも、ブリッジ部分１４ｃが形成される。ブリッジ部分１４ｃは、電極膜１３における絶縁板２５ｃによって分割された２つの部分を相互に接続する。

更に、積層体２０及び層間絶縁膜２２内には、それぞれ複数の絶縁部材２８ａ及び２８ｂが設けられている。各絶縁部材２８ａ及び２８ｂはＺ方向に延びる四角柱形又は楕円柱形であり、隣り合う列２６間において、Ｚ方向において積層体２０及び層間絶縁膜２２を貫通している。Ｚ方向から見て、絶縁部材２８ａ及び２８ｂは、積層体２０の階段状の端部の最上段に配置されている。このため、絶縁部材２８ａ及び２８ｂは、ドレイン側選択ゲート線ＳＧＤを含む全ての電極膜１３を貫通する。引出領域Ｒｄ１において絶縁部材２８ａ又は２８ｂが配置された列２６間には、引出領域Ｒｄ２において絶縁部材２８ａ及び２８ｂは配置されておらず、Ｙ方向に沿って配列された列２６間おいて、絶縁部材２８ａ及び２８ｂは引出領域Ｒｄ１及び引出領域Ｒｄ２に交互に配置されている。引出領域Ｒｄ１及びＲｄ２のそれぞれにおいて、絶縁部材２８ａと絶縁部材２８ｂは、Ｙ方向において交互に配列されている。

絶縁部材２８ａは、Ｙ方向において隣り合う絶縁板２５ａと絶縁板２５ｃとの間に配置されており、これらの絶縁板２５ａ及び絶縁板２５ｃに接している。これにより、絶縁部材２８ａは電極膜１３をＸ方向において分割する。Ｙ方向において隣り合う２つの絶縁板２５ａの間には、２つの絶縁部材２８ａが設けられており、この２つの絶縁部材２８ａは引出領域Ｒｄ１及び引出領域Ｒｄ２に１つずつ配置されている。

絶縁部材２８ｂは、Ｙ方向において隣り合う絶縁板２５ｂと絶縁板２５ｃとの間に配置されており、これらの絶縁板２５ｂ及び絶縁板２５ｃに接している。これにより、絶縁部材２８ｂは電極膜１３をＸ方向において分割する。Ｙ方向において隣り合う２つの絶縁板２５ａの間には、２つの絶縁部材２８ｂが設けられており、この２つの絶縁部材２８ｂは引出領域Ｒｄ１及び引出領域Ｒｄ２に１つずつ配置されている。

このように、絶縁板２５ａ〜２５ｃ、絶縁部材２７ａ〜２７ｃ、並びに絶縁部材２８ａ及び２８ｂが配置された結果、引出領域Ｒｄ１及びＲｄ２において、各電極膜１３は、以下のように結線される。図６（ａ）においては、ドレイン側選択ゲート線ＳＧＤにおける周囲から絶縁された２つの部分を、ハッチングを付して示している。同様に、図６（ｂ）においては、ワード線ＷＬ３における周囲から絶縁された２つの部分を、ハッチングを付して示している。

図６（ａ）に示すように、最上層の電極膜１３、すなわち、ドレイン側選択ゲート線ＳＧＤは、列２６ａによってＹ方向に分断される。また、ドレイン側選択ゲート線ＳＧＤは、列２６ｂによってもＹ方向に分断される。一方、ドレイン側選択ゲート線ＳＧＤは、列２６ｃによっては完全には分断されず、列２６ｃのＹ方向両側に配置されたドレイン側選択ゲート線ＳＧＤの２つの部分は、ブリッジ部分１４ｃを介して相互に接続される。このため、ドレイン側選択ゲート線ＳＧＤにおける列２６ａと列２６ｂに挟まれた部分は、周囲から絶縁される。

また、ドレイン側選択ゲート線ＳＧＤにおける絶縁板２５ｃを挟む２つの配線状部分のうちの一方は、引出領域Ｒｄ２において、絶縁部材２８ａによってＸ方向に分断され、他方は、引出領域Ｒｄ１において、絶縁部材２８ｂによってＸ方向に分断される。この結果、ドレイン側選択ゲート線ＳＧＤは、２本の配線状部分及び１つのブリッジ部分１４ｃを含むＪ字形状の部分に分割される。このＪ字形状の部分は、列２６ａと列２６ｂに挟まれた領域において、２つ１組で入れ子状に配置される。

図６（ｂ）に示すように、上から２層目の電極膜１３、すなわち、最上層のワード線ＷＬ３は、列２６ａによってＹ方向に分断される。一方、ワード線ＷＬ３は、列２６ｂによっては完全には分断されず、ワード線ＷＬ３における列２６ｂのＹ方向両側に配置された２つの部分は、ブリッジ部分１４ｂを介して相互に接続される。同様に、ワード線ＷＬ３は、列２６ｃによっても完全には分断されず、ワード線ＷＬ３における列２６ｃのＹ方向両側に配置された２つの部分は、ブリッジ部分１４ｃを介して相互に接続される。これにより、Ｙ方向において隣り合う２つの列２６ａ間においては、Ｘ方向に延びる４本の配線状部分が、ブリッジ部分１４ｂ及び１４ｃを介して相互に接続される。

また、ワード線ＷＬ３における４本の配線状部分のうちの２本は、引出領域Ｒｄ１において、絶縁部材２８ａ及び２８ｂによってＸ方向に分断され、他の２本は、引出領域Ｒｄ２において、絶縁部材２８ａ及び２８ｂによってＸ方向に分断される。

この結果、ワード線ＷＬ３は、４本の配線部分を含む櫛形状の部分に分割される。この櫛形状の部分は、２本の列２６ａに挟まれた領域において、２つ１組で入れ子状に配置される。ワード線ＷＬ２、ワード線ＷＬ１、ソース側選択ゲート線ＳＧＳの結線も、ワード線ＷＬ３の結線と同様である。

そして、層間絶縁膜２２内には、Ｚ方向に延びるコンタクト２９が設けられている。一部のコンタクト２９の下端は、ドレイン側選択ゲート線ＳＧＤのブリッジ部分１４ｃに接続されている。他の一部のコンタクト２９の下端は、ワード線ＷＬ３のブリッジ部分１４ｂに接続されている。更に他のコンタクト２９の下端は、ワード線ＷＬ２のブリッジ部分１４ｃに接続されている。更に他のコンタクト２９の下端は、ワード線ＷＬ１のブリッジ部分１４ｂに接続されている。更に他のコンタクト２９（図示せず）の下端は、ソース側選択ゲート線ＳＧＳのブリッジ部分１４ｃに接続されている。このようにして、周囲から絶縁された電極膜１３の各部分は、ブリッジ部分１４ｂ又は１４ｃを介して、いずれかのコンタクト２９に接続されている。

次に、メモリセル領域Ｒｍの構成について説明する。
メモリセル領域Ｒｍにおいては、半導体部材としてのシリコンピラー３０が複数本設けられている。各シリコンピラー３０は、Ｘ方向において隣り合う絶縁板２５間に配置されている。また、Ｚ方向から見て、シリコンピラー３０は千鳥状に配列されている。すなわち、列２６ａ及び列２６ｂに配置されたシリコンピラー３０は、Ｘ方向における位置が相互に等しく、列２６ｃに配置されたシリコンピラー３０は、列２６ａ及び列２６ｂに配置されたシリコンピラー３０に対して、Ｘ方向における位置がシリコンピラー３０の配列周期の半周期分ずれている。各シリコンピラー３０の形状は、Ｚ方向を長手方向とした筒状であり、下端が閉塞されている。シリコンピラー３０の下端は、シリコン基板１０に接続されている。

シリコンピラー３０内には、例えばシリコン酸化物からなるコア部材３１が設けられている。シリコンピラー３０の側面上には、例えばシリコン酸化物からなるトンネル絶縁膜３２が設けられている。トンネル絶縁膜３２は、Ｘ方向両側に配置された絶縁板２５ａ、２５ｂ又は２５ｃに接している。トンネル絶縁膜３２は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜３２の形状はＺ方向を長手方向とする筒状である。

トンネル絶縁膜３２と電極膜１３との間には、浮遊ゲート電極３３が設けられている。浮遊ゲート電極３３は、トンネル絶縁膜３２のＹ方向両側に配置されている。浮遊ゲート電極３３は、例えば、ポリシリコン等の導電性材料により形成されている。浮遊ゲート電極３３は、電荷を蓄積可能な電荷蓄積部材である。

浮遊ゲート電極３３と電極膜１３との間には、ブロック絶縁膜３４が設けられている。ブロック絶縁膜３４は、装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜３４においては、シリコン窒化膜３５及びシリコン酸化膜３６が積層されている。なお、図１〜図４、図６（ａ）及び（ｂ）においては、トンネル絶縁膜３２、浮遊ゲート電極３３、ブロック絶縁膜３４は、図示が省略されている。

図５に示すように、積層体２０上には、Ｙ方向に延びるビット線３８が設けられている。ビット線３８はプラグ３７を介して、シリコンピラー３０に接続されている。これにより、シリコンピラー３０は、ビット線３８とシリコン基板１０との間に接続されている。

そして、シリコンピラー３０とワード線ＷＬとの交差部分毎に、トンネル絶縁膜３２、浮遊ゲート電極３３、ブロック絶縁膜３４を介して、メモリセルトランジスタＭＣが構成される。メモリセルトランジスタＭＣは、浮遊ゲート電極３３に蓄積される電荷量に応じて閾値が変化することにより、データを記憶する。

また、シリコンピラー３０とソース側選択ゲート線ＳＧＳとの交差部分毎に、ソース側選択トランジスタＳＴＳが形成される。ソース側選択トランジスタＳＴＳは、ソース側選択ゲート線ＳＧＳの電位に応じて、シリコンピラー３０の導通／非導通を切り替える。更に、シリコンピラー３０とドレイン側選択ゲート線ＳＧＤとの交差部分毎に、ドレイン側選択トランジスタＳＴＤが形成される。ドレイン側選択トランジスタＳＴＤは、ドレイン側選択ゲート線ＳＧＤの電位に応じて、シリコンピラー３０の導通／非導通を切り替える。

このようにして、シリコン基板１０とビット線３８との間に、複数のメモリセルトランジスタＭＣが直列に接続され、その両端にソース側選択トランジスタＳＴＳ及びドレイン側選択トランジスタＳＴＤが接続されて、ＮＡＮＤストリングが形成される。

次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図７〜図１０は、本実施形態に係る半導体記憶装置の製造方法を示す断面図である。

先ず、図７に示すように、シリコン基板１０上に絶縁膜１２及び犠牲膜４１を交互に積層させて、積層体２０を形成する。上述の如く、絶縁膜１２は例えばシリコン酸化物により形成する。犠牲膜４１は、絶縁膜１２に対してエッチング選択比がとれる材料によって形成し、例えば、シリコン窒化物（ＳｉＮ）により形成する。次に、積層体２０のＸ方向両側の端部２０ａ及び２０ｂを階段状に加工する。次に、全面にシリコン酸化物を堆積させ、上面にＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）等の平坦化処理を施すことにより、積層体２０の端部２０ａ及び２０ｂを覆う層間絶縁膜２２を形成する。

次に、図８に示すように、積層体２０及び層間絶縁膜２２（図７参照）に、メモリトレンチＭＴを形成する。メモリトレンチＭＴは、Ｙ方向に沿って配列された複数の列のそれぞれにおいて、Ｘ方向に沿って断続的に形成する。次に、メモリトレンチＭＴ内にシリコン酸化物を埋めこんで、絶縁板２５を形成する。

次に、図９に示すように、絶縁板２５を分断するように、メモリホールＡＨを形成する。メモリホールＡＨはメモリセル領域Ｒｍに形成し、Ｚ方向から見て、千鳥状に配列させる。メモリホールＡＨのＹ方向に向いた側面には犠牲膜４１を露出させる。次に、メモリホールＡＨを介して等方性エッチングを施すことにより、メモリホールＡＨの内面において犠牲膜４１をリセスする。これにより、メモリホールＡＨの側面において、犠牲膜４１の露出面が後退し、凹部４２が形成される。

次に、図１０に示すように、熱酸化処理を施すことにより、犠牲膜４１の露出面にシリコン酸化膜３６を形成する。なお、シリコン酸化物を堆積させることにより、シリコン酸化膜３６を形成してもよい。次に、シリコン窒化物を堆積させることにより、メモリホールＡＨ及び凹部４２の内面上に、シリコン窒化膜３５を形成する。次に、シリコンを堆積させることにより、メモリホールＡＨ及び凹部４２の内面上に、ポリシリコン膜を形成する。次に、メモリホールＡＨを介してエッチングを施すことにより、メモリホールＡＨの側面上からポリシリコン膜及びシリコン窒化膜３５を除去する。これにより、凹部４２の内面上にシリコン窒化膜３５が残留すると共に、凹部４２内にポリシリコンからなる浮遊ゲート電極３３が形成される。次に、メモリホールＡＨの内面上に、トンネル絶縁膜３２、シリコンピラー３０及びコア部材３１を形成する。

次に、図５に示すように、絶縁板２５を分断するように、ホールＳＨ１を形成すると共に、犠牲膜４１及び絶縁膜１２を分断するように、ホールＳＨ２を形成する。次に、ホールＳＨ１及びＳＨ２を介して等方性エッチングを施すことにより、犠牲膜４１（図１０参照）を除去する。これにより、図４に示すように、犠牲膜４１が除去されたあとに、スペース４３が形成される。このとき、絶縁板２５は除去されない。また、シリコン酸化膜３６がエッチングストッパとなることにより、ブロック絶縁膜３４、浮遊ゲート電極３３、トンネル絶縁膜３２、シリコンピラー３０及びコア部材３１も除去されない。これにより、絶縁板２５及びシリコンピラー３０等が、積層体２０を支持する。

次に、図１〜図５に示すように、ホールＳＨ１及びＳＨ２を介してタングステン等の導電性材料を堆積させる。次に、エッチングを施すことにより、ホールＳＨ１内及びホールＳＨ２内から導電性材料を除去する。これにより、スペース４３内に電極膜１３が形成される。このとき、絶縁板２５がＸ方向において分断された領域であって、ホールＳＨ１及びＳＨ２が形成されていない領域に、ブリッジ部分１４ｂ及び１４ｃが形成される。次に、全面にシリコン酸化物を堆積させることにより、ホールＳＨ１内に絶縁部材２７ａ〜２７ｃを形成すると共に、ホールＳＨ２内に絶縁部材２８ａ及び２８ｂを形成する。

次に、層間絶縁膜２２内にＺ方向に延びるコンタクト２９を形成する。コンタクト２９の下端は、電極膜１３のブリッジ部分１４ｂ又はブリッジ部分１４ｃに接続させる。なお、コンタクト２９のＸ方向両端部は、ブリッジ部分１４ｂ又は１４ｃからはみ出して、絶縁体２５内に進入していてもよい。次に、積層体２０上にプラグ３７を形成し、シリコンピラー３０に接続させる。次に、プラグ３７上にＹ方向に延びるビット線３８を形成し、プラグ３７に接続させる。このようにして、本実施形態に係る半導体記憶装置１が製造される。

次に、本実施形態の効果について説明する。
本実施形態によれば、図６（ａ）及び（ｂ）に示すように、列２６ａを構成する絶縁板２５ａ及び絶縁部材２７ａが、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ、ソース側選択ゲート線ＳＧＳをＹ方向に沿って分割し、積層体２０を複数のブロックに分割する。また、列２６ｂを構成する絶縁板２５ｂ及び絶縁部材２７ｂが、ドレイン側選択ゲート線ＳＧＤをＹ方向に沿って更に分割する。一方、列２６ｂは、ワード線ＷＬ及びソース側選択ゲート線ＳＧＳは完全には分割しない。そして、絶縁部材２８ａ及び２８ｂが、ドレイン側選択ゲート線ＳＧＤ、ワード線ＷＬ、ソース側選択ゲート線ＳＧＳをＸ方向に沿って分割する。これにより、１本のワード線ＷＬの直上域に２本のドレイン側選択ゲート線ＳＧＤを配置した接続関係を実現することができる。

また、絶縁板２５ａ〜２５ｃを設けることにより、シリコンピラー３０の形成領域が提供される。これにより、絶縁板２５毎にＸ方向に沿ってメモリセルトランジスタＭＣを配列させることができる。また、絶縁板２５ａ〜２５ｃを設けることにより、犠牲膜４１（図１０参照）を除去した後、電極膜１３（図４参照）を形成するまでの期間に、積層体２０を支持することができる。

更に、本実施形態においては、絶縁板２５をＸ方向に沿って断続的に形成している。これにより、犠牲膜４１を電極膜１３に置換するときに、絶縁板２５間の隙間を介して犠牲膜４１のエッチング及び電極膜１３の堆積が進行する。この結果、上述の接続関係を維持したまま、絶縁板２５の配列密度を高めることができる。これにより、メモリセルトランジスタＭＣの配列密度を高めると共に、犠牲膜４１を除去したときの積層体２０の強度を高めることができる。

更にまた、本実施形態においては、ホールＳＨ１を絶縁板２５と同じ列２６に形成すると共に、ホールＳＨ２を列２６間に形成している。このため、ホールＳＨ１及びＳＨ２の形成に起因して、Ｙ方向におけるメモリセルトランジスタＭＣの配列周期が増加することを回避できる。

更にまた、本実施形態においては、コンタクト２９を電極膜１３のブリッジ部分１４ｂ又は１４ｃに接続している。これにより、コンタクト２９の形成位置のマージンを確保することができ、コンタクト２９の形成が容易になる。

なお、本実施形態においては、２つの列２６ａ間に１つの列２６ｂが配置されており、２つの列２６ａ間において、ワード線ＷＬ及びソース側選択ゲート線ＳＧＳはそれぞれ２つの部分に分割され、ドレイン側選択ゲート線ＳＧＤは４つの部分に分割されている例を示したが、これには限定されない。ｎを１以上の整数とするとき、２つの列２６ａ間には、ｎ個の列２６ｂが配置されていてもよい。この場合、２つの列２６ａ間において、ワード線ＷＬ及びソース側選択ゲート線ＳＧＳはそれぞれ２つの部分に分割され、ドレイン側選択ゲート線ＳＧＤは｛（ｎ＋１）×２｝の部分に分割される。列２６ｃは、隣り合う列２６ａと列２６ｂとの間、及び、隣り合う列２６ｂ間にそれぞれ配置されてもよい。なお、本実施形態においては、ｎが１の場合を例として示している。

以上説明した実施形態によれば、集積度が高い半導体記憶装置を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。

１：半導体記憶装置、１０：シリコン基板、１０ａ：上面、１２：絶縁膜、１３：電極膜、１４ｂ：ブリッジ部分、１４ｃ：ブリッジ部分、２０：積層体、２０ａ、２０ｂ：端部、２０ｃ：中央部、２２：層間絶縁膜、２５、２５ａ、２５ｂ、２５ｃ：絶縁板、２６ａ、２６ｂ、２６ｃ：列、２７ａ、２７ｂ、２７ｃ：絶縁部材、２８ａ、２８ｂ：絶縁部材、２９：コンタクト、３０：シリコンピラー、３１：コア部材、３２：トンネル絶縁膜、３３：浮遊ゲート電極、３４：ブロック絶縁膜、３５：シリコン窒化膜、３６：シリコン酸化膜、３８：ビット線、３７：プラグ、４１：犠牲膜、４２：凹部、４３：スペース、ＡＨ：メモリホール、ＭＣ：メモリセルトランジスタ、ＭＴ：メモリトレンチ、Ｒｄ１、Ｒｄ２：引出領域、Ｒｍ：メモリセル領域、ＳＧＤ：ドレイン側選択ゲート線、ＳＧＳ：ソース側選択ゲート線、ＳＨ１、ＳＨ２：ホール、ＳＴＤ：ドレイン側選択トランジスタ、ＳＴＳ：ソース側選択トランジスタ、Ｔ：テラス、ＷＬ１、ＷＬ２、ＷＬ３：ワード線

Claims (10)

1. 第１方向及び前記第１方向に対して交差した第２方向に沿って拡がる第１電極膜と、
   前記第１電極膜における前記第１方向両側の第１端部及び第２端部を除く部分に対して、前記第１方向及び前記第２方向を含む平面に対して交差した第３方向側に設けられた第２電極膜と、
   前記第２方向において相互に離隔した２列に沿って配置され、各前記列においては前記第１方向に沿って断続的に配置され、前記第３方向において前記第１電極膜及び前記第２電極膜を貫く第１絶縁板と、
   前記２列間に設けられ、前記第２方向において相互に離隔したｎ列（ｎは１以上の整数）に沿って配置され、各前記列においては前記第１方向に沿って断続的に配置され、前記第３方向において前記第１電極膜及び前記第２電極膜を貫く第２絶縁板と、
   前記２列のうちの一方と前記第２絶縁板からなる列との間に設けられ、前記第１方向に沿って断続的に配置され、前記第３方向において前記第１電極膜及び前記第２電極膜を貫く第３絶縁板と、
   前記第１絶縁板と前記第３絶縁板との間に設けられ、前記第１絶縁板及び前記第３絶縁板に接し、前記第３方向において前記第１電極膜及び前記第２電極膜を貫く第１絶縁部材と、
   前記第２絶縁板と前記第３絶縁板との間に設けられ、前記第２絶縁板及び前記第３絶縁板に接し、前記第３方向において前記第１電極膜及び前記第２電極膜を貫く第２絶縁部材と、
   前記第３方向に延びる半導体部材と、
   前記第１電極膜における前記第１端部及び前記第２端部を除く部分と前記半導体部材との間に設けられた電荷蓄積部材と、
   を備え、
   前記第１電極膜は、前記２列間において、前記第２絶縁板、前記第３絶縁板、前記第１絶縁部材及び前記第２絶縁部材によって、相互に絶縁された２つの部分に分割されており、
   前記第２電極膜は、前記２列間において、前記第２絶縁板、前記第３絶縁板、前記第１絶縁部材及び前記第２絶縁部材によって、相互に絶縁された｛（ｎ＋１）×２｝の部分に分割されている半導体記憶装置。
2. 前記第１方向において隣り合う前記第１絶縁板間に設けられ、前記第２方向における長さが前記第１絶縁板よりも長い第３絶縁部材と、
   前記第１方向において隣り合う前記第２絶縁板間に設けられ、前記第２方向における長さが前記第２絶縁板よりも長い第４絶縁部材と、
   前記第１方向において隣り合う前記第３絶縁板間に設けられ、前記第２方向における長さが前記第３絶縁板よりも長い第５絶縁部材と、
   をさらに備えた請求項１記載の半導体記憶装置。
3. 前記第３方向に延び、前記第１電極膜における前記第１方向において隣り合う前記第２絶縁板の間に配置された部分に接続された第１コンタクトと、
   前記第３方向に延び、前記第２電極膜における前記第１方向において隣り合う前記第３絶縁板の間に配置された部分に接続された第２コンタクトと、
   をさらに備えた請求項１または２に記載の半導体記憶装置。
4. 前記第１方向及び前記第２方向に沿って拡がる第３電極膜をさらに備え、
   前記第１電極膜は、前記第３電極膜と前記第２電極膜の間に配置されており、
   前記第３電極膜は、前記２列間において、前記第２絶縁板、前記第３絶縁板、前記第１絶縁部材及び前記第２絶縁部材によって、相互に絶縁された２つの部分に分割されている請求項１〜３のいずれか１つに記載の半導体記憶装置。
5. 前記第３方向に延び、前記第３電極膜における前記第１方向において隣り合う前記第３絶縁板の間に配置された部分に接続された第３コンタクトをさらに備えた請求項４記載の半導体記憶装置。
6. 前記第１方向及び前記第２方向に沿って拡がる第４電極膜をさらに備え、
   前記第３電極膜は、前記第４電極膜と前記第１電極膜の間に配置されており、
   前記第４電極膜は、前記２列間において、前記第２絶縁板、前記第３絶縁板、前記第１絶縁部材及び前記第２絶縁部材によって、相互に絶縁された２つの部分に分割されている請求項４または５に記載の半導体記憶装置。
7. 前記第３方向に延び、前記第４電極膜における前記第１方向において隣り合う前記第２絶縁板の間に配置された部分に接続された第４コンタクトをさらに備えた請求項６記載の半導体記憶装置。
8. 前記ｎは１である請求項１〜７のいずれか１つに記載の半導体記憶装置。
9. 前記半導体部材は、前記第１方向において隣り合う前記第１絶縁板の間、前記第１方向において隣り合う前記第２絶縁板の間、及び、前記第１方向において隣り合う前記第３絶縁板の間に、それぞれ設けられている請求項１〜８のいずれか１つに記載の半導体記憶装置。
10. 相互に絶縁された第１電極膜及び第２電極膜と、
    前記第１電極膜の第１方向側に設けられ、相互に絶縁された第３電極膜及び第４電極膜と、
    前記第２電極膜の第１方向側に設けられ、相互に絶縁された第５電極膜及び第６電極膜と、
    前記第１方向に延びる第１半導体部材、第２半導体部材及び第３半導体部材と、
    第１電荷蓄積部材、第２電荷蓄積部材、第３電荷蓄積部材、第４電荷蓄積部材、第５電荷蓄積部材及び第６電荷蓄積部材と、
    を備え、
    前記第１電極膜は、前記第１方向に対して交差した第２方向に延び、前記第１方向及び前記第２方向を含む平面に対して交差した第３方向に沿って配列され、相互に接続された第１配線及び第２配線を有し、
    前記第２電極膜は、前記第２方向に延び、前記第３方向に沿って配列され、相互に接続された第３配線及び第４配線を有し、
    前記第３電極膜は、前記第１配線の前記第１方向側に配置され、前記第２方向に延びる第５配線を有し、
    前記第４電極膜は、前記第２配線の前記第１方向側に配置され、前記第２方向に延びる第６配線を有し、
    前記第５電極膜は、前記第３配線の前記第１方向側に配置され、前記第２方向に延びる第７配線を有し、
    前記第６電極膜は、前記第４配線の前記第１方向側に配置され、前記第２方向に延びる第８配線を有し、
    前記第３配線は前記第１配線と前記第２配線との間に配置され、
    前記第２配線は前記第３配線と前記第４配線との間に配置され、
    前記第１半導体部材は、前記第１配線と前記第３配線との間、及び、前記第５配線と前記第７配線との間に配置され、
    前記第２半導体部材は、前記第２配線と前記第３配線との間、及び、前記第６配線と前記第７配線との間に配置され、
    前記第３半導体部材は、前記第２配線と前記第４配線との間、及び、前記第６配線と前記第８配線との間に配置され、
    前記第１電荷蓄積部材は、前記第１配線と前記第１半導体部材との間に配置され、
    前記第２電荷蓄積部材は、前記第３配線と前記第１半導体部材との間に配置され、
    前記第３電荷蓄積部材は、前記第３配線と前記第２半導体部材との間に配置され、
    前記第４電荷蓄積部材は、前記第２配線と前記第２半導体部材との間に配置され、
    前記第５電荷蓄積部材は、前記第２配線と前記第３半導体部材との間に配置され、
    前記第６電荷蓄積部材は、前記第４配線と前記第３半導体部材との間に配置された半導体記憶装置。

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