JP6538496B2 - メモリシステム - Google Patents

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Description

本実施形態は、メモリシステムに関する。
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが、知られている。
特開２００７−２６６１４３号公報
メモリシステムの信頼性の向上を図る。
本実施形態のメモリシステムは、第１の領域と、第２の領域と、第３の領域とを有するメモリセルアレイを含むメモリデバイスと、前記メモリデバイスの動作を制御するコントローラと、を備え、前記第１の領域は、基板上に積層された複数の第１のメモリセルを含み、前記第２の領域は、前記基板上に積層された複数の第２のメモリセルを含み、前記第３の領域は、前記基板上に積層された複数の第３のメモリセルを含み、前記第１のメモリセルは、複数の第１のワード線にそれぞれ接続され、前記第２のメモリセルは、複数の第２のワード線にそれぞれ接続され、前記第３のメモリセルは、複数の第３のワード線にそれぞれ接続され、前記第２のメモリセルのうち、最下層の前記第２のワード線に接続された前記第２のメモリセルは、前記最下層の前記第２のワード線に接続された前記第２のメモリセル以外の他の前記第２のメモリセルに対する動作を制御するための第１の情報を含み、前記コントローラは、第１の動作を前記第１の領域に指示する場合、前記第１の動作を示す第１の制御信号を前記メモリデバイスに送信し、前記第１の動作を前記第２の領域に指示する場合、前記第１の制御信号と、前記第１の制御信号とは異なる第２の制御信号とを、前記メモリデバイスに送信し、前記コントローラが、第３の制御信号を前記メモリデバイスに送信する場合、前記メモリデバイスは、前記複数の第３のメモリセルのうち、最下層の前記第３のワード線に接続された第３のメモリセルに、前記最下層の前記第３のワード線に接続された前記第３のメモリセル以外の他の第３のメモリセルに対する動作を制御するための第３の情報を格納し、前記他の前記第３のメモリセルに、前記第１のメモリセルに格納されていたデータを転送する。
実施形態のメモリシステムを示すブロック図。 半導体メモリの内部構成の一例を示すブロック図。 メモリセルアレイの内部構成の一例を示す図。 メモリセルアレイの構造の一例を示す断面図。 メモリセルアレイの構造の一例を示す断面図。 実施形態のメモリシステムの書き込み動作例を示すフローチャート。 実施形態のメモリシステムの書き込み動作例を示すタイミングチャート。 実施形態のメモリシステムの読み出し動作例を示すフローチャート。 実施形態のメモリシステムの読み出し動作例を示すタイミングチャート。 実施形態のメモリシステムの消去動作例を示すフローチャート。 実施形態のメモリシステムの消去動作例を示すタイミングチャート。 実施形態のメモリシステムの内部動作例を説明するための図。 実施形態のメモリシステムの内部動作例を説明するための図。 実施形態のメモリシステムの内部動作例を示すフローチャート。 実施形態のメモリシステムの内部動作例を説明するための図。 実施形態のメモリシステムの適用例を説明するための図。 実施形態のメモリシステムの適用例を示すフローチャート。 実施形態のメモリシステムの適用例を説明するための図。 実施形態のメモリシステムの適用例を説明するための図。
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が相互に区別されない場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
［実施形態］
図１乃至図２１を参照して、実施形態に係るメモリシステムを、説明する。
（１） 実施例
（ａ） 構成
図１乃至図８を用いて、実施形態のメモリシステムの構成例を説明する。
図１に示されるように、メモリシステム９は、ストレージデバイス１、及び、ホストデバイス９９を含む。
ホストデバイス９９は、例えば、コネクタ、無線通信、インターネットなどによって、ストレージデバイス１に結合される。
ホストデバイス９９は、データの書き込み／消去、データの読み出しを、ストレージデバイス１に要求する。
ストレージデバイス１は、メモリコントローラ２００と、半導体メモリ（メモリデバイス）２０１と、を含む。
メモリコントローラ２００は、ホストデバイス９９の要求に応じた動作を、半導体メモリ２０１に実行させる。
メモリコントローラ２００は、例えば、ワークメモリ（ＲＡＭ）２２０及びプロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、メモリインターフェイス回路２５０、及びＥＣＣ回路２６０を含む。
ホストインターフェイス回路２１０は、メモリコントローラ２００をホストデバイス９９に結合する。ホストインターフェイス回路２１０は、ホストデバイス９９に対する通信を制御する。ホストインターフェイス回路２１０は、ホストデバイス９９からの要求及びデータに対する処理を行う。
ワークメモリ２２０及びバッファメモリ２４０は、メモリシステム９内で用いられる各種のデータ、プログラム（ソフトウェア／ファームウェア）及び管理情報（管理テーブル）を、一時的に保持する。
例えば、ワークメモリ２２０は、ＤＲＡＭであり、ＣＰＵ２３０の作業領域として使用される。ワークメモリ２２０は、半導体メモリ２０１の動作を制御するためのソフトウェア／ファームウェア、及び、半導体メモリ２０１を管理するための１以上の管理テーブルＴＢＬを、一時的に保持する。例えば、バッファメモリ２４０は、ＳＲＡＭである。バッファメモリ２４０は、ホストデバイス９９と半導体メモリ２０１との間で転送されるデータを、一時的に保持する。
ＣＰＵ２３０は、メモリコントローラ２００全体の動作を制御する。例えば、ＣＰＵ２３０は、ホストデバイス９９からの要求に応じて、インターフェイス規格に基づくコマンドを発行する。ＣＰＵ２３０は、管理テーブルＴＢＬ内の情報を参照し、半導体メモリ２０１の動作を制御する。ＣＰＵ２３０は、ウェアレベリングのような、半導体メモリ２０１を管理するための様々な処理を実行する。ＣＰＵ２３０は、例えば、データの暗号化処理やランダマイズ処理等の各種の演算を実行する。
メモリインターフェイス回路２５０は、バスを介して半導体メモリ２０１に接続される。メモリインターフェイス回路２５０は、半導体メモリ２０１に対する通信を制御する。メモリインターフェイス回路２５０は、ＣＰＵ２３０からのコマンドを、半導体メモリ２０１に転送する。メモリインターフェイス回路２５０は、半導体メモリ２０１に対するデータの書き込み時に、バッファメモリ２４０内のデータを、半導体メモリ２０１へ転送する。メモリインターフェイス回路２５０は、半導体メモリ２０１からのデータの読み出し時に、半導体メモリ２０１からのデータをバッファメモリ２４０へ転送する。
ＥＣＣ回路２６０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。ＥＣＣ回路２６０は、データの書き込み時に、書き込むべきデータに基づいてパリティを生成する。ＥＣＣ回路２６０は、データの読み出し時に、パリティからシンドロームを生成し、データ内の誤りを検出する。ＥＣＣ回路２６０は、検出された誤りを訂正する。尚、ＣＰＵ２３０が、ＥＣＣ回路２６０の機能を有していてもよい。
半導体メモリ２０１は、データを記憶する。半導体メモリ２０１は、コントローラ２００からの指示（ホストデバイス９９の要求）に基づいて、データの書き込み及びデータの読み出しを実行する。
半導体メモリ２０１は、パッケージ内に設けられた１以上のメモリチップ２を含む。半導体メモリ２０１は、例えば、ＮＡＮＤ型フラッシュメモリである。例えば、フラッシュメモリを含むストレージデバイス１（又は、メモリシステム）は、メモリカード（例えば、ＳＤＴＭカード）、ＵＳＢメモリ、又は、Solid State Drive（ＳＳＤ）などである。
図２に示されるように、ＮＡＮＤ型フラッシュメモリ２０１は、メモリセルアレイ１０、ロウデコーダ１２、センス回路１３、ソース線ドライバ１４、ウェルドライバ１５、ドライバ１６、チャージポンプ（電圧生成回路）１７、レジスタ１８及びシーケンサ１９などを含む。
メモリセルアレイ１０は、第１の領域１０１と第２の領域１０２とを含む。
第１及び第２の領域１０１，１０２は、１以上のブロックＢＬＫを含む。ブロックＢＬＫはデータの消去単位である。ブロックＢＬＫの各々は、複数（例えば、４つ）のストリングユニットＳＵ（ＳＵ０，ＳＵ１，ＳＵ２・・・）を含む。複数のストリングユニットＳＵは、ＮＡＮＤストリング（メモリストリング）１１１の集合である。ＮＡＮＤストリング１１１は、直列接続された複数のメモリセルを含む。メモリセルアレイ１０内のブロック数、１ブロックＢＬＫ内のストリングユニットの数、ＮＡＮＤストリング１１１内のメモリセルの数は、任意である。
メモリセルアレイ１０の内部構成については、後述する。
ロウデコーダ１２は、ブロックアドレスやページアドレスをデコードし、アドレスに対応するブロックＢＬＫ内のワード線を選択する。ロウデコーダ１２は、ワード線に、メモリセルアレイ１０の動作のための電圧を印加する。
センス回路１３は、データの読み出し時に、メモリセルアレイ１０内のビット線に出力された信号を、センス及び増幅する。これによって、センス回路１３は、メモリセルに保持されたデータを読み出す。また、センス回路１３は、データの書き込み時に、書き込みデータに応じた信号に応じて、ビット線の電圧を制御する。例えば、センス回路１３は、ページバッファ１３１を含む。ページバッファ１３１は、メモリセルアレイ１０から出力されたデータ、メモリセルアレイ１０に入力されるデータを一時的に保持する。メモリセルアレイ１０に対するデータの入出力（データの書き込み及びデータの読み出し）は、いずれか１つのストリングユニットＳＵにおける選択されたワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。この単位は、「ページ」とよばれる。ページバッファ１３１は、１ページ分のデータを保持できる。
ソース線ドライバ１４は、メモリセルアレイ１０内のソース線の電位を、制御する。
ウェルドライバ１５は、ＮＡＮＤストリング１１１が設けられるウェル領域に、電圧を印加する。
ドライバ１６は、シーケンサ１９の制御にしたがって、データの書き込み、読み出し、及び消去のための電圧を、ロウデコーダ１２、センス回路１３０、ソース線ドライバ１４及びウェルドライバ１５に供給する。
チャージポンプ１７は、メモリセルアレイ１０内の各配線に印加される各種の電圧を、生成する。
レジスタ１８は、種々の信号を保持できる。レジスタ１８は、例えば、データの書き込み及び消去動作のステータスを保持する。これによって、フラッシュメモリ２０１は、動作が正常に完了したか否かを、メモリコントローラ２００に通知できる。レジスタ１８は、メモリコントローラ２００から受信したコマンドやアドレス等を保持する。レジスタ１８は、種々のテーブル（管理情報）を保持できる。
シーケンサ１９は、フラッシュメモリ２０１全体の動作を制御する。シーケンサ１９は、メモリコントローラ２００とフラッシュメモリ２０１との間で送受信される制御信号及びコマンドに基づいて、フラッシュメモリ２０１内部の動作を、制御する。
＜３次元構造メモリセルアレイの構成＞
図３乃至図５を参照して、本実施形態における、３次元構造のメモリセルアレイの内部構成の一例について、説明する。
図３に示されるように、ＮＡＮＤストリング１１１は、複数のメモリトランジスタ（メモリ部又はメモリ素子ともよばれる）ＭＴ（ＭＴ０，ＭＴ１，・・・，ＭＴｍ−２，ＭＴｍ−１）と、２つのセレクトトランジスタＳＴ１，ＳＴ２を含む。尚、“ｍ−１”は、１以上の自然数である。
メモリトランジスタＭＴは、制御ゲートと電荷蓄積層（メモリ膜）とを含む。ＮＡＮＤストリング１１１内において、複数のメモリトランジスタＭＴは、セレクトトランジスタＳＴ１，ＳＴ２間に、直列接続される。直列接続された複数のメモリトランジスタＭＴのうち、ドレイン側のメモリトランジスタＭＴｍ−１の一端（ソース／ドレイン）は、ドレイン側セレクトトランジスタＳＴ１の一端に接続されている。直列接続された複数のメモリトランジスタのうち、ソース側のメモリトランジスタＭＴ０の一端は、ソース側セレクトトランジスタＳＴ２の一端に接続されている。
複数のドレイン側セレクトゲート線ＳＧＤ０〜ＳＧＤ３は、ドレイン側セレクトトランジスタＳＴ１のゲートに、それぞれ接続されている。
１つのソース側セレクトゲート線ＳＧＳは、ソース側セレクトトランジスタＳＴ２のゲートに共通接続される。尚、複数のソース側セレクトゲート線ＳＧＳが、ブロックＢＬＫ内のある制御単位に対応するように、１つのブロックＢＬＫ内に設けられてもよい。
ワード線ＷＬ０〜ＷＬｍ−１は、同一のブロックＢＫ内において、ワード線に付された番号と同じ番号のメモリトランジスタＭＴ０〜ＭＣｍ−１の制御ゲートに、接続されている。
ドレイン側セレクトトランジスタＳＴ１の一端は、複数のビット線のうちいずれか１つのビット線ＢＬ（ＢＬ０〜ＢＬ（ｎ−１））に接続される。尚、“ｎ−１”は、１以上の自然数である。
ソース側セレクトトランジスタＳＴ２の他端は、ソース線ＳＬに接続されている。
図４の模式的な断面構造図に示されるように、メモリセルアレイ内において、ＮＡＮＤストリング１１１は、半導体領域（例えば、Ｓｉ基板）１９０内のｐ型ウェル領域１９２上に、設けられている。
ｐ型ウェル領域１９２は、ウェルコンタクトＣＰＷＥＬＬを介して、ウェルドライバ１５に接続される。ｐ型ウェル領域１９２は、ブロックＢＬＫを規定する。例えば、ブロックＢＬＫ内のＮＡＮＤストリング１１１は、ウェルコンタクトＣＰＷＥＬＬに囲まれた領域内に、設けられている。ウェルコンタクトＣＰＷＥＬＬは、ｐ型ウェル領域１９２内のｐ＋型拡散層１０３上に設けられている。
ソース線コンタクトＣＥＬＳＲＣは、ストリングユニットＳＵ間において、ｐ型ウェル領域１９２内のｎ＋型拡散層１９４上に設けられている。ソース線コンタクトＣＥＬＳＲＣは、ソース線ＳＬに接続される。
ＮＡＮＤストリング１１１は、半導体ピラーＳＰを含む。半導体ピラーＳＰは、ｐ型ウェル領域１９２に接続されている。半導体ピラーＳＰは、ｐ型ウェル領域１９２（基板）の表面に対してほぼ垂直方向（Ｄ３方向）に延在している。
半導体ピラーＳＰは、Ｄ１方向及びＤ２方向に沿って、基板１００内のｎ型ウェル領域１９１上にアレイ状に配列されている。
半導体ピラーＳＰの上端の上方に、ビット線（図示せず）が、設けられている。
複数の導電層７０，７１，７２が、ｐ型ウェル領域１９２上に、積層されている。各導電層７０，７１，７２は、メモリ膜（図示せず）を介して、半導体ピラーＳＰの側面上に設けられている。
セレクトトランジスタＳＴ１は、半導体ピラーＳＰと導電層７０とを含む領域に配置されている。積層された複数（本例では、４つ）の導電層７０は、セレクトトランジスタＳＴ１のゲート電極となる。積層された導電層７０は、同一のドレイン側セレクトゲート線ＳＧＤに接続されている。
セレクトトランジスタＳＴ２は、半導体ピラーＳＰと導電層７２とを含む領域に配置されている。積層された複数（本例では、４つ）の導電層７２は、セレクトトランジスタＳＴ２のゲート電極となる。積層された導電層７２は、ソース側セレクトゲート線ＳＧＳに接続される。
メモリトランジスタＭＴは、半導体ピラーＳＰと導電層７１とを含む領域に配置されている。導電層７１は、ワード線ＷＬとして機能する。
図５に示されるように、メモリトランジスタＭＴは、半導体ピラーＳＰと導電層（ワード線）７１との間に、メモリ膜７９を含む。メモリ膜７９は、半導体ピラーＳＰの側面を覆っている。メモリ膜７９は、半導体基板ＳＰの上端から下端までの間において連続している。
メモリ膜７９は、積層構造を有する。メモリ膜７９は、ゲート絶縁膜７９３と、電荷蓄積層７９２と、ブロック絶縁膜７９１とを含む。
ゲート絶縁膜（トンネル絶縁膜）７９３は、半導体ピラーＳＰの側面上に、設けられている。電荷蓄積層７９２は、ゲート絶縁膜７９３とブロック絶縁膜７９１との間に設けられている。ブロック絶縁膜７９１は、電荷蓄積層７９２と導電層７１との間に設けられている。
導電層７１は、ワード線ＷＬとして機能するとともに、メモリトランジスタＭＴの制御ゲート電極として、機能する。１つのメモリトランジスタＭＴは、１つの制御ゲート電極（導電層）７１を含む。
Ｄ３方向（半導体基板表面に対して垂直方向）において、層間絶縁膜８９が、導電層７０，７１，７２間に設けられている。
半導体ピラーＳＰの上端上に、ビアプラグＶＰが設けられている。ビット線ＢＬは、ビアプラグＶＰを介して、半導体ピラーＳＰに接続されている。
尚、半導体ピラーＳＰの上端側（ビット線側）の寸法が、半導体ピラーＳＰの下端側（基板側）の寸法より大きくなる場合がある。この場合、共通の半導体ピラーＳＰ上に設けられる複数のメモリトランジスタにおいて、半導体ピラーＳＰの上端側のメモリトランジスタのサイズが、半導体ピラーＳＰの下端側のメモリトランジスタのサイズと異なる可能性がある。但し、第１及び第２の領域１０１，１０２内において、基板１９０の表面を基準として同じ高さ（レイヤー）に位置するメモリトランジスタＭＴは、実質的に同じサイズを有している。
本実施形態において、３次元構造のメモリセルアレイの構造、動作及び製造方法は、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載された構成が、参照され、援用される。
本実施形態において、第１及び第２の領域１０１，１０２内の第１及び第２のメモリセルＭＣＡ，ＭＣＢは、記憶すべきデータとメモリセルのしきい値電圧とが関連付けられることによって、データを保持する。
本実施形態のフラッシュメモリ２０１において、第２の領域１０２の第２のメモリセルＭＣＢの構成は、第１の領域１０１の第１のメモリセルＭＣＡの構成と異なる。
第１のメモリセルＭＣＡは、１つのメモリトランジスタＭＴを含む。
第１のメモリセルＭＣＡは、１つのメモリトランジスタＭＴによって、１ビット以上のデータを記憶できる。
第２のメモリセルＭＣＢは、Ｄ３方向に並ぶ２つ以上のメモリトランジスタＭＴを含む。第２のメモリセルＭＣＢ内のメモリトランジスタＭＴは、同じ半導体ピラーＳＰ上に設けられている。
第２のメモリセルＭＣＢは、２以上のメモリトランジスタＭＴによって、１ビット以上のデータを記憶できる。以下では、説明の簡単化のため、第２のメモリセルＭＣＢが２つのメモリトランジスタＭＴを含む場合について、説明する。この場合、第２のメモリセルＭＣＢは、２つの制御ゲート電極を含み、Ｚ方向に隣り合う２つのワード線（以下では、ワード線ＷＬｋ，ＷＬｋ＋１と表記される）が、メモリセルＭＣＢに接続されている。ここで、“ｋ”は、０以上の整数である。
第２のメモリセルＭＣＢにおいて、制御ゲート電極７１に対向する部分のメモリ膜７９に加え、層間絶縁膜８９に対向する部分のメモリ膜７９も、メモリセルＭＣＢのデータのリテンション特性に寄与する。
これによって、第１及び第２のメモリセルＭＣＡ，ＭＣＢが同じビット数のデータを保持する場合、第２のメモリセルＭＣＢのリテンション特性は、第１のメモリセルＭＣＡのリテンション特性より高くなる。
メモリセルアレイ内のアドレスに関して、第１の領域１０１において、１つのワード線ＷＬに、１以上のページアドレスが割り付けられる。第２の領域１０２において、２つのワード線ＷＬｋ，ＷＬｋ＋１の組に、１以上のページアドレスが、割り付けられる。以下において、第２の領域１０２内の１つのメモリセルＭＣＢに接続された複数のワード線ＷＬｋ，ＷＬｋ＋１は、ワード線セットとよばれる場合もある。
本実施形態において、メモリシステム９は、第２の領域１０２のページアドレスを、ワード線セット内の複数のワード線のうち１つのワード線に関連づけて、第２の領域１０２内のアドレスを管理する。尚、メモリセルアレイ内の動作の対象領域が第２の領域１０２であるか否かは、コマンド（又はコマンドに含まれる信号）及び第２の領域が動作対象であることを示すフラグ（１ビット以上の信号）のうち少なくとも一方によって、判定される。例えば、フラグは、フラッシュメモリ２０１のメモリセルアレイ又はＲＯＭ領域に格納されてもよいし、メモリコントローラ２００内の記憶領域に、格納されてもよい。
例えば、第２のメモリセルＭＣＢは、第１のメモリセルＭＣＡに記憶されるデータに比較して、読み出し頻度（アクセス頻度）の低いデータ及び保存期間の長いデータのうち少なくとも一方の性質を有するデータの記憶に用いられる。
例えば、コールドデータが、第２の領域１０２内に記憶される。コールドデータは、読み出し頻度（アクセス頻度）が低く、長期間にわたって記憶領域内に、保存されているデータのことである。例えば、コールドデータは、画像データ、映像データ、カスタマーデータ、実験の生データ、及び統計の生データなどである。これに対して、アクセス頻度が高いデータは、ホットデータとよばれる。
以下において、第２のメモリセルＭＣＢを含む領域１０２は、コールドデータ領域（又は長期保存領域又は高リテンション領域）１０２とよばれる。説明の区別化のために、第１のメモリセルＭＣＡを含む領域１０１は、ノーマルデータ領域１０１とよばれる。
尚、ノーマルデータ領域１０１及びコールドデータ領域１０２は、１つのメモリセルが１ビットのデータを保持するＳＬＣ（Single level cell）領域と１つのメモリセルが２ビット以上のデータを保持するＭＬＣ（Multi level cell）領域とを、含んでもよい。
コールドデータ領域１０２内のＮＡＮＤストリング（メモリセル）の制御に関する情報（以下では、コールドネス情報とよばれる）が、コールドデータ領域１０２内に、格納されてもよい。例えば、複数のメモリセルＭＣＢのうち最下層のメモリセル（最も半導体基板側に位置するメモリセル）ＭＣＢ（ＭＣＺ）が属する記憶領域（ページ）が、コールドネス情報を保持する。
以下では、コールドネス情報を記憶するページのことを、コールドネスインデックスページとよぶ。
コールドネス情報に基づいて、シーケンサ１９は、コールドデータ領域１０２に対する動作を、制御できる。コールドネス情報は、データの読み出し又は書き込み時に用いられる電圧などの情報である。例えば、本実施形態のメモリシステムにおけるコールドネス情報は、シフトリードに用いられる電圧の補正量である。
また、コールドネス情報は、コールドデータ領域１０２に対するリフレッシュ動作の要否、又は、コールドデータ領域１０２内のデータの信頼性（データの破壊の有無）を判定するための情報（以下では、判定情報とよばれる）を、含んでいてもよい。
例えば、コールドネスインデックスページ内の一部の領域（１以上のメモリセル）内に、 “０”データが、判定情報として、書き込まれる。この場合、“０”データが書き込まれたメモリセルのしきい値電圧は、消去状態に対応する値より高いしきい値電圧を有する。
“０”データが書き込まれたメモリセルのしきい値電圧は、時間が経過するとともに、下位のレベル（消去状態に対応するしきい値電圧）に向かって変化していく傾向が有る。時間の経過によって、メモリセルのしきい値電圧が“０”データの判定のためのレベル（読み出し電圧）以下になると、メモリセルから読み出されるデータは、“１”データとなる。
それゆえ、コールドネスインデックページに対する情報の読み出し時、判定情報が格納された領域内の“１”データの個数がカウントされることによって、シーケンサ１９又はメモリコントローラ２００は、コールドデータ領域１０２内のデータの劣化の度合いを予測できる。この結果として、シーケンサ１９又はメモリコントローラ２００は、コールドデータ領域１０２に対するリフレッシュ動作の要否及びコールドデータ領域１０２内のデータの信頼度などの情報を、得ることができる。
尚、コールドネス情報は、ＮＡＮＤストリング１１１の最上層のメモリセル（最もビット線側に位置するメモリセルＭＣＢ）内に、格納されてもよい。また、コールドネス情報は、メモリコントローラ２００内に格納されてもよい。
本実施形態において、フラッシュメモリ２０１が、図１に示されるように複数のメモリチップ２を含む場合、あるメモリチップ内のメモリセルアレイ１０の全体が、コールドデータ領域１０２に設定されてもよい。
本実施形態において、ノーマルデータ領域１０１及びコールドデータ領域１０２の物理的な構造は、実質的に同じである。そのため、ホストデバイス９９又はメモリコントローラ２００からの制御に応じて、ノーマルデータ領域１０１の一部分が、コールドデータ領域１０２として用いられてもよい。また、ホストデバイス９９又はメモリコントローラ２００からの制御に応じて、コールドデータ領域１０２が、ノーマルデータ領域１０１として用いられてもよい。このように、本実施形態のフラッシュメモリ２０１は、ノーマルデータ領域１０１からコールドデータ領域１０２への変換、及び、コールドデータ領域１０２からノーマルデータ領域１０１への変換を、フレキシブルに実行できる。
尚、コールドデータ領域１０２内において、１つのメモリセルＭＣＢは、３以上のメモリトランジスタを含んでもよい。この場合、３以上のワード線ＷＬｋ，ＷＬｋ＋１，ＷＬｋ＋２，・・・を含むワード線セットに、１以上のページアドレスが割り付けられる。
以上のように、本実施形態のフラッシュメモリにおいて、メモリセルアレイ１０の第２の領域（コールドデータ領域）１０２内の第２のメモリセルＭＣＢが、２以上のメモリトランジスタＭＴを含む。
第２のメモリセルＭＣＢ内のメモリ膜７９の実効的な面積は、第１のメモリセルＭＣＡ内のメモリ膜７９の実効的な面積より大きい。それゆえ、第２のメモリセルＭＣＢのメモリ膜７９が格納可能な電子の量は、第１のメモリセルＭＣＡのメモリ膜７９が格納可能な電子の量より多くなる。
第２のメモリセルＭＣＢにおいて、複数の制御ゲート電極（ワード線）間の層間絶縁膜に対向するメモリ膜の部分も、メモリセルＭＣＢのデータの保持に寄与する。
したがって、第２の領域１０２内のメモリセルＭＣＢに関して、メモリセルＭＣＢ内に格納される電子の総量に対するメモリ膜７９からの電子の相対的なリーク量を、小さくできる。
さらに、メモリセルＭＣＢ内において、複数のメモリトランジスタＭＴでほぼ同じしきい値電圧（電荷保持状態）であるため、層間絶縁膜に対向するメモリ膜の部分に対する電荷の移動は、低減される。
これによって、メモリセルＭＣＢのしきい値電圧に関連付けられたデータの変化を、抑制できる。
その結果として、第２のメモリセルＭＣＢのリテンション特性は、第１のメモリセルＭＣＡのリテンション特性よりも高くなる。
以上のように、本実施形態のメモリシステムは、３次元構造フラッシュメモリのデータのリテンション特性を、向上できる。
（ｂ） 動作例
図６乃至図１５を参照して、実施形態のメモリシステムの動作例（制御方法）を、説明する。
以下において、フラッシュメモリ２０１のコールドデータ領域１０２のメモリセルＭＣＢがＳＬＣである場合について、本実施形態のメモリシステムの動作を、説明する。
（ｂ−１） 書き込み動作
図６及び図７を参照して、本実施形態のメモリシステムの書き込み動作を、説明する。ここでは、フラッシュメモリのコールドデータ領域に対するデータの書き込みを、説明する。
図６のフローチャートに示されるように、ホストデバイス９９は、フラッシュメモリ２０１のコールドデータ領域１０２に対する書き込みを、ストレージデバイス１に要求する（ステップＳＴ１）。例えば、ホストデバイス９９は、書き込むべきデータの種類（例えば、書き込むべきデータの拡張子）、ユーザの指示などに基づいて、コールドデータ領域１０２をデータの書き込み領域として指定する。
また、ホストデバイス９９は、書き込むべきデータを、メモリコントローラ２００に送信する。
図７のタイミングチャートに示されるように、時刻Ｔ０Ａにおいて、メモリコントローラ２００は、ホストデバイス９９からの要求を実行するためのコマンドとして、書き込みコマンドＣＭＤ−Ｗを、入出力線Ｉ／Ｏを介して本実施形態のフラッシュメモリ２０１に送信する（ステップＳＴ１０）。
フラッシュメモリの書き込みコマンドＣＭＤ−Ｗは、少なくとも、第１の書き込みコマンド信号（８０ｈ）ＷＴ１、及び、第２の書き込みコマンド信号（１０ｈ）ＷＴ２を含む。
本実施形態において、図７のタイミングチャートに示されるように、コールドデータ領域１０２に対するデータの書き込み時、メモリコントローラ２００は、第１の信号（Ａ３ｈ）ＣＺをさらに含む書き込みコマンドＣＭＤ−Ｗを、発行する。以下では、構成要素の区別化のために、第１の信号ＣＺのことを、モード信号ＣＺとよぶ。
モード信号（Ａ３ｈ）ＣＺは、動作対象となるメモリセルアレイ１０内の領域が、コールドデータ領域１０２であることを示す。この信号の送受信によって、コマンドによって実行されるべき動作モードがコールドデータ領域１０２に対する動作モードであることが、フラッシュメモリ２０１に通知される。
例えば、メモリコントローラ２００は、モード信号ＣＺを、第１の書き込みコマンド信号ＷＴ１の前に、フラッシュメモリ２０１に送信する。
メモリコントローラ２００は、モード信号ＣＺ及び第１の書き込みコマンドＷＴ１の送信の後、データを書き込むべきページのアドレス（選択アドレス）ＡＤＲを、送信する。
メモリコントローラ２００は、アドレスＡＤＲに続いて、データＤＴを、フラッシュメモリ２０１に送信する。例えば、メモリコントローラ２００は、ＥＣＣ回路２６０により、フラッシュメモリに書き込むべきデータに対して、パリティを付す。
データＤＴの送信の後に、メモリコントローラ２００は、第２の書き込みコマンド信号ＷＴ２を、フラッシュメモリ２０１に送信する。
フラッシュメモリ２０１は、コマンドＣＭＤ−Ｗを受信し、動作を開始する（ステップＳＴ１００）。時刻Ｔ１Ａにおいて、シーケンサ１９は、レディ／ビジー信号ＲＢｎの信号レベルを、ＨレベルからＬレベルに遷移し、動作の開始をメモリコントローラ２００に通知する。
シーケンサ１９は、モード信号ＣＺ及びコマンド信号ＷＴ１，ＷＴ２を解釈する。これによって、シーケンサ１９は、メモリコントローラ２００からの指示が、コールドデータ領域１０２に対するデータの書き込みであることを、認識する。
シーケンサ１９は、フラッシュメモリ２０１のデータの書き込みシーケンスにおいて、１以上の書き込みループを実行する（ステップＳＴ１０１）。書き込みループは、１以上のプログラムステップ（プログラム動作）と１以上のベリファイステップ（ベリファイ動作）とを含む。
シーケンサ１９は、コールドデータ領域１０２に対するプログラムステップを実行するように、フラッシュメモリ２０１内の各回路を制御する。
チャージポンプ１７は、データの書き込みに用いられる各種の電圧を、生成する。
ウェルドライバ１５は、ｐ型ウェル領域１９２の電位を制御する。
ソース線ドライバ１６は、ソース線ＳＲＣに、電圧ＶＳＲＣを印加する。
センス回路１３は、書き込むべきデータに応じて、ビット線ＢＬの電位を制御する。
ここで、選択ワード線ＷＬｋ，ＷＬｋ＋１に、書き込みセル及び書き込み禁止セルが接続されている。書き込みセルは、しきい値電圧をシフトさせるメモリセルである。書き込み禁止セルは、しきい値電圧をシフトさせないメモリセルである。
センス回路１３は、書き込みセルに接続されたビット線ＢＬに、電圧Ｖｓｓを印加する。センス回路１３は、書き込み禁止セルに接続されたビット線ＢＬに、０Ｖより大きい電圧ＶＨＳＡを印加する。
ロウデコーダ１２は、選択されたストリングユニットＳＵ内において、選択されたドレイン側セレクトゲート線ＳＧＤ−ｓｅｌに、電圧ＶＳＧＤを印加する。
これによって、書き込みセルに関して、ビット線ＢＬが、オン状態のドレイン側セレクトトランジスタＳＴ１を介して、半導体ピラーＳＰと導通する。
一方、書き込み禁止セルに関して、ビット線ＢＬの電位ＶＨＳＡとドレイン側セレクトトランジスタＳＴ１のゲート電圧ＶＨＳＡとによって、トランジスタＳＴ１は、カットオフする。
ロウデコーダ１２は、非選択のドレイン側セレクトゲート線ＳＧＤ−ｕｎｓｅｌに、電圧Ｖｓｓを印加する。
ロウデコーダ１２は、選択されたストリングユニットＳＵのソース側セレクトゲート線ＳＧＳに、電圧Ｖｓｓを印加する。
時刻Ｔ２Ａにおいて、ロウデコーダ１２は、非選択ワード線ＷＬに、非選択電圧（書き込みパス電圧）Ｖｐａｓｓを印加する。
ロウデコーダ１２は、選択アドレスＡＤＲに示されるコールドデータ領域１０２内のページを選択する。例えば、選択アドレスＡＤＲは、メモリセルＭＣＢに接続されるワード線セットのうち１つのワード線のアドレスを示す。シーケンサ１９がモード信号ＣＺを受信した場合、シーケンサ１９は、選択アドレスＡＤＲに基づいて、選択アドレスＡＤＲに示されるワード線ＷＬｋとそのワード線ＷＬｋに隣り合うワード線ＷＬｋ＋１が選択されるように、ロウデコーダ１２を制御する。
これによって、図７に示されるように、本実施形態において、ロウデコーダ１２は、シーケンサ１９の制御によって、選択アドレスＡＤＲに対応する２つのワード線ＷＬｋ，ＷＬｋ＋１を、活性化する。
ロウデコーダ１２は非選択ワード線ｏｔｈｅｒＷＬｓに対する電圧Ｖｐａｓｓの印加と同時に、書き込みパス電圧Ｖｐａｓｓを、選択ワード線ＷＬｋ，ＷＬｋ＋１に印加する。この後、時刻Ｔ３Ａにおいて、ロウデコーダ１２は、選択ワード線ＷＬｋ，ＷＬｋ＋１の電位を、書き込みパス電圧Ｖｐａｓｓからプログラム電圧Ｖｐｇｍまで、上昇させる。
これによって、コールドデータ領域１０２における選択ワード線ＷＬｋ，ＷＬｋ＋１に接続されたメモリセルＭＣＢに関して、書き込みセル（メモリトランジスタＭＴ）のメモリ膜７９に、電子が注入される。書き込みセルのしきい値電圧が、正の方向にシフトする。一方、書き込み禁止セルにおいて、ドレイン側セレクトトランジスタＳＴ１のカットオフによって、メモリトランジスタＭＴのチャネルブーストされる。それゆえ、書き込み禁止セルに対する電子の注入は、抑制される。
本実施形態において、プログラム電圧の印加時、選択ワード線に対向するメモリ膜７９の部分に加え、２つの選択ワード線ＷＬｋ，ＷＬｋ＋１に印加されたプログラム電圧Ｖｐｇｍの合成電界によって、選択ワード線ＷＬｋ，ＷＬｋ＋１に挟まれた層間絶縁膜８９に対向するメモリ膜７９の部分にも、電荷が注入される。
プログラム電圧Ｖｐｇｍの印加の後、時刻Ｔ４Ａにおいて、シーケンサ１９は、プログラムステップを終了するように、各回路の動作を制御する。これによって、各配線ＷＬ，ＢＬ，ＳＧＤ，ＳＧＳの電位は、電圧Ｖｓｓに設定される。
シーケンサ１９は、プログラムステップの後、ベリファイステップ（プログラムベリファイ）を実行する。ベリファイステップによって、シーケンサ１９は、選択セルＭＣＢのしきい値電圧が、記憶すべきデータに対応したしきい値分布（しきい値状態）に属しているか否か判定する。
時刻Ｔ５Ａにおいて、センス回路１３は、ある大きさの電圧ＶＢＬを、ビット線ＢＬに印加する。
ロウデコーダ１２は、セレクトゲート線ＳＧＳ，ＳＧＤに、電圧ＶＳＧＤ，ＶＳＧＳを転送し、セレクトトランジスタＳＴ１，ＳＴ２をオンさせる。
ロウデコーダ１２は、非選択ワード線ｏｔｈｅｒＷＬｓに、非選択電圧（読み出しパス電圧）Ｖｒｅａｄを、印加する。
ロウデコーダ１２は、２つの選択ワード線ＷＬｋ，ＷＬｋ＋１に、ベリファイ電圧Ｖｖｆを、印加する。
ベリファイ電圧Ｖｖｆの印加によって、選択セルＭＣＢがオンした場合、オン状態の選択セルに接続されたビット線ＢＬに電流が発生し、ビット線ＢＬに接続されたノードの電位は、低下する。センス回路１３が、ビット線ＢＬの電流の発生（ノードの電位の低下）を検知する。この結果として、電流が発生したビット線ＢＬに接続された選択セルＭＣＢは、ベリファイフェイルであると、判定される。
ベリファイ電圧ＶＶＦの印加時に、選択セルがオフしている場合、オフ状態の選択セルに接続されたビット線ＢＬに電流は発生せず、ビット線に接続されたノードの電位は、維持される。センス回路１３が、ビット線ＢＬの非発生（ノードの電位の維持）を検知する。この結果として、電流が発生しないビット線ＢＬに接続された選択セルＭＣＢは、ベリファイパスであると判定される。
ビット線ＢＬに対するセンス動作の後、時刻Ｔ６Ａ以降において、シーケンサ１９は、各配線の電位を電圧Ｖｓｓに順次設定する。
シーケンサ１９は、ベリファイ結果に基づいて、データの書き込みが完了したか否か判定する（ステップＳＴ１０２）。
選択ページ内に、ベリファイフェイルの選択セルＭＣＢが存在する場合、プログラムステップが、再度実行される。ベリファイステップ後のプログラムステップにおいて、例えば、プログラム電圧Ｖｐｇｍの電圧値が、大きくされる。
選択ページ内の全てのメモリセルＭＣＢがベリファイパスとなるまで、書き込みループが繰り返し実行される。
選択ページのメモリセルの全てがベリファイパスとなることによって、データの書き込みが、完了する。
シーケンサ１９は、データの書き込みが完了した時、レディ／ビジー信号ＲＢｎの信号レベルを、ＬレベルからＨレベルに遷移する。
これによって、フラッシュメモリ２０１（シーケンサ１９）は、コールドデータ領域１０２に対するデータの書き込みの完了を、メモリコントローラ２００に通知する（ステップＳＴ１０３）。
メモリコントローラ２００は、フラッシュメモリ２０１からの通知に基づいて、フラッシュメモリ２０１のデータの書き込みの完了を、検知する（ステップＳＴ１１）。
以上のように、フラッシュメモリ２０１のコールドデータ領域１０２に対するデータの書き込みが、終了する。
尚、コマンドＣＭＤ−Ｗに対するモード信号ＣＺの付加無しに、シーケンサ１９が、メモリコントローラ２００からの選択アドレスＡＤＲ又はフラグに基づいて、コールドデータ領域１０２に対するデータの書き込みであるか否か判別してもよい。
以上のように、本実施形態のメモリシステム（ストレージデバイス）は、コールドデータ領域１０２内のメモリセルＭＣＢに対するデータの書き込みを、実行できる。
（ｂ−２） 読み出し動作
図８及び図９を参照して、本実施形態のメモリシステムの読み出し動作について、説明する。ここでは、フラッシュメモリのコールドデータ領域からのデータの読み出しを、説明する。
図８のフローチャートに示されるように、フラッシュメモリ２０１は、例えば、電源投入時（読み出しコマンドを受信する前のタイミング）に、コールドデータ領域１０２内のコールドネスインデックスページから、コールドネス情報を読み出す（ステップＳＴ０）。コールドネス情報は、レジスタ１８内に保持される。尚、コールドネス情報の読み出しは、読み出し動作の実行（コマンドの受信）時に、実行されてもよい。
ホストデバイス９９は、あるデータの読み出しを要求する（ステップＳＴ２Ａ）。
ホストデバイス９９からデータの読み出しが要求された場合、メモリコントローラ２００は、管理テーブル（例えば、論理−物理テーブル）ＴＢＬを参照する。ホストデバイス９９から要求されたデータの記憶領域を、サーチする。
これによって、メモリコントローラ２００は、データがフラッシュメモリ２０１のコールドデータ領域１０２内に存在することを、検知する。
図９のタイミングチャートに示されるように、時刻Ｔ０Ｂにおいて、メモリコントローラ２００は、管理テーブルＴＢＬの参照結果に基づいて、読み出しコマンドＣＭＤ−Ｒ及び選択アドレス（読み出しアドレス）ＡＤＲを、フラッシュメモリ２０１に送信する（ステップＳＴ２０）。
読み出しコマンドＣＭＤ−Ｒは、第１の読み出しコマンド信号（００ｈ）ＲＤ１、第２の読み出しコマンド信号（３０ｈ）ＲＤ２を含む。
ホストデバイス９９から要求されたデータが、コールドデータ領域１０２内に存在する場合、メモリコントローラ２００は、読み出し動作の対象がコールドデータ領域１０２であることを示すために、モード信号ＣＺを、フラッシュメモリ２０１に送信する。
メモリコントローラ２００は、モード信号ＣＺ、第１の読み出しコマンド信号ＲＤ１、選択アドレスＡＤＲ及び第２の読み出しコマンド信号ＲＤ２を、フラッシュメモリ２０１に、順次送信する。
フラッシュメモリ２０１は、コマンドＣＭＤ−Ｒ及びアドレスＡＤＲを受信する（ステップＳＴ２００）。時刻Ｔ１Ｂにおいて、シーケンサ１９は、レディ／ビジー信号ＲＢｎの信号レベルを、Ｌレベルに設定し、読み出し動作の開始を、メモリコントローラ２００に通知する。
シーケンサ１９は、コマンドＣＭＤ−Ｒを解釈する。モード信号ＣＺ及びコマンド信号ＲＤ１，ＲＤ２によって、シーケンサ１９は、メモリコントローラ２００から要求された動作が、コールドデータ領域１０２からのデータの読み出しであると、認識する。
シーケンサ１９は、コールドデータ領域１０２に対するデータの読み出しを実行する（ステップＳＴ２０１）。
シーケンサ１９は、モード信号ＣＺ（又はフラグ）に基づいて、選択アドレスＡＤＲから２つの選択ワード線ＷＬｋ，ＷＬｋ＋１のアドレスに変換する。
シーケンサ１９は、コールドネス情報に基づいて、読み出し電圧Ｖｃｇｒを決定する。読み出し電圧Ｖｃｇｒは、デフォルトの電圧値（初期設定電圧Ｖ１）に対して、コールドネス情報に基づいたある電圧値（補正電圧値Ｖ２）が加算又は減算された大きさを有する。
チャージポンプ１７は、コールドネス情報に基づいたシーケンサ１９の制御によって、データの読み出しに用いられる各種の電圧を、生成する。
時刻Ｔ２Ｂにおいて、センス回路１３は、ビット線ＢＬに、電圧ＶＢＬを印加する。ウェルドライバ１５は、ウェル領域に、ある大きさの電圧を印加する。
ロウデコーダ１２は、選択されたドレイン側セレクトゲート線ＳＧＤ−ｓｅｌに、電圧ＶＳＧＤを印加し、非選択のドレイン側セレクトゲート線ＳＧＤ−ｕｎｓｅｌに、電圧Ｖｓｓを印加する。
ロウデコーダ１２は、選択されたソース側セレクトゲート線ＳＧＳに、電圧ＶＳＧＳを印加する。ロウデコーダ１２は、非選択ワード線ｏｔｈｅｒＷＬｓに、読み出しパス電圧Ｖｒｅａｄを印加する。
ロウデコーダ１２は、選択アドレスＡＤＲに対応するコールドデータ領域１０２内のページを選択する。
ロウデコーダ１２は、２つのワード線ＷＬｋ，ＷＬｋ＋１に、コールドネス情報が反映された読み出し電圧Ｖｃｇｒを印加する。例えば、ＳＬＣに対するデータの読み出しにおいて、読み出し電圧Ｖｃｇｒは、ある判定電圧値（例えば、Ｖ１＋Ｖ２）を含む。
尚、コールドデータ領域１０２からのデータの読み出しに関して、２つの選択ワード線ＷＬｋ、ＷＬｋ＋１のうち、一方の選択ワード線ＷＬｋに、読み出し電圧Ｖｃｇｒが印加され、他方の選択ワード線ＷＬｋ＋１に、読み出しパス電圧Ｖｒｅａｄが、印加されてもよい。この場合、シーケンサ１９による選択アドレスＡＤＲの変換無しに、モード信号ＣＺによって、コールドデータ領域１０２が選択され、選択アドレスＡＤＲによって、１つのワード線ＷＬｋが選択されてもよい。
読み出し電圧Ｖｃｇｒの印加によって、選択ワード線ＷＬｋ，ＷＬｋ＋１に接続された複数の選択セルのうち、判定電圧値以下のしきい値電圧を有するメモリセルＭＣＢは、オンする。一方、複数の選択セルのうち、判定電圧値より大きいしきい値電圧を有するメモリセルＭＣＢは、オフする。
読み出し動作時において、センス回路１３は、プログラムベリファイと同様に、ビット線ＢＬにおける電流の発生（又はノードの電位の低下）の有無を検知する。
センス回路１３によるビット線ＢＬに関する検知結果（Ｈレベル又はＬレベルの信号）は、ページバッファ１３１に出力される。ページバッファ１３１は、その検知結果に基づいた信号を、選択ページから読み出されたデータとして、一時的に保持する。
時刻Ｔ３Ｂ以降において、選択ワード線ＷＬｋ，ＷＬｋ＋１及びビット線ＢＬなどの各配線の電位が、シーケンサ１９によって電圧Ｖｓｓに設定される。
シーケンサ１９は、ページバッファ１３１内のデータを、メモリコントローラ２００へ転送する（ステップＳＴ２０２）。
例えば、メモリコントローラ２００は、ＥＣＣ回路２６０によって、フラッシュメモリ２０１からのデータに対するエラーのチェックを、実行する（ステップＳＴ２１）。
ＥＣＣ回路２６０は、パリティから生成されたシンドロームに基づいて、フラッシュメモリ２０１からのデータにエラーが有るか否か判定する（ステップＳＴ２２）。
ＥＣＣ回路２６０が、データ内にエラーが存在しないと判定した場合、メモリコントローラ２００は、データを、ホストデバイス９９に送信する（ステップＳＴ２６）。
ＥＣＣ回路２６０が、データ内にエラーが存在するとを判定した場合、ＥＣＣ回路２６０は、そのエラーを訂正可能であるか否か判定する（ステップＳＴ２３）。
ＥＣＣ回路２６０が、エラーの訂正が不可能であると判定した場合、メモリコントローラ２００は、シフトリード処理の実行を指示するコマンド又は制御信号を、フラッシュメモリ２０１に送信する（ステップＳＴ２４）。
シーケンサ１９は、メモリコントローラ２００からの指示に基づいて、シフトリード処理を実行する（ステップＳＴ２０３）。
シーケンサ１９は、設定情報及びコールドネス情報に基づいて、シフトリード処理に用いられる読み出し電圧（以下では、シフト読み出し電圧Ｖｃｇｒｚとよぶ）を決定する。シフト読み出し電圧Ｖｃｇｒｚは、前回の読み出し電圧の電圧値Ｖ２に対して、ある電圧値Ｖ３が加算又は減算された大きさを有する。
シーケンサ１９は、シフト読み出し電圧Ｖｃｇｒｚを用いたデータの読み出しを、実行する。
尚、シフトリード処理は、選択ワード線ＷＬｋ、ＷＬｋ＋１に印加される電圧の電圧値が図９の動作と異なり、シフトリード処理における他の配線の制御は、図９に示される動作と実質的に同じである。
シフトリード処理によって読み出されたデータは、メモリコントローラ２００に転送さる。メモリコントローラ２００は、シフトリード処理によって読み出されたデータに対して、ステップＳＴ２１〜ステップＳＴ２３の処理を行う。
ＥＣＣ回路２６０がデータ内のエラーの訂正が可能であると判定した場合、メモリコントローラ２００は、ＥＣＣ回路２６０によってデータ内のエラーを訂正する（ステップＳＴ２５）。メモリコントローラ２００は、エラーが訂正されたデータを、ホストデバイス９９へ送信する（ステップＳＴ２６）。
ホストデバイス９９は、メモリコントローラ２００からのデータを受信する（ステップＳＴ２Ｂ）。
尚、複数回のシフトリード処理を実行しても、データのエラーが訂正不能であった場合、メモリコントローラ２００は、要求されたデータが、訂正不能なエラーを含むことを、ホストデバイス９９に通知する。
以上の動作によって、本実施形態のメモリシステムにおけるデータの読み出しが、終了する。
本実施形態のメモリシステムにおいて、コールドデータ領域１０２内の情報に基づいて、コールドデータ領域１０２に対する読み出し電圧Ｖｃｇｒの大きさが、制御される。これによって、本実施形態のメモリシステムは、シフトリードの回数を削減できる。この結果として、本実施形態のメモリシステムは、データの読み出し時間を短縮でき、読み出し動作を効率化できる。
尚、シフトリード処理の有無及びシフトリード処理の結果が、データの読み出し後に、コールドネス情報、フラッシュメモリのステータス、及び、読み出し動作の設定条件に反映されてもよい。これによって、読み出し動作及びシフトリード処理に用いられる各種の電圧（例えば、読み出し電圧）が、調整される。
以上のように、本実施形態のメモリシステム（ストレージデバイス１）は、コールドデータ領域１０２内のメモリセルＭＣＢからのデータの読み出しを、実行できる。
（ｂ−３） 消去動作
図１０及び図１１を参照して、本実施形態のメモリシステムの消去動作について、説明する。ここでは、フラッシュメモリのコールドデータ領域に対するデータの消去を、主に、説明する。
図１０のフローチャートに示されるように、ホストデバイス９９は、データの消去を要求する（ステップＳＴ３）。
メモリコントローラ２００は、管理テーブルＴＢＬに基づいて、消去すべきデータが格納された領域が、コールドデータ領域１０２内に存在することを、検知する。
図１１のタイミングチャートに示されるように、時刻Ｔ０Ｃにおいて、メモリコントローラ２００は、フラッシュメモリ２０１に、コールドデータ領域１０２に対する消去動作の実行のための消去コマンドＣＭＤ−Ｅを送信する（ステップＳＴ３０）。
コマンドＣＭＤ−Ｅは、第１及び第２の消去コマンド信号ＥＲ１，ＥＲ２と共に、消去動作の対象がコールドデータ領域１０２であることを示すモード信号ＣＺを、含む。
メモリコントローラ２００は、例えば、モード信号ＣＺ、第１の消去コマンド信号（６０ｈ）ＣＥ１、選択アドレスＡＤＲ及び第２の消去コマンド信号（Ｄ０ｈ）ＣＥ２の順序で、信号を、フラッシュメモリ２０１に送信する。
フラッシュメモリ２０１は、消去コマンドＣＭＤ−Ｅを受信する（ステップＳＴ３００）。シーケンサ１９は、時刻Ｔ１Ｃにおいて、レディ／ビジー信号ＲＢｎの信号レベルを、Ｌレベルに遷移し、動作の開始を、メモリコントローラ２００に通知する。
シーケンサ１９は、消去コマンドＣＭＤ−Ｅを解釈する。シーケンサ１９は、モード信号ＣＺによって、データの消去の対象が、コールドデータ領域１０２であることを、認識する。
シーケンサ１９は、コールドデータ領域１０２に対する消去動作を実行するように、フラッシュメモリ２０１内の各回路を制御する（ステップＳＴ３０１）。
チャージポンプ１７は、データの消去に用いられる各種の電圧を、生成する。
時刻Ｔ２Ｃにおいて、ロウデコーダ１２は、コールドデータ領域１０２内のセレクトゲート線（例えば、ブロック内の全てのセレクトゲート線）ＳＧＤ−ｓｅｌ，ＳＧＳに、電圧ＶＳＧを印加する。
ロウデコーダ１２は、コールドデータ領域１０２内の選択ワード線（例えば、ブロック内の全てのワード線）ＷＬ−ｓｅｌに、電圧Ｖｓｓを印加する。
センス回路１３は、コールドデータ領域１０２の消去の対象領域内の全てのビット線ＢＬ−ｓｅｌに、電圧Ｖｓｓを印加する。ソース線ドライバ１４は、ソース線ＳＲＣに、電圧Ｖｓｓを印加する。
ウェルドライバ１５は、ウェルコンタクトＣＰＷＥＬＬに、消去電圧Ｖｅｒａを印加する。これによって、消去電圧Ｖｅｒａは、ｐ型ウェル領域１９２を介して、半導体ピラーＳＰに印加される。
ワード線ＷＬ−ｓｅｌと半導体ピラーＳＰとの間に生じる電位差によって、メモリ膜７９内の電子が半導体ピラーＳＰに放出される、又は、正孔がメモリ膜７９内に注入される。これによって、メモリセルＭＣＢのしきい値電圧が、負の方向へシフトする。
時刻Ｔ３Ｃにおいて、選択ワード線ＷＬｋ，ＷＬｋ＋１などの各配線の電位が、電圧Ｖｓｓに設定される。
消去電圧Ｖｅｒａの印加の後、消去ベリファイが実行される。
時刻Ｔ４Ｃにおいて、センス回路１３は、ビット線ＢＬ−ｓｅｌに、電圧ＶＢＬを印加する。ロウデコーダ１２は、コールドデータ領域１０２内において、ワード線ＷＬ−ｓｅｌに電圧Ｖｓｓを印加し、セレクトゲート線ＳＧＤ−ｓｅｌ，ＳＧＳに電圧ＶＳＧを印加する。ウェルドライバ１５は、ウェルコンタクトＣＰＷＥＬＬに、ベリファイ電圧Ｖｅｖｆを、印加する。
これによって、コールドデータ領域１０２における消去ベリファイ時において、メモリセルＭＣＢのしきい値電圧に応じて、メモリセルＭＣＢが、オン又はオフする。メモリセルＭＣＢのオン／オフの結果として、ブロック内のビット線ＢＬ−ｃｅｌおいて、電流が発生するビット線と電流が発生しないビット線（電位が変動するノード及び電位が維持されるノード）とが、存在する。
センス回路１３は、ビット線ＢＬ−ｓｅｌの電流を検知する。消去ベリファイにおいて、ベリファイパスである場合、ビット線ＢＬ−ｓｅｌに電流が発生し、ベリファイフェイルである場合、ビット線ＢＬ−ｓｅｌに電流が発生しない。
この後、時刻Ｔ５Ｃ以降において、選択ワード線ＷＬｋ，ＷＬｋ＋１などの各配線の電位が、電圧Ｖｓｓに設定される。
消去ベリファイの結果に基づいて、シーケンサ１９は、データの消去が完了したか否か判定する（ステップＳＴ３０２）。
ベリファイフェイルを示すビット線が検知された場合、消去電圧の印加と消去ベリファイとが、全てのビット線ＢＬがベリファイパスを示すまで、繰り返し実行される。
全てビット線ＢＬがベリファイパスを示す場合、コールドデータ領域１０２に対するデータの消去が完了する。
例えば、フラッシュメモリ２０１は、コールドデータ領域１０２に対するデータの消去が完了したことを、Ｈレベルのレディ／ビジー信号ＲＢｎによって、メモリコントローラ２００に通知する（ステップＳＴ３０３）。
これによって、メモリコントローラ２００は、コールドデータ領域１０２に対するデータの消去が完了したことを検知する（ステップＳＴ３１）。
以上のように、本実施形態のメモリシステムにおけるフラッシュメモリのコールドデータ領域に対する消去動作が、終了する。
尚、コールドデータ領域１０２（及びノーマルデータ領域１０１）に対する消去動作は、ブロックより小さい単位（記憶領域）に対して、実行されてもよい。フラッシュメモリの消去動作に関して、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載された構成が、参照され、本実施形態に援用される。
以上のように、本実施形態のメモリシステム（及びストレージデバイス）は、コールドデータ領域１０２内のメモリセルＭＣＢのデータの消去を、実行できる。
（ｂ−４） データの内部転送
図１２乃至図１５を用いて、本実施形態のメモリシステムにおけるフラッシュメモリ内のデータの内部転送処理について、説明する。
フラッシュメモリ２０１内のデータは、ノーマルデータ領域１０１内に格納されたデータであっても、ユーザの使用状況に応じて、コールドデータとなる場合もある。
本実施形態のメモリシステムは、ノーマルデータ領域１０１内のアクセス頻度の低いデータを、コールドデータ領域１０２に転送（再配置）することができる。
本実施形態のメモリシステムは、例えば、ノーマルデータ領域１０１に対するアクセス回数をカウントする。メモリコントローラ２００において、ＣＰＵ２３０は、各アドレスに対するアクセス回数のカウントし、カウント結果を、ＲＡＭ２２０内又はＣＰＵ内の記憶領域に格納する。
例えば、本実施形態のメモリシステムは、図１２に示されるような管理テーブルＴＢＬ１を用いて、ノーマルデータ領域１０１内のページ（データ）を管理する。
図１２の管理テーブル（以下では、アクセス頻度管理テーブルとよばれる）ＴＢＬ１に、ノーマルデータ領域１０１内のアドレス（例えば、ページアドレス）とそのアドレスに対するアクセス回数（例えば、データの読み出し回数）ｘ０，ｘ１，・・・，ｘａ，ｘｂ，・・・とが、記録される。
例えば、テーブルＴＢＬ１に、データがページに書き込まれた日時ｔｗ０，ｔｗ１，・・・，ｔｗａ，ｔｗｂ，・・・、及び、ページに対する最終アクセス日時（例えば、最近のデータの読み出し日時）ｔｒ０，ｔｒ０，・・・，ｔｒａ，ｔｒｂ・・・が、記録されている。
メモリコントローラ２００は、ノーマルデータ領域１０１内のページアドレスに対するアクセス回数、最終アクセス日時から現在の日時までの間隔などに基づいて、そのアドレスに格納されたデータが、コールドデータか否か判定できる。
例えば、アクセス頻度管理テーブルＴＢＬ１は、ストレージデバイス１に電源が投入されていない場合（ストレージデバイスがオフである場合）、フラッシュメモリ２０１内に格納されている。ストレージデバイス１に対する電源の投入時、テーブルＴＢＬ１は、フラッシュメモリ２０１からメモリコントローラ２００へ読み出される。テーブルＴＢＬ１は、ストレージデバイス１に電源が投入されている場合（ストレージデバイスがオンである場合）、メモリコントローラ２００のワークメモリ２２０内に、格納されている。管理テーブルＴＢＬ１は、ホストデバイス９９からメモリコントローラ２００に提供されてもよい。
図１３のブロック図に示されるように、メモリコントローラ２００は、データ状態判定部２３１、アドレス変換部２３２及びコマンド生成部２３３を含む。これによって、メモリコントローラ２００は、テーブルＴＢＬ１を用いて、フラッシュメモリ２０１内部におけるデータ転送を指示する。
例えば、データ状態判定部２３１、アドレス変換部２３２及びコマンド生成部２３３は、ＣＰＵ２３０内に設けられている。これらの構成２３１，２３２，２３３は、回路ブロックとして提供されてもよいし、ファームウェア／ソフトウェアとして提供されてもよい。
データ状態判定部２３１は、ＲＡＭ２２０内のテーブルＴＢＬ１を参照して、ノーマルデータ領域１０１内のデータが、コールド状態となっているか否か判定する。
アドレス変換部２３２は、管理テーブル（例えば、ファイルアロケーションテーブル）ＴＢＬを用いて、ノーマルデータ領域１０１のアドレスを、コールドデータ領域１０２のアドレスに変換する。
コマンド生成部２３３は、データ状態判定部２３１の判定結果に基づいて、フラッシュメモリの内部でノーマルデータ領域１０１とコールドデータ領域１０２との間のデータ転送が実行されるように、コマンド（又は制御信号）を生成する。
尚、データ状態判定部２３１は、コールドデータ領域１０２に関するアクセス頻度管理テーブルを参照して、コールドデータ領域１０２内のデータのアクセス頻度を、検知できる。また、アドレス変換部２３２は、コールドデータ領域１０２のアドレスを、ノーマルデータ領域１０１のアドレスに変換できる。
フラッシュメモリ２０１の内部におけるノーマルデータ領域１０１とコールドデータ領域１０２との間のデータの転送は、以下のように実行される。
例えば、ノーマル−コールドデータ領域１０１，１０２間のデータ転送は、フラッシュメモリ２０１がホストデバイス９９から要求された動作を実行していない状態（例えば、待機状態）である期間中に、実行される。
図１４のフローチャートに示されるように、メモリコントローラ２００は、フラッシュメモリの待機状態（ステップＳＴ４００）時に、テーブルＴＢＬ１を参照する（ステップＳＴ４０）。
メモリコントローラ２００は、ノーマルデータ領域１０１内に、コールドデータとみなされるデータが存在するか否か判定する（ステップＳＴ４１）。
例えば、データ状態判定部２３１は、テーブルＴＢＬ１を参照し、ノーマルデータ領域１０２内のページに対するアクセス頻度をチェックする。データ状態判定部２３１は、ノーマルデータ領域１０１内のコールド状態のデータを、サーチする。
テーブルＴＢＬ１の参照結果に基づいて、メモリコントローラ２００が、コールドデータとみなされるデータを検出した場合、メモリコントローラ２００は、フラッシュメモリ２０１にデータの内部転送を指示する（ステップＳＴ４２）。例えば、メモリコントローラ２００は、データの内部転送の指示のために、ノーマルデータ領域１０１に対する読み出しコマンド及び読み出しアドレス、及び、コールドデータ領域１０２に対する書き込みコマンド及び書き込みアドレスを、フラッシュメモリ２０１の内部動作に同期したタイミングで、順次送信する。
例えば、コールド状態のデータがノーマルデータ領域１０１内に存在した場合、データ状態判定部２３１は、コールド状態のデータのアドレスを、アドレス変換部２３２に通知する。また、データ状態判定部２３１は、コールド状態とみなされるデータアドレスに加えて、データのサイズなど、コールド状態とみなされたデータの情報を、アドレス変換部２３２に通知する。
アドレス変換部２３２は、データ状態判定部２３１からの各種の情報（アドレスなど）及び管理テーブル（例えば、アドレス管理テーブル）ＴＢＬなどに基づいて、データ状態判定部２３１からのアドレスを、コールドデータ領域１０２内におけるデータの転送先のアドレスに、変換する。これによって、データの内部転送に用いられる書き込みアドレスが、生成される。
例えば、アドレス変換部２３２は、ノーマルデータ領域１０１内のデータの読み出しアドレス（データの転送元のアドレス）ＡＤＲ−Ｒ及びコールドデータ領域１０２内のデータの書き込みアドレスＡＤＲ−Ｗを、フラッシュメモリ２０１の内部動作に応じたタイミングで、フラッシュメモリ２０１に順次送信する。
また、コマンド生成部２３３は、データ状態判定部２３１の検知結果に基づいて、フラッシュメモリ２０１内の内部処理によって、ノーマルデータ領域１０１から読み出されるデータが、コールドデータ領域１０２内に書き込まれるように、コマンドＣＭＤ−ＩＴを発行し、フラッシュメモリ２０１に送信する。
尚、フラッシュメモリ２０１内におけるデータの内部転送を実行するコマンドは、上述の書き込みコマンド及び読み出しコマンドの組み合わせによって、生成されてもよい。
フラッシュメモリ２０１は、コマンドＣＭＤ−ＩＴを受信する（ステップＳＴ４０１）。
図１５の模式図のように、シーケンサ１９は、コマンドＣＭＤ−ＩＴによって、フラッシュメモリ２０１の内部において、ノーマルデータ領域１０１の読み出しアドレスＡＤＲ−Ｒからページバッファ１３１に、データ（コールドデータ）を読み出す（ステップＳＴ４０２）。
シーケンサ１９は、ページバッファ１３１内のデータを、図６及び図７に示される書き込み動作に基づいて、コールドデータ領域１０２内の書き込みアドレスＡＤＲ−Ｗに、書き込む（ステップＳＴ４０３）。
例えば、シーケンサ１９は、Ｈレベルのレディ／ビジー信号ＲＢｎによって、フラッシュメモリ２０１内部におけるデータ転送が完了したことを、メモリコントローラ２００に通知する（ステップＳＴ４０４）。
メモリコントローラ２００は、動作の完了の通知を受信する（ステップＳＴ４３）。
メモリコントローラ２００は、データの保存先のアドレスを変更するために、管理テーブルＴＢＬ，ＴＢＬ１内の情報を、内部データ転送の実行前又は実行後のタイミングで改定する。
以上の動作によって、本実施形態のメモリシステムにおけるフラッシュメモリ内のデータの内部転送が、完了する。
尚、ユーザの使用状況に応じて、アクセス頻度の高いコールドデータ領域１０２内のデータが、ノーマルデータ領域１０１内に転送されてもよい。
以上のように、本実施形態のメモリシステムは、データのアクセス頻度に応じて、フラッシュメモリ２０１の内部においてノーマルデータ領域１０１とコールドデータ領域１０２との間で、データを転送することができる。
したがって、本実施形態のメモリシステムは、データの劣化（信頼性の低下）を防止できる。
（ｂ−５） ノーマルデータ領域に対する動作
フラッシュメモリ２０１のノーマルデータ領域１０１に対する各動作は、以下のように、実行される。
ノーマルデータ領域１０１に対するデータの書き込み、データの読み出し及びデータの消去は、ノーマルデータ領域１０１に対する各コマンドが、モード信号ＣＺを含まないことが、コールドデータ領域１０２に対する各動作と異なる。
ノーマルデータ領域１０１に対するデータの書き込み及びデータの読み出しは、選択アドレスＡＤＲに基づいて、１つのワード線（例えば、ワード線ＷＬｋ）が、選択される。
ノーマルデータ領域１０１における非選択ワード線ＷＬｋ＋１，ｏｔｈｅｒＷＬｓ、ドレイン側及びソース側セレクトゲート線ＳＧＤ（ＳＧＤ−ｓｅｌ，ＳＧＤ−ｕｎｓｅｌ），ＳＧＳ、ビット線ＢＬ、ソース線ＳＲＣ及びウェル領域ＣＰＷＥＬＬに対する制御は、コールドデータ領域１０２に対するデータの書き込み及びデータの読み出しにおける各種の配線の制御と、実質的に同じである。
尚、ノーマルデータ領域１０１に対するシフトリード処理は、あらかじめ設定された設定情報に基づいて、読み出し電圧Ｖｃｇｒの電圧値が調整されることによって、実行される。
本実施形態において、ノーマルデータ領域１０１に対する消去動作は、コールドデータ領域１０２に対する消去動作と実質的に同じである。
ノーマルデータ領域１０１に対するデータの書き込み及びデータの読み出しが、２値（１ビット）の書き込み及び読み出し（ＳＬＣ領域に対するデータの書き込み／読み出し）を示す場合において、ノーマルデータ領域１０１に対するコマンドは、モード信号ＣＺ１の付加無しに、２値の書き込みを示す信号（ＳＬＣモード信号）Ａ２ｈを含む。
例えば、各モード信号Ａ２ｈ，Ａ３ｈの両方がコマンドに付加されない場合、メモリコントローラ２００から送信されるコマンドは、ノーマルデータ領域１０１（例えば、ＭＬＣ領域）に対する多値モード（ＭＬＣモード）による動作であることを示す。
尚、本実施形態のフラッシュメモリにおいて、メモリコントローラ２００が、コールドデータ領域１０２に対するＭＬＣモードの動作を示すコマンド及び信号を送信することによって、コールドデータ領域１０２のメモリセルＭＣＢ（ＭＬＣ領域）に対する多値データの書き込み及び読み出しを、実行できる。
（ｃ） まとめ
本実施形態のフラッシュメモリは、第１の領域１０１及び第２の領域１０２を含む。
第２の領域１０２における第２のメモリセルＭＣＢのメモリトランジスタの個数は、第１の領域１０１における第１のメモリセルＭＣＡのメモリトランジスタの個数より大きい。
それゆえ、第２のメモリセルＭＣＢのメモリ膜の実効的なサイズ（面積）は、第１のメモリセルＭＣＡのメモリ膜の実効的なサイズ（面積）より大きい。また、第２の領域１０２において、メモリセルＭＣＢの複数の制御ゲート電極７１間の層間絶縁膜８９に対向するメモリ膜７９も、メモリセルＭＣＢのメモリ膜の一部として、メモリセルＭＣＢのデータの保持特性に、寄与する。
これによって、本実施形態のフラッシュメモリにおいて、第２のメモリセルＭＣＢは、メモリ膜内の電荷のリークによってメモリセルのしきい値電圧が記憶すべきデータ（属すべきしきい値分布）からシフトするのを抑制できる。
したがって、本実施形態のメモリシステムは、メモリの信頼性を向上できる。
（２） 適用例
図１６乃至図１９を参照して、実施形態のメモリシステムの適用例を説明する。
（２−１） 第１の適用例
図１６乃至図１８を用いて、実施形態のメモリシステム（ストレージデバイス）の第１の適用例について、説明する。
本実施形態のメモリシステムは、メモリカード、ＵＳＢメモリなどのストレージデバイスに用いられる。
例えば、図１６に示されるように、本実施形態の適用例のメモリカード９としてのメモリシステム９は、スマートフォン４０に、搭載される。
スマートフォン４０は、タッチパネル４０２を有する。タッチパネル４０２は、スマートフォン４０のディスプレイデバイス及び入力部として機能する。
スマートフォン４０は、ＣＰＵ（アプリケーションプロセッサ）４０１を含む。ＣＰＵ４０１は、スマートフォン４０の動作を制御する。スマートフォン４０は、他のデバイスとの通信のための送受信部（通信機能）４０４を含む。例えば、スマートフォン４０は、カメラ機能４０９を含む。例えば、デジタルカメラ４０９が、スマートフォン４０内に搭載されている。スマートフォン４０は、アプリケーションソフトウェアを含む。アプリケーションソフトウェアは、例えば、メモリカード９内に記憶される。
また、本実施形態のメモリシステムは、ＳＳＤ（Solid State Drive）に用いられる。
ＳＳＤ９としてのメモリシステム９は、ＰＣ４１及びサーバ４３に、搭載される。
ＰＣ４１は、ＣＰＵ４１１、ディスプレイデバイス（表示部）４１２、キーボード（入力部）４１３、送受信部（通信機能）４１４及びＳＳＤ９を含む。ＣＰＵ４１１、送受信部４１４及びＳＳＤ９は、筐体４１９内に、設けられている。ＣＰＵ４１１は、ＰＣ４１全体の動作を制御する。
サーバ４３は、ＣＰＵ４３１、ディスプレイデバイス４３２、キーボード４３３、送受信部４３４及びＳＳＤ９を含む。ＣＰＵ４３１、送受信部４３４及びＳＳＤ９は、筐体４３９内に設けられている。ＣＰＵ４１１は、サーバ４３全体の動作を制御する。
尚、ＰＣ４１及びサーバ４３は、ＳＳＤ９以外のストレージデバイス（例えば、ＨＤＤ）を含んでいてもよい。
スマートフォン４０、ＰＣ４１及びサーバ４３は、送受信部４０４，４１４，４３４によって、ネットワーク４９を介して、互いに通信可能である。ネットワーク４９は、例えば、基地局（アクセスポイント）を含む。
＜動作例＞
スマートフォン４０に搭載される本適用例のメモリカード９は、以下のように、用いられる。
図１７のフローチャートのように、スマートフォン４０は、ユーザの利用によって、例えば、アプリケーションソフトウェアによるデータの作成、デジタルカメラ４０９による被写体の撮影（静止画又は動画の撮影）、ネットワーク（例えば、ウェブページ）４９からのデータのダウンロード、電子メールの送受信などの処理を、行う。この結果として、メモリカード９内に保存されるべきデータが、生成される（ステップＳＴ５０）。
例えば、スマートフォン４０は、ＣＰＵ４０１の制御によって、生成されたデータ（例えば、撮影された画像データ）をどのような保存モードでメモリカード９内に記憶するか、ユーザに確認する（ステップＳＴ５１，ＳＴ５２）。
例えば、ＣＰＵ４０１は、メモリカード９に対するデータの保存時（ステップＳＴ５１）、図１８に示されるような確認画像ＩＭＧ１を、タッチパネル（ディスプレイデバイス）４０２上に、表示する。これによって、ＣＰＵ４０１は、確認画像ＩＭＧ１の表示に基づいて、データを、第１のモード（以下では、ノーマルモードとよばれる）によってメモリカード９内に保存するか、又は、第２のモード（以下では、長期保存モードとよばれる）によってメモリカード９内に保存するかを、ユーザに確認する。
ノーマルモードは、データを、メモリカード９内のフラッシュメモリ２０１のノーマルデータ領域１０１内に保存する（書き込む）モードである。
長期保存モード（高リテンションモードともよばれる）は、データを、メモリカード９内のフラッシュメモリ２０１のコールドデータ領域１０２内に保存するモードである。
ユーザは、表示された確認画像ＩＭＧ１に基づいて、データをノーマルモードによって保存するか長期保存モードによって保存するかを、タッチパネル４０２を操作することによって、選択する。
ステップＳＴ５２において、長期保存モードがユーザによって選択された場合（ステップＳＴ５３Ａ）、ＣＰＵ４０１は、フラッシュメモリ２０１のコールドデータ領域１０２に対するデータの書き込みを、メモリカード９（メモリコントローラ２００）に要求する。メモリカード９は、図６及び図７に示される書き込み動作によって、データを、フラッシュメモリ２０１内のコールドデータ領域（高リテンション領域）１０２内に書き込む（ステップＳＴ５３Ｂ）。
ステップＳＴ５２において、ノーマルモードがユーザによって選択された場合、ＣＰＵ４０１は、フラッシュメモリ２０１のノーマルデータ領域１０１に対するデータの書き込みを、メモリカード９に要求する。メモリカード９は、ＣＰＵ４０１からの要求に基づいて、ノーマルデータ領域１０１にデータを書き込む（ステップＳＴ５４）。
以上のように、スマートフォン４０によって取得されたデータが、メモリカード９内に、格納される。
メモリカード９からのデータの読み出しは、図８及び図９に示される読み出し動作によって、実行される。
ユーザによるスマートフォン４０（メモリカード９）内のデータの管理時において、図１８に示される確認画像ＩＭＧ１が、タッチパネル４０２上に表示されてもよい。これによって、スマートフォン４０は、メモリカード９に対するデータの保存後において、図１２乃至図１５に示されるメモリカード９内におけるデータの内部転送（データの再配置）の実行を、ユーザに提供できる。
これによって、データの管理時において、ノーマルデータ領域１０１内の選択されたデータが、ユーザからの指示によってコールドデータ領域１０２内に再配置される、または、コールドデータ領域１０２内の選択されたデータが、ユーザからの指示によってノーマルデータ領域１０２内に再配置される。
スマートフォン４０が、ユーザからの要求なしに、メモリカード９内のデータの再配置を実行してもよい。
例えば、ノーマルモードによってメモリカード９内に保存された画像データが、保存の開始からある時点までの期間中に、又は、ユーザによる前回のアクセスからある時点までの期間中に、ユーザからアクセスされない場合、図１２乃至図１５に示される処理によって、ＣＰＵ４０１が、ユーザの操作なしに、アクセスされない画像データの保存領域を、ノーマルデータ領域１０１からコールドデータ領域１０２に変更してもよい。
尚、ＰＣ４１は、ＳＳＤ９によって、上述のメモリカード９と実質的に同じ機能を、ユーザに提供できる。
本実施形態の適用例のメモリカード９は、携帯電話、タブレット端末、デジタルカメラ、ＰＣ、プリンタなどのデバイスに、搭載可能である。
このように、本適用例のメモリカードは、データを、高いリテンション特性のフラッシュメモリ２０１内に、記憶できる。
以上のように、本実施形態のメモリシステム（及びストレージデバイス）は、メモリカードに適用できる。
（２−２） 適用例２
ここでは、本実施形態のメモリシステムの第２の適用例を、説明する。
図１６に示される本適用例のＳＳＤ９を含むサーバ４３は、ユーザからアップロードされた画像データ、カスタマーデータ（個人情報）、実験の生データ、及び、統計の生データなどを、ＳＳＤ９に保持する。また、サーバ４３は、電子メールなどを、サーバ４３内の記憶領域内に保持する。
サーバ４３及びユーザ（スマートフォン４０及びＰＣ４１）は、以下のような例によって、ネットワーク４９を介して、データを送受信する。
例えば、スマートフォン４０は、ユーザによるＳＮＳ（Social networking service）の利用によって、画像データ及びテキストデータを、ネットワーク４９を介してサーバ４３にアップロードする。
ＰＣ４１は、ユーザの操作によって、実験結果の生データなどを、データの共有のため、又は、ＰＣ４１よりも高いセキュリティの確保のために、サーバ４３に、アップロードする。
例えば、サーバ４３は、アンケートを、スマートフォン４０及びＰＣ４１などの端末にネットワーク４９を介して提供し、市場調査を行う。端末４０，４１を使用しているユーザは、アンケートの回答結果をサーバ４３に送信する。これによって、サーバ４３が、カスタマーデータ又は統計データなどを収集する。
ユーザによってアップロードされたデータ、及び、サーバ４３によって収集されたデータは、サーバ４３内のＳＳＤ９に保存される。
例えば、ＣＰＵ４３１は、データを、ＳＳＤ９内のフラッシュメモリ２０１のコールドデータ領域１０２内に自動的に格納する。
サーバ４３は、データの保存時に、ＣＰＵ４３１の処理によって、確認画像ＩＭＧ１をディスプレイデバイス４３２に表示してもよい。これによって、管理者（サーバ４３のユーザ）は、図１７の処理に基づいて、サーバ４３に提供されたデータを、ノーマルモードによってＳＳＤ９内に保存するか、長期保存モードによってＳＳＤ９内に保存するか、選択できる。
長期保存モードが選択された場合、サーバ４３は図６及び図７に基づいた書き込み動作によって、データを、ＳＳＤ９内のコールドデータ領域１０２に書き込む。ノーマルモードが選択された場合、サーバ４３は、データをＳＳＤ９内のノーマルデータ領域１０１に書き込む。
尚、サーバ４３が、データのファイル拡張子に基づいて、サーバが受信したデータをコールドデータ領域／ノーマルデータ領域のどちらに保存するか、自動的に判別してもよい。
ユーザが、例えばウェブページにアクセスする結果として、ＳＳＤ９内からのデータの読み出しが、ユーザの端末４０，４１からサーバ４３に要求される。
このように、ある端末４０，４１からあるウェブページに対してアクセスがあった場合において、サーバ４３は、図８及び図９の動作によって、ＳＳＤ９のコールドデータ領域１０２から、ウェブページのコンテンツに含まれる画像データなどを、読み出す。サーバ４３は、読み出したデータを、ネットワーク４９を介して、ウェブページとして、ユーザの端末４０，４１に提供する。
また、ＰＣ４１は、サーバ４３に実験又は統計の生データの読み出しを要求する。サーバ４３は、ＰＣ４１からの要求に基づいて、ＳＳＤ９のコールドデータ領域１０２から、生データを読み出す。サーバ４３は、読み出したデータを、ネットワーク４９を介して、ＰＣ４１に提供する。
サーバ４３は、図１２乃至図１５に基づいた動作によって、ノーマルデータ領域１０１とコールドデータ領域１０２との間におけるデータの転送（データの再配置）を実行できる。
例えば、サーバ４３は、ウェブページに対するアクセス数及びウェブページの最終更新日時に基づいて、ノーマルデータ領域１０１内のウェブページに関連付けられたデータを、コールドデータ領域１０２内に再配置できる。サーバ４３は、あるユーザのウェブページに対するアクセス数に基づいて、コールドデータ領域１０２内のウェブページのデータを、ノーマルデータ領域１０１内に再配置できる。
このように、本適用例におけるサーバ４３は、データを、高いリテンション特性のフラッシュメモリ２０１を含むＳＳＤ９に、記憶できる。したがって、本適用のサーバ４３は、データが長期間アクセスされずにＳＳＤ９内に記憶されていたとしても、高い信頼性のデータ（劣化のほとんどないデータ）を、ユーザ（管理者又は端末の使用者）に提供できる。
以上のように、本実施形態のメモリシステム（及びストレージデバイス）は、サーバの記憶装置に適用できる。
（２−３） 第３の適用例
図１９を用いて、本実施形態のメモリシステムの第３の適用例を、説明する。
本実施形態のメモリシステムは、情報記録再生デバイス（レコーダ）５１に適用できる。
レコーダ５１は、テレビジョン放送やインターネット配信によって提供された映像データを、記録する。レコーダ５１は、ＳＳＤ９、ＣＰＵ５１１、ＨＤＤ５１２、光学ディスクドライブ５１３及び送受信部５１９を含む。
図１９に示されるように、本適用例のレコーダ５１は、ディスプレイデバイス（例えば、液晶ディスプレイデバイス）５０２に接続される。
ディスプレイデバイス５０２は、送受信部５２９を有する。ディスプレイデバイス５０２は、アンテナ５９０を介して送受信部５２９によって受信された信号（映像信号）に対応する映像を、表示する。例えば、映像信号は、レコーダ５１にも供給される。映像信号（映像データ）は、ケーブル、光ファイバ及び無線通信などを介して、インターネットからディスプレイデバイス５０２及びレコーダ５１に供給されてもよい。
レコーダ５１は、ＳＳＤ９、ＨＤＤ５１２及び光学ディスク内のデータを再生できる。ディスプレイデバイス５０２は、レコーダ５１によって再生された映像データを、表示できる。
リモートコントローラ（操作デバイス）５０９は、ディスプレイデバイス５０２及びレコーダ５１の動作を制御するための制御信号を、送信する。ディスプレイデバイス５０２及びレコーダ５１は、送受信部５１９，５２９によって、制御信号を受信する。これによって、ディスプレイデバイス５０２及びレコーダ５１の動作は、リモートコントローラ５０９を操作するユーザによって制御される。
レコーダ５１は、ユーザからの要求に応じて、例えば、図１７の処理に基づいて、受信した映像データをＳＳＤ９内に記録する。
レコーダ５１は、録画の予約画面又はデータの管理画面において、映像データをノーマルモードで保存するか長期保存モードで保存するかをユーザに確認するために、図１８の確認画像ＩＭＧ１を、ディスプレイデバイス５０２上に表示する。
リモートコントローラ５０９からの制御信号によって、ノーマルモード及び長期保存モードのいずれか一方が選択される。保存モードの選択結果に基づいて、ＣＰＵ５１１は、映像データを、ＳＳＤ９のフラッシュメモリ２０１のノーマルデータ領域１０１及びコールドデータ領域１０２のいずれか一方に、保存する。
レコーダ５１は、ユーザによる映像の視聴と並行して、番組の映像データを保存できる。この場合、ユーザが映像を視聴しているので、記録された映像データは、データの記録から次にアクセス（再生）されるまでの期間が長くなる可能性がある。それゆえ、ユーザの視聴中の映像データが、レコーダ５１に保存される場合、レコーダ５１は、ユーザの指示なしに、データを、コールドデータ領域１０２内に自動的に記録してもよい。
尚、図１２乃至図１５を用いて説明した動作のように、ＣＰＵ５１１が、管理テーブルＴＢＬ１に基づいて、保存されている映像データに対して、録画の完了からのある期間又は最終視聴日時（最終アクセス日時）からのある期間において、ユーザからのアクセスが無いことを検知した場合、ＣＰＵ５１１が、ＳＳＤ９内のアクセスされない映像データを、ユーザからの要求なしに、ノーマルデータ領域１０１からコールドデータ領域１０２に、再配置してもよい。ＨＤＤ５１３内のデータが、ＣＰＵ５１１又はユーザによって、コールドデータ領域１０２に再配置されてもよい。
尚、本適用例のレコーダ５１及びＳＳＤ９の機能は、テレビジョン放送又はインターネット配信を受信可能なＰＣ４１又は携帯端末４０内のメモリシステム９に適用されてもよい。
このように、本適用例において、レコーダ５１は、データを、高いリテンション特性のフラッシュメモリを含むＳＳＤ９内に記憶できる。したがって、本適用例のレコーダは、データが長期間アクセスされずにストレージデバイス内に記憶されていたとしても、高い信頼性のデータを、ユーザに提供できる。
以上のように、本実施形態のメモリシステムは、レコーダに適用できる。
（３） その他
本実施形態のメモリシステムに用いられるフラッシュメモリは、多値フラッシュメモリでもよい。
多値フラッシュメモリの読み出し動作は、以下のような判定電圧を含む。
Ａレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、０Ｖ〜０．５５Ｖの間である。但し、Ａレベルの判定電圧は、この値に限定されることなく、０．１Ｖ〜０．２４Ｖ、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、及び、０．５Ｖ〜０．５５Ｖのうち、いずれの範囲でもよい。
Ｂレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば１．５Ｖ〜２．３Ｖの間である。但し、Ｂレベルの判定電圧は、この値に限定されず、１．６５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、及び、２．１Ｖ〜２．３Ｖのうち、いずれの範囲でもよい。
Ｃレベルの読み出し動作に選択されたワード線に印加される判定電圧は、例えば、３．０Ｖ〜４．０Ｖの間である。Ｂレベルの判定電圧は、、これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．６Ｖ、及び、３．６Ｖ〜４．０Ｖのうち、いずれの範囲でもよい。
尚、読み出し動作の期間（ｔＲ）は、例えば、２５μｓ〜３８μｓ、 ３８μｓ〜７０μs、 ７０μｓ〜８０μｓのうち、いずれか１つの期間でよい。
多値フラッシュメモリの書き込み動作は、プログラム動作とベリファイ動作を含む。
多値フラッシュメモリの書き込み動作において、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば、１３．７Ｖ〜１４．３Ｖの間である。この電圧は、この値に限定されることなく、例えば、１３．７Ｖ〜１４．０Ｖ及び１４．０Ｖ〜１４．６Ｖのうち、いずれの範囲でもよい。
プログラム動作が、incremental step pulse Program（ＩＳＰＰ）方式である場合、ステップアップの電圧は、例えば、０．５Ｖ程度である。
非選択のワード線に印加される非選択電圧（パス電圧）は、例えば、６．０Ｖ〜７．３Ｖの範囲の値である。但し、非選択電圧は、この値に限定されることなく、例えば、７．３Ｖ〜８．４Ｖの範囲の値でもよく、６．０Ｖ以下でもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）は、例えば、１７００μｓ〜１８００μｓ、 １８００μｓ〜１９００μｓ、及び、１９００μｓ〜２０００μｓのうち、いずれかの１つの期間でよい。
多値フラッシュメモリの消去動作は、半導体基板の上部上に形成され、かつ、メモリセルが上方に配置されたウェル領域に最初に印加される電圧は、例えば、１２Ｖ〜１３．６Ｖの範囲の値である。この電圧は、この値に限定されることなく、例えば、１３．６Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ、 １９．０〜１９．８Ｖ或いは１９．８Ｖ〜２１Ｖのうち、いずれかの範囲の値でよい。
消去動作の時間（tErase）は、例えば、３０００μｓ〜４０００μｓ、４０００μｓ〜５０００μｓ、及び、４０００μｓ〜９０００μｓのうち、いずれか１つの期間でよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２０１：フラッシュメモリ、１１：メモリセルアレイ、１０１：ノーマルデータ領域、１０２：コールドデータ領域、ＭＣＡ，ＭＣＢ：メモリセル。

Claims (4)

  1. 第１の領域と、第２の領域と、第３の領域とを有するメモリセルアレイを含むメモリデバイスと、
    前記メモリデバイスの動作を制御するコントローラと、
    を具備し、
    前記第１の領域は、基板上に積層された複数の第１のメモリセルを含み、
    前記第２の領域は、前記基板上に積層された複数の第２のメモリセルを含み、
    前記第３の領域は、前記基板上に積層された複数の第３のメモリセルを含み、
    前記第１のメモリセルは、複数の第１のワード線にそれぞれ接続され、
    前記第２のメモリセルは、複数の第２のワード線にそれぞれ接続され、
    前記第３のメモリセルは、複数の第３のワード線にそれぞれ接続され、
    前記第２のメモリセルのうち、最下層の前記第２のワード線に接続された前記第２のメモリセルは、前記最下層の前記第２のワード線に接続された前記第２のメモリセル以外の他の前記第２のメモリセルに対する動作を制御するための第１の情報を含み、
    前記コントローラは、
    第１の動作を前記第１の領域に指示する場合、前記第１の動作を示す第１の制御信号を前記メモリデバイスに送信し、
    前記第１の動作を前記第２の領域に指示する場合、前記第１の制御信号と、前記第１の制御信号とは異なる第２の制御信号とを、前記メモリデバイスに送信し、
    前記コントローラが、第３の制御信号を前記メモリデバイスに送信する場合、
    前記メモリデバイスは、
    前記複数の第３のメモリセルのうち、最下層の前記第３のワード線に接続された第３のメモリセルに、前記最下層の前記第３のワード線に接続された前記第３のメモリセル以外の他の第３のメモリセルに対する動作を制御するための第３の情報を格納し、
    前記他の前記第３のメモリセルに、前記第１のメモリセルに格納されていたデータを転送する、
    メモリシステム。
  2. 前記第１のワード線に、第１のページアドレスが割り付けられ、
    前記複数の第２のワード線に、第２のページアドレスが割り付けられている、
    請求項１に記載のメモリシステム。
  3. 前記第２の領域内に格納されるデータは、前記第１の領域内に格納されるデータよりアクセス頻度が低い、
    請求項１又は２に記載のメモリシステム。
  4. 前記メモリデバイスは、
    前記最下層の前記第２のワード線に接続された前記第２のメモリセルのしきい値電圧を上昇させることで、前記第１の情報を格納し、
    前記最下層の前記第２のワード線に接続された前記第２のメモリセルの前記しきい値電圧が変化したことを判定した場合に、前記第２の領域に対して前記第１の動作を実行する際の設定を変更する、
    請求項１に記載のメモリシステム。
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