CN113316847B - 存储器装置 - Google Patents

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Abstract

本发明抑制芯片尺寸增加。一实施方式的存储器装置具备：多个第1导电体，沿着第1方向积层；第2导电体、第3导电体及第4导电体，在所述多个第1导电体的上方积层在同一层；多个第5导电体，沿着所述第1方向积层；第6导电体，积层在所述多个第5导电体的上方；第1半导体，沿着所述第1方向在所述第2导电体与所述第6导电体之间延伸；第2半导体，沿着所述第1方向在所述第3导电体与所述第6导电体之间延伸；及第3半导体，沿着所述第1方向在所述第4导电体与所述第6导电体之间延伸。

Description

存储器装置
技术领域
实施方式涉及一种存储器装置。
背景技术
已知有能够非易失地存储数据的存储器装置。关于该存储器装置，正研究用于高度集成化、大容量化的三维存储器结构。
背景技术文献
专利文献
专利文献1：日本专利特开2018-164070号公报
专利文献2：美国专利第9837431号说明书
专利文献3：美国专利第9935124号说明书
发明内容
[发明要解决的问题]
抑制芯片尺寸增加。
[解决问题的技术手段]
实施方式的存储器装置具备：多个第1导电体，沿着第1方向积层；第2导电体、第3导电体及第4导电体，在所述多个第1导电体的上方积层在同一层；多个第5导电体，沿着所述第1方向积层；第6导电体，积层在所述多个第5导电体的上方；第1半导体，沿着所述第1方向在所述第2导电体与所述第6导电体之间延伸；第2半导体，沿着所述第1方向在所述第3导电体与所述第6导电体之间延伸；及第3半导体，沿着所述第1方向在所述第4导电体与所述第6导电体之间延伸。
附图说明
图1是表示包含第1实施方式的存储器装置的存储器***的构成的框图。
图2是表示第1实施方式的存储器装置的存储单元阵列的电路构成图。
图3是表示第1实施方式的存储器装置的存储单元阵列内的2个存储器串的电路构成图。
图4是从上方观察第1实施方式的存储器装置的存储单元阵列所得的平面布局。
图5是沿着图4的V-V线的存储器柱的纵向剖视图。
图6是沿着图5的VI-VI线的存储器柱的横向剖视图。
图7是沿着图4的VII-VII线的接线区域的纵向剖视图。
图8是沿着图4的VIII-VIII线的接线区域的纵向剖视图。
图9(A)、(B)是表示第1实施方式的存储器装置中的写入动作的示意图。
图10(A)、(B)是表示第1实施方式的存储器装置中的读出动作的示意图。
图11是用来说明第1实施方式的存储器装置的制造步骤的从上方观察存储单元阵列所得的平面布局。
图12是沿着图11的XII-XII线的单元区域的纵向剖视图。
图13是沿着图11的XIII-XIII线的接线区域的纵向剖视图。
图14是沿着图11的XIV-XIV线的接线区域的纵向剖视图。
图15是用来说明第1实施方式的存储器装置的制造步骤的从上方观察存储单元阵列所得的平面布局。
图16是沿着图15的XVI-XVI线的单元区域的纵向剖视图。
图17是用来说明第1实施方式的存储器装置的制造步骤的从上方观察存储单元阵列所得的平面布局。
图18是沿着图17的XVIII-XVIII线的单元区域的纵向剖视图。
图19是用来说明第1实施方式的存储器装置的制造步骤的从上方观察存储单元阵列所得的平面布局。
图20是沿着图19的XX-XX线的接线区域的纵向剖视图。
图21是沿着图19的XXI-XXI线的接线区域的纵向剖视图。
图22是从上方观察第2实施方式的存储器装置的存储单元阵列所得的平面布局。
图23是沿着图22的XXIII-XXIII线的接线区域的纵向剖视图。
图24是从上方观察第3实施方式的存储器装置的存储单元阵列所得的平面布局。
图25是沿着图24的XXV-XXV线的接线区域的纵向剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示了用来将发明的技术思想具体化的装置或方法。附图是示意性或概念性的图，各附图的尺寸及比率等未必与实物相同。本发明的技术思想并非由构成要素的形状、结构、配置等特定。
此外，在以下说明中，对具有大致相同的功能及构成的构成要素附加相同符号。构成参照符号的字符后的数字用于将由包含相同字符的参照符号参照且具有同样构成的要素彼此区分。在无须将由包含相同字符的参照符号表示的要素相互区分的情况下，这些要素分别由只包含字符的参照符号参照。
在以下说明中，有时将与积层在衬底上的结构体的积层面平行的截面称为“横向截面”，有时将与该积层面交叉的截面称为“纵向截面”。
1.第1实施方式
对第1实施方式的存储器装置进行说明。
1.1构成
首先，对第1实施方式的存储器装置的构成进行说明。
1.1.1存储器装置
图1是用来说明包含第1实施方式的存储器装置的存储器***的构成的框图。存储器装置1是能够非易失地存储数据的NAND(Not AND，与非)型闪速存储器，且由外部的存储器控制器2控制。存储器装置1与存储器控制器2之间的通信例如支持NAND接口标准。
如图1所示，存储器装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15及感测放大器模块16。
存储单元阵列10包含多个块BLK0～BLKn(n为1以上的整数)。块BLK是能够非易失地存储数据的多个存储单元的集合，且用作例如数据的擦除单位。另外，在存储单元阵列10设置多条位线及多条字线。各存储单元例如与1条位线及1条字线建立关联。关于存储单元阵列10的详细构成，将在下文进行叙述。
指令寄存器11保存存储器装置1从存储器控制器2接收到的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、擦除动作等的命令。
地址寄存器12保存存储器装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含块地址BA、页地址PA及列地址CA。例如，块地址BA、页地址PA及列地址CA分别用于块BLK、字线及位线的选择。
定序器13控制存储器装置1整体的动作。例如，定序器13基于保存在指令寄存器11中的指令CMD，控制驱动器模块14、行解码器模块15及感测放大器模块16等，执行读出动作、写入动作、擦除动作等。
驱动器模块14产生读出动作、写入动作、擦除动作等中使用的电压。并且，驱动器模块14例如基于地址寄存器12中保存的页地址PA，对与选择字线对应的信号线施加所产生的电压。
行解码器模块15基于地址寄存器12中保存的块地址BA，选择对应的存储单元阵列10中的1个块BLK。并且，行解码器模块15例如将施加到与选择字线对应的信号线的电压传送到所选择的块BLK内的选择字线。
感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加所需电压。另外，感测放大器模块16在读出动作中，基于位线的电压，对存储单元中存储的数据进行判定，并将判定结果作为读出数据DAT传送到存储器控制器2。
以上说明的存储器装置1及存储器控制器2也可以通过它们的组合而构成1个存储器***。作为这种存储器***，例如可以列举SD(secure digital，安全数字)TM卡之类的存储卡或SSD(solid state drive，固态驱动器)等。
1.1.2存储单元阵列的电路构成
接下来，使用图2对第1实施方式的存储单元阵列10的构成进行说明。图2是块BLK的等效电路图。
如图2所示，块BLK例如包含8个串组件SU(SU0、SU1、SU2、SU3、…、SU7)。在图2的例子中，示出了该8个串组件SU0～SU7中的4个(SU0～SU3)。以下，也将串组件SU0、SU2、SU4、及SU6统称为串组件SUa，也将串组件SU1、SU3、SU5及SU7统称为串组件SUb。
各串组件SU包含多个存储器串MS。以下，在对串组件SUa内的存储器串MS与串组件SUb内的存储器串MS进行区分的情况下，分别称为存储器串MSa及MSb。另外，对于其它构成及配线等，也视需要对与串组件SUa对应的部分附加“a”作为词尾，对与串组件SUb对应的部分附加“b”作为词尾而相互进行区分。
存储器串MS例如包含8个存储单元晶体管MC(MC0～MC7)、2个虚设单元晶体管MCd1及MCd2、以及选择晶体管ST1及ST2。存储单元晶体管MC具备控制栅极及电荷蓄积膜，且非易失地保存数据。并且，8个存储单元晶体管MC及2个虚设单元晶体管MCd串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。更具体来说，虚设单元晶体管MCd1串联连接在选择晶体管ST1与存储单元晶体管MC7之间，虚设单元晶体管MCd2串联连接在选择晶体管ST2与存储单元晶体管MC0之间。
串组件SUa中包含的选择晶体管STa1的栅极分别连接于选择栅极线SGDa。另一方面，串组件SUb中包含的选择晶体管STb1的栅极共通连接于选择栅极线SGDb。5条选择栅极线SGD0、SGD2、SGD4、SGD6及SGDb由驱动器模块14独立地控制。
另外，同一个块BLK内的串组件SUa中包含的选择晶体管STa2的栅极例如共通连接于选择栅极线SGSa。同一个块BLK内的串组件SUb中包含的选择晶体管STb2的栅极例如共通连接于选择栅极线SGSb。选择栅极线SGSa及SGSb例如既可以共通连接，也可以能够独立地进行控制。
另外，同一个块BLK内的串组件SUa中包含的存储单元晶体管MCa(MCa0～MCa7)及虚设单元晶体管MCad(MCad1及MCad2)的控制栅极分别共通连接于字线WLa(WLa0～WLa7)及虚设字线WLad(WLad1及WLad2)。另一方面，串组件SUb中包含的存储单元晶体管MCb(MCb0～MCb7)及虚设单元晶体管MCbd(MCbd1及MCbd2)的控制栅极分别共通连接于字线WLb(WLb0～WLb7)及虚设字线WLbd(WLbd1及WLbd2)。字线WLa及WLb、以及虚设字线WLad及WLbd由驱动器模块14独立地控制。
块BLK是例如数据的擦除单位。也就是说，保存在同一个块BLK内所包含的存储单元晶体管MC的数据被一次性擦除。
进而，存储单元阵列10内处于同一列的存储器串MS的选择晶体管ST1的漏极共通连接于位线BL(BL0～BL(m－1)，其中m为自然数)。也就是说，位线BL共通连接于多个串组件SUa各自中的1个存储器串MSa、及多个串组件SUb各自中的1个存储器串MSb。进而，多个选择晶体管ST2的源极共通连接于源极线CELSRC。
也就是说，串组件SU是分别连接于不同的位线BL且连接于同一条选择栅极线SGD的多个存储器串MS的集合体。串组件SU中共通连接于同一条字线WL的存储单元晶体管MC的集合体也称为单元组件CU。另外，块BLK是共有同一条字线WLa0～WLa7的多个串组件SUa与共有同一条字线WLb0～WLb7的多个串组件SUb的集合体。进而，存储单元阵列10是相互共有多条位线BL的多个块BLK的集合体。
在存储单元阵列10内，所述选择栅极线SGS、虚设字线WLd2、字线WL0～WL7、虚设字线WLd1及选择栅极线SGD依次积层在半导体衬底上方，由此，将选择晶体管ST2、虚设单元晶体管MCd1、存储单元晶体管MC0～MC7、虚设单元晶体管MCd2及选择晶体管ST1依序三维地进行积层。
此外，并联连接于共通的位线的1个存储器串MSa与1个存储器串MSb可以构成1个组。对于该存储器串MSa及MSb之组的电路构成，使用图3所示的电路图进一步进行说明。在图3中，作为一例，示出了包括串组件SU0内的存储器串MSa与串组件SU1内的存储器串MSb之组。
如图3所示，包括1个存储器串MSa及1个存储器串MSb的1个组可以相互共有各个电流路径。具体来说，选择晶体管STa1与虚设单元晶体管MCad1之间的电流路径和选择晶体管STb1与虚设单元晶体管MCbd1之间的电流路径电连接。虚设单元晶体管MCad1与存储单元晶体管MCa7之间的电流路径和虚设单元晶体管MCbd1与存储单元晶体管MCb7之间的电流路径电连接。彼此相邻的存储单元晶体管MCak与MCa(k+1)之间的电流路径和彼此相邻的存储单元晶体管MCbk与MCb(k+1)之间的电流路径电连接(0≤k≤7)。存储单元晶体管MCa0与虚设单元晶体管MCad2之间的电流路径和存储单元晶体管MCb0与虚设单元晶体管MCbd2之间的电流路径电连接。虚设单元晶体管MCad2与选择晶体管STa2之间的电流路径和虚设单元晶体管MCbd2与选择晶体管STb2之间的电流路径电连接。
1.1.3存储单元阵列的布局
接下来，使用图4对第1实施方式的存储单元阵列的布局进行说明。
图4是与第1实施方式的存储器装置中的存储单元阵列中与1个块对应的部分相关的平面布局的一例。在图4中，为了便于观察图，适当省略了层间绝缘膜及配线等构成要素。在包含图4在内的之后的图中，将与半导体衬底的表面平行且相互正交的2个方向设为X方向及Y方向，将与包含所述X方向及Y方向的面(XY面)正交的方向设为Z方向(积层方向)。
如图4所示，存储单元阵列10具备单元区域100及接线区域200(200a及200b)。接线区域200a及200b以沿着X方向隔着单元区域100的方式，配置在沿着X方向的单元区域100的两端。也就是说，接线区域200a配置在单元区域100的沿X方向的一端，接线区域200b配置在单元区域100的沿X方向的另一端。
遍及单元区域100及接线区域200，沿着Z方向将设置选择栅极线SGSa及SGSb的层、设置虚设字线WLad2及WLbd2的层、设置字线WLa0及WLb0的层、设置字线WLa1及WLb1的层、…、设置字线WLa7及WLb7的层、设置虚设字线WLad1及WLbd1的层、及设置选择栅极线SGD0、SGD2、SGD4、SGD6及SGDb的层进行积层。
例如，选择栅极线SGSa及SGSb设置在同一层，虚设字线WLad2及WLbd2设置在同一层。字线WLai及WLbi(0≤i≤7)设置在同一层。虚设字线WLad1及WLbd1设置在同一层，选择栅极线SGD0、SGD2、SGD4、SGD6及SGDb设置在同一层。
另外，字线WLa0及字线WLb0设置在选择栅极线SGSa及SGSb的上方，字线WLaj及WLbj(1≤j≤7)设置在字线WLa(j－1)及WLb(j－1)的上方。选择栅极线SGD0、SGD2、SGD4、SGD6设置在字线WLa7的上方，选择栅极线SGDb设置在字线WLb7的上方。在以下说明中，有时将选择栅极线SGD及SGS、以及虚设字线WLd及字线WL统称为“积层配线”。
首先，对单元区域100进行说明。
在单元区域100以贯通所有积层配线的方式设置多个沟槽结构体TST、包含存储单元的构成要素的多个存储器柱AP、积层配线替换用的多个柱STP1、及积层配线分断用的多个柱STP2。例如，多个存储器柱AP设置在单元区域100的中央部，多个柱STP1设置在相比多个存储器柱AP更靠单元区域100的两端部，多个柱STP2设置在相比多个柱STP1更靠端部侧。
多个沟槽结构体TST沿着X方向延伸，且分别沿着Y方向排列。多个沟槽结构体TST各自通过沿X方向以指定间隔排列的多个存储器柱AP而分离。多个存储器柱AP呈错位状排列在多个沟槽结构体TST上。也就是说，以将沿Y方向相邻的2个沟槽结构体TST中的其中一个分断的方式设置的多个存储器柱AP相对于以将另一个分断的方式设置的多个存储器柱AP排列在沿X方向错开一半间距的位置。
在沿Y方向排列的多个沟槽结构体TST中的每隔一个的沟槽结构体TST的两端部的各个，以将该沟槽结构体TST分断的方式设置柱STP1。由此，例如沿Y方向排列的多个沟槽结构体TST中的每隔一个的沟槽结构体TST通过2个柱STP1而分离成设置多个存储器柱AP的中央部分、及未设置存储器柱AP的两端部分这3个部分。此外，在图4的例子中，示出了在与由柱STP1分离的沟槽结构体TST相邻的2个沟槽结构体TST未设置柱STP1的情况，但也可以在该2个沟槽结构体TST的两端部同样设置柱STP1。
积层配线中的由沿Y方向排列的多个沟槽结构体TST中的任意1个与和该1个沟槽结构体TST相邻的2个沟槽结构体TST的其中一个夹着的部分在单元区域100的两端部中的一端(例如接线区域200a侧)通过1个柱STP2而分离。另外，积层配线中的由该1个沟槽结构体TST与相邻的2个沟槽结构体TST的另一个夹着的部分在单元区域100的两端部中的另一端(例如接线区域200b侧)通过1个柱STP2而分离。
通过如上所述的构成，积层配线在单元区域100中分离成从接线区域200a侧延伸的梳齿形状的部分(选择栅极线SGSa、虚设字线WLad2、字线WLa0～WLa7、虚设字线WLad1及选择栅极线SGDa)、及从接线区域200b侧延伸的梳齿形状的部分(选择栅极线SGSb、虚设字线WLbd2、字线WLb0～WLb7、虚设字线WLbd1及选择栅极线SGDb)。而且，该梳齿形状的积层配线在其齿部分的沿X方向对向的两侧面，与多个存储器柱AP相接。
接下来，对接线区域200进行说明。
在接线区域200中，积层配线例如沿X方向形成为阶梯状。也就是说，积层配线内的配线是形成在越下方的层的配线，沿着X方向越长地延伸，积层配线内的任一配线均具有在上方未设置积层配线内的其它配线的阶台区域。
在接线区域200a中，与选择栅极线SGDa对应的配线例如通过3个沟槽结构体TST分离成4个部分。该分离所得的4个部分分别对应于选择栅极线SGD0、SGD2、SGD4及SGD6。在该4个部分各自的阶台区域上设置接点CC0、CC2、CC4及CC6。
虚设字线WLad1在对应的阶台区域上设置接点CCWad1。
字线WLa0～WLa7(一部分未图示)分别在对应的阶台区域上设置接点CPWa0～CPWa7(一部分未图示)。
另外，对于虚设字线WLad2及选择栅极线SGSa，也分别在对应的阶台区域(未图示)上设置接点(未图示)。
在接线区域200b中，与选择栅极线SGDb对应的配线例如未通过沟槽结构体TST分离。也就是说，与选择栅极线SGDb对应的配线由串组件SU1、SU3、SU5及SU7共有。在与选择栅极线SGDb对应的配线的阶台区域上设置接点CCb。
虚设字线WLbd1在对应的阶台区域上设置接点CCWbd1。
字线WLb0～WLb7(一部分未图示)分别在对应的阶台区域上设置接点CPWb0～CPWb7(一部分未图示)。
另外，对于虚设字线WLbd2及选择栅极线SGSb，也分别在对应的阶台区域(未图示)上设置接点(未图示)。
通过如上所述的构成，可以从接线区域200将所有积层配线引出到存储单元阵列10的上方。
此外，在图4中，仅示出了存储单元阵列10中的1个块BLK，而省略了其它块BLK，但具有与图4同等的构成的多个块BLK0～BLKn例如依序排列在Y方向上。
1.1.4存储器柱
以下，对第1实施方式的存储器装置的存储器柱的一例进行说明。
1.1.4.1纵向的截面结构
首先，使用图5，对第1实施方式的存储器装置的存储器柱的纵向的截面结构进行说明。
图5是沿着图4的V-V线的剖视图。此外，在图5中，为了便于观察图而适当省略了层间绝缘膜等构成要素。
首先，参照图5，对存储器柱AP的沿YZ平面的截面的构成进行说明。在图5中，图示了如下构成，该构成包含与串组件SU0内的1个存储器串MSa及串组件SU1内的1个存储器串MSb之组对应的存储器柱AP、及作为连接于该存储器柱AP的各种配线发挥功能的多个导电体。
如图5所示，在半导体衬底20的上方设置作为源极线CELSRC发挥功能的导电体21。导电体21包含导电材料，例如使用添加有杂质的n型半导体或金属材料。另外，例如，导电体21也可以是半导体与金属的积层结构。此外，也可以在半导体衬底20与导电体21之间设置驱动器模块14、行解码器模块15及感测放大器模块16等电路。
在导电体21的上方，介隔未图示的绝缘体沿着Z方向积层设置在同一层的作为选择栅极线SGSa发挥功能的导电体22a及作为选择栅极线SGSb发挥功能的导电体22b。在导电体22a的上方，介隔各层之间未图示的绝缘体，沿着Z方向积层作为虚设字线WLad2、字线WLa0～WLa7及虚设字线WLad1发挥功能的10层导电体23a。同样地，在导电体22b的上方，介隔各层之间未图示的绝缘体，沿着Z方向积层作为虚设字线WLbd2、字线WLb0～WLb7及虚设字线WLbd1发挥功能的10层导电体23b。在导电体23a及23b的上方，分别介隔未图示的绝缘体，沿着Z方向积层作为选择栅极线SGD0发挥功能的导电体24a0、及作为选择栅极线SGDb发挥功能的导电体24b中的与串组件SU1对应的部分。
导电体22a～24a0及22b～24b包含导电材料，例如使用添加有杂质的n型半导体或p型半导体、或者金属材料。例如，作为导电体22a～24a0及22b～24b，使用钨(W)被氮化钛(TiN)覆盖所得的结构。氮化钛具有例如作为用来在利用CVD(chemical vapordeposition，化学气相沉积)将钨成膜时防止钨与氧化硅(SiO2)反应的障壁层、或用来提升钨的密接性的层的功能。另外，导电体22a～24a0及22b～24b中的所述导电材料也可以由氧化铝(AlO)进一步覆盖。
在导电体24a0及24b的上方介隔绝缘体(未图示)设置导电体26。导电体26沿着Y方向延伸，且沿着X方向呈线状配置多条，分别用作位线BL。导电体26例如包含铜(Cu)。
存储器柱AP在导电体22a～24a0与导电体22b～24b之间沿着Z方向延伸设置，且底面到达导电体21。导电体22a～24a0与导电体22b～24b通过存储器柱AP、由该存储器柱AP分断的沟槽结构体TST、以及柱STP1及STP2而电分离。
存储器柱AP包含核心部件30、半导体31、隧道绝缘膜32(32a及32b)、多个电荷蓄积膜33(多个电荷蓄积膜33a及多个电荷蓄积膜33b)、阻挡绝缘膜34(34a及34b)及半导体35。电荷蓄积膜33a设置在导电体22a～24a0中的每一层。电荷蓄积膜33b设置在导电体22b～24b中的每一层。
核心部件30沿着Z方向延伸，且上端包含在导电体24a0及24b上方的层中，下端包含在导电体22a及22b下方的层中。核心部件30例如包含氧化硅。
半导体31覆盖核心部件30的底面及侧面。半导体31的上端在相比核心部件30的上端更靠上方，例如到达与半导体35的上端同等的位置。半导体31的下端在相比核心部件30的下端更靠下方，与导电体21接触。半导体31例如包含多晶硅。
隧道绝缘膜32覆盖半导体31的侧面。隧道绝缘膜32的上端到达与半导体31的上端同等的位置，且例如包含氧化硅。
在设置有导电体22a～24a0的各层中，电荷蓄积膜33a设置在隧道绝缘膜32的沿XZ平面的其中一个侧面上。阻挡绝缘膜34a设置成将多个电荷蓄积膜33a覆盖的连续膜。各导电体22a～24a0在对应的层中，与阻挡绝缘膜34a相接。
在设置有导电体22b～24b的各层中，电荷蓄积膜33b设置在隧道绝缘膜32的沿XZ平面的其中另一个侧面上。阻挡绝缘膜34b设置成将多个电荷蓄积膜33b覆盖的连续膜。各导电体22b～24b在对应的层中，与阻挡绝缘膜34b相接。
电荷蓄积膜33a及33b例如包含多晶硅。阻挡绝缘膜34a及34b例如包含氧化硅(SiO2)。此外，在电荷蓄积膜33a与阻挡绝缘膜34a之间、及电荷蓄积膜33b与阻挡绝缘膜34b之间也可以进一步设置未图示的阻挡绝缘膜。该进一步设置的阻挡绝缘膜是介电常数大于阻挡绝缘膜34a及34b的高介电常数(High-k)材料，例如包含硅氧化铪(HfSiO)或硅酸锆(ZrSiO)。
半导体35例如包含多晶硅，且与核心部件30的上表面及半导体31中相比核心部件30更靠上方的部分的侧面相接。
在半导体35的上表面上设置作为柱状的接点CP发挥功能的导电体25。对应的1个导电体26与导电体25各自的上表面上接触而电连接。由此，半导体31可以在导电体26与导电体21之间形成介隔核心部件30沿着Y轴排列的2条并列的电流路径。
在以上说明的存储器柱AP中，与导电体22a交叉的部分作为选择晶体管STa2发挥功能，与导电体22b交叉的部分作为选择晶体管STb2发挥功能。另外，与导电体23a交叉的部分作为虚设单元晶体管MCad及存储单元晶体管MCa发挥功能，与导电体23b交叉的部分作为虚设单元晶体管MCbd及存储单元晶体管MCb发挥功能。另外，与导电体24a0交叉的部分作为选择晶体管STa1发挥功能，与导电体24b交叉的部分作为选择晶体管STb1发挥功能。
也就是说，半导体31用作选择晶体管STa1及STb1、虚设单元晶体管MCad及MCbd、存储单元晶体管MCa及MCb、以及选择晶体管STa2及STb2各自的通道。多个电荷蓄积膜33a用作存储单元晶体管MCa及虚设单元晶体管MCad以及选择晶体管STa1及STa2的浮栅。多个电荷蓄积膜33b用作存储单元晶体管MCb及虚设单元晶体管MCbd以及选择晶体管STb1及STb2的浮栅。由此，存储器柱AP作为2个存储器串MSa及MSb之组发挥功能。
此外，以上说明的存储器柱AP的结构只是一例，存储器柱AP也可以具有其它结构。例如，导电体23的个数基于能够设计成任意条数的字线WL及虚设字线WLd的条数。也可以对选择栅极线SGS及SGD分别分配任意个数的导电体22及24。在对选择栅极线SGS分配多层导电体22的情况下，这多层导电体22可以分别使用互不相同的导电体。半导体35与导电体26之间可以经由2个以上的接点而电连接，也可以经由其它配线而电连接。
1.1.4.2横向的截面结构
接下来，使用图6对第1实施方式的存储器装置的存储器柱的横向的截面结构进行说明。
图6是沿着图5的VI-VI线的剖视图，且表示字线WLa及WLb、及形成在字线WLa与WLb之间的存储器柱AP及沟槽结构体TST。
如图6所示，半导体31在XY平面上覆盖核心部件30。也就是说，半导体31是与电荷蓄积膜33a之间隔着隧道绝缘膜32的部分和与电荷蓄积膜33b之间隔着隧道绝缘膜32的部分通过沿X方向延伸的部分连接而成。由此，同一层中的存储单元晶体管MCa及MCb各自的通道通过形成为连续膜的半导体31而电连接。
因此，1个存储器柱AP中包含的存储器串MSa及MSb之组可以形成图3中所说明的电路构成。
1.1.5接线区域中的选择栅极线SGD
接下来，参照图7及图8，对接线区域中的选择栅极线SGD的构成进行说明。
图7是沿着图4的VII-VII的存储单元阵列10的接线区域200a的剖视图，图8是沿着图4的VIII-VIII的存储单元阵列10的接线区域200b的剖视图。也就是说，图7表示接线区域200a中包含接点CC0、CC2、CC4及CC6的截面，图8表示接线区域200b中包含接点CCb的截面。
首先，参照图7，对接线区域200a中的选择栅极线SGDa的构成进行说明。
如图7所示，导电体24a通过分别作为沟槽结构体TST发挥功能的3个绝缘体36而分离成导电体24a0、24a2、24a4及24a6。导电体24a0、24a2、24a4及24a6分别作为选择栅极线SGD0、SGD2、SGD4及SGD6发挥功能。
在导电体24a0、24a2、24a4及24a6的上表面上分别设置作为接点CC0、CC2、CC4及CC6发挥功能的导电体27a0、27a2、27a4及27a6。在导电体27a0、27a2、27a4及27a6的上表面上分别设置导电体28a0、28a2、28a4及28a6。导电体28a0、28a2、28a4及28a6分别电连接于以独立驱动选择栅极线SGD0、SGD2、SGD4及SGD6的方式构成在驱动器模块14内的4个SGD驱动器(未图示)。
接下来，参照图8，对接线区域200b中的选择栅极线SGDb的构成进行说明。
如图8所示，在导电体24b的上表面上设置作为接点CCb发挥功能的导电体27b。此外，在图8的例子中，表示1个导电体27b以横跨串组件SU3及SU5的边界的方式设置的情况，但并不限于此，可以将任意个数的导电体27b设置在导电体24b上的任意位置。
在导电体27b的上表面上设置导电体28b。导电体28b电连接于以驱动选择栅极线SGDb的方式构成在驱动器模块14内的1个SGD驱动器(未图示)。
通过像以上那样构成，5条选择栅极线SGD0、SGD2、SGD4、SGD6及SGDb分别电连接于对应的SGD驱动器。
1.2存储器装置的动作
接下来，对第1实施方式的存储器装置中的动作进行说明。
图9及图10是用来说明在写入动作及读出动作中施加到与串组件SU0内的存储器串MSa及串组件SU1内的存储器串MSb之组连接的积层配线的电压的示意图。在图9(A)中表示选择存储器串MSa的存储单元晶体管MCa4作为写入动作对象的情况，在图9(B)中表示选择存储器串MSb的存储单元晶体管MCb4作为写入动作对象的情况。在图10(A)中，表示选择存储器串MSa的存储单元晶体管MCa4作为读出动作对象的情况，在图10(B)中表示选择存储器串MSb的存储单元晶体管MCb4作为读出动作对象的情况。
首先，参照图9，对写入动作时施加的电压进行说明。
在图9(A)中，表示在对存储器串MSa内的存储单元晶体管MCa4写入数据时施加的电压。如图9(A)所示，行解码器模块15对选择字线WLa4施加电压VPGM，对其它非选择字线WLa0～WLa3、WLa5～WLa7及WLb0～WLb7、以及虚设字线WLad1、WLad2、WLbd1及WLbd2施加电压VPASS。电压VPASS是与保存数据无关地使存储单元晶体管MC接通的电压。电压VPGM是高于电压PASS且可以对电荷蓄积膜33a或33b注入电荷而使阈值电压上升的电压。
另外，行解码器模块15对选择栅极线SGD0施加电压Vsgp，对选择栅极线SGDb、SGSa及SGSb施加电压VSS。电压VSS是使选择晶体管ST1及ST2、以及虚设单元晶体管MCd断开的电压。电压Vsgp是例如写入动作时施加到选择晶体管ST1及ST2且使选择晶体管ST1及ST2接通的电压。
由此，在存储器串MSa内形成经由选择晶体管STa1、虚设单元晶体管MCad1及存储单元晶体管MCa7～MCa5供给用来使存储单元晶体管MCa4的阈值电压上升的电荷的路径。
在图9(B)表示在对存储器串MSb内的存储单元晶体管MCb4写入数据时施加的电压。如图9(B)所示，行解码器模块15对选择字线WLb4施加电压VPGM，对其它非选择字线WLb0～WLb3、WLb5～WLb7及WLa0～WLa7、以及虚设字线WLad1、WLad2、WLbd1及WLbd2施加电压VPASS。
另外，行解码器模块15对选择栅极线SGD0施加电压Vsgp，对选择栅极线SGDb、SGSa及SGSb施加电压VSS。
由此，在存储器串MSa及MSb内形成经由选择晶体管STa1、虚设单元晶体管MCbd1及存储单元晶体管MCb7～MCb5供给用来使存储单元晶体管MCb4的阈值电压上升的电荷的路径。
像这样，行解码器模块15在串组件SU0及SU1的任一个成为写入对象的情况下，均将选择晶体管STa1设为接通状态，将选择晶体管STb1设为断开状态。由此，行解码器模块15可以将用来使阈值电压上升的电荷通过经由选择晶体管STa1的路径供给至写入对象的存储单元晶体管MC。
接下来，参照图10，对读出动作时施加的电压进行说明。
在图10(A)表示在从存储器串MSa内的存储单元晶体管MCa4读出数据时施加的电压。如图10(A)所示，行解码器模块15对选择字线WLa4施加电压Vcgr，对其它非选择字线WLa0～WLa3、WLa5～WLa7及WLb0～WLb7、以及虚设字线WLad1、WLad2、WLbd1及WLbd2施加电压VREAD。电压VREAD是与保存数据无关地均使存储单元晶体管MC接通的电压。电压Vcgr是低于电压VREAD且用来判定存储单元晶体管MC的阈值电压处于哪一电压范围的电压。例如，在读出对象的存储单元晶体管MC具有低于电压Vcgr的阈值电压的情况下，读出电流流入该存储单元晶体管MC，且在具有高于电压Vcgr的阈值电压的情况下，读出电流不流动。
另外，行解码器模块15对选择栅极线SGD0施加电压Vsgr，对选择栅极线SGDb、SGSa及SGSb施加电压VSS。电压Vsgr是例如读出动作时施加到选择晶体管ST1及ST2使选择晶体管ST1及ST2接通的电压。
由此，在存储器串MSa内形成用来使读出电流经由选择晶体管STa1、虚设单元晶体管MCad1及存储单元晶体管MCa7～MCa5流入存储单元晶体管MCa4的电流路径。
在图10(B)表示在从存储器串MSb内的存储单元晶体管MCb4读出数据时施加的电压。如图10(B)所示，行解码器模块15对选择字线WLb4施加电压Vcgr，对其它非选择字线WLb0～WLb3、WLb5～WLb7及WLa0～WLa7、以及虚设字线WLad1、WLad2、WLbd1及WLbd2施加电压VREAD。
另外，行解码器模块15对选择栅极线SGD0施加电压Vsgr，对选择栅极线SGDb、SGSa及SGSb施加电压VSS。
由此，在存储器串MSa及MSb内形成用来使读出电流经由选择晶体管STa1、虚设单元晶体管MCbd1及存储单元晶体管MCb7～MCb5流入存储单元晶体管MCb4的电流路径。
像这样，行解码器模块15在串组件SU0及SU1的任一个成为读出对象的情况下，均将选择晶体管STa1设为接通状态，将选择晶体管STb1设为断开状态。由此，行解码器模块15在串组件SU0及SU1的任一个成为读出对象的情况下，均可以形成用来使读出电流经由选择晶体管STa1流入读出对象的存储单元晶体管MC的电流路径。
1.3存储器装置的制造方法
以下，对第1实施方式的存储器装置中的存储单元阵列的制造步骤的一例进行说明。图11、图15、图17及图19表示第1实施方式的存储器装置的制造步骤中从上方观察存储单元阵列时的平面布局的一例。图12、图13、图14、图16、图18、图20及图21表示所述各制造步骤中的与平面布局对应的存储单元阵列的局部截面结构的一例。此外，所述各制造步骤中的平面布局与图4对应，且适当省略了层间绝缘膜及配线等构成要素。
首先，如图11所示，形成由分别对应于选择栅极线SGS、字线WL0～WL7及选择栅极线SGD的多个牺牲材积层而成的积层体。积层体以所积层的牺牲材各自在沿X方向的两端部(对应于接线区域200a及200b的部分)具有阶台区域的方式形成为阶梯状。然后，在该积层体内，以沿着Y方向排列的方式形成分别沿X方向延伸的多个沟槽结构体TST。
图12是表示沿图11的XII-XII线的存储单元阵列10的单元区域100中的剖视图。如图12所示，首先，在半导体衬底20上依序积层绝缘体41、导电体21。在导电体21上依序积层绝缘体42、牺牲材43、绝缘体42及牺牲材44。在牺牲材44上，将绝缘体42及牺牲材45交替地积层多次(图12的例子中为8次)。在牺牲材45上依序积层绝缘体42、牺牲材46、绝缘体42及牺牲材47。并且，在牺牲材47上进而积层绝缘体48。
绝缘体41、42及48例如包含氧化硅，牺牲材43～47例如包含氮化硅。形成牺牲材43～47的层数分别对应于所积层的选择栅极线SGS、虚设字线WLd2、字线WL、虚设字线WLd1及选择栅极线SGD的条数。
接着，通过光刻法形成与沟槽结构体TST对应的区域开口的掩模。并且，通过使用所形成的掩模的各向异性刻蚀而形成沟槽。沟槽的下端例如到达导电体21。本步骤中的各向异性刻蚀是例如RIE(Reactive Ion Etching，反应离子刻蚀)。然后，以填埋该沟槽的方式在沟槽内形成绝缘体36。
图13表示沿着图11的XIII-XIII线的存储单元阵列10的接线区域200a中的剖视图，图14表示沿着图11的XIV-XIV线的存储单元阵列10的接线区域200b中的剖视图。
如图13所示，在接线区域200a中，在积层体内形成沿Y方向排列的3个沟槽结构体TST。由该3个沟槽结构体TST划分的4个区域分别成为作为串组件SU0、SU2、SU4及SU6发挥功能的预定区域。另一方面，如图14所示，在接线区域200b中，在积层体内未形成沟槽结构体TST。
接着，如图15所示，在单元区域100中，以横跨沟槽结构体TST的方式形成多个存储器柱AP。
图16表示沿着图15的XVI-XVI线的存储单元阵列10的单元区域100中的剖视图。如图16所示，在存储器柱AP内形成图5中所说明的与存储器串MSa及MSb对应的结构。
更具体来说，例如，通过光刻法形成与存储器柱AP对应的区域开口的掩模。并且，通过使用所形成的掩模的各向异性刻蚀而形成孔。孔的下端例如到达导电体21。本步骤中的各向异性刻蚀例如为RIE。然后，例如通过湿法刻蚀，将孔内露出的牺牲材43～47的一部分经由孔选择性地去除。通过本步骤中的刻蚀，在孔内的设置牺牲材43～47的层中，形成使最下层的绝缘体42的上表面、除最下层的绝缘体42以外的所有绝缘体42的上下表面、及绝缘体48的下表面露出的凹部(recess)。
接着，在孔内依序形成阻挡绝缘膜及电荷蓄积膜。凹部未被阻挡绝缘膜完全填埋，但被电荷蓄积膜完全填埋。然后，将电荷蓄积膜的一部分各向同性且选择性地去除，直到使绝缘体42露出为止。由此，将电荷蓄积膜分离成与牺牲材43～47的层数对应的多个电荷蓄积膜33a及多个电荷蓄积膜33b。接着，在孔内形成隧道绝缘膜之后，将孔下端的阻挡绝缘膜及隧道绝缘膜去除，使导电体21露出。由此，将阻挡绝缘膜分离成与存储器串MSa对应的部分34a、及与存储器串MSb对应的部分34b。
接着，在孔内形成半导体31及核心部件30，将孔填埋。然后，对核心部件30中的一部分进行回蚀，该通过回蚀而形成的空间内被半导体35填埋。通过以上所述，形成存储器柱AP。
接着，如图17所示，分别将牺牲材43替换为导电体22a及22b，将牺牲材44～46替换为导电体23a及23b，将牺牲材45替换为导电体24a及24b。
更具体来说，例如，通过光刻法形成与柱STP1及STP2对应的区域开口的掩模。并且，通过使用所形成的掩模的各向异性刻蚀而形成孔。孔的下端例如到达导电体21。本步骤中的各向异性刻蚀例如为RIE。由此，将牺牲材43～46分离成与串组件SUa对应的部分、及与串组件SUb对应的部分这2个部分。另外，将牺牲材47分离成与串组件SU0、SU2、SU4、SU6及SUb对应的5个部分。
接着，通过经由该孔的湿法刻蚀或干法刻蚀而将牺牲材43～47选择性地去除。接着，在已将牺牲材43去除的空间中的与串组件SUa对应的部分形成导电体22a，在与串组件SUb对应的部分形成导电体22b。在已将牺牲材44～46去除的空间中的与串组件SUa对应的部分形成导电体23a，在与串组件SUb对应的部分形成导电体23b。在已将牺牲材47去除的空间中的与串组件SUa对应的部分形成导电体24a，在与串组件SUb对应的部分形成导电体24b。此外，导电体24a是分离地形成为与串组件SU0对应的部分24a0、与串组件SU2对应的部分24a2、与串组件SU4对应的部分24a4、及与串组件SU6对应的部分24a6。然后，形成孔被绝缘体填埋而成的柱STP1及STP2。
接着，如图19所示，在接线区域200a及200b中，形成对于积层体内的导电体的接点CC。
图20表示沿着图19的XX-XX线的存储单元阵列10的接线区域200a中的剖视图，图21表示沿着图19的XXI-XXI线的存储单元阵列10的接线区域200b中的剖视图。
如图20所示，在绝缘体48上形成绝缘体49之后，在接线区域200a中，例如通过光刻法而形成与接点CC0、CC2、CC4及CC6对应的区域开口的掩模。并且，通过使用所形成的掩模的各向异性刻蚀而形成孔。孔的下端例如到达导电体24a0、24a2、24a4及24a6。本步骤中的各向异性刻蚀例如为RIE。然后，在到达导电体24a0、24a2、24a4及24a6的各孔内形成导电体27a0、27a2、27a4及27a6。
另外，如图21所示，例如与图20的步骤同时地，在接线区域200b中通过光刻法而形成与接点CCb对应的区域开口的掩模。并且，通过使用所形成的掩模的各向异性刻蚀而形成孔。孔的下端例如到达导电体24b。本步骤中的各向异性刻蚀例如为RIE。然后，在到达导电体24b的各孔内形成导电体27b。
之后，经由形成分别与导电体27a0、27a2、27a4、27a6及27b电连接的导电体28a0、28a2、28a4、28a6及28b的步骤等，形成存储单元阵列10。
此外，以上说明的制造步骤只是一例，可以在各制造步骤之间***其它处理，也可以在不产生问题的范围内更换制造步骤的顺序。
1.3本实施方式的效果
根据第1实施方式的构成，可以抑制芯片尺寸增加。以下对本效果进行说明。
在接线区域200a中，提拉到上方的导电体24a0、24a2、24a4及24a6分别对应于串组件SU0、SU2、SU4及SU6。另一方面，在接线区域200b中，提拉到上方的导电体24b被串组件SU1、SU3、SU5及SU7所共有。由此，可以利用5条选择栅极线SGD0、SGD2、SGD4、SGD6及SGDb控制8个串组件SU。因此，可以使为了对选择栅极线SGD供给电压而设置在驱动器模块14内的SGD驱动器的个数从8个减少为5个。因此，可以抑制SGD驱动器在芯片中所占的尺寸增加，进而可以抑制芯片尺寸增加。
如果进行补充，那么存储器柱AP包含并联连接在位线BL与源极线CELSRC之间的2个存储器串MSa及MSb。1个存储器柱AP内的存储器串MSa及MSb共有作为通道发挥功能的半导体31。由此，可以通过适当控制存储器串MSa及MSb内的晶体管的接通断开而将存储器串MSa内的晶体管与存储器串MSb内的晶体管电连接。因此，在写入动作及读出动作中，可以通过一边将选择晶体管STb1设为断开状态，一边将选择晶体管STa1设为接通状态，而选择串组件SU1、SU3、SU5及SU7内的存储器串MSb。因此，即使串组件SU1、SU3、SU5及SU7共有选择栅极线SGDb，也可以通过经由选择栅极线SGD0、SGD2、SGD4及SGD6的控制而独立地控制块BLK内的所有串组件SU0～SU7。
2.第2实施方式
接下来，对第2实施方式的存储器装置进行说明。在第1实施方式中，对串组件SU1、SU3、SU5及SU7共有导电体24b的情况进行了说明。第2实施方式与第1实施方式的不同点在于，串组件SU1、SU3、SU5及SU7分别具有多个导电体作为与导电体24b对应的构成。在以下说明中，主要对与第1实施方式不同的构成进行说明。
2.1存储单元阵列的布局
图22是与第2实施方式的存储器装置中的存储单元阵列中与1个块对应的部分相关的平面布局的一例，且对应于第1实施方式中的图4。
如图22所示，在接线区域200b中，与选择栅极线SGDb对应的配线例如通过3个沟槽结构体TST而分离成4个部分。该分离所得的4个部分分别对应于串组件SU1、SU3、SU5及SU7。在该4个部分各自的阶台区域上设置接点CC1、CC3、CC5及CC7。
通过如上所述的构成，可以从接线区域200将所有积层配线向存储单元阵列10的上方引出。
2.2接线区域中的选择栅极线SGDb
接下来，参照图23，对接线区域中的选择栅极线SGDb的构成进行说明。
图23是沿着图22的XXIII-XXIII的存储单元阵列10的接线区域200b的剖视图，且对应于第1实施方式中的图8。也就是说，图23表示接线区域200b中的包含接点CC1、CC3、CC5及CC7的截面。
如图23所示，导电体24b通过分别作为沟槽结构体TST发挥功能的3个绝缘体36而分离成导电体24b1、24b3、24b5及24b7。导电体24b1、24b3、24b5及24b7分别对应于串组件SU1、SU3、SU5及SU7。
在导电体24b1、24b3、24b5及24b7的上表面上分别设置作为接点CC1、CC3、CC5及CC7发挥功能的导电体27b1、27b3、27b5及27b7。在导电体27b1、27b3、27b5及27b7的上表面上设置1个导电体28b。导电体28b电连接于与选择栅极线SGDb对应的SGD驱动器。
通过以上构成，即使在导电体24b针对每一个串组件SU分离的情况下，也可以与第1实施方式同样地将5条选择栅极线SGD0、SGD2、SGD4、SGD6及SGDb分别电连接于对应的SGD驱动器。
2.3本实施方式的效果
根据第2实施方式的构成，导电体24b通过沟槽结构体TST而分离成4个导电体24b1、24b3、24b5及24b7。在导电体24b1、24b3、24b5及24b7的上表面上分别形成导电体27b1、27b3、27b5及27b7。由此，接线区域200a及200b隔着单元区域100而左右对称地形成。因此，可以抑制存储单元阵列10的设计负荷，并且可以简化制造步骤。
另外，导电体27b1、27b3、27b5及27b7各自的上表面与1个导电体28b相接。由此，可以将导电体24b1、24b3、24b5及24b7相互电连接，且可以经由选择栅极线SGDb，利用1个SGD驱动器控制它们的电位。因此，可以与第1实施方式同样地，通过5个SGD驱动器而独立地控制8个串组件SU0～SU7。
3.第3实施方式
接下来，对第3实施方式的存储器装置进行说明。在第2实施方式中，对形成分别与串组件SU1、SU3、SU5及SU7对应的接点CC1、CC3、CC5及CC7的情况进行了说明。第3实施方式与第2实施方式的不同点在于，在多个串组件SU间共有接点CC。在以下说明中，主要对与第2实施方式不同的构成进行说明。
3.1存储单元阵列的布局
图24是与第3实施方式的存储器装置中的存储单元阵列中与1个块对应的部分相关的平面布局的一例，且对应于第2实施方式中的图22。
如图24所示，在接线区域200b中，与选择栅极线SGDb对应的配线例如通过3个沟槽结构体TST而分离成4个部分。该分离所得的4个部分分别对应于串组件SU1、SU3、SU5及SU7。在该4个部分中与串组件SU1及SU3对应的2个部分的阶台区域上，以横跨将该2个部分分离的沟槽结构体TST的方式设置接点CC13。在该4个部分中与串组件SU3及SU5对应的2个部分的阶台区域上，以横跨将该2个部分分离的沟槽结构体TST的方式设置接点CC35。在该4个部分中与串组件SU5及SU7对应的2个部分的阶台区域上，以横跨将该2个部分分离的沟槽结构体TST的方式设置接点CC57。
通过如上所述的构成，可以从接线区域200将所有积层配线向存储单元阵列10的上方引出。
3.2接线区域中的选择栅极线SGDb
接下来，参照图25，对接线区域中的选择栅极线SGDb的构成进行说明。
图25是沿着图24的XXV-XXV的存储单元阵列10的接线区域200b的剖视图，且对应于第2实施方式中的图23。也就是说，图25表示接线区域200b中的包含接点CC13、CC35及CC57的截面。
如图25所示，导电体24b通过分别作为沟槽结构体TST发挥功能的3个绝缘体36而分离成导电体24b1、24b3、24b5及24b7。导电体24b1、24b3、24b5及24b7分别对应于串组件SU1、SU3、SU5及SU7。
在导电体24b1及24b3的上表面上，横跨将导电体24b1及24b3分离的绝缘体36，设置作为接点CC13发挥功能的导电体27b13。在导电体24b3及24b5的上表面上，横跨将导电体24b3及24b5分离的绝缘体36，设置作为接点CC35发挥功能的导电体27b35。在导电体24b5及24b7的上表面上，横跨将导电体24b5及24b7分离的绝缘体36，设置作为接点CC57发挥功能的导电体27b57。在导电体27b13、27b35及27b57的上表面上设置导电体28b。导电体28b电连接于与选择栅极线SGDb对应的SGD驱动器。
通过以上构成，即使在导电体24b针对每一个串组件SU分离的情况下，也可以与第1实施方式同样地，将5条选择栅极线SGD0、SGD2、SGD4、SGD6及SGDb分别电连接于对应的SGD驱动器。
3.3本实施方式的效果
根据第3实施方式的构成，导电体24b通过沟槽结构体TST而分离成4个导电体24b1、24b3、24b5及24b7。在导电体24b1及24b3的上表面上形成导电体27b13，在导电体24b3及24b5的上表面上形成导电体27b35，在导电体24b5及24b7的上表面上形成导电体27b57。导电体27b13、27b35及27b57各自的上表面与1个导电体28b相接。由此，可以将导电体24b1、24b3、24b5及24b7相互电连接，从而可以经由选择栅极线SGDb，利用1个SGD驱动器控制它们的电位。因此，可以与第1实施方式同样地，通过5个SGD驱动器而独立地控制8个串组件SU0～SU7。
4.其它
此外，所述第1实施方式至第3实施方式能够进行各种变化。
例如，在所述第1实施方式至第3实施方式中，对电荷蓄积膜33a及33b分别在存储器串MSa及MSb内分离地形成在每一层的情况进行了说明，但不限于此。例如，电荷蓄积膜33a及33b也可以分别在存储器串MSa及MSb内设置成连续膜。另外，1个存储器柱AP内的电荷蓄积膜33a及33b也可以设置成连续膜。在该情况下，例如，电荷蓄积膜选择电荷俘获型的材料(例如氮化硅)而不选择浮栅型。
另外，在所述第3实施方式中，就对分别对应于2个串组件SU的2个导电体24b的部分(例如24b1及24b3)设置1个导电体27b(例如27b13)的情况进行了说明，但不限于此。例如，也可以对分别与3个以上的串组件对应的3个以上的导电体24b的部分设置1个导电体27b。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

Claims (16)

1.一种存储器装置，具备：
多个第1导电体，沿着第1方向积层；
第2导电体、第3导电体及第4导电体，在所述多个第1导电体的上方积层在同一层；
多个第5导电体，沿着所述第1方向积层；
第6导电体，积层在所述多个第5导电体的上方；
第1半导体，沿着所述第1方向在所述第2导电体与所述第6导电体之间延伸；
第2半导体，沿着所述第1方向在所述第3导电体与所述第6导电体之间延伸；及
第3半导体，沿着所述第1方向在所述第4导电体与所述第6导电体之间延伸；
所述第2导电体、所述第3导电体、所述第4导电体及所述第6导电***于同一层且彼此电隔离。
2.根据权利要求1所述的存储器装置，还具备：
第1电荷蓄积膜，位于所述第2导电体与所述第1半导体之间；
第2电荷蓄积膜，位于所述第6导电体与所述第1半导体之间；
第3电荷蓄积膜，位于所述第3导电体与所述第2半导体之间；
第4电荷蓄积膜，位于所述第6导电体与所述第2半导体之间；
第5电荷蓄积膜，位于所述第4导电体与所述第3半导体之间；及
第6电荷蓄积膜，位于所述第6导电体与所述第3半导体之间。
3.根据权利要求2所述的存储器装置，其中
所述第1电荷蓄积膜与所述第2电荷蓄积膜彼此分离，
所述第3电荷蓄积膜与所述第4电荷蓄积膜彼此分离，且
所述第5电荷蓄积膜与所述第6电荷蓄积膜彼此分离。
4.根据权利要求2所述的存储器装置，其中
所述第1电荷蓄积膜与所述第2电荷蓄积膜是连续膜，
所述第3电荷蓄积膜与所述第4电荷蓄积膜是连续膜，且
所述第5电荷蓄积膜与所述第6电荷蓄积膜是连续膜。
5.根据权利要求1所述的存储器装置，其中
所述第2导电体、所述第3导电体、所述第4导电体及所述第6导电体彼此电切断。
6.根据权利要求1所述的存储器装置，还具备：
第1接点，与所述第2导电体的上表面相接；
第2接点，与所述第3导电体的上表面相接；
第3接点，与所述第4导电体的上表面相接；及
第4接点，与所述第6导电体的上表面相接。
7.一种存储器装置，具备：
多个第1导电体，沿着第1方向积层；
第2导电体及第3导电体，在所述多个第1导电体的上方积层在同一层；
多个第5导电体，沿着所述第1方向积层；
第6导电体及第7导电体，在所述多个第5导电体的上方积层在同一层；
第1半导体，沿着所述第1方向在所述第2导电体与所述第6导电体之间延伸；
第2半导体，沿着所述第1方向在所述第3导电体与所述第6导电体之间延伸；
第3半导体，沿着所述第1方向在所述第3导电体与所述第7导电体之间延伸；及
接点，与所述第6导电体的上表面及所述第7导电体的上表面相接；
所述第2导电体、所述第3导电体、所述第6导电体及所述第7导电***于同一层且彼此电隔离。
8.根据权利要求7所述的存储器装置，还具备：
第1电荷蓄积膜，位于所述第2导电体与所述第1半导体之间；
第2电荷蓄积膜，位于所述第6导电体与所述第1半导体之间；
第3电荷蓄积膜，位于所述第3导电体与所述第2半导体之间；
第4电荷蓄积膜，位于所述第6导电体与所述第2半导体之间；
第5电荷蓄积膜，位于所述第3导电体与所述第3半导体之间；及
第6电荷蓄积膜，位于所述第7导电体与所述第3半导体之间。
9.根据权利要求8所述的存储器装置，其中
所述第1电荷蓄积膜与所述第2电荷蓄积膜彼此分离，
所述第3电荷蓄积膜与所述第4电荷蓄积膜彼此分离，且
所述第5电荷蓄积膜与所述第6电荷蓄积膜彼此分离。
10.根据权利要求8所述的存储器装置，其中
所述第1电荷蓄积膜与所述第2电荷蓄积膜是连续膜，
所述第3电荷蓄积膜与所述第4电荷蓄积膜是连续膜，且
所述第5电荷蓄积膜与所述第6电荷蓄积膜是连续膜。
11.根据权利要求7所述的存储器装置，其中
所述第2导电体、所述第3导电体及所述接点彼此电切断。
12.一种存储器装置，具备：
多个第1导电体，沿着第1方向积层；
第2导电体及第3导电体，在所述多个第1导电体的上方积层在同一层；
多个第5导电体，沿着所述第1方向积层；
第6导电体及第7导电体，在所述多个第5导电体的上方积层在同一层；
第1半导体，沿着所述第1方向在所述第2导电体与所述第6导电体之间延伸；
第2半导体，沿着所述第1方向在所述第3导电体与所述第6导电体之间延伸；
第3半导体，沿着所述第1方向在所述第3导电体与所述第7导电体之间延伸；
第1接点，与所述第6导电体的上表面相接；
第2接点，与所述第7导电体的上表面相接；及
第8导电体，与所述第1接点的上表面及所述第2接点的上表面相接；
所述第2导电体、所述第3导电体、所述第6导电体及所述第7导电***于同一层且彼此电隔离。
13.根据权利要求12所述的存储器装置，还具备
第1电荷蓄积膜，位于所述第2导电体与所述第1半导体之间；
第2电荷蓄积膜，位于所述第6导电体与所述第1半导体之间；
第3电荷蓄积膜，位于所述第3导电体与所述第2半导体之间；
第4电荷蓄积膜，位于所述第6导电体与所述第2半导体之间；
第5电荷蓄积膜，位于所述第3导电体与所述第3半导体之间；及
第6电荷蓄积膜，位于所述第7导电体与所述第3半导体之间。
14.根据权利要求13所述的存储器装置，其中
所述第1电荷蓄积膜与所述第2电荷蓄积膜彼此分离，
所述第3电荷蓄积膜与所述第4电荷蓄积膜彼此分离，且
所述第5电荷蓄积膜与所述第6电荷蓄积膜彼此分离。
15.根据权利要求13所述的存储器装置，其中
所述第1电荷蓄积膜与所述第2电荷蓄积膜是连续膜，
所述第3电荷蓄积膜与所述第4电荷蓄积膜是连续膜，
所述第5电荷蓄积膜与所述第6电荷蓄积膜是连续膜。
16.根据权利要求12所述的存储器装置，其中
所述第2导电体、所述第3导电体及所述第8导电体彼此电切断。
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