JP2021114519A - 半導体記憶装置 - Google Patents
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Abstract
【課題】ソース層に接続される配線とその上の上層配線との間のビアコンタクトの溶融を抑制する。【解決手段】本実施形態によるメモリでは、回路がメモリセルアレイの下方にある。ソース層はメモリセルアレイと回路との間にある。積層方向から見たときに、第1コンタクトがコンタクト領域にある。第1コンタクトは、コンタクト領域を貫通して回路まで達する。第2コンタクトは、隣接する2つのセル領域および2つのセル領域間のコンタクト領域に亘っている。第2コンタクトは、積層方向にセル領域およびコンタクト領域を貫通してソース層まで設けられる。第1配線は、コンタクト領域において第2コンタクトの延伸方向に対して交差する方向に延伸する。第2配線は、第2コンタクトの直上に設けられ、コンタクト領域において第2コンタクトに沿って延伸し、第1配線と接続されている。複数の第3コンタクトは、第2配線と第2コンタクトとの間に設けられる。【選択図】図6
Description
本実施形態は、半導体記憶装置に関する。
近年、メモリセルを三次元的に配置した立体型メモリセルアレイを有する半導体記憶装置が開発されている。このような半導体記憶装置において、メモリセルアレイの下に設けられたソース層を上層配線に接続するローカル配線が、隣接するメモリセルアレイ間のタップ領域に設けられる。このローカル配線は、基板の反りを抑制し、かつ、他のコンタクトと共通に形成可能とするために、タップ領域の溝(スリット)にタングステン等の低抵抗金属を埋め込むことによって形成される。
しかし、ソース層からの電流は、ローカル配線からビアコンタクトを介して上層配線に流れる。このとき、ローカル配線と上層配線との間のビアコンタクトに電流が集中し、ビアコンタクトが溶融する問題があった。
ソース層に接続されるローカル配線とその上にある上層配線との間のビアコンタクトの溶融を抑制することができる半導体記憶装置を提供する。
本実施形態による半導体記憶装置は、複数の絶縁層と複数の導電層とを交互に積層して構成された積層体に設けられ、複数のメモリセルを含むセル領域および隣接する2つのセル領域間にあるコンタクト領域を有するメモリセルアレイを備える。回路がメモリセルアレイの下方に設けられている。ソース層は、メモリセルアレイと回路との間にある。第1コンタクトが積層体の積層方向から見たときに、コンタクト領域に設けられている。第1コンタクトは、積層方向にコンタクト領域を貫通して回路まで設けられている。第2コンタクトは、積層方向から見たときに、隣接する2つのセル領域および該2つのセル領域間のコンタクト領域に亘って設けられている。第2コンタクトは、積層方向にセル領域およびコンタクト領域を貫通してソース層まで設けられている。第1配線は、積層方向から見たときに、コンタクト領域において第2コンタクトの延伸方向に対して交差する方向に延伸する。第2配線は、第2コンタクトの直上に設けられ、積層方向から見たときに、コンタクト領域において第2コンタクトに沿って延伸し、第1配線と接続されている。複数の第3コンタクトは、第2配線と第2コンタクトとの間に設けられている。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図1は、半導体記憶装置の構成の一例を示す斜視図である。半導体記憶装置100は、例えば、メモリセルを三次元的に配置した立体型メモリセルアレイMCAを有するNAND型フラッシュメモリでよい。本実施形態では、積層体2の積層方向をZ方向とする。Z方向と交差(例えば、直交)する1つの方向をY方向とする。Z及びY方向のそれぞれと交差(例えば、直交)する方向をX方向とする。
半導体記憶装置100は、基体部1と、積層体2と、複数の柱状部CLとを含む。
基体部1は、基板10、絶縁膜11、導電膜12及び半導体層13を含む。絶縁膜11は、基板10上に設けられている。導電膜12は、絶縁膜11上に設けられている。半導体層13は、導電膜12上に設けられている。基板10は、半導体基板、例えば、p型シリコン基板である。基板10の表面領域には、例えば、素子分離領域10iが設けられている。素子分離領域10iは、例えば、シリコン酸化物を含む絶縁領域であり、基板10の表面領域にアクティブエリアAAを区画する。アクティブエリアAAには、トランジスタTrのソース及びドレイン領域が設けられる。トランジスタTrは、不揮発性メモリの周辺回路(例えば、CMOS(Complementary Metal Oxide Semiconductor)回路)を構成する。絶縁膜11は、例えば、シリコン酸化物(SiO2)を含み、トランジスタTrを絶縁する。絶縁膜11内には、配線11aが設けられている。配線11aは、トランジスタTrと電気的に接続された配線である。導電膜12は、導電性金属、例えば、タングステン(W)を含む。半導体層13は、例えば、シリコンを含む。シリコンの導電形は、例えば、n型である。半導体層13の一部は、アンドープのシリコンを含んでいてもよい。
積層体2は、半導体層13に対してZ方向に位置する。積層体2は、Z方向に沿って複数の導電層21及び複数の絶縁層22を交互に積層して構成されている。導電層21は、導電性金属、例えば、タングステンを含む。絶縁層22は、例えば、シリコン酸化物を含む。絶縁層22は、導電層21同士を絶縁する。導電層21及び絶縁層22のそれぞれの積層数は、任意である。絶縁層22は、例えば、エアギャップであってもよい。積層体2と、半導体層13との間には、例えば、絶縁膜2gが設けられている。絶縁膜2gは、例えば、シリコン酸化物(SiO2)を含む。絶縁膜2gは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物である。
導電層21は、少なくとも1つのソース側選択ゲートSGSと、複数のワード線WLと、少なくとも1つのドレイン側選択ゲートSGDとを含む。ソース側選択ゲートSGSは、ソース側選択トランジスタSTSのゲート電極である。ワード線WLは、メモリセルMCのゲート電極である。ドレイン側選択ゲートSGDは、ドレイン側選択トランジスタSTDのゲート電極である。ソース側選択ゲートSGSは、積層体2の下部領域に設けられる。ドレイン側選択ゲートSGDは、積層体2の上部領域に設けられる。下部領域は、積層体2の、基体部1に近い側の領域を、上部領域は、積層体2の、基体部1から遠い側の領域を指す。ワード線WLは、ソース側選択ゲートSGSとドレイン側選択ゲートSGDとの間に設けられる。
複数の絶縁層22のうち、ソース側選択ゲートSGSとワード線WLとを絶縁する絶縁層22のZ方向の厚さは、例えば、ワード線WLとワード線WLとを絶縁する絶縁層22のZ軸方向の厚さよりも、厚くされてもよい。さらに、基体部1から最も離れた最上層の絶縁層22の上に、カバー絶縁膜を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。
半導体記憶装置100は、ソース側選択トランジスタSTSとドレイン側選択トランジスタSTDとの間に直列に接続された複数のメモリセルMCを有する。ソース側選択トランジスタSTS、メモリセルMC及びドレイン側選択トランジスタSTDが直列に接続された構造は“メモリストリング”、もしくは“NANDストリング”と呼ばれる。メモリストリングは、例えば、ビアコンタクトV0を介してビット線BLに接続される。ビット線BLは、積層体2の上方に設けられ、Y方向に延びる。
積層体2内には、複数の深いスリットST、及び、複数の浅いスリットSHEのそれぞれが設けられている。尚、“スリット”は、溝およびその溝内に埋め込まれた導電体および/または絶縁体を含む部分を示している。深いスリットSTは、X方向に延び、積層体2の上端から基体部1にかけて積層体2を貫通し、積層体2内に設けられている。図1には図示されてないが、深いスリットST内には、例えば、シリコン酸化膜等の絶縁物が充填されている。あるいは、深いスリットST内には、絶縁物によって積層体2と電気的に絶縁されつつ、半導体層13と電気的に接続される導電体が充填されている。即ち、絶縁物がスリットSTの内側面を被覆し、さらに絶縁物の内側に導電体が埋め込まれる。この導電体には、例えば、タングステン等の低抵抗金属が用いられる。導電体は、スリットST内において、半導体層13に接続される。浅いスリットSHEは、X方向に延び、積層体2の上端から積層体2の途中まで設けられている。図1には図示されてないが、浅いスリットSHE内には、例えば、シリコン酸化膜等の絶縁物が充填されている。
このように、本実施形態による半導体記憶装置100は、メモリセルアレイMCAと、メモリセルアレイMCAの下方にある周辺回路(CMOS回路)とを有する。メモリセルアレイMCAと周辺回路との間にある半導体層13は、メモリセルアレイMCAのソース層として機能する。
このように、本実施形態による半導体記憶装置100は、メモリセルアレイMCAと、メモリセルアレイMCAの下方にある周辺回路(CMOS回路)とを有する。メモリセルアレイMCAと周辺回路との間にある半導体層13は、メモリセルアレイMCAのソース層として機能する。
図2は、柱状部CLの構成の一例を示す断面図である。複数の柱状部CLのそれぞれは、積層体2内に設けられたメモリホールMH内に設けられている。メモリホールMHは、Z方向に沿って積層体2の上端から積層体2を貫通し、積層体2内及び半導体層13内にかけて設けられている。複数の柱状部CLは、それぞれ、半導体ボディ210、メモリ膜220及びコア層230を含む。半導体ボディ210は、半導体層13と電気的に接続されている。メモリ膜220は、半導体ボディ210と導電層21との間に、電荷捕獲部を有する。後述する各フィンガからそれぞれ1つずつ選択された複数の柱状部CLは、ビアコンタクトV0を介して1本のビット線BLに共通に接続される。柱状部CLのそれぞれは、例えば、メモリセルアレイ領域に設けられている。
図3は、柱状部CLの構成の一例を示す平面図である。X−Y平面におけるメモリホールMHの形状は、例えば、円又は楕円である。導電層21と絶縁層22との間には、メモリ膜220の一部を構成するブロック絶縁膜21aが設けられていてもよい。ブロック絶縁膜21aは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の1つの例は、アルミニウム酸化物である。導電層21と絶縁層22との間、及び、導電層21とメモリ膜220との間には、バリア膜21bが設けられていてもよい。バリア膜21bは、例えば、導電層21がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜21aは、導電層21からメモリ膜220側への電荷のバックトンネリングを抑制する。バリア膜21bは、導電層21とブロック絶縁膜21aとの密着性を向上させる。
半導体ボディ210の形状は、例えば、底を有する筒状である。半導体ボディ210は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ210は、例えば、アンドープシリコンである。また、半導体ボディ210は、p型シリコンであっても良い。半導体ボディ210は、ドレイン側選択トランジスタSTD、メモリセルMC及びソース側選択トランジスタSTSのそれぞれのチャネルとなる。
メモリ膜220は、ブロック絶縁膜21a以外の部分が、メモリホールMHの内壁と半導体ボディ210との間に設けられている。メモリ膜220の形状は、例えば、筒状である。複数のメモリセルMCは、半導体ボディ210と、ワード線WLとなる導電層21と、の間に記憶領域を有し、Z方向に積層されている。メモリ膜220は、例えば、カバー絶縁膜221、電荷捕獲膜222及びトンネル絶縁膜223を含む。半導体ボディ210、電荷捕獲膜222及びトンネル絶縁膜223のそれぞれは、Z方向に延びている。
カバー絶縁膜221は、絶縁層22と電荷捕獲膜222との間に設けられている。カバー絶縁膜221は、例えば、シリコン酸化物を含む。カバー絶縁膜221は、犠牲膜(図示せず)を導電層21にリプレースするとき(リプレース工程)、電荷捕獲膜222がエッチングされないように保護する。カバー絶縁膜221は、リプレース工程において、導電層21とメモリ膜220との間から除去されてもよい。この場合、図2及び図3に示すように、導電層21と電荷捕獲膜222との間には、例えば、ブロック絶縁膜21aが設けられる。また、導電層21の形成に、リプレース工程を利用しない場合には、カバー絶縁膜221は、なくてもよい。
電荷捕獲膜222は、ブロック絶縁膜21a及びカバー絶縁膜221とトンネル絶縁膜223との間に設けられている。電荷捕獲膜222は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜222のうち、ワード線WLとなる導電層21と半導体ボディ210との間に挟まれた部分は、電荷捕獲部としてメモリセルMCの記憶領域を構成する。メモリセルMCのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルMCは、情報を保持する。
トンネル絶縁膜223は、半導体ボディ210と電荷捕獲膜222との間に設けられている。トンネル絶縁膜223は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜223は、半導体ボディ210と電荷捕獲膜222との間の電位障壁である。例えば、半導体ボディ210から電荷捕獲部へ電子を注入するとき(書き込み動作)、及び、半導体ボディ210から電荷捕獲部へ正孔を注入するとき(消去動作)、電子および正孔が、それぞれトンネル絶縁膜223の電位障壁を通過(トンネリング)する。
コア層230は、筒状の半導体ボディ210の内部スペースを埋め込む。コア層230の形状は、例えば、柱状である。コア層230は、例えば、シリコン酸化物を含み、絶縁性である。
図4は、本実施形態による半導体記憶装置の構成の一例を示す平面図である。半導体記憶装置100は、図1と同様に、X方向にワード線WLが延伸しており、Y方向にビット線BLが延伸している。メモリセルアレイMCAのX方向の両側には、ワード線WLのテラス領域TRCが設けられている。テラス領域TRCは、ワード線WLを階段状に加工した領域であり、コンタクトプラグを各ワード線WLに接続するために設けられている。図1に示したように、メモリセルアレイMCAの下方には、メモリセルアレイMCAを制御する周辺回路(例えば、CMOS回路)が設けられている。
図5は、図4の枠B1のメモリセルアレイMCAをより詳細に示す平面図である。メモリセルアレイMCAの両側に2つのテラス領域TRCがあり、メモリセルアレイMCA内に、セル領域RMCおよびタップ領域TAP_BL、TAP_VBが設けられている。セル領域RMCは、複数のメモリセルMCを含む領域であり、複数の柱状部CLを有する。タップ領域TAP_BLは、ビット線BLをメモリセルアレイMCAの下のCMOS回路に接続するためにコンタクトプラグを形成するコンタクト領域である。タップ領域TAP_VBは、電源(図示せず)等をCMOS回路に接続し、並びに、ソース電圧を半導体層13に接続するためのコンタクトプラグを形成するコンタクト領域である。
図6は、図5の枠B2のタップ領域TAP_VBをより詳細に示す平面図である。上述の通り、メモリセルアレイMCAは、セル領域RMCおよびタップ領域TAP_VBを含む。タップ領域TAP_VBは、隣接する2つのセル領域RMC間にあるコンタクト領域である。
深いスリットSTは、導電体スリットLI_STと、絶縁体スリットOXI_STとを含む。導電体スリットLI_STは、積層体2の積層方向(Z方向)から見た平面レイアウトにおいて、隣接する2つのセル領域RMCおよび該2つのセル領域RMC間のタップ領域TAP_VBに亘って設けられている。導電体スリットLI_STは、平面レイアウトにおいて、ビット線BLの延伸方向(Y方向)に対して交差する(例えば、直交する)X方向に連続して延伸している。また、図9を参照して後述するように、導電体スリットLI_STは、積層方向(Z方向)にセル領域RMCおよびタップ領域TAP_VBを貫通してソース層としての半導体層13まで設けられている。これにより、導電体スリットLI_STは、半導体層13に接続されるコンタクトとして機能し、図示しない上層配線から所定のソース電圧を半導体層13に印加することができる。導電体スリットLI_STは、絶縁物(例えば、シリコン酸化膜)によって積層体2と電気的に絶縁されつつ、半導体層13と電気的に接続される導電体(例えば、タングステン)が充填されている。
絶縁体スリットOXI_STは、積層方向(Z方向)から見た平面レイアウトにおいて、タップ領域TAP_VB内に設けられており、導電体スリットLI_STに沿って略平行にX方向に延伸している。Y方向に隣接する2つの絶縁体スリットOXI_STは、Y方向に隣接する導電体スリットLI_ST間に設けられており、コンタクトC4の両側にコンタクトC4を挟むように配置されている。即ち、絶縁体スリットOXI_STは、平面レイアウトにおいて、導電体スリットLI_STとコンタクトC4との間に配置されている。絶縁体スリットOXI_STは、例えば、シリコン酸化膜等の絶縁物が充填されている。絶縁体スリットOXI_ST内の絶縁物は、エアギャップであってもよい。
コンタクトC4は、積層方向(Z方向)から見たときに、タップ領域TAP_VBに設けられ、Z方向にタップ領域TAP_VBを貫通して、その下方にある周辺回路まで設けられている。コンタクトC4は、例えば、周辺回路に電源供給するために設けられている。尚、隣接する2つの絶縁体スリットOXI_ST間には、導電層を有しない絶縁層および犠牲層の積層体が残置されており、コンタクトC4は、絶縁層および犠牲層の積層体を貫通して周辺回路に接続されている。コンタクトC4には、例えば、タングステン等の低抵抗金属を用いている。
浅いスリットSHEは、積層方向(Z方向)から見た平面レイアウトにおいて、隣接する2つのセル領域RMCおよび該2つのセル領域RMC間のタップ領域TAP_VBに設けられている。浅いスリットSHEは、平面レイアウトにおいて、ビット線BLの延伸方向(Y方向)に対して交差する(例えば、直交する)X方向に連続して延伸している。また、浅いスリットSHEは、積層方向(Z方向)にセル領域RMCおよびタップ領域TAP_VBの上部に設けられており、ドレイン側選択ゲートSGDを分離する機能を有する。従って、導電層を有する積層体2が設けられたタップ領域TAP_VBでは、一部の浅いスリットSHEは、平面レイアウトにおいて連続して設けられている。しかし、図6の絶縁体スリットOXI_ST間のように、絶縁層と犠牲層との積層体が設けられたタップ領域TAP_VBでは、浅いスリットSHEは分離されていてもよい。
セル領域RMCにおいて、Y方向に隣接する2つの導電体スリットLI_STに挟まれたメモリセルアレイは、ブロックBLKと呼ばれている。ブロックBLKは、例えば、データ消去の最小単位を構成する。セル領域RMCにおいて、導電体スリットLI_STと浅いスリットSHEとの間、並びに、Y方向に隣接する2つの浅いスリットSHE間にあるメモリセルアレイは、フィンガFNGと呼ばれている。ドレイン側選択ゲートSGDは、浅いスリットSHEまたは導電体スリットLI_STによってフィンガFNGごとに区切られている。フィンガFNGは、例えば、データ読み出しまたは書き込みの最小単位を構成する。これにより、データ書き込み及び読み出し時に、ドレイン側選択ゲートSGDを介してブロックBLK内の1つのフィンガFNGを選択的にアクセスすることができる。
複数のビット線BLが、セル領域RMC上に設けられている。ビット線BLは、積層方向(Z方向)から見た平面レイアウトにおいて、Y方向に延伸している。ビット線BLには例えば、銅、アルミニウム、タングステン等の低抵抗金属が用いられる。
本実施形態による半導体記憶装置100は、配線M0_1、M0_2をさらに備えている。配線M0_1は、積層方向(Z方向)から見た平面レイアウトにおいて、タップ領域TAP_VB内に導電体スリットLI_STの延伸方向に対して交差する方向(Y方向)に延伸する配線である。配線M0_1は、タップ領域TAP_VBの両側にある2つのセル領域RMCとタップ領域TAP_VBとの境界に沿って2本設けられている。配線M0_1は、タップ領域TAP_VBに設けられた複数の配線M0_2に共通に接続されている。
配線M0_2は、タップ領域TAP_VBにおいて、導電体スリットLI_STの直上に設けられ、積層方向(Z方向)から見た平面レイアウトにおいて、導電体スリットLI_STに沿って延伸している。配線M0_2は、或るタップ領域TAP_VBの両側に設けられた2つの配線M0_1間に延伸しており、該2つの配線M0_1間を接続している。このように、配線M0_1、M0_2は、平面レイアウトにおいて、ラダー状に形成されている。
配線M0_1、M0_2は、導電体スリットLI_STおよび絶縁体スリットOXI_STの上方にある配線層であり、互いに接続されている。配線M0_1、M0_2には、例えば、銅、アルミニウム、タングステン等の低抵抗金属が用いられる。
配線M0_1、M0_2は、同一配線層に形成されており、同一工程で形成される。また、配線M0_1、M0_2とビット線BLも、同一配線層に形成されており、同一工程で形成される。従って、配線M0_1、M0_2およびビット線BLは、同一材料で構成されている。
配線M0_1、M0_2と導電体スリットLI_STとの間には、層間絶縁膜が設けられている。また、タップ領域TAP_VBにおいて、複数のビアコンタクトV0が、層間絶縁膜(図6では図示せず)を介して配線M0_1と導電体スリットLI_STとの間、および、配線M0_2と導電体スリットLI_STとの間を接続している。ビアコンタクトV0には、例えば、タングステン等の低抵抗金属が用いられている。
図7は、図6の枠B3のメモリセルアレイの一部をより詳細に示す平面図である。柱状部CL、即ち、メモリホールMHは、平面レイアウトにおいて、Y方向に隣接する2つの導電体スリットLI_ST間に、六方最密配置のように配置されている。尚、浅いスリットSHEは、一部の柱状部CLの上に設けられている。浅いスリットSHEの下にある柱状部CLは、メモリセルを構成しない。図7では、ビット線BLの図示を省略している。柱状部CLとビット線BLとの接続関係は、図8を参照して説明する。
図8は、柱状部CLとビット線BLとの接続関係を示す平面図である。ビット線BLは、ビアコンタクトV0を介して柱状部CLに接続されている。ビアコンタクトV0は、平面レイアウトにおいて、千鳥配置されている。これにより、各ビット線BLは、或るフィンガFNGに含まれる複数の柱状部CLのうち1つの柱状部CLのみにビアコンタクトV0を介して接続される。
図9は、図7の9−9線に沿った断面図である。図10は、図7の10−10線に沿った断面図である。図1を参照して説明したように、基体部1の基板10には、トランジスタTr等の半導体素子が形成されている。トランジスタTr等の半導体素子は、CMOS回路等の周辺回路を構成する。基板10上に形成された周辺回路は、層間絶縁膜ILD1によって被覆されている。層間絶縁膜ILD1上には、ソース層として機能する半導体層13が設けられている。
半導体層13上には、積層体2が設けられている。柱状部CLが積層体2を貫通して半導体層13まで設けられている。これにより、柱状部CLの半導体ボディ210は、半導体層13と電気的に接続される。
導電体スリットLI_STも、積層体2を貫通して半導体層13まで設けられている。導電体スリットLI_STは、セル領域RMCおよびタップ領域TAP_VBにおいて積層体2を積層方向に貫通して半導体層13まで設けられた溝内に設けられている。導電体スリットLI_STは、溝の内側面を被覆する絶縁層40と該絶縁層40の内側に埋め込まれた導電体50とを有する。絶縁層40は、導電体50と積層体2との間に介在し、導電体50とワード線WL、ソース側選択ゲートSGS、ドレイン側選択ゲートSGDとを電気的に絶縁する。一方、導電体50は、導電体スリットLI_STの底部において、半導体層13と電気的に接続されている。即ち、導電体50は、絶縁層40によって積層体2のワード線WL、ソース側選択ゲートSGS、ドレイン側選択ゲートSGDから電気的に絶縁された状態で、半導体層13に電気的に接続される。これにより、導電体スリットLI_STは、積層体2の上方の配線M0_1、M0_2からソース電圧を半導体層13に印加することができる。
浅いスリットSHEは、ドレイン側選択ゲートSGDを切断するように設けられ、柱状部CL(即ち、メモリセルアレイMCA)を各フィンガFNGに分割している。
ビアコンタクトV0は、ビット線BLとそれに対応する柱状部CLとの間に設けられている。積層体2の上には、層間絶縁膜ILD2が設けられ、ビアコンタクトV0は、層間絶縁膜ILD2内に設けられている。ビアコンタクトV0は、上下に複数のビアコンタクトV0_1、V0_2に分割されて構成されていてもよい。ビアコンタクトV0_1は、例えば、メモリセルMCを構成する全ての柱状部CL上に設けられた比較的幅の広い(太い)コンタクトである。ビアコンタクトV0_2は、ビアコンタクトV0_1の上に選択的に設けられ、ビット線BLとそれに対応する柱状部CLとを電気的に接続する比較的幅の狭い(細い)コンタクトである。ビアコンタクトV0_1、V0_2には、例えば、タングステン等の低抵抗金属を用いている。尚、図8に示すビアコンタクトV0は、ビアコンタクトV0_2の平面レイアウトを示している。
図11は、図6の枠B4のタップ領域TAP_VBの一部をより詳細に示す平面図である。ビアコンタクトV0は、セル領域RMCにおいて、ビット線BLと柱状部CLとの間を接続している。タップ領域TAP_VBにおいて、ビアコンタクトV0は、導電体スリットLI_STとその上の配線M0_2との間に設けられており、それらを電気的に接続している。複数のビアコンタクトV0は、導電体スリットLI_STおよび配線M0_2に沿ってX方向に配列されている。
本実施形態において、ビアコンタクトV0は、導電体スリットLI_STと配線M0_1との交差領域R_M0_LIにも設けられており、導電体スリットLI_STと配線M0_1との間を電気的に接続している。しかし、ビアコンタクトV0は、導電体スリットLI_STと配線M0_2との間を低抵抗で接続することができる限りにおいて、導電体スリットLI_STと配線M0_2との間にのみ設けられていてもよい。
図12は、図11の12−12線に沿った断面図である。図13は、図11の13−13線に沿った断面図である。図14は、図11の14−14線に沿った断面図である。
図12および図13に示すように、タップ領域TAP_VBにおいても、導電体スリットLI_ST、柱状部CLおよび浅いスリットSHEがセル領域RMCと同様に設けられている。ただし、柱状部CLは、メモリセルMCとしては機能していない。
図12および図13に示すように、タップ領域TAP_VBにおいても、導電体スリットLI_ST、柱状部CLおよび浅いスリットSHEがセル領域RMCと同様に設けられている。ただし、柱状部CLは、メモリセルMCとしては機能していない。
ビアコンタクトV0が導電体スリットLI_ST上に設けられており、導電体スリットLI_STと配線M0_1または配線M0_2との間を電気的に接続している。図14に示すように、複数のビアコンタクトV0が、配線M0_2に沿って配列されている。ビアコンタクトV0は、層間絶縁膜ILD2内に設けられ、導電体スリットLI_STと配線M0_2との間を電気的に接続する。尚、図14を参照すると、配線M0_2が導電体スリットLI_STの上方に、導電体スリットLI_STに沿って略平行に延伸していることがわかる。また、導電体スリットLI_STが積層体2の上面から半導体層13にまで設けられている板状部材であることがわかる。
図13の絶縁体スリットOXI_STは、コンタクトC4と導電体スリットLI_STとの間に設けられている。絶縁体スリットOXI_STは、積層方向(Z方向)にタップ領域TAP_VBの積層体2を貫通して半導体層13まで設けられた溝内に埋め込まれている。タップ領域TAP_VBにおいて隣接する2つの絶縁体スリットOXI_STの間には、絶縁層22と犠牲層SACとの積層体が残っている。犠牲層SACは、例えば、シリコン窒化膜である。セル領域RMCにおいては、犠牲層SACは、導電層21(例えば、タングステン)にリプレースされてワード線WLに置換されている。しかし、タップ領域TAP_VBの絶縁体スリットOXI_ST間においては、絶縁体スリットOXI_STが犠牲層SACのエッチングを抑制し、犠牲層SACが置換されずに残っている。
コンタクトC4は、この犠牲層SACと絶縁層22との積層体に設けられている。コンタクトC4は、絶縁層22および犠牲層SACの積層体を貫通して周辺回路の任意の配線に接続されている。コンタクトC4には、例えば、タングステン等の低抵抗金属を用いている。
以上のように、本実施形態による半導体記憶装置100は、タップ領域TAP_VBにおいて、Y方向に延伸する配線M0_1と、X方向に延伸し導電体スリットLI_STの直上に設けられた配線M0_2とを備える。少なくとも配線M0_2と導電体スリットLI_STとの間には、複数のビアコンタクトV0が設けられている。これにより、配線M0_2と導電体スリットLI_STとは、低抵抗で接続される。よって、比較的大きなソース電流が流れても、そのソース電流は、複数のビアコンタクトV0に分散して流れる。これにより、半導体層13に接続される配線としての導電体スリットLI_STと配線M0_1、M0_2との間のビアコンタクトV0が溶融することを抑制することができる。
もし、配線M0_2が設けられておらず、ビアコンタクトV0が配線M0_1と導電体スリットLI_STとの交差領域のみに設けられている場合、配線M0_1と導電体スリットLI_STとの間の抵抗値が比較的高くなる。従って、複数のビアコンタクトV0が設けられたとしても、ビアコンタクトV0は大きなソース電流により溶融するおそれがある。
これに対し、本実施形態の半導体記憶装置100は、配線M0_2を備え、ビアコンタクトV0は、配線M0_2と導電体スリットLI_STとの間に比較的多く設けることができる。これにより、大きなソース電流が流れても、導電体スリットLI_STと配線M0_1、M0_2との間のビアコンタクトV0が溶融することを抑制することができる。
また、導電体スリットLI_STの絶縁層40以外の部分が全てタングステンのような低抵抗金属で充填されている場合、導電体スリットLI_STは、低抵抗であるが故に、大きなソース電流を流すことができる。これは、ビアコンタクトV0の溶融を促進させてしまう。従って、導電体スリットLI_STの導電体部分が全て低抵抗金属である場合には、特に、本実施形態による構成は、ビアコンタクトV0の溶融を抑制するために有効である。
(変形例1)
図15は、変形例1による半導体記憶装置の構成の一例を示す平面図である。変形例1では、配線M0_2が、タップ領域TAP_VBの一方側にあるセル領域RMCaと、タップ領域TAP_VBの他方側にあるセル領域RMCbとのそれぞれに分離して設けられている。変形例1のその他の構成は、上記実施形態の対応する構成と同様でよい。このように、配線M0_2は、分離されていても、配線M0_1とビアコンタクトV0を介して低抵抗で接続されているので問題ない。
図15は、変形例1による半導体記憶装置の構成の一例を示す平面図である。変形例1では、配線M0_2が、タップ領域TAP_VBの一方側にあるセル領域RMCaと、タップ領域TAP_VBの他方側にあるセル領域RMCbとのそれぞれに分離して設けられている。変形例1のその他の構成は、上記実施形態の対応する構成と同様でよい。このように、配線M0_2は、分離されていても、配線M0_1とビアコンタクトV0を介して低抵抗で接続されているので問題ない。
(変形例2)
図16は、変形例2による半導体記憶装置の構成の一例を示す平面図である。変形例2では、ビアコンタクトV0が、配線M0_2の全体に亘ってX方向に配置されている。これにより、配線M0_2と導電体スリットLI_STとの間の抵抗がさらに低くなる。変形例2のその他の構成は、上記実施形態の対応する構成と同様でよい。このように、ビアコンタクトV0は、配線M0_2の全体に配置してもよい。ビアコンタクトV0の大きさおよび個数は、ビアコンタクトV0を流れる電流に応じて設定すればよい。
図16は、変形例2による半導体記憶装置の構成の一例を示す平面図である。変形例2では、ビアコンタクトV0が、配線M0_2の全体に亘ってX方向に配置されている。これにより、配線M0_2と導電体スリットLI_STとの間の抵抗がさらに低くなる。変形例2のその他の構成は、上記実施形態の対応する構成と同様でよい。このように、ビアコンタクトV0は、配線M0_2の全体に配置してもよい。ビアコンタクトV0の大きさおよび個数は、ビアコンタクトV0を流れる電流に応じて設定すればよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
100 半導体装置、1 基体部、2 積層体、CL 柱状部、10 基板、11 絶縁膜、12 導電膜、13 半導体部、MCA メモリセルアレイ、BL ビット線、WL ワード線、21 導電層、22 絶縁層、SGS ソース側選択ゲート、SGD ドレイン側選択ゲート、TAP_BL,TAP_VB タップ領域、LI_ST 導電体スリット、OXI_ST 絶縁体スリット、RMC セル領域、C4 コンタクト、SHE 浅いスリット、M0_1,M0_2 配線、V0 ビアコンタクト
Claims (8)
- 複数の絶縁層と複数の導電層とを交互に積層して構成された積層体に設けられ、複数のメモリセルを含むセル領域および隣接する2つの前記セル領域間にあるコンタクト領域を有するメモリセルアレイと、
前記メモリセルアレイの下方に設けられた回路と、
前記メモリセルアレイと前記回路との間にあるソース層と、
前記積層体の積層方向から見たときに、前記コンタクト領域に設けられた第1コンタクトであって、前記積層方向に前記コンタクト領域を貫通して前記回路まで設けられた第1コンタクトと、
前記積層方向から見たときに、隣接する2つの前記セル領域および該2つのセル領域間の前記コンタクト領域に亘って設けられた第2コンタクトであって、前記積層方向に前記セル領域および前記コンタクト領域を貫通して前記ソース層まで設けられた第2コンタクトと、
前記積層方向から見たときに、前記コンタクト領域において前記第2コンタクトの延伸方向に対して交差する方向に延伸する第1配線と、
前記第2コンタクトの直上に設けられ、前記積層方向から見たときに、前記コンタクト領域において前記第2コンタクトに沿って延伸し、前記第1配線と接続された第2配線と、
前記第2配線と前記第2コンタクトとの間に設けられた複数の第3コンタクトとを備えた半導体記憶装置。 - 前記第1配線と前記第2コンタクトとの交差領域に設けられ、前記第1配線と前記第2コンタクトとの間を接続する複数の第4コンタクトをさらに備えた、請求項1に記載の半導体記憶装置。
- 前記第1および第2配線は、同一層に設けられている、請求項1または請求項2に記載の半導体記憶装置。
- 前記セル領域上に設けられた複数のビット線をさらに備え、
前記第1および第2配線は、前記複数のビット線と同一層に設けられている、請求項1から請求項3のいずれか一項に記載の半導体記憶装置。 - 前記第2コンタクトは、前記積層方向に前記セル領域および前記コンタクト領域の前記積層体を貫通して前記ソース層まで設けられた溝の側面を被覆する絶縁膜と、該絶縁膜の内側に埋め込まれた導電体とを有する、請求項1から請求項4のいずれか一項に記載の半導体記憶装置。
- 前記第1配線は、前記コンタクト領域の両側にある2つの前記セル領域と前記コンタクト領域との境界に沿って2本設けられており、前記コンタクト領域に設けられた複数の前記第2配線に共通に接続されている、請求項1に記載の半導体記憶装置。
- 前記第2配線は、前記コンタクト領域の両側に設けられた2つの前記第1配線間を接続している、請求項1に記載の半導体記憶装置。
- 前記第2配線は、前記コンタクト領域の一方側にある前記セル領域と、前記コンタクト領域の他方側にある前記セル領域とのそれぞれに分離して設けられている、請求項1に記載の半導体記憶装置。
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