JP2021114519A - 半導体記憶装置 - Google Patents

Abstract

【課題】ソース層に接続される配線とその上の上層配線との間のビアコンタクトの溶融を抑制する。【解決手段】本実施形態によるメモリでは、回路がメモリセルアレイの下方にある。ソース層はメモリセルアレイと回路との間にある。積層方向から見たときに、第１コンタクトがコンタクト領域にある。第１コンタクトは、コンタクト領域を貫通して回路まで達する。第２コンタクトは、隣接する２つのセル領域および２つのセル領域間のコンタクト領域に亘っている。第２コンタクトは、積層方向にセル領域およびコンタクト領域を貫通してソース層まで設けられる。第１配線は、コンタクト領域において第２コンタクトの延伸方向に対して交差する方向に延伸する。第２配線は、第２コンタクトの直上に設けられ、コンタクト領域において第２コンタクトに沿って延伸し、第１配線と接続されている。複数の第３コンタクトは、第２配線と第２コンタクトとの間に設けられる。【選択図】図６

Description

本実施形態は、半導体記憶装置に関する。

近年、メモリセルを三次元的に配置した立体型メモリセルアレイを有する半導体記憶装置が開発されている。このような半導体記憶装置において、メモリセルアレイの下に設けられたソース層を上層配線に接続するローカル配線が、隣接するメモリセルアレイ間のタップ領域に設けられる。このローカル配線は、基板の反りを抑制し、かつ、他のコンタクトと共通に形成可能とするために、タップ領域の溝（スリット）にタングステン等の低抵抗金属を埋め込むことによって形成される。

しかし、ソース層からの電流は、ローカル配線からビアコンタクトを介して上層配線に流れる。このとき、ローカル配線と上層配線との間のビアコンタクトに電流が集中し、ビアコンタクトが溶融する問題があった。

ソース層に接続されるローカル配線とその上にある上層配線との間のビアコンタクトの溶融を抑制することができる半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、複数の絶縁層と複数の導電層とを交互に積層して構成された積層体に設けられ、複数のメモリセルを含むセル領域および隣接する２つのセル領域間にあるコンタクト領域を有するメモリセルアレイを備える。回路がメモリセルアレイの下方に設けられている。ソース層は、メモリセルアレイと回路との間にある。第１コンタクトが積層体の積層方向から見たときに、コンタクト領域に設けられている。第１コンタクトは、積層方向にコンタクト領域を貫通して回路まで設けられている。第２コンタクトは、積層方向から見たときに、隣接する２つのセル領域および該２つのセル領域間のコンタクト領域に亘って設けられている。第２コンタクトは、積層方向にセル領域およびコンタクト領域を貫通してソース層まで設けられている。第１配線は、積層方向から見たときに、コンタクト領域において第２コンタクトの延伸方向に対して交差する方向に延伸する。第２配線は、第２コンタクトの直上に設けられ、積層方向から見たときに、コンタクト領域において第２コンタクトに沿って延伸し、第１配線と接続されている。複数の第３コンタクトは、第２配線と第２コンタクトとの間に設けられている。

半導体記憶装置の構成の一例を示す斜視図。 柱状部の構成の一例を示す断面図。 柱状部の構成の一例を示す平面図。 本実施形態による半導体記憶装置の構成の一例を示す平面図。 図４の枠Ｂ１のメモリセルアレイをより詳細に示す平面図。 図５の枠Ｂ２のタップ領域をより詳細に示す平面図。 図６の枠Ｂ３のメモリセルアレイの一部をより詳細に示す平面図。 柱状部とビット線との接続関係を示す平面図。 図７の９−９線に沿った断面図。 図７の１０−１０線に沿った断面図。 図６の枠Ｂ４のタップ領域の一部をより詳細に示す平面図。 図１１の１２−１２線に沿った断面図。 図１１の１３−１３線に沿った断面図。 図１１の１４−１４線に沿った断面図。 変形例１による半導体記憶装置の構成の一例を示す平面図。 変形例２による半導体記憶装置の構成の一例を示す平面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

図１は、半導体記憶装置の構成の一例を示す斜視図である。半導体記憶装置１００は、例えば、メモリセルを三次元的に配置した立体型メモリセルアレイＭＣＡを有するＮＡＮＤ型フラッシュメモリでよい。本実施形態では、積層体２の積層方向をＺ方向とする。Ｚ方向と交差（例えば、直交）する１つの方向をＹ方向とする。Ｚ及びＹ方向のそれぞれと交差（例えば、直交）する方向をＸ方向とする。

半導体記憶装置１００は、基体部１と、積層体２と、複数の柱状部ＣＬとを含む。

基体部１は、基板１０、絶縁膜１１、導電膜１２及び半導体層１３を含む。絶縁膜１１は、基板１０上に設けられている。導電膜１２は、絶縁膜１１上に設けられている。半導体層１３は、導電膜１２上に設けられている。基板１０は、半導体基板、例えば、ｐ型シリコン基板である。基板１０の表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、基板１０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソース及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路（例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）を構成する。絶縁膜１１は、例えば、シリコン酸化物（ＳｉＯ_２）を含み、トランジスタＴｒを絶縁する。絶縁膜１１内には、配線１１ａが設けられている。配線１１ａは、トランジスタＴｒと電気的に接続された配線である。導電膜１２は、導電性金属、例えば、タングステン（Ｗ）を含む。半導体層１３は、例えば、シリコンを含む。シリコンの導電形は、例えば、ｎ型である。半導体層１３の一部は、アンドープのシリコンを含んでいてもよい。

積層体２は、半導体層１３に対してＺ方向に位置する。積層体２は、Ｚ方向に沿って複数の導電層２１及び複数の絶縁層２２を交互に積層して構成されている。導電層２１は、導電性金属、例えば、タングステンを含む。絶縁層２２は、例えば、シリコン酸化物を含む。絶縁層２２は、導電層２１同士を絶縁する。導電層２１及び絶縁層２２のそれぞれの積層数は、任意である。絶縁層２２は、例えば、エアギャップであってもよい。積層体２と、半導体層１３との間には、例えば、絶縁膜２ｇが設けられている。絶縁膜２ｇは、例えば、シリコン酸化物（ＳｉＯ_２）を含む。絶縁膜２ｇは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物である。

導電層２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２の、基体部１に近い側の領域を、上部領域は、積層体２の、基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。

複数の絶縁層２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁層２２のＺ方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さよりも、厚くされてもよい。さらに、基体部１から最も離れた最上層の絶縁層２２の上に、カバー絶縁膜を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。

半導体記憶装置１００は、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、ビアコンタクトＶ０を介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ方向に延びる。

積層体２内には、複数の深いスリットＳＴ、及び、複数の浅いスリットＳＨＥのそれぞれが設けられている。尚、“スリット”は、溝およびその溝内に埋め込まれた導電体および／または絶縁体を含む部分を示している。深いスリットＳＴは、Ｘ方向に延び、積層体２の上端から基体部１にかけて積層体２を貫通し、積層体２内に設けられている。図１には図示されてないが、深いスリットＳＴ内には、例えば、シリコン酸化膜等の絶縁物が充填されている。あるいは、深いスリットＳＴ内には、絶縁物によって積層体２と電気的に絶縁されつつ、半導体層１３と電気的に接続される導電体が充填されている。即ち、絶縁物がスリットＳＴの内側面を被覆し、さらに絶縁物の内側に導電体が埋め込まれる。この導電体には、例えば、タングステン等の低抵抗金属が用いられる。導電体は、スリットＳＴ内において、半導体層１３に接続される。浅いスリットＳＨＥは、Ｘ方向に延び、積層体２の上端から積層体２の途中まで設けられている。図１には図示されてないが、浅いスリットＳＨＥ内には、例えば、シリコン酸化膜等の絶縁物が充填されている。
このように、本実施形態による半導体記憶装置１００は、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡの下方にある周辺回路（ＣＭＯＳ回路）とを有する。メモリセルアレイＭＣＡと周辺回路との間にある半導体層１３は、メモリセルアレイＭＣＡのソース層として機能する。

図２は、柱状部ＣＬの構成の一例を示す断面図である。複数の柱状部ＣＬのそれぞれは、積層体２内に設けられたメモリホールＭＨ内に設けられている。メモリホールＭＨは、Ｚ方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び半導体層１３内にかけて設けられている。複数の柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。半導体ボディ２１０は、半導体層１３と電気的に接続されている。メモリ膜２２０は、半導体ボディ２１０と導電層２１との間に、電荷捕獲部を有する。後述する各フィンガからそれぞれ１つずつ選択された複数の柱状部ＣＬは、ビアコンタクトＶ０を介して１本のビット線ＢＬに共通に接続される。柱状部ＣＬのそれぞれは、例えば、メモリセルアレイ領域に設けられている。

図３は、柱状部ＣＬの構成の一例を示す平面図である。Ｘ−Ｙ平面におけるメモリホールＭＨの形状は、例えば、円又は楕円である。導電層２１と絶縁層２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。導電層２１と絶縁層２２との間、及び、導電層２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、導電層２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、導電層２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、導電層２１とブロック絶縁膜２１ａとの密着性を向上させる。

半導体ボディ２１０の形状は、例えば、底を有する筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。

メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる導電層２１と、の間に記憶領域を有し、Ｚ方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２及びトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２及びトンネル絶縁膜２２３のそれぞれは、Ｚ方向に延びている。

カバー絶縁膜２２１は、絶縁層２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を導電層２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、導電層２１とメモリ膜２２０との間から除去されてもよい。この場合、図２及び図３に示すように、導電層２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、導電層２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。

電荷捕獲膜２２２は、ブロック絶縁膜２１ａ及びカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる導電層２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。

トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。

コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。

図４は、本実施形態による半導体記憶装置の構成の一例を示す平面図である。半導体記憶装置１００は、図１と同様に、Ｘ方向にワード線ＷＬが延伸しており、Ｙ方向にビット線ＢＬが延伸している。メモリセルアレイＭＣＡのＸ方向の両側には、ワード線ＷＬのテラス領域ＴＲＣが設けられている。テラス領域ＴＲＣは、ワード線ＷＬを階段状に加工した領域であり、コンタクトプラグを各ワード線ＷＬに接続するために設けられている。図１に示したように、メモリセルアレイＭＣＡの下方には、メモリセルアレイＭＣＡを制御する周辺回路（例えば、ＣＭＯＳ回路）が設けられている。

図５は、図４の枠Ｂ１のメモリセルアレイＭＣＡをより詳細に示す平面図である。メモリセルアレイＭＣＡの両側に２つのテラス領域ＴＲＣがあり、メモリセルアレイＭＣＡ内に、セル領域ＲＭＣおよびタップ領域ＴＡＰ＿ＢＬ、ＴＡＰ＿ＶＢが設けられている。セル領域ＲＭＣは、複数のメモリセルＭＣを含む領域であり、複数の柱状部ＣＬを有する。タップ領域ＴＡＰ＿ＢＬは、ビット線ＢＬをメモリセルアレイＭＣＡの下のＣＭＯＳ回路に接続するためにコンタクトプラグを形成するコンタクト領域である。タップ領域ＴＡＰ＿ＶＢは、電源（図示せず）等をＣＭＯＳ回路に接続し、並びに、ソース電圧を半導体層１３に接続するためのコンタクトプラグを形成するコンタクト領域である。

図６は、図５の枠Ｂ２のタップ領域ＴＡＰ＿ＶＢをより詳細に示す平面図である。上述の通り、メモリセルアレイＭＣＡは、セル領域ＲＭＣおよびタップ領域ＴＡＰ＿ＶＢを含む。タップ領域ＴＡＰ＿ＶＢは、隣接する２つのセル領域ＲＭＣ間にあるコンタクト領域である。

深いスリットＳＴは、導電体スリットＬＩ＿ＳＴと、絶縁体スリットＯＸＩ＿ＳＴとを含む。導電体スリットＬＩ＿ＳＴは、積層体２の積層方向（Ｚ方向）から見た平面レイアウトにおいて、隣接する２つのセル領域ＲＭＣおよび該２つのセル領域ＲＭＣ間のタップ領域ＴＡＰ＿ＶＢに亘って設けられている。導電体スリットＬＩ＿ＳＴは、平面レイアウトにおいて、ビット線ＢＬの延伸方向（Ｙ方向）に対して交差する（例えば、直交する）Ｘ方向に連続して延伸している。また、図９を参照して後述するように、導電体スリットＬＩ＿ＳＴは、積層方向（Ｚ方向）にセル領域ＲＭＣおよびタップ領域ＴＡＰ＿ＶＢを貫通してソース層としての半導体層１３まで設けられている。これにより、導電体スリットＬＩ＿ＳＴは、半導体層１３に接続されるコンタクトとして機能し、図示しない上層配線から所定のソース電圧を半導体層１３に印加することができる。導電体スリットＬＩ＿ＳＴは、絶縁物（例えば、シリコン酸化膜）によって積層体２と電気的に絶縁されつつ、半導体層１３と電気的に接続される導電体（例えば、タングステン）が充填されている。

絶縁体スリットＯＸＩ＿ＳＴは、積層方向（Ｚ方向）から見た平面レイアウトにおいて、タップ領域ＴＡＰ＿ＶＢ内に設けられており、導電体スリットＬＩ＿ＳＴに沿って略平行にＸ方向に延伸している。Ｙ方向に隣接する２つの絶縁体スリットＯＸＩ＿ＳＴは、Ｙ方向に隣接する導電体スリットＬＩ＿ＳＴ間に設けられており、コンタクトＣ４の両側にコンタクトＣ４を挟むように配置されている。即ち、絶縁体スリットＯＸＩ＿ＳＴは、平面レイアウトにおいて、導電体スリットＬＩ＿ＳＴとコンタクトＣ４との間に配置されている。絶縁体スリットＯＸＩ＿ＳＴは、例えば、シリコン酸化膜等の絶縁物が充填されている。絶縁体スリットＯＸＩ＿ＳＴ内の絶縁物は、エアギャップであってもよい。

コンタクトＣ４は、積層方向（Ｚ方向）から見たときに、タップ領域ＴＡＰ＿ＶＢに設けられ、Ｚ方向にタップ領域ＴＡＰ＿ＶＢを貫通して、その下方にある周辺回路まで設けられている。コンタクトＣ４は、例えば、周辺回路に電源供給するために設けられている。尚、隣接する２つの絶縁体スリットＯＸＩ＿ＳＴ間には、導電層を有しない絶縁層および犠牲層の積層体が残置されており、コンタクトＣ４は、絶縁層および犠牲層の積層体を貫通して周辺回路に接続されている。コンタクトＣ４には、例えば、タングステン等の低抵抗金属を用いている。

浅いスリットＳＨＥは、積層方向（Ｚ方向）から見た平面レイアウトにおいて、隣接する２つのセル領域ＲＭＣおよび該２つのセル領域ＲＭＣ間のタップ領域ＴＡＰ＿ＶＢに設けられている。浅いスリットＳＨＥは、平面レイアウトにおいて、ビット線ＢＬの延伸方向（Ｙ方向）に対して交差する（例えば、直交する）Ｘ方向に連続して延伸している。また、浅いスリットＳＨＥは、積層方向（Ｚ方向）にセル領域ＲＭＣおよびタップ領域ＴＡＰ＿ＶＢの上部に設けられており、ドレイン側選択ゲートＳＧＤを分離する機能を有する。従って、導電層を有する積層体２が設けられたタップ領域ＴＡＰ＿ＶＢでは、一部の浅いスリットＳＨＥは、平面レイアウトにおいて連続して設けられている。しかし、図６の絶縁体スリットＯＸＩ＿ＳＴ間のように、絶縁層と犠牲層との積層体が設けられたタップ領域ＴＡＰ＿ＶＢでは、浅いスリットＳＨＥは分離されていてもよい。

セル領域ＲＭＣにおいて、Ｙ方向に隣接する２つの導電体スリットＬＩ＿ＳＴに挟まれたメモリセルアレイは、ブロックＢＬＫと呼ばれている。ブロックＢＬＫは、例えば、データ消去の最小単位を構成する。セル領域ＲＭＣにおいて、導電体スリットＬＩ＿ＳＴと浅いスリットＳＨＥとの間、並びに、Ｙ方向に隣接する２つの浅いスリットＳＨＥ間にあるメモリセルアレイは、フィンガＦＮＧと呼ばれている。ドレイン側選択ゲートＳＧＤは、浅いスリットＳＨＥまたは導電体スリットＬＩ＿ＳＴによってフィンガＦＮＧごとに区切られている。フィンガＦＮＧは、例えば、データ読み出しまたは書き込みの最小単位を構成する。これにより、データ書き込み及び読み出し時に、ドレイン側選択ゲートＳＧＤを介してブロックＢＬＫ内の１つのフィンガＦＮＧを選択的にアクセスすることができる。

複数のビット線ＢＬが、セル領域ＲＭＣ上に設けられている。ビット線ＢＬは、積層方向（Ｚ方向）から見た平面レイアウトにおいて、Ｙ方向に延伸している。ビット線ＢＬには例えば、銅、アルミニウム、タングステン等の低抵抗金属が用いられる。

本実施形態による半導体記憶装置１００は、配線Ｍ０＿１、Ｍ０＿２をさらに備えている。配線Ｍ０＿１は、積層方向（Ｚ方向）から見た平面レイアウトにおいて、タップ領域ＴＡＰ＿ＶＢ内に導電体スリットＬＩ＿ＳＴの延伸方向に対して交差する方向（Ｙ方向）に延伸する配線である。配線Ｍ０＿１は、タップ領域ＴＡＰ＿ＶＢの両側にある２つのセル領域ＲＭＣとタップ領域ＴＡＰ＿ＶＢとの境界に沿って２本設けられている。配線Ｍ０＿１は、タップ領域ＴＡＰ＿ＶＢに設けられた複数の配線Ｍ０＿２に共通に接続されている。

配線Ｍ０＿２は、タップ領域ＴＡＰ＿ＶＢにおいて、導電体スリットＬＩ＿ＳＴの直上に設けられ、積層方向（Ｚ方向）から見た平面レイアウトにおいて、導電体スリットＬＩ＿ＳＴに沿って延伸している。配線Ｍ０＿２は、或るタップ領域ＴＡＰ＿ＶＢの両側に設けられた２つの配線Ｍ０＿１間に延伸しており、該２つの配線Ｍ０＿１間を接続している。このように、配線Ｍ０＿１、Ｍ０＿２は、平面レイアウトにおいて、ラダー状に形成されている。

配線Ｍ０＿１、Ｍ０＿２は、導電体スリットＬＩ＿ＳＴおよび絶縁体スリットＯＸＩ＿ＳＴの上方にある配線層であり、互いに接続されている。配線Ｍ０＿１、Ｍ０＿２には、例えば、銅、アルミニウム、タングステン等の低抵抗金属が用いられる。

配線Ｍ０＿１、Ｍ０＿２は、同一配線層に形成されており、同一工程で形成される。また、配線Ｍ０＿１、Ｍ０＿２とビット線ＢＬも、同一配線層に形成されており、同一工程で形成される。従って、配線Ｍ０＿１、Ｍ０＿２およびビット線ＢＬは、同一材料で構成されている。

配線Ｍ０＿１、Ｍ０＿２と導電体スリットＬＩ＿ＳＴとの間には、層間絶縁膜が設けられている。また、タップ領域ＴＡＰ＿ＶＢにおいて、複数のビアコンタクトＶ０が、層間絶縁膜（図６では図示せず）を介して配線Ｍ０＿１と導電体スリットＬＩ＿ＳＴとの間、および、配線Ｍ０＿２と導電体スリットＬＩ＿ＳＴとの間を接続している。ビアコンタクトＶ０には、例えば、タングステン等の低抵抗金属が用いられている。

図７は、図６の枠Ｂ３のメモリセルアレイの一部をより詳細に示す平面図である。柱状部ＣＬ、即ち、メモリホールＭＨは、平面レイアウトにおいて、Ｙ方向に隣接する２つの導電体スリットＬＩ＿ＳＴ間に、六方最密配置のように配置されている。尚、浅いスリットＳＨＥは、一部の柱状部ＣＬの上に設けられている。浅いスリットＳＨＥの下にある柱状部ＣＬは、メモリセルを構成しない。図７では、ビット線ＢＬの図示を省略している。柱状部ＣＬとビット線ＢＬとの接続関係は、図８を参照して説明する。

図８は、柱状部ＣＬとビット線ＢＬとの接続関係を示す平面図である。ビット線ＢＬは、ビアコンタクトＶ０を介して柱状部ＣＬに接続されている。ビアコンタクトＶ０は、平面レイアウトにおいて、千鳥配置されている。これにより、各ビット線ＢＬは、或るフィンガＦＮＧに含まれる複数の柱状部ＣＬのうち１つの柱状部ＣＬのみにビアコンタクトＶ０を介して接続される。

図９は、図７の９−９線に沿った断面図である。図１０は、図７の１０−１０線に沿った断面図である。図１を参照して説明したように、基体部１の基板１０には、トランジスタＴｒ等の半導体素子が形成されている。トランジスタＴｒ等の半導体素子は、ＣＭＯＳ回路等の周辺回路を構成する。基板１０上に形成された周辺回路は、層間絶縁膜ＩＬＤ１によって被覆されている。層間絶縁膜ＩＬＤ１上には、ソース層として機能する半導体層１３が設けられている。

半導体層１３上には、積層体２が設けられている。柱状部ＣＬが積層体２を貫通して半導体層１３まで設けられている。これにより、柱状部ＣＬの半導体ボディ２１０は、半導体層１３と電気的に接続される。

導電体スリットＬＩ＿ＳＴも、積層体２を貫通して半導体層１３まで設けられている。導電体スリットＬＩ＿ＳＴは、セル領域ＲＭＣおよびタップ領域ＴＡＰ＿ＶＢにおいて積層体２を積層方向に貫通して半導体層１３まで設けられた溝内に設けられている。導電体スリットＬＩ＿ＳＴは、溝の内側面を被覆する絶縁層４０と該絶縁層４０の内側に埋め込まれた導電体５０とを有する。絶縁層４０は、導電体５０と積層体２との間に介在し、導電体５０とワード線ＷＬ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤとを電気的に絶縁する。一方、導電体５０は、導電体スリットＬＩ＿ＳＴの底部において、半導体層１３と電気的に接続されている。即ち、導電体５０は、絶縁層４０によって積層体２のワード線ＷＬ、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤから電気的に絶縁された状態で、半導体層１３に電気的に接続される。これにより、導電体スリットＬＩ＿ＳＴは、積層体２の上方の配線Ｍ０＿１、Ｍ０＿２からソース電圧を半導体層１３に印加することができる。

浅いスリットＳＨＥは、ドレイン側選択ゲートＳＧＤを切断するように設けられ、柱状部ＣＬ（即ち、メモリセルアレイＭＣＡ）を各フィンガＦＮＧに分割している。

ビアコンタクトＶ０は、ビット線ＢＬとそれに対応する柱状部ＣＬとの間に設けられている。積層体２の上には、層間絶縁膜ＩＬＤ２が設けられ、ビアコンタクトＶ０は、層間絶縁膜ＩＬＤ２内に設けられている。ビアコンタクトＶ０は、上下に複数のビアコンタクトＶ０＿１、Ｖ０＿２に分割されて構成されていてもよい。ビアコンタクトＶ０＿１は、例えば、メモリセルＭＣを構成する全ての柱状部ＣＬ上に設けられた比較的幅の広い（太い）コンタクトである。ビアコンタクトＶ０＿２は、ビアコンタクトＶ０＿１の上に選択的に設けられ、ビット線ＢＬとそれに対応する柱状部ＣＬとを電気的に接続する比較的幅の狭い（細い）コンタクトである。ビアコンタクトＶ０＿１、Ｖ０＿２には、例えば、タングステン等の低抵抗金属を用いている。尚、図８に示すビアコンタクトＶ０は、ビアコンタクトＶ０＿２の平面レイアウトを示している。

図１１は、図６の枠Ｂ４のタップ領域ＴＡＰ＿ＶＢの一部をより詳細に示す平面図である。ビアコンタクトＶ０は、セル領域ＲＭＣにおいて、ビット線ＢＬと柱状部ＣＬとの間を接続している。タップ領域ＴＡＰ＿ＶＢにおいて、ビアコンタクトＶ０は、導電体スリットＬＩ＿ＳＴとその上の配線Ｍ０＿２との間に設けられており、それらを電気的に接続している。複数のビアコンタクトＶ０は、導電体スリットＬＩ＿ＳＴおよび配線Ｍ０＿２に沿ってＸ方向に配列されている。

本実施形態において、ビアコンタクトＶ０は、導電体スリットＬＩ＿ＳＴと配線Ｍ０＿１との交差領域Ｒ＿Ｍ０＿ＬＩにも設けられており、導電体スリットＬＩ＿ＳＴと配線Ｍ０＿１との間を電気的に接続している。しかし、ビアコンタクトＶ０は、導電体スリットＬＩ＿ＳＴと配線Ｍ０＿２との間を低抵抗で接続することができる限りにおいて、導電体スリットＬＩ＿ＳＴと配線Ｍ０＿２との間にのみ設けられていてもよい。

図１２は、図１１の１２−１２線に沿った断面図である。図１３は、図１１の１３−１３線に沿った断面図である。図１４は、図１１の１４−１４線に沿った断面図である。
図１２および図１３に示すように、タップ領域ＴＡＰ＿ＶＢにおいても、導電体スリットＬＩ＿ＳＴ、柱状部ＣＬおよび浅いスリットＳＨＥがセル領域ＲＭＣと同様に設けられている。ただし、柱状部ＣＬは、メモリセルＭＣとしては機能していない。

ビアコンタクトＶ０が導電体スリットＬＩ＿ＳＴ上に設けられており、導電体スリットＬＩ＿ＳＴと配線Ｍ０＿１または配線Ｍ０＿２との間を電気的に接続している。図１４に示すように、複数のビアコンタクトＶ０が、配線Ｍ０＿２に沿って配列されている。ビアコンタクトＶ０は、層間絶縁膜ＩＬＤ２内に設けられ、導電体スリットＬＩ＿ＳＴと配線Ｍ０＿２との間を電気的に接続する。尚、図１４を参照すると、配線Ｍ０＿２が導電体スリットＬＩ＿ＳＴの上方に、導電体スリットＬＩ＿ＳＴに沿って略平行に延伸していることがわかる。また、導電体スリットＬＩ＿ＳＴが積層体２の上面から半導体層１３にまで設けられている板状部材であることがわかる。

図１３の絶縁体スリットＯＸＩ＿ＳＴは、コンタクトＣ４と導電体スリットＬＩ＿ＳＴとの間に設けられている。絶縁体スリットＯＸＩ＿ＳＴは、積層方向（Ｚ方向）にタップ領域ＴＡＰ＿ＶＢの積層体２を貫通して半導体層１３まで設けられた溝内に埋め込まれている。タップ領域ＴＡＰ＿ＶＢにおいて隣接する２つの絶縁体スリットＯＸＩ＿ＳＴの間には、絶縁層２２と犠牲層ＳＡＣとの積層体が残っている。犠牲層ＳＡＣは、例えば、シリコン窒化膜である。セル領域ＲＭＣにおいては、犠牲層ＳＡＣは、導電層２１（例えば、タングステン）にリプレースされてワード線ＷＬに置換されている。しかし、タップ領域ＴＡＰ＿ＶＢの絶縁体スリットＯＸＩ＿ＳＴ間においては、絶縁体スリットＯＸＩ＿ＳＴが犠牲層ＳＡＣのエッチングを抑制し、犠牲層ＳＡＣが置換されずに残っている。

コンタクトＣ４は、この犠牲層ＳＡＣと絶縁層２２との積層体に設けられている。コンタクトＣ４は、絶縁層２２および犠牲層ＳＡＣの積層体を貫通して周辺回路の任意の配線に接続されている。コンタクトＣ４には、例えば、タングステン等の低抵抗金属を用いている。

以上のように、本実施形態による半導体記憶装置１００は、タップ領域ＴＡＰ＿ＶＢにおいて、Ｙ方向に延伸する配線Ｍ０＿１と、Ｘ方向に延伸し導電体スリットＬＩ＿ＳＴの直上に設けられた配線Ｍ０＿２とを備える。少なくとも配線Ｍ０＿２と導電体スリットＬＩ＿ＳＴとの間には、複数のビアコンタクトＶ０が設けられている。これにより、配線Ｍ０＿２と導電体スリットＬＩ＿ＳＴとは、低抵抗で接続される。よって、比較的大きなソース電流が流れても、そのソース電流は、複数のビアコンタクトＶ０に分散して流れる。これにより、半導体層１３に接続される配線としての導電体スリットＬＩ＿ＳＴと配線Ｍ０＿１、Ｍ０＿２との間のビアコンタクトＶ０が溶融することを抑制することができる。

もし、配線Ｍ０＿２が設けられておらず、ビアコンタクトＶ０が配線Ｍ０＿１と導電体スリットＬＩ＿ＳＴとの交差領域のみに設けられている場合、配線Ｍ０＿１と導電体スリットＬＩ＿ＳＴとの間の抵抗値が比較的高くなる。従って、複数のビアコンタクトＶ０が設けられたとしても、ビアコンタクトＶ０は大きなソース電流により溶融するおそれがある。

これに対し、本実施形態の半導体記憶装置１００は、配線Ｍ０＿２を備え、ビアコンタクトＶ０は、配線Ｍ０＿２と導電体スリットＬＩ＿ＳＴとの間に比較的多く設けることができる。これにより、大きなソース電流が流れても、導電体スリットＬＩ＿ＳＴと配線Ｍ０＿１、Ｍ０＿２との間のビアコンタクトＶ０が溶融することを抑制することができる。

また、導電体スリットＬＩ＿ＳＴの絶縁層４０以外の部分が全てタングステンのような低抵抗金属で充填されている場合、導電体スリットＬＩ＿ＳＴは、低抵抗であるが故に、大きなソース電流を流すことができる。これは、ビアコンタクトＶ０の溶融を促進させてしまう。従って、導電体スリットＬＩ＿ＳＴの導電体部分が全て低抵抗金属である場合には、特に、本実施形態による構成は、ビアコンタクトＶ０の溶融を抑制するために有効である。

（変形例１）
図１５は、変形例１による半導体記憶装置の構成の一例を示す平面図である。変形例１では、配線Ｍ０＿２が、タップ領域ＴＡＰ＿ＶＢの一方側にあるセル領域ＲＭＣａと、タップ領域ＴＡＰ＿ＶＢの他方側にあるセル領域ＲＭＣｂとのそれぞれに分離して設けられている。変形例１のその他の構成は、上記実施形態の対応する構成と同様でよい。このように、配線Ｍ０＿２は、分離されていても、配線Ｍ０＿１とビアコンタクトＶ０を介して低抵抗で接続されているので問題ない。

（変形例２）
図１６は、変形例２による半導体記憶装置の構成の一例を示す平面図である。変形例２では、ビアコンタクトＶ０が、配線Ｍ０＿２の全体に亘ってＸ方向に配置されている。これにより、配線Ｍ０＿２と導電体スリットＬＩ＿ＳＴとの間の抵抗がさらに低くなる。変形例２のその他の構成は、上記実施形態の対応する構成と同様でよい。このように、ビアコンタクトＶ０は、配線Ｍ０＿２の全体に配置してもよい。ビアコンタクトＶ０の大きさおよび個数は、ビアコンタクトＶ０を流れる電流に応じて設定すればよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００ 半導体装置、１ 基体部、２ 積層体、ＣＬ 柱状部、１０ 基板、１１ 絶縁膜、１２ 導電膜、１３ 半導体部、ＭＣＡ メモリセルアレイ、ＢＬ ビット線、ＷＬ ワード線、２１ 導電層、２２ 絶縁層、ＳＧＳ ソース側選択ゲート、ＳＧＤ ドレイン側選択ゲート、ＴＡＰ＿ＢＬ，ＴＡＰ＿ＶＢ タップ領域、ＬＩ＿ＳＴ 導電体スリット、ＯＸＩ＿ＳＴ 絶縁体スリット、ＲＭＣ セル領域、Ｃ４ コンタクト、ＳＨＥ 浅いスリット、Ｍ０＿１，Ｍ０＿２ 配線、Ｖ０ ビアコンタクト

Claims (8)

1. 複数の絶縁層と複数の導電層とを交互に積層して構成された積層体に設けられ、複数のメモリセルを含むセル領域および隣接する２つの前記セル領域間にあるコンタクト領域を有するメモリセルアレイと、
   前記メモリセルアレイの下方に設けられた回路と、
   前記メモリセルアレイと前記回路との間にあるソース層と、
   前記積層体の積層方向から見たときに、前記コンタクト領域に設けられた第１コンタクトであって、前記積層方向に前記コンタクト領域を貫通して前記回路まで設けられた第１コンタクトと、
   前記積層方向から見たときに、隣接する２つの前記セル領域および該２つのセル領域間の前記コンタクト領域に亘って設けられた第２コンタクトであって、前記積層方向に前記セル領域および前記コンタクト領域を貫通して前記ソース層まで設けられた第２コンタクトと、
   前記積層方向から見たときに、前記コンタクト領域において前記第２コンタクトの延伸方向に対して交差する方向に延伸する第１配線と、
   前記第２コンタクトの直上に設けられ、前記積層方向から見たときに、前記コンタクト領域において前記第２コンタクトに沿って延伸し、前記第１配線と接続された第２配線と、
   前記第２配線と前記第２コンタクトとの間に設けられた複数の第３コンタクトとを備えた半導体記憶装置。
2. 前記第１配線と前記第２コンタクトとの交差領域に設けられ、前記第１配線と前記第２コンタクトとの間を接続する複数の第４コンタクトをさらに備えた、請求項１に記載の半導体記憶装置。
3. 前記第１および第２配線は、同一層に設けられている、請求項１または請求項２に記載の半導体記憶装置。
4. 前記セル領域上に設けられた複数のビット線をさらに備え、
   前記第１および第２配線は、前記複数のビット線と同一層に設けられている、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
5. 前記第２コンタクトは、前記積層方向に前記セル領域および前記コンタクト領域の前記積層体を貫通して前記ソース層まで設けられた溝の側面を被覆する絶縁膜と、該絶縁膜の内側に埋め込まれた導電体とを有する、請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
6. 前記第１配線は、前記コンタクト領域の両側にある２つの前記セル領域と前記コンタクト領域との境界に沿って２本設けられており、前記コンタクト領域に設けられた複数の前記第２配線に共通に接続されている、請求項１に記載の半導体記憶装置。
7. 前記第２配線は、前記コンタクト領域の両側に設けられた２つの前記第１配線間を接続している、請求項１に記載の半導体記憶装置。
8. 前記第２配線は、前記コンタクト領域の一方側にある前記セル領域と、前記コンタクト領域の他方側にある前記セル領域とのそれぞれに分離して設けられている、請求項１に記載の半導体記憶装置。

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