TWI821718B - 半導體記憶裝置 - Google Patents

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松尾浩司
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日商鎧俠股份有限公司
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Abstract

實施形態，係提供一種能夠使信賴性提升之半導體記憶裝置。 實施形態之半導體記憶裝置，係包含有：第1半導體(32)，係朝向與基板(30)相平行之第1方向(X方向)延伸；和第1導電體(41)，係朝向與基板相垂直之第2方向(Z方向)延伸；和第1電荷積蓄層(44)，係以包圍第1導電體之外周的方式而被作設置；和第1絕緣體(42)，係在第1導電體與第1電荷積蓄層之間，以包圍第1導電體的方式而被作設置；和第2絕緣體(45)，係在第1電荷積蓄層與第1半導體之間，以包圍第1電荷積蓄層的方式而被作設置；和第1記憶體胞(MC)。第2絕緣體之外周之一部分，係與第1半導體相接。第1記憶體胞，係包含有第1導電體、和第1半導體、和被設置在第1導電體與第1半導體之間之第1電荷積蓄層之一部分、和第1絕緣體之一部分、以及第2絕緣體之一部分。

Description

半導體記憶裝置
本發明之實施形態，係有關於半導體記憶裝置。 [關連申請案]
本申請案，係享受以日本專利申請2021-048655號(申請日：2021年3月23日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。
作為半導體記憶裝置，NAND型快閃記憶體係為周知。
本發明所欲解決之課題，係在於提供一種能夠使信賴性提升的半導體記憶裝置。
實施形態之半導體記憶裝置，係包含有：第1半導體，係朝向與基板相平行之第1方向延伸；和第1導電體，係朝向與基板相垂直之第2方向延伸；和第1電荷積蓄層，係以包圍第1導電體之外周的方式而被作設置；和第1絕緣體，係在第1導電體與第1電荷積蓄層之間，以包圍第1導電體的方式而被作設置；和第2絕緣體，係在第1電荷積蓄層與第1半導體之間，以包圍第1電荷積蓄層的方式而被作設置；和第1記憶體胞。第2絕緣體之外周之一部分，係與第1半導體相接。第1記憶體胞，係包含有第1導電體、和第1半導體、和被設置在第1導電體與第1半導體之間之第1電荷積蓄層之一部分、和第1絕緣體之一部分、以及第2絕緣體之一部分。
以下，參考圖面，針對實施形態作說明。另外，在以下之說明中，針對具有略相同之功能以及構成的構成要素，係附加相同之元件符號，並僅在需要的情況時才進行重複之說明。又，在以下所示之各實施形態，係為對於用以將此實施形態之技術性思想具體化的裝置和方法作例示者，實施形態之技術性思想，係並不將構成零件之材質、形狀、構造、配置等特定為下述之例示。實施形態之技術性思想，在申請專利範圍之範圍內，係可施加各種之變更。
針對實施形態之半導體記憶裝置作說明。以下，作為半導體記憶裝置，係列舉出將記憶體胞電晶體於半導體基板之上方而3維地作了層積的3維層積型NAND型快閃記憶體作為例子，來進行說明。
1 構成 1.1 半導體記憶裝置之全體構成 首先，參照圖1，針對半導體記憶裝置之全體構成之其中一例作說明。圖1，係為對於半導體記憶裝置的基本性之全體構成作展示之區塊圖的其中一例。
如同圖1中所示一般，半導體記憶裝置1，係包含有記憶體核心部10與周邊電路部20。
記憶體核心部10，係具備有記憶體胞陣列11、行解碼器12以及感測放大器13。
記憶體胞陣列11，係具備有複數之區塊BLK (在圖1之例中，係為BLK0～BLK3)，區塊BLK，係包含有分別被與行(row)以及列(column)相互附加有對應的複數之非揮發性之記憶體胞記憶體(以下，係亦標記為「記憶體胞」)。各個的區塊BLK，係包含有複數之字串單元SU。在圖1之例中，區塊BLK，係包含有5個的字串單元SU0～SU4。又，各個的字串單元SU，係包含有複數之NAND字串NS。另外，記憶體胞陣列11內之區塊BLK之個數以及區塊BLK內之字串單元SU之個數，係為任意。針對記憶體胞陣列11之詳細內容，係於後再述。
行解碼器12，係將從未圖示之外部控制器所收訊的行位址作解碼。之後，行解碼器12，係基於解碼結果來選擇記憶體胞陣列11之行方向。更具體而言，行解碼器12，係對於用以選擇行方向的各種之配線(字元線以及選擇閘極線)賦予電壓。
感測放大器13，在資料之讀出時，係從其中一個的區塊BLK之記憶體胞電晶體而將資料讀出。又，感測放大器13，在資料之寫入時，係對於記憶體胞陣列11而賦予與所寫入的資料相對應之電壓。
周邊電路部20，係包含序列器21以及電壓產生電路22。
序列器21，係對於半導體記憶裝置1全體之動作作控制。更具體而言，序列器21，在進行寫入動作、讀出動作以及刪除動作時，係對於電壓產生電路22、行解碼器12以及感測放大器13等作控制。
電壓產生電路22，係產生在寫入動作、讀出動作以及刪除動作中所需要的電壓，並對於行解碼器12以及感測放大器13等作供給。
1.2 記憶體胞陣列之電路構成 接著，參照圖2，針對記憶體胞陣列11之電路構成之其中一例作說明。圖2，係為記憶體胞陣列11之電路圖。另外，圖2之例，係展示有字串單元SU0～SU2之電路圖。在本實施形態中，字串單元SU內之複數之NAND字串NS，係被層積於半導體基板上方。圖2之例，係對於字串單元SU內之被作了層積的複數之NAND字串NS之電路構成立體性地作展示。
如同圖2中所示一般，NAND字串NS之各者，係包含有選擇電晶體ST1和ST2、以及複數之記憶體胞電晶體MC(在圖2之例中，係為8個的記憶體胞電晶體MC0～MC7)。
記憶體胞電晶體MC，係具備有控制閘極和電荷積蓄層，並將資料非揮發性地作保持。另外，記憶體胞電晶體MC，係可身為在電荷積蓄層處使用有絕緣體之MONOS(metal-oxide-nitride-oxide-silicon)型，亦可身為在電荷積蓄層處使用有導電體之FG(floating gate)型。以下，針對記憶體胞電晶體MC乃身為FG型的情況來進行說明。又，在1個的NAND字串NS中所包含之記憶體胞電晶體MC的個數，係亦可為16個、32個、48個、64個、96個、128個等，而並不對於其之數量作限定。
在NAND字串NS中所包含之記憶體胞電晶體MC0～MC7，其之電流路徑係被作串聯連接。記憶體胞電晶體MC0之汲極，係被與選擇電晶體ST1之源極作連接。記憶體胞電晶體MC7之源極，係被與選擇電晶體ST2之汲極作連接。另外，在NAND字串NS中所包含之選擇電晶體ST1以及ST2之個數，係為任意，而只要分別為1個以上即可。
在各字串單元SU內之被作了層積的複數之記憶體胞電晶體MC之閘極，係共通地被與1個的字元線WL作連接。更具體而言，例如，在字串單元SU0～SU2內而被作了層積的複數之記憶體胞電晶體MC0之閘極，係共通地被與字元線WL0作連接。同樣的，在字串單元SU0～SU2內而被作了層積的複數之記憶體胞電晶體MC1～MC7之閘極，係分別被與字元線WL1～WL7作連接。
在各字串單元SU中，被作了層積的複數之選擇電晶體ST1之閘極，係共通地被與1個的選擇閘極線SGD作連接。例如，字串單元SU0內的選擇電晶體ST1之各者，係被與選擇閘極線SGD0作連接。字串單元SU1內的選擇電晶體ST1之各者，係被與選擇閘極線SGD1作連接。字串單元SU2內的選擇電晶體ST1之各者，係被與選擇閘極線SGD2作連接。
字串單元SU內之複數之選擇電晶體ST1之汲極，係分別被與相異之位元線BL作連接。又，被設置在各字串單元SU之同層處的選擇電晶體ST1之汲極，係共通地被與1個的位元線BL作連接。更具體而言，例如，與被配置在各字串單元SU之最下層處的NAND字串NS相對應之選擇電晶體ST1之汲極，係被與位元線BL0作連接。與被配置在各字串單元SU之第n層(n為1以上之整數)處的NAND字串NS相對應之選擇電晶體ST1之汲極，係被與位元線BLn作連接。
在各字串單元SU中，被作了層積的複數之選擇電晶體ST2之閘極，係共通地被與1個的選擇閘極線SGS作連接。例如，字串單元SU0內的選擇電晶體ST2之各者，係被與選擇閘極線SGS0作連接。字串單元SU1內的選擇電晶體ST2之各者，係被與選擇閘極線SGS1作連接。字串單元SU2內的選擇電晶體ST2之各者，係被與選擇閘極線SGS2作連接。另外，各字串單元SU之複數之選擇電晶體ST2之閘極，係亦可共通地被與1個的選擇閘極線SGS作連接。
各字串單元SU內之複數之選擇電晶體ST2之源極，係共通地被與1個的源極線SL作連接。
在進行寫入動作以及讀出動作時，字串單元SU內之被與1個的字元線WL作了連接的複數之記憶體胞電晶體MC係被整批作選擇。換言之，字串單元SU內之被作了層積的記憶體胞電晶體MC係被整批作選擇。
1.3 記憶體胞陣列之構成 接著，參照圖3，針對記憶體胞陣列11之構成之其中一例作說明。圖3，係為對於記憶體胞陣列11之一部分作展示之立體圖。另外，在圖3之例中，為了明確展示半導體32之構造，係將對應於半導體32之部分以斜線來作了下影線標示。在以下之說明中，係將與半導體基板略平行之方向標記為X方向。將與半導體基板略平行之並且與X方向相交叉之方向標記為Y方向。進而，係將與半導體基板略垂直之方向標記為Z方向。
如同圖3中所示一般，在半導體基板30上，係被設置有絕緣體31。絕緣體31，例如係為氧化矽(SiO 2)。又，在絕緣體31上係被設置有記憶體胞陣列11。記憶體胞陣列11，例如，係包含有複數之半導體32、複數之絕緣體33～35、複數之半導體36以及複數之電極柱CGP。
複數之半導體32，係在Z方向上相互分離地而被作層積。更具體而言，複數之半導體32，係於層間中介存在有絕緣體33地而被層積於絕緣體31上。在半導體32處，例如係使用有多晶矽。在絕緣體33處，例如係使用有SiO 2。
半導體32，係包含有於Y方向上而延伸之ST1連接部分SC、和其中一端為被與ST1連接部分SC作連接並且於X方向上而延伸之複數之主動區域部分AA。ST1連接部分SC，係與作為選擇電晶體ST1之電流路徑而起作用的半導體36相接。主動區域部分AA，係作為複數之記憶體胞電晶體MC之通道層所被形成之主動區域而起作用。1個的主動區域部分AA係對應於1個的NAND字串NS。於在Y方向上而相鄰之主動區域部分AA之間，係被設置有絕緣體34。在絕緣體34處，例如係使用有SiO 2。
複數之半導體36，係於層間中介存在有絕緣體33地而被層積於絕緣體31上。半導體36，係與半導體32設置在同層處。半導體36，係與半導體32之ST1連接部分SC之朝向X方向的其中一方之側面相接。在半導體36處，係使用有n型半導體。例如，在半導體36處，例如係使用有摻雜有磷等之雜質的多晶矽(n型半導體)。
複數之絕緣體35，係在Y方向上而被並排配置。絕緣體35，例如係具有於Z方向上而作延伸的圓柱形狀。絕緣體35之側面，係與被作了層積的複數之半導體36以及絕緣體33相接，其底面係到達絕緣體31內。換言之，在與半導體32同層處，係以包圍複數之絕緣體35之外周的方式而設置有半導體36。
電極柱CGP，係於Z方向上延伸，其底面係到達絕緣體31內。電極柱CGP，係作為在Z方向上而被作了層積的複數之記憶體胞電晶體MC之閘極電極而起作用。在電極柱CGP之上方處，係被設置有未圖示之字元線WL，並被與電極柱CGP作電性連接。電極柱CGP之構造之詳細內容，係於後再述。
隔著沿著X方向而交錯配置為2列的複數之電極柱CGP，而配置有於X方向上而延伸的主動區域部分AA。另一方面，以在Y方向上而相對向的方式，在沿著X方向而配置為2列的複數之電極柱CGP之間，係被設置有絕緣體34。換言之，以在Y方向上而相對向的方式，沿著X方向而並排配置為2列的複數之電極柱CGP之組，係包夾著主動區域部分AA地而在Y方向上以成為交錯配置的方式而被作配置。在主動區域部分AA之同層處，於電極柱CGP之外周處，係被設置有記憶體胞電晶體MC之阻隔絕緣膜、電荷積蓄層以及穿隧絕緣膜。在電極柱CGP與主動區域部分AA所相互交叉之位置處，係被設置有1個的記憶體胞電晶體MC。沿著X方向而被作了交錯配置的複數之記憶體胞電晶體MC，係被與1個的主動區域部分AA作連接。亦即是，被與1個的主動區域部分AA作了連接的複數之記憶體胞電晶體MC，係對應於1個的NAND字串NS。
1.4 記憶體胞陣列之平面構成 接著，參照圖4以及圖5，針對記憶體胞陣列11之平面構成之其中一例作說明。圖4，係為最上層之半導體32之平面圖。圖5，係為最上層之絕緣體33之平面圖。
如同圖4以及圖5中所示一般，電極柱CGP，係具有圓柱形狀，並包含有絕緣體40、導電體41以及絕緣體42。另外，電極柱CGP之在XY平面上的形狀，係並不被限定於圓形。例如，電極柱CGP之在XY平面上的形狀，係亦可為矩形形狀。絕緣體40，例如係具有圓柱形狀。在絕緣體40處，例如係使用有SiO 2。另外，絕緣膜40，係亦可被廢除。另外，導電體41，係可為圓筒形狀，亦可為圓柱形狀。在YX平面上，係被設置有包圍絕緣體40之圓筒形狀之導電體41。導電體41，係作為記憶體胞電晶體MC之閘極電極而起作用。在導電體41處，係使用有導電材料。導電材料，例如係可為金屬材料，亦可為被添加有雜質之半導體材料。在導電材料中，例如係使用有包含鎢(W)以及氮化鈦(TiN)之層積構造。進而，係以包圍導電體41的方式，而被設置有圓筒形狀之絕緣體42。絕緣體42，係作為記憶體胞電晶體MC之阻隔絕緣膜而起作用。在絕緣體42處，係使用有絕緣材料。絕緣材料，例如，係使用有像是鋁(Al)、鉿(Hf)、鈦(Ti)、鋯(Zr)以及鑭(La)等之氧化物或氮化物之類之高介電率膜、或者是SiO 2或氮氧化矽(SiON)等之高耐壓膜、或者是該些之混合物或層積膜等。以下，係針對在絕緣體42處而使用有SiO 2的情況來作說明。
如同圖4中所示一般，在與半導體32同層處，係以包圍電極柱CGP之外周的方式，而依序被設置有圓筒形狀之絕緣體43、電荷積蓄層44以及絕緣體45。絕緣體43，係以包圍絕緣體42的方式而被作設置，並與絕緣體42一同地來作為記憶體胞電晶體MC之阻隔絕緣膜而起作用。在絕緣體43處，例如係使用有SiO 2。電荷積蓄層44，係以包圍絕緣體43的方式而被作設置。在身為FG型之記憶體胞電晶體MC的情況時，於電荷積蓄層44處，例如係使用有多晶矽。絕緣體45，係以包圍電荷積蓄層44的方式而被作設置，並作為記憶體胞電晶體MC之穿隧絕緣膜而起作用。在絕緣體45處，例如係使用有SiO 2。
在沿著X方向而交錯配置為2列的複數之電極柱CGP之間，係被設置有1個的主動區域部分AA。主動區域部分AA，係與被設置在各電極柱CGP之外周處的絕緣體45之一部分相接。例如，電極柱CGP1與CGP2係在X方向上相鄰地被作配置，電極柱CGP3，係在X方向上而被配置於電極柱CGP1與CGP2之間，並在Y方向上而被配置於與電極柱CGP1和CGP2相異之位置處。而，在電極柱CGP1與CGP3之間、在電極柱CGP2與CGP3之間，係被設置有主動區域部分AA。例如，在電極柱CGP1以及CGP3處，於被設置在各者之外周處的圓筒形狀之電荷積蓄層44之間，係於XY平面上，而存在著被設置有「由被設置有與電極柱CGP1相對應之絕緣體45和半導體32(主動區域部分AA)以及與電極柱CGP3相對應之絕緣體45所成之3層構造」之區域。主動區域部分AA，例如，係在複數之電極柱CGP之間以於X方向上而蛇行的方式來延伸。換言之，主動區域部分AA，係具備有朝向X方向而延伸的波型形狀。
在絕緣體45之外周處而並未與主動區域部分AA相接之其他之部分，係與絕緣體34相接。於以在X方向上而相對向的方式來沿著Y方向而配置為2列的複數之電極柱CGP之間，係被設置有絕緣體34，而並未被設置有主動區域部分AA。例如，電極柱CGP4與電極柱CGP5係在X方向上相鄰地而被作配置。電極柱CGP1與CGP4係在Y方向上相鄰地而被作配置，電極柱CGP2與CGP5係在Y方向上相鄰地而被作配置。而，在電極柱CGP1、CGP2、CGP4、CGP5彼此相對向之區域處，係被設置有絕緣體34。絕緣體34之側面係與半導體32相接，與半導體32相接之面係有所彎曲。更具體而言，例如，絕緣體34，係具備有使「從沿著X方向而被作了設置的複數之洞RH起而以同心圓狀擴廣的圓形之區域」在X方向上而複數地相連續之形狀。
包含有「電極柱CGP」和「與絕緣體45相接之主動區域AA」和「被設置在電極柱CGP與主動區域部分AA之間之絕緣體43」和「電荷積蓄層44」以及「絕緣體45之一部分」之區域，係作為記憶體胞電晶體MC而起作用。
例如，具備有圓柱形狀之複數之絕緣體35，例如係在Y方向上並排為1列地而被作配置。又，係以包圍複數之絕緣體35之外周的方式，而被設置有具有使複數之圓筒在Y方向上而相連續的形狀之半導體36。半導體36之朝向X方向之其中一方之側面，係與半導體32之ST1連接部分SC之側面相接。
如同在圖5中所示一般，於以在X方向上而相對向的方式來沿著Y方向而配置為2列的複數之電極柱CGP之間，係以與此些之電極柱CGP成為交錯配置的方式，而被設置有沿著X方向來配置為1列之複數之洞RH。洞RH內係被絕緣體34所填埋。在本實施形態中，於記憶體胞陣列11之製造工程中，係適用有「在藉由犧牲膜來形成了相當於半導體32之部分之後，將犧牲膜置換為半導體32以及絕緣體34」之替換(replace)方法。洞RH，係在進行替換時被作使用。針對記憶體胞陣列11之製造工程，係於後再述。
1.5 記憶體胞陣列之剖面構成 接著，參照圖6～圖8，針對記憶體胞陣列11之剖面構成作說明。圖6，係為沿著圖4以及圖5的A1-A2線之剖面圖。圖7，係為沿著圖4以及圖5的B1-B2線之剖面圖。圖8，係為沿著圖4以及圖5的C1-C2線之剖面圖。
如同圖6中所示一般，在半導體基板30上，係被設置有絕緣體31。例如，在絕緣體31內，係亦可被設置有被形成於半導體基板30上之電晶體(未圖示)和複數之配線層(未圖示)。
在絕緣體31上之一部分之區域處，係於層間中介存在有絕緣體33地而被設置有例如5層之半導體32(主動區域部分AA)。換言之，在絕緣體31上，例如5層之主動區域部分AA與5層之絕緣體33係被交互作配置。另外，半導體32(主動區域部分AA)以及絕緣體33之層積數量係為任意。在圖6之例中，隨著從下層朝向上層，半導體32之Y方向之寬幅係變短。更具體而言，例如，在5層之半導體32之主動區域部分AA處，若是將於Y方向上的主動區域部分AA之寬幅從下層起而依序設為CW1～CW5，則係成為CW1＞CW2＞CW3＞CW4＞CW5之關係。另外，主動區域部分AA之構造，係並不被限定於此。例如，相互分離地而被作了層積的半導體32之主動區域部分AA之於Y方向上之寬幅，係亦可為相同，又，亦可隨著從下層起朝向上層而變長。
在最上層之絕緣體33上，係被設置有絕緣體50以及51。在絕緣體50以及51處，例如係使用有SiO 2。在絕緣體51上，係被設置有絕緣體34。
5層之絕緣體33以及絕緣體50和51，係分別具備有在記憶體胞陣列11之製造工程中而於洞RH之加工時所被形成的開口部分。在5層之半導體32之同層處，係被設置有絕緣體34。絕緣體34，係通過5層之絕緣體33以及絕緣體50和51之開口部分，而與絕緣體51上之絕緣體34相連接。另外，絕緣體51上之絕緣體34係亦可被去除。
貫通絕緣體50、5層之絕緣體33以及5層之半導體32(以及絕緣體34)地，而被設置有使底面到達絕緣體31處之電極柱CGP。在電極柱CGP之內部，例如係被設置有略圓柱形狀之絕緣體40、和與絕緣體40之側面以及底面相接之導電體41、以及與導電體41之側面以及底面相接之絕緣體42。絕緣體42之底面及其近旁，係與絕緣體31相接。另外，絕緣體40，係亦可於中心部處被形成有空洞。在圖6之例中，電極柱CGP，係具備有錐狀形狀。在半導體32之同層處，電極柱CGP之側面，係以朝向外部突出的方式而有所彎曲。但是，電極柱CGP之形狀係並不被限定於此些形狀。電極柱CGP，係亦可並非為錐狀形狀，又，亦可使側面並未有所彎曲。
在半導體32之同層處，於電極柱CGP之外周，係朝向外側而依序被設置有絕緣體43、電荷積蓄層44以及絕緣體45。換言之，在絕緣體42與半導體32之間，係被設置有絕緣體43。在半導體32與絕緣體43之間，係被設置有電荷積蓄層44。在半導體32與電荷積蓄層44之間，係被設置有絕緣體45。例如，若是將5層之圓筒形狀之電荷積蓄層44之直徑從下層起而依序設為FR1～FR5，則係成為FR1＜FR2＜FR3＜FR4＜FR5之關係。包含有「導電體41」和「半導體32」和被設置於導電體41與半導體32之間之絕緣體42以及43之一部分」和「電荷積蓄層44之一部分」以及「絕緣體45之一部分」之區域，係作為記憶體胞電晶體MC而起作用。
在電極柱CGP上，係被設置有貫通絕緣體51以及絕緣體34之導電體52。導電體52，係作為被與被設置在上方處之未圖示之字元線WL作電性連接的接觸插塞而起作用。導電體52，係藉由導電材料所構成。
如圖7中所示一般，洞RH(對應於洞RH之絕緣體33、50以及51之開口部分)，係在X方向上並排地被作設置。在相當於洞RH部分之絕緣體33、50以及51之開口部分處，係被設置有絕緣體34。換言之，在被形成有洞RH之區域處，係被設置有將被形成於複數層處之絕緣體34在Z方向上而作連結的絕緣體34之柱。半導體32之ST1連接部分SC之朝向X方向之其中一方之側面，係與絕緣體34相接，相對向之另外一方之側面，係與半導體36相接。絕緣體35，係貫通5層之絕緣體33，並使底面到達絕緣體31處。半導體36，係在與半導體32同層處，以包圍絕緣體35的方式而被作設置。絕緣體35之側面，係與絕緣體33以及半導體36相接。
如同圖8中所示一般，複數之絕緣體35係在Y方向上而被並排配置。又，在與半導體32同層處，於絕緣體35之間，係被設置有半導體36。
2 記憶體胞陣列之製造方法 接著，針對記憶體胞陣列11之製造方法，使用圖9～圖51來作說明。圖9～圖51，係分別對於記憶體胞陣列11之製造工程作展示。以下，作為半導體32之形成方法，係針對使用有「在藉由犧牲膜來形成了相當於半導體32之構造之後，將犧牲膜去除並置換為半導體32」之替換(replace)方法的情況，來進行說明。
如同圖9以及圖10中所示一般，在半導體基板30上，係被形成有絕緣體31。在此狀態下，於絕緣體31上，交互層積對應於半導體32之5層之犧牲膜55、和5層之絕緣體33。犧牲膜55，係被使用在半導體32之替換中。犧牲膜55，係使用有能夠相對於絕緣體33而得到充分的濕蝕刻之選擇比的材料。以下，係針對在犧牲膜55處而使用有氮化矽(SiN)的情況來作說明。
接著，將貫通5層之犧牲膜55以及5層之絕緣體33並使底面到達絕緣體31處的複數之洞CH、RH以及DH整批地形成。洞CH，係被使用在電極柱CGP之形成中。洞RH，係被使用在犧牲膜55之替換中。洞DH，係被使用在絕緣體35之形成中。另外，洞CH、RH以及DH之直徑，係可為相同，亦可互為相異。又，洞CH、RH以及DH之在XY平面上的形狀，係並不被限定於圓(正圓)形。各洞，係亦可為橢圓形狀，亦可為矩形形狀。又，洞CH、RH以及DH之剖面形狀，係並不被限定於錐形形狀。各洞之剖面形狀，係亦可為側面為沿著Z方向之直線形狀，亦可為彎弓(bowing)形狀。
如同圖11以及圖12中所示一般，將洞CH、RH以及DH藉由犧牲膜56來作填埋，並將最上層之絕緣體33上的犠牲膜56去除。犧牲膜56，係在記憶體胞陣列11之製造工程中，為了將洞CH、RH以及DH暫時性地作填埋而被作使用。例如，在犧牲膜56處，係使用有能夠相對於絕緣體33以及犧牲膜55而得到充分的濕蝕刻之選擇比的材料。犠牲膜56，例如係亦可為包含有碳之材料，亦可為薄膜之SiO 2與多晶矽之層積構造。以下，係針對犧牲膜56乃身為碳膜的情況來作說明。
如同圖13～圖15中所示一般，在最上層之絕緣體33和被形成於洞CH、RH以及DH內的犧牲膜56之上，形成絕緣體50。
接著，對洞DH上之絕緣體50進行加工(開口)，而使洞DH內之犧牲膜56露出。另外，在圖13以及圖15之例中，雖係針對「於絕緣體50處之開口徑係較於最上層之絕緣體33之上面處之洞DH之直徑而更小」的情況來作展示，但是，係並不被限定於此。於絕緣體50處之開口徑，係亦可為與於最上層之絕緣體33之上面處之洞DH之直徑相同，亦可較其而更大。之後，將洞DH內之犧牲膜56去除。例如，當犧牲膜56乃身為碳膜的情況時，係藉由O 2灰化，來將洞DH內之犧牲膜56去除。
如同圖16～圖19中所示一般，藉由濕蝕刻，來對在洞DH內而露出的犧牲膜55之側面進行加工，並形成從洞DH起而以同心圓狀來擴廣之凹型區域。以下，將對於洞側面進行加工並形成凹型區域之工程，標記為「凹入蝕刻」，並將凹型區域標記為「凹入區域RC」。如同圖19中所示一般，在使用有洞DH之凹入蝕刻中，係以會使在Y方向而被並排配置的洞DH間之犠牲膜55被去除的方式，來對於蝕刻量(以下，係亦標記為「凹入量」)、亦即是對於凹入區域RC1之凹入寬幅RC1_W進行調整。凹入寬幅RC1_W，係身為從藉由洞DH所形成的絕緣體33之開口部分之端部起直到絕緣體33與半導體36相接之部分為止的距離。故而，凹入區域RC1之凹入寬幅RC1_W，係較2個的洞DH之間之距離DH_W而更長。因此，凹入區域RC1，係具備有使被設置在洞DH之外周處的圓筒形狀之凹入區域RC1在Y方向上而被作了連結的形狀。
如同在圖20～圖22中所示一般，成膜半導體36，並將凹入區域RC1作填埋。例如，作為半導體36，係成膜由CVD(化學氣相沈積，Chemical Vapor Deposition)所致之摻雜有磷之非晶矽(P doped Amorphous Silicon)。此時，半導體36之膜厚，係設為會將凹入區域RC1填埋並且不會使洞DH之開口部被閉塞的膜厚。
如同圖23～圖25中所示一般，藉由濕蝕刻或CDE(化學乾蝕刻，Chemical Dry Etching)等之等向性蝕刻，來將絕緣體50上以及洞DH之側面和底面之半導體36去除。此時，係以會使半導體36殘存於凹入區域RC1內並且不會與其他之層之半導體36相連接的方式，來對於凹入蝕刻之蝕刻條件作控制。以下，將如此這般地而將凹入區域RC埋入的工程，標記為「凹入埋入」。另外，當如同在圖24中所示一般之「於絕緣體50之底面處的洞DH之開口徑為較於最上層之絕緣體33之上面處之洞DH之直徑而更小」的情況時，於絕緣體33與50之間係產生有階差。於此種情況時，在階差部分處係亦可殘存有半導體36。又，在洞DH之底部處係亦可殘存有半導體36。
如同圖26以及圖27中所示一般，將洞DH內藉由絕緣體35來作填埋，並將絕緣體50上之絕緣體35去除。另外，係亦可在絕緣體50上而殘存有絕緣體35。又，係亦可在絕緣體35之內部而被形成有空洞。
如同在圖28～圖30中所示一般，對洞RH上之絕緣體50進行加工(開口)，而使洞RH內之犧牲膜56露出，之後，將洞RH內之犧牲膜56去除。
接著，藉由濕蝕刻或CDE(化學乾蝕刻，Chemical Dry Etching)等之等向性蝕刻，來將犧牲膜55去除，並在絕緣體31與絕緣體33之間之層間以及絕緣體33之層間，形成空隙GP。此時，如同在圖30中所示一般，將犧牲膜55去除，直到與犧牲膜55相接之半導體36之側面露出為止。
如同在圖31～圖33中所示一般，成膜半導體32，並將空隙GP作填埋。此時，半導體32之膜厚，係設為會將空隙GP填埋並且不會使洞RH之開口部被閉塞的膜厚。接著，形成犧牲膜57，而將洞RH填埋。在犧牲膜57處，例如係使用有SiN。
接著，將最上層之絕緣體33上的犠牲膜57、半導體32以及絕緣體50去除。藉由此，來使最上層之絕緣體33、洞RH內之半導體32以及犧牲膜57、對應於洞CH之犧牲膜56、絕緣體35之表面露出。
如同在圖34～圖36中所示一般，在形成了絕緣體50之後，對洞CH上之絕緣體50進行加工(開口)，而使洞CH內之犧牲膜56露出。接著，將洞CH內之犧牲膜56去除。
接著，藉由凹入蝕刻，來對在洞CH內而露出的半導體32之側面進行加工，並形成從洞CH起而以同心圓狀來擴廣之凹型區域RC2。如同圖36中所示一般，在使用有洞CH之凹入蝕刻中，係以會使在沿著X方向而被作了交錯配置的洞CH之間而殘存有半導體32的方式，來對於凹入量、亦即是對於凹入區域RC2之凹入寬幅RC2_W進行調整。另外，凹入寬幅RC2_W，係身為從藉由洞CH所形成的絕緣體33之開口部分之端部起直到絕緣體33與半導體32相接之部分為止的距離。故而，若是將被作了交錯配置之洞CH之距離設為CH_W，則CH_W與RC2_W，係成為(RC2_W)＜((CH_W)／2)之關係。因此，被設置在各洞CH處的凹入區域RC2，係並未被彼此作連結。
如同在圖37～圖39中所示一般，例如，將在凹入區域RC2內而露出的半導體32之側面氧化，而形成絕緣體45。另外，絕緣體45，例如係亦可藉由CVD而被形成。
接著，藉由凹入填埋，來在凹入區域RC2內形成電荷積蓄層44。另外，在圖38之例中，電荷積蓄層44之側面雖係彎曲為凹型形狀，但是，係亦可並未有所彎曲。進而，在絕緣體33與50之間之階差部分或者是洞CH之底部處，係亦可殘存有電荷積蓄層44。
如同在圖40～圖42中所示一般，例如，將在洞CH內而露出的電荷積蓄層44之側面氧化，而形成絕緣體43。另外，絕緣體43，例如係亦可藉由CVD而被形成。
接著，依序成膜絕緣體42、導電體41以及絕緣體40，而將洞CH作填埋。之後，將絕緣體50上的絕緣體42、導電體41以及絕緣體40去除。藉由此，電極柱CGP係被形成。
如同在圖43～圖45中所示一般，在形成了絕緣體51之後，對洞RH上之絕緣體51進行加工(開口)，而使洞RH內之犧牲膜57露出。接著，藉由濕蝕刻等，來將洞RH內之犧牲膜57去除。
如同在圖46～圖48中所示一般，藉由凹入蝕刻，來對在洞RH內而露出的半導體32之側面進行加工，並形成從洞RH起而以同心圓狀來擴廣之凹型區域RC3。藉由此，半導體32之ST1連接部分SC以及主動區域部分AA係被形成。如同圖48中所示一般，在使用有洞RH之凹入蝕刻中，係以會使在X方向上而相鄰之洞RH之凹入區域RC3作連結並且不會使主動區域部分AA消失的方式，來對於凹入量、亦即是對於凹入區域RC3之凹入寬幅RC3_W進行調整。另外，凹入寬幅RC3_W，係身為從藉由洞RH所形成的絕緣體33之開口部分之端部起直到絕緣體33與半導體32相接之部分為止的距離。將在X方向上而相鄰之洞RH之距離設為RH_W1，並將在Y方向上而相鄰之洞RH與絕緣體45之間之距離設為RH_W2。如此一來，RC3_W和RH_W1以及RH_W2，係成為((RH_W1)／2)＜(RC3_W)＜(RH_W2)之關係。
如同在圖49～圖51中所示一般，形成絕緣體34，並將凹入區域RC3以及洞RH作填埋。另外，凹入區域RC3以及洞RH係亦可並未被完全作填埋。係只要藉由絕緣體34而使在絕緣體50以及51處的洞RH之開口部分被作閉塞即可。換言之，在凹入區域RC3以及洞RH內係亦可被形成有空氣間隙。
3 本實施形態之效果 若是身為本實施形態之構成，則係可提供一種能夠使信賴性提升之半導體記憶裝置。參照圖52，針對本效果進行詳細敘述。圖52，係為記憶體胞電晶體MC之平面圖。
如同在圖52中所示一般，本實施形態之記憶體胞電晶體MC，係將作為閘極電極而起作用之導電體41之外周，隔著作為阻隔絕緣膜而起作用之絕緣體42以及43地來藉由作為FG而起作用之圓筒形狀之電荷積蓄層44來作包圍。而，電荷積蓄層44之外周的一部分，係隔著作為穿隧絕緣膜而起作用之絕緣體45，而與作為記憶體胞電晶體MC之通道而起作用的半導體32相對向。故而，若依據本實施形態，則係能夠形成具有圓弧形狀之通道的記憶體胞電晶體MC。於此，若是將圓筒形狀之導電體41之半徑設為r1，並將圓筒形狀之電荷積蓄層44之半徑設為r2，則係成為r1＜r2之關係。與圓弧形狀之通道相對向的電荷積蓄層44之圓弧部分之長度，係較2×π×r2而更短。
於此，將圓弧形狀之通道(半導體32)與電荷積蓄層44之間之寄生電容設為C FG，並將電荷積蓄層44與圓筒形狀之導電體41之間之寄生電容設為C CG。若是將電容C FG與電容C CG之間之耦合比設為Cr，則係可表現為Cr=C CG／(C FG+C CG)。藉由形成圓弧形狀之記憶體胞電晶體MC，係能夠使耦合比Cr提升。藉由此，係能夠將記憶體胞電晶體MC之阻隔絕緣膜、亦即是絕緣體42與43之合計膜厚增厚。藉由能夠將阻隔絕緣膜之膜厚增厚一事，係能夠對於電荷從電荷積蓄層44而脫離至導電體41處的情形作抑制。進而，藉由能夠將阻隔絕緣膜增厚一事，係能夠使記憶體胞電晶體MC之阻隔絕緣膜之耐壓提升。藉由此，係能夠使記憶體胞電晶體MC之信賴性提昇。
進而，若是身為本實施形態之構成，則藉由對於半導體32之凹入寬幅RC3_W作控制，係能夠對於電容C FG作控制。亦即是，耦合比Cr，係能夠藉由通道(半導體32)之凹入量來作控制。
進而，若是身為本實施形態之構成，則係能夠將高縱橫比之洞CH、RH以及DH整批地進行加工。之後，藉由將洞CH、RH以及DH內之犧牲膜選擇性地去除，並反覆進行凹入蝕刻與凹入填埋，係能夠形成記憶體胞陣列11。因此，係能夠降低在記憶體胞陣列11中的高縱橫比之洞之蝕刻次數，而能夠使記憶體胞陣列11之加工成為容易。
4.變形例等 上述實施形態之半導體記憶裝置，係包含有：第1半導體(32)，係朝向與基板(30)相平行之第1方向(X方向)延伸；和第1導電體(41)，係朝向與基板相垂直之第2方向(Z方向)延伸；和第1電荷積蓄層(44)，係以包圍第1導電體之外周的方式而被作設置；和第1絕緣體(42或43)，係在第1導電體與第1電荷積蓄層之間，以包圍第1導電體的方式而被作設置；和第2絕緣體(45)，係在第1電荷積蓄層與第1半導體之間，以包圍第1電荷積蓄層的方式而被作設置；和第1記憶體胞(MC)。第2絕緣體之外周之一部分，係與第1半導體相接。第1記憶體胞，係包含有第1導電體、和第1半導體、和被設置在第1導電體與第1半導體之間之第1電荷積蓄層之一部分、和第1絕緣體之一部分、以及第2絕緣體之一部分，藉由適用上述實施形態，係可提供使信賴性作了提升的半導體記憶裝置。
另外，實施形態係並不被限定於上述所說明之形態，而可作各種之變形。
又，在上述實施形態中之所謂「連接」，係亦包含有於兩者間中介存在有例如電晶體或電阻等之其他的某些構件而被間接性地作連接之狀態。
雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅為作為例子所提示者，而並非為對於本發明之範圍作限定者。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。
1:半導體記憶裝置 10:記憶體核心部 11:記憶體胞陣列 12:行解碼器 13:感測放大器 20:周邊電路部 21:序列器 22:電壓產生電路 30:半導體基板 31,33~35,40,42,43,45,50,51:絕緣體 32,36:半導體 41,52:導電體 44:電荷積蓄層 55~57:犧牲膜 AA:主動區域部分 RC1~RC3:凹入區域 SC:ST1連接部分
[圖1]係為實施形態之半導體記憶裝置之區塊圖。 [圖2]係為實施形態之半導體記憶裝置所具備的記憶體胞陣列之電路圖。 [圖3]係為實施形態之半導體記憶裝置所具備的記憶體胞陣列之立體圖。 [圖4]係為在實施形態之半導體記憶裝置所具備的記憶體胞陣列中之最上層之半導體32之平面圖。 [圖5]係為在實施形態之半導體記憶裝置所具備的記憶體胞陣列中之最上層之絕緣體33之平面圖。 [圖6]係為沿著圖4以及圖5的A1-A2線之剖面圖。 [圖7]係為沿著圖4以及圖5的B1-B2線之剖面圖。 [圖8]係為沿著圖4以及圖5的C1-C2線之剖面圖。 [圖9]係為對於實施形態之半導體記憶裝置所具備的記憶體胞陣列之製造工程作展示之平面圖。 [圖10]係為沿著圖9的A1-A2線之剖面圖。 [圖11]係為對於實施形態之半導體記憶裝置所具備的記憶體胞陣列之製造工程作展示之平面圖。 [圖12]係為沿著圖11的A1-A2線之剖面圖。 [圖13]係為對於實施形態之半導體記憶裝置所具備的記憶體胞陣列之製造工程作展示之平面圖。 [圖14]係為沿著圖13的A1-A2線之剖面圖。 [圖15]係為沿著圖13的C1-C2線之剖面圖。 [圖16]係為對於實施形態之半導體記憶裝置所具備的記憶體胞陣列之製造工程作展示之平面圖。 [圖17]係為沿著圖16的A1-A2線之剖面圖。 [圖18]係為沿著圖16的C1-C2線之剖面圖。 [圖19]係為沿著圖17以及圖18的D1-D2線之平面圖。 [圖20]係為對於實施形態之半導體記憶裝置所具備的記憶體胞陣列之製造工程作展示之平面圖。 [圖21]係為沿著圖20的C1-C2線之剖面圖。 [圖22]係為沿著圖21的D1-D2線之平面圖。 [圖23]係為對於實施形態之半導體記憶裝置所具備的記憶體胞陣列之製造工程作展示之平面圖。 [圖24]係為沿著圖23的C1-C2線之剖面圖。 [圖25]係為沿著圖24的D1-D2線之平面圖。 [圖26]係為對於實施形態之半導體記憶裝置所具備的記憶體胞陣列之製造工程作展示之平面圖。 [圖27]係為沿著圖26的C1-C2線之剖面圖。 [圖28]係為對於實施形態之半導體記憶裝置所具備的記憶體胞陣列之製造工程作展示之平面圖。 [圖29]係為沿著圖28的A1-A2線之剖面圖。 [圖30]係為沿著圖29的D1-D2線之平面圖。 [圖31]係為對於實施形態之半導體記憶裝置所具備的記憶體胞陣列之製造工程作展示之平面圖。 [圖32]係為沿著圖31的A1-A2線之剖面圖。 [圖33]係為沿著圖32的D1-D2線之平面圖。 [圖34]係為對於實施形態之半導體記憶裝置所具備的記憶體胞陣列之製造工程作展示之平面圖。 [圖35]係為沿著圖34的A1-A2線之剖面圖。 [圖36]係為沿著圖35的D1-D2線之平面圖。 [圖37]係為對於實施形態之半導體記憶裝置所具備的記憶體胞陣列之製造工程作展示之平面圖。 [圖38]係為沿著圖37的A1-A2線之剖面圖。 [圖39]係為沿著圖38的D1-D2線之平面圖。 [圖40]係為對於實施形態之半導體記憶裝置所具備的記憶體胞陣列之製造工程作展示之平面圖。 [圖41]係為沿著圖40的A1-A2線之剖面圖。 [圖42]係為沿著圖41的D1-D2線之平面圖。 [圖43]係為對於實施形態之半導體記憶裝置所具備的記憶體胞陣列之製造工程作展示之平面圖。 [圖44]係為沿著圖43的A1-A2線之剖面圖。 [圖45]係為沿著圖44的D1-D2線之平面圖。 [圖46]係為對於實施形態之半導體記憶裝置所具備的記憶體胞陣列之製造工程作展示之平面圖。 [圖47]係為沿著圖46的A1-A2線之剖面圖。 [圖48]係為沿著圖47的D1-D2線之平面圖。 [圖49]係為對於實施形態之半導體記憶裝置所具備的記憶體胞陣列之製造工程作展示之平面圖。 [圖50]係為沿著圖49的A1-A2線之剖面圖。 [圖51]係為沿著圖50的D1-D2線之平面圖。 [圖52]係為在實施形態之半導體記憶裝置所具備的記憶體胞陣列中之記憶體胞電晶體之平面圖。
34,35,40,42,43,45:絕緣體
32,36:半導體
41:導電體
44:電荷積蓄層
AA:主動區域部分
SC:ST1連接部分
CGP,CGP1,CGP2,CGP3,CGP4,CGP5:電極柱
MC:記憶體胞電晶體
RH:洞

Claims (7)

  1. 一種半導體記憶裝置，係具備有：第1半導體，係朝向與基板相平行之第1方向延伸；和第1導電體，係朝向與前述基板相垂直之第2方向延伸；和第2半導體，係被設置在前述第1半導體之上方處；和第1電荷積蓄層，係以包圍前述第1導電體之外周的方式而被作設置；和第2電荷積蓄層，係以包圍前述第1導電體之外周的方式而被作設置；和第1絕緣體，係在前述第1導電體與前述第1電荷積蓄層之間，以包圍前述第1導電體的方式而被作設置；和第2絕緣體，係在前述第1電荷積蓄層與前述第1半導體之間，以包圍前述第1電荷積蓄層的方式而被作設置；和第4絕緣體，係在前述第1導電體與前述第2電荷積蓄層之間，以包圍前述第1導電體的方式而被作設置；和第5絕緣體，係在前述第2電荷積蓄層與前述第2半導體之間，以包圍前述第2電荷積蓄層的方式而被作設置；和第1記憶體胞；和第2記憶體胞，前述第2絕緣體之外周之一部分，係與前述第1半導體相接， 前述第1記憶體胞，係包含有前述第1導電體、和前述第1半導體、和被設置在前述第1導電體與前述第1半導體之間之前述第1電荷積蓄層之一部分、和前述第1絕緣體之一部分、以及前述第2絕緣體之前述一部分，前述第5絕緣體之外周之一部分，係與前述第2半導體相接，前述第2記憶體胞，係包含有前述第1導電體、和前述第2半導體、和被設置在前述第1導電體與前述第2半導體之間之前述第2電荷積蓄層之一部分、和前述第4絕緣體之一部分、以及前述第5絕緣體之前述一部分，前述第1半導體之在與前述第1方向以及第2方向相交叉之第3方向上的寬幅，係與前述第2半導體之在前述第3方向上之寬幅相異。
  2. 如請求項1所記載之半導體記憶裝置，其中，前述第2絕緣體之外周之其他之部分，係與第3絕緣導體相接。
  3. 如請求項2所記載之半導體記憶裝置，其中，前述第1半導體與前述第3絕緣體所相接之面，係有所彎曲。
  4. 如請求項1所記載之半導體記憶裝置，其中，前述第1電荷積蓄層之直徑與前述第2電荷積蓄層之直 徑係為相異。
  5. 如請求項1~4中之任一項所記載之半導體記憶裝置，其中，係更進而具備有：第2導電體，係朝向前述第2方向延伸；和第3電荷積蓄層，係以包圍前述第2導電體之外周的方式而被作設置；和第6絕緣體，係在前述第2導電體與前述第3電荷積蓄層之間，以包圍前述第2導電體的方式而被作設置；和第7絕緣體，係在前述第3電荷積蓄層與前述第1半導體之間，以包圍前述第3電荷積蓄層的方式而被作設置；和第3記憶體胞，前述第7絕緣體之外周之一部分，係與前述第1半導體相接，前述第3記憶體胞，係包含有前述第2導電體、和前述第1半導體、和被設置在前述第2導電體與前述第1半導體之間之前述第3電荷積蓄層之一部分、和前述第6絕緣體之一部分、以及前述第7絕緣體之前述一部分。
  6. 如請求項5所記載之半導體記憶裝置，其中，在前述第1電荷積蓄層與前述第3電荷積蓄層之間，係存在有被設置有由前述第2絕緣體和前述第1半導體以及前述第7絕緣體所致的3層構造之區域。
  7. 如請求項1所記載之半導體記憶裝置，其 中，前述第1絕緣體係為阻隔絕緣膜，前述第2絕緣體係為穿隧絕緣膜。
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