JP2018117501A - 電源装置及び画像形成装置 - Google Patents
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Abstract
Description
図1に実施例1の電源装置100の回路を示す。電源装置100は交流電源101を入力とし、出力された直流電圧(以下、出力電圧ともいう)116を負荷117に供給する。交流電源101から入力された交流電圧は、整流ダイオードブリッジ102により全波整流され、一次平滑コンデンサ(以下、コンデンサとする)103に直流電圧としてチャージされる。更に、コンデンサ103にチャージされた直流電圧は、起動抵抗104を介し、制御手段である電源IC105のST端子に入力される。これにより、電源IC105に電流が供給され、所定電圧まで充電されると、電源IC105は起動する。
出力電圧116の制御は、以下のように行われる。PWM信号135が出力されていない、すなわち、図1中、PWM信号135が100%ローレベルである場合について説明する。PWM信号135は、CPU129が有する生成部131によって抵抗127に対して出力される。出力電圧116は、抵抗121、抵抗123、抵抗125、抵抗128から成る合成抵抗と抵抗122とで分圧され、分圧された電圧(以降、VREFという)がシャントレギュレータ120のREF端子に入力される。シャントレギュレータ120では、入力された電圧VREFのレベルに応じたフィードバック信号が生成され、端子Aからフォトカプラ119を介して一次側の電源IC105へフィードバックされる。トランジスタ126、抵抗121、122、123、125、128、シャントレギュレータ120は、フィードバック手段として機能する。シャントレギュレータ120は、トランス108の二次巻線Nsから出力された出力電圧116に応じたフィードバック信号を一次側に出力する。
図2を用いてPWM信号135のデューティが0%から100%に変化したときの出力電圧116の調整範囲について説明する。なお、PWM信号135のデューティとは、PWM信号135の周期に対するオン幅の比率であり、以下、オンデューティともいう。図2(a)は、図1においてトランジスタ126が非導通状態となっているときの出力電圧116の周辺の回路図である。トランジスタ126は、PWM信号135が100%ローレベルの場合に非導通となる。このとき、前述したように出力電圧116を、抵抗121、抵抗123、抵抗125、抵抗128から成る合成抵抗と抵抗122とで分圧した電圧がフィードバックされ、出力電圧116が制御される。抵抗121、抵抗122、抵抗123、抵抗125、抵抗128の抵抗値を、それぞれR121、R122、R123、R125、R128とする。抵抗121、抵抗123、抵抗125、抵抗128の合成抵抗値をR121OFF、シャントレギュレータ120のリファレンス電圧をVREFとする。抵抗121、抵抗123、抵抗125、抵抗128の合成抵抗値R121OFFは、以下の式(1)で表される。
このときの出力電圧VO_OFFは、次の式(2)で求められる値となるように制御される。
CPU129から出力されたPWM信号135のオンデューティが0%のとき、出力電圧VO_OFFは、出力電圧116の取りうる電圧の中で最も低い電圧となる。
このときの出力電圧VO_ONは、次の式(4)で求められる値となるように制御される。
出力電圧VO_ONは、出力電圧116の取りうる電圧の中で最も高い電圧となる。
図1を用いて具体的に出力電圧116を調整する工程について説明する。図1において、抵抗127は、CPU129の機能として実現される生成部131からPWM信号135が出力されると、トランジスタ126のベース電流を制限する抵抗である。DCDCコンバータ133は、直流電圧である出力電圧116を入力として、CPU129及びメモリ130の動作に必要な電圧134を生成する。CPU129は、メモリ130に格納されているデューティ情報を読み出して、CPU129が有する基準クロック132を用い、生成部131によりPWM信号135を生成する。CPU129には、通常モード、省電力モード及び停止モードが存在する。CPU129は、省電力モード時は通常モード時に比べて基準クロック132の周波数を低くし、停止モードでは基準クロック132を停止する。
電源装置100を動作させるシーケンスについて説明する。電源装置100に交流電圧が印加されると、電源装置100は出力電圧116を出力する。この時点ではCPU129が起動される前であるため、生成部131によりPWM信号135は生成されていない。このため、出力電圧116はPWM信号135が100%ローレベルのときの電圧値となる(式(2))。よってこのときの出力電圧116は、DCDCコンバータ133が動作でき、DCDCコンバータ133により電圧134が生成され、CPU129及びメモリ130が動作可能な電圧となるように設定しておく。
前提条件として、CPU129の通常モード時における基準クロック132の周波数を例えば1MHzとし、通常モード時のPWM信号135の周波数を例えば10kHzとする。また、CPU129の省電力モード時における基準クロック132の周波数を例えば50kHz、出力電圧116のリプル電圧が許容できなくなるPWM信号135の周波数を、所定の周波数である5kHz未満とする。所定の周波数は、出力電圧116のリプルを許容できるPWM信号135の周波数の中で最も低い周波数である。また、電源装置100について最適なPWM信号135のデューティは84%とする。
実施例1では、省電力モード時におけるPWM信号135の最適なデューティを、図4(b)に示す83.3%とする。省電力モード時のPWM信号135のデューティの決定処理について図5のフローチャートを用いて説明する。省電力モード時における基準クロック132の周波数は50kHz、出力電圧116のリプル電圧が許容できなくなるPWM信号135の周波数は5kHz未満である。このため、PWM信号135の1周期のクロック数は最大10クロックである。
Nmax=1のときはD1=0%(0/1)、D2=100%(1/1)
Nmax=2のときはD1=50%(1/2)、D2=100%(1/1)
Nmax=3のときはD1=66.7%(2/3)、D2=100%(1/1)
Nmax=4のときはD1=75%(3/4)、D2=100%(1/1)
Nmax=5のときはD1=80%(4/5)、D2=100%(1/1)
Nmax=6のときはD1=83.3%(5/6)、D2=100%(1/1)
Nmax=7のときはD1=83.3%(5/6)、D2=85.7%(6/7)
Nmax=8のときはD1=83.3%(5/6)、D2=85.7%(6/7)
Nmax=9のときはD1=83.3%(5/6)、D2=85.7%(6/7)
Nmax=10のときはD1=83.3%(5/6)、D2=85.7%(6/7)
となる。カッコ内は(ハイクロック数H(i)/総クロック数N)である。また目標となるオンデューティTに許容差を設けて、許容差以内になったら探索処理を終了するようにしてもよい。この探索方法は図7に記載しており、実施例3において説明する。
またCPU129は、停止モード時には基準クロック132が停止するため、PWM信号135を出力することができない。このとき、CPU129の種類によっては出力モードを設定した後に停止モードに移行することができる。CPU129からのPWM信号135の出力をハイレベル又はローレベルに設定できる場合、電源装置100の仕様に合わせてより良い方に設定すればよい。例えば、より省電力となる出力電圧116にする等である。
表1に実施例1の探索処理により求められたPWM信号135のクロック数の組合せと信号名を示す。
ハイレベルのクロック数:ローレベルのクロック数=7:3
とは逆の、「3:7」で表現できる。
図6(a)は実施例2の省電力モード時の、(i)基準クロック132(50kHz)の波形、(ii)複合信号であるPWM信号135の波形、(iii)出力電圧116の波形をそれぞれ示す。一点鎖線は、電源装置100に対して最適な出力電圧116である。複合信号は、オンデューティの平均が65%のPWM信号135になる。複合信号であるPWM信号135のオンデューティを65%とする場合、表2から、PWM1+PWM2+PWM3+PWM4は、DS4×1回+DS4×1回+DS4×1回+DS11×1回となる。また、表1から、DS4は、PWM信号135のデューティが60%の信号で、周波数は10kHz、ハイレベルのクロック数は3、ローレベルのクロック数は2である。更に、表1から、DS11は、PWM信号135のデューティが80%の信号で、周波数は10kHz、ハイレベルのクロック数は4、ローレベルのクロック数は1である。
複合信号の決定処理について図7のフローチャートを用いて説明する。なお、図5の処理と同じ処理には同じステップ番号を付し、説明を省略する。実施例2では、複合信号となるPWM信号135のデューティ情報をメモリ130に記憶したが、実施例3では、目標のデューティTを実現するPWM信号135を探索する。前提条件として、電源装置100に対して最適なPWM信号135のデューティは65%とする。省電力モード時の目標となるデューティTを65%の±α%以内、例えばα=1(±1%)とし、例えばデューティが64%以上66%以下の範囲内のデューティのPWM信号が見つかれば探索を終了とする。CPU129は、PWM信号のデューティが所定の範囲内(±α%の範囲内)となるように、PWM信号のデューティを決定する。
図9に実施例4の電源装置100の回路図を示す。CPU129は、アナログデジタル(以下、ADと記す)コンバータ(図9にはADCと表記する)301を有している。出力電圧116を抵抗302と抵抗303で分圧した電圧は、CPU129のADコンバータ301で読み取られ、CPU129はADコンバータ301により読み取った電圧に基づいてPWM信号135のデューティを決定する。CPU129は、出力電圧116を監視する監視手段として機能する。CPU129は、監視した出力電圧116に基づいて、所定の電圧を出力するためのPWM信号のデューティを探索する。
出力電圧116(V0)は、以下の式(7)で表される。
CPU129は、出力電圧116の電圧値を監視することが可能である。
VO_ONとVO_OFFをCPU129のADコンバータ301でモニタすることにより、CPU129は最適なオンデューティを特定することができる。しかし、実際にはトランジスタ126のコレクタ−エミッタ間の飽和電圧VCE(sat)が存在するため、PWM信号135のデューティの微調整が必要である。
具体的な数値の設定例として、R121=18kΩ、R122=5.6kΩ、R123=68kΩ、R125=10kΩ、R128=10kΩ、R302=100kΩ、R303=100kΩ、VREF=1.25Vとする。PWM信号135を0%から100%にしたときの出力電圧116の調整の範囲は、式(1)から式(5)より、4.59Vから5.56Vの範囲となる。すなわち、各抵抗や電圧の値が上述した値に設定されている場合、CPU129は、ADコンバータ301により出力電圧116をモニタすることで、VO_ONとして5.56V、VO_OFFとして4.59Vを得る。目標電圧VO_Tを5.20Vとすると、PWM信号135の最適なオンデューティDは、式(8)より、以下の値を得る。
この結果から、通常モード時のオンデューティは、63.0%とする。つまりハイレベルのクロック数を63クロック、ローレベルのクロック数を37クロックとする。
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図10に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ300は、静電潜像が形成される像担持体としての感光ドラム311、感光ドラム311を一様に帯電する帯電部317(帯電手段)、感光ドラム311に形成された静電潜像をトナーで現像する現像部312(現像手段)を備えている。そして、感光ドラム311に現像されたトナー像をカセット316から供給された記録材としてのシート(不図示)に転写部318(転写手段)によって転写して、シートに転写したトナー像を定着器314で定着してトレイ315に排出する。この感光ドラム311、帯電部317、現像部312、転写部318が画像形成部である。また、レーザビームプリンタ300は、実施例1〜4で説明した電源装置100を備えている。なお、実施例1〜4の電源装置100を適用可能な画像形成装置は、図10に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム311上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。
107 FET
108 トランス
120 シャントレギュレータ
121、122、123、125、127、128 抵抗
124 コンデンサ
126 トランジスタ
131 生成部
132 基準クロック
Claims (12)
- 一次巻線と二次巻線とを有するトランスと、
前記トランスに電流を供給するためにオンされ又は電流の供給を遮断するためにオフされるスイッチング素子と、
前記トランスの二次巻線から出力された出力電圧に応じたフィードバック信号を一次側に出力するフィードバック手段と、
前記フィードバック手段により出力されたフィードバック信号に基づいて前記スイッチング素子のオン又はオフを制御する制御手段と、
所定の電力を供給する第1のモードでは第1の周波数のクロック信号を生成し、前記第1のモードよりも供給する電力が低減される第2のモードでは前記第1の周波数よりも低い第2の周波数のクロック信号を生成する生成手段と、
前記生成手段により生成されたクロック信号に基づいて、前記出力電圧が所定の電圧となるようなデューティのパルス信号を前記フィードバック手段に出力する出力手段と、
前記第2のモードにおいて、前記パルス信号の周波数が所定の周波数未満とならないように、前記所定の電圧に応じた前記パルス信号のデューティを決定する決定手段と、
を備えることを特徴とする電源装置。 - 前記決定手段は、前記第2のモードにおいて、前記第2の周波数のクロック信号を基準として、前記パルス信号の周波数に相当するクロック数が所定のクロック数を超えない範囲内で、前記所定の電圧に応じたデューティ近傍のデューティとなる前記パルス信号を探索し、前記パルス信号のデューティを決定することを特徴とする請求項1に記載の電源装置。
- 前記決定手段は、前記パルス信号のデューティが所定の範囲内となるように、前記パルス信号のデューティを決定することを特徴とする請求項2に記載の電源装置。
- 前記決定手段は、所定の数の前記パルス信号のデューティの平均が前記所定の電圧に応じたデューティとなるように、異なるデューティに対して探索された複数のパルス信号の中から前記所定の数の前記パルス信号を組み合せ、
前記出力手段は、前記決定手段により組み合わせられた前記所定の数の前記パルス信号を前記フィードバック手段に出力することを特徴とする請求項2又は請求項3に記載の電源装置。 - 前記所定の数の前記パルス信号の組合せを記憶した第1の記憶手段を備えることを特徴とする請求項4に記載の電源装置。
- 予め測定された前記所定の電圧を出力するためのデューティを記憶した第2の記憶手段を備え、
前記決定手段は、前記2の記憶手段に記憶された前記所定の電圧を出力するためのデューティとなるように、前記パルス信号のデューティを探索することを特徴とする請求項2から請求項5のいずれか1項に記載の電源装置。 - 前記出力電圧を監視する監視手段を備え、
前記決定手段は、前記監視手段により監視された前記出力電圧に基づいて、前記所定の電圧を出力するための前記パルス信号のデューティを探索することを特徴とする請求項2から請求項4のいずれか1項に記載の電源装置。 - 前記出力電圧は、前記パルス信号のデューティが0%のときに前記電源装置により出力される電圧の中で最も低い電圧となり、前記パルス信号のデューティが100%のときに前記電源装置により出力される電圧の中で最も高い電圧となることを特徴とする請求項1から請求項7のいずれか1項に記載の電源装置。
- 前記パルス信号のデューティとは、前記パルス信号の周期に対するオン幅の比率であることを特徴とする請求項1から請求項8のいずれか1項に記載の電源装置。
- 前記生成手段は、前記クロック信号の生成を停止する第3のモードを有し、前記第3のモードにおいて、前記パルス信号のデューティを0%又は100%とすることを特徴とする請求項1から請求項9のいずれか1項に記載の電源装置。
- 前記所定の周波数は、前記出力電圧のリプルを許容できる前記パルス信号の周波数の中で最も低い周波数であることを特徴とする請求項1から請求項10のいずれか1項に記載の電源装置。
- 記録材に画像を形成する画像形成手段と、
請求項1から請求項11のいずれか1項に記載の電源装置と、
を備えることを特徴とする画像形成装置。
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