JP6942549B2 - 電源装置及び画像形成装置 - Google Patents
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Description
図1は実施例1のアクティブクランプ方式を用いたスイッチング電源回路の概略を示す回路図である。商用電源等の交流電源10は交流電圧を出力しており、全波整流手段であるブリッジダイオードBD1で整流された電圧は、スイッチング電源回路100に入力されている。平滑用コンデンサC3は整流された電圧の平滑手段として用いられ、平滑用コンデンサC3の低い側の電位を電位DCL、高い側の電位を電位DCHとする。スイッチング電源回路100は、平滑用コンデンサC3に充電された入力電圧Vinから、絶縁された二次側へ電源電圧V11(出力電圧V11ともいう)を出力する。本実施例では、スイッチング電源回路100は、電源電圧V11の一例として、例えば5Vの一定の電圧を出力する。
フィードバック部115は、電源電圧V11を所定の一定電圧に制御するために用いられる。電源電圧V11の電圧値は、シャントレギュレータIC5のリファレンス端子REFの基準電圧、抵抗R52及び抵抗R53によって設定される。電源電圧V11が所定の電圧(ここでは5V)より高くなると、シャントレギュレータIC5のカソード端子Kから電流が流れ、プルアップ抵抗R51を介してフォトカプラPC5の二次側ダイオードが導通状態となる。これにより、フォトカプラPC5の一次側フォトトランジスタが動作し、コンデンサC6から電荷を放電する。このため、制御部101のFB端子の電圧(以下、FB端子電圧という)が低下する。一方、電源電圧V11が5Vより低くなると、二次側ダイオードが非導通状態となる。これにより、フォトカプラPC5の一次側フォトトランジスタがオフ状態となり、電源電圧V2から抵抗R2を介してコンデンサC6を充電する電流が流れる。このため、制御部101のFB端子電圧が上昇する。このように、フィードバック部115は、電源電圧V11の変動に応じて制御部101のFB端子電圧を変化させる。
図2(A)は、制御部101の内部構成を示すブロック図である。制御部101は、内部に生成部であるクロック発振部131、PWM出力部133、演算制御部136、記憶部137、記憶部138、AD変換部139を備えた1チップのマイクロコンピュータである。記憶部137はRAMであり、記憶部138は、ROMやフラッシュメモリ(FLASH)で構成されている。演算制御部136は、クロック発振部131のクロック信号に基づき動作しており、記憶部138に記憶された命令及びデータを、記憶部137に読み込んだうえで、逐次演算を行う制御部である。演算制御部136は、AD変換部139が検知したFB端子から入力されたAD_FB信号に基づき、PWM出力部133の2つの制御信号DRV1、DRV2の設定値(制御開始タイミング、周期、デューティ)を制御する。これにより、FET1及びFET2のオン・オフ制御を行っている。
図1(A)を用いて、一点鎖線で囲まれた電流検知部120について説明する。電流検知部120は、瞬間的な電流に対する過電流検知回路(以下、OCP回路という)と、平均電流に対する過電流検知回路(以下、OLP回路という)から構成されている。第一の電流検知手段であるOCP回路は、コンパレータIC1と分圧抵抗R22、R23から構成され、コンパレータIC1の出力端子は、第一の保持手段であるラッチ部105に接続されている。一方、第二の電流検知手段であるOLP回路は、平均電流値を検知する平均電流検知部119とコンパレータIC2と分圧抵抗R24、R25から構成され、コンパレータIC2の出力端子は、第二の保持手段であるラッチ部106に接続されている。
図4は、制御部101によるアクティブクランプ方式を用いたスイッチング電源回路100の制御方法の説明図である。図4において、(i)はFET1のゲート駆動信号DLに対応する制御信号DRV1の波形を示し、(ii)はFET2のゲート駆動信号DHに対応する制御信号DRV2の波形を示している。また、図4において、(iii)はFET1のドレイン電流の波形を示し、(iv)はFET1のドレイン端子とソース端子間の電圧の波形を示し、(v)はクロック発振部131のクロック信号の波形を示す。図4(B)の(vi)は、後述するラッチ部105のコンデンサCr1の充電電位であるラッチ電圧Vr1の波形を示している。なお、横軸はいずれも時間を示す。図5は、図4に示す複数の期間(〔1〕〜〔3〕)における電流の流れを、簡易回路図と共に示したものである。以下に、各期間の動作を説明する。なお、図5では、トランスT1をリーケージインダクタンスLr、結合インダクタンスLs、理想トランスTiに分割して示している。また、図5の回路中に、それぞれの期間〔1〕〜〔3〕で流れる電流を濃い実線矢印で示している。
まず、正常なスイッチング動作について図4(A)を用いて説明する。図4(A)の(v)に示すように、制御部101の内部のクロック発振部131が正常に動作しているときクロック信号が出力され続ける。スイッチング期間は、制御部101が、FET1とFET2を共にオフさせるデッドタイムを挟んでFET1とFET2を交互にオン又はオフさせて繰り返し制御する期間である。スイッチング期間におけるFET2と電圧クランプ用のコンデンサC2を用いた動作(以下、アクティブクランプ動作という)を図4(A)と図5の〔1〕〜〔3〕で説明する。
次に、図1(A)を参照して、OLP回路の動作について説明する。FET1に流れた電流は、電流検知抵抗R21及び平均電流検知部119によって平均電流電圧Iavとして検知され、コンパレータIC2の−端子に入力される。コンパレータIC2は、電源電圧V2、分圧抵抗R24、R25によって設定され、+端子に入力される基準電圧Iavoと平均電流検知部119の検知結果である平均電流電圧Iavとを比較する。そして、コンパレータIC2は、平均電流電圧Iavが基準電圧Iavoよりも大きいとき、ロー(Low)レベルのIavOff信号をラッチ部106に出力する。なお、正常動作時にはOLP回路が動作しないように、基準電圧Iavoは、正常時の平均電流電圧Iavよりも大きい値が設定される。したがって、正常動作時にはコンパレータIC2の出力端子はハイインピーダンス状態(オープンコレクタ)となる。
次に、図1(A)を参照して、OCP回路の動作について説明する。FET1に流れた電流は、電流検知抵抗R21で検知電圧Ipに電流電圧変換され、コンパレータIC1の−端子に入力される。コンパレータIC1は、電源電圧V2を分圧抵抗R22、R23により分圧し+端子に入力される基準電圧Ipoと検知電圧Ipとを比較し、検知電圧Ipが基準電圧Ipoよりも大きい場合には、ローレベルのIpOff信号をラッチ部105に出力する。なお、正常動作時にはOCP回路が動作しないように、基準電圧Ipoは正常時の検知電圧Ipよりも大きい値が設定される。したがって、正常動作時には、コンパレータIC1の出力端子はハイインピーダンス状態となる。
次に、本実施例の特徴である、制御部101の誤動作時にスイッチング電源回路100を保護する動作について詳細に説明する。外部からノイズ等が印加されたとき、制御部101が誤動作し、PWM出力部133のPWM出力が一時的に停止してしまう場合がある。PWM出力部133のPWM出力が停止してしまう場合の一例として、クロック発振部131から出力されるクロック信号が停止する制御部101の誤動作状態を例に説明を行う。クロック発振部131のクロック信号の停止時の動作の詳細について図4(B)に示す。クロック信号が停止することにより、PWM出力部133から出力されるPWM信号である制御信号DRV1及び制御信号DRV2の制御ができなくなり、クロック信号が停止した時点での制御信号DRV1及び制御信号DRV2の状態が保持されることになる。図4(B)中の(a)〜(e)は、タイミング(時刻)を示している。以下では、図4(B)を参照して、各タイミングにおける回路動作について説明する。
タイミング(a)は、制御部101から制御信号DRV2はハイレベルで出力され、制御信号DRV1がローレベルで出力されている時点である(図4(B)(i)、(ii))。このとき、FET1はオフ状態、FET2はオン状態であり、スイッチング動作を行っている。
タイミング(b)は、外乱ノイズ等により、制御部101のクロック発振部131から出力されるクロック信号が停止した時点を示している(図4(B)(v))。クロック信号が停止すると、制御部101の演算制御部136も動作を停止する。その結果、PWM出力部133から出力される制御信号DRV1及び制御信号DRV2は、クロック信号が停止した時点の状態、すなわち制御信号DRV1はハイレベル、制御信号DRV2はローレベルで保持される。そのため、制御信号DRV1がハイレベルの状態でPWM出力部133のPWM出力が保持されると、制御信号DRV1のハイレベルの状態の期間が長くなり(図4(B)(i))、その間、FET1はオン状態が保持され続ける。その結果、FET1のドレイン電流が流れ続ける(図4(B)(iii))。なお、図1(A)に示すように、FET1のドレイン電流は、電流検知抵抗R21によって電流・電圧変換され、検知電圧Ipとして検知される。また、図4(B)の(i)の制御信号DRV1の信号波形において、タイミング(b)とタイミング(c)との間の破線は、クロック信号の停止がなければ、制御信号DRV1がハイレベルからローレベルに立ち下がるタイミングを示している。
タイミング(c)は、前述したOCP回路が動作する時点を示している。図1(A)及び図1(B)を参照して、OCP回路及びラッチ部105の動作について説明する。FET1のドレイン電流が流れ続けることで、検知電圧Ipが基準電圧Ipoよりも大きくなると、コンパレータIC1の出力端子からは、ローレベルのIpOff信号が出力される。これにより、ラッチ部105のトランジスタTr1のベース端子電圧はローレベルとなり、トランジスタTr1がオンする。トランジスタTr1がオンすることにより、トランジスタTr1を介して、電源電圧V2がコンデンサCr1及びトランジスタTr2のベース端子に印加される。コンデンサCr1に充電された電位により、トランジスタTr2のベース−エミッタ間電圧は閾値電圧よりも高い状態となるため、トランジスタTr2はオン状態となる。その結果、トランジスタTr2のコレクタ端子はローレベルとなり、DRV1Off信号はローレベルとなる。トランジスタTr1のベース端子はトランジスタTr2のコレクタ端子電圧よりもダイオードD23の順方向電圧Vfだけ高い電圧となり、トランジスタTr1のベース−エミッタ間電圧はトランジスタTr1が十分にオンできる電圧となる。コンデンサCr1に充電された電位であるラッチ電位Vr1によって、トランジスタTr2のベース−エミッタ間電圧は閾値電圧よりも高い状態を保持されているため、トランジスタTr2はオン状態で保持され、DRV1Off信号もローレベルで保持される。
タイミング(d)は、外乱ノイズ等がなくなり、クロック発振部131が自動復帰して、再発振してクロック信号を出力した時点を示している。なお、クロック発振部131の復帰は、前述した図2(A)の自動復帰でも、図2(B)、(C)の復帰信号による復帰でもよい。制御部101の動作は、クロック信号が停止時点(タイミング(b))の状態から再開されるため、制御信号DRV1はハイレベルの状態で保持されている。しかし、上述したOCP回路のラッチ部105の動作(図4(B)(vi)に示すラッチ電圧Vr1)によって、制御部101の動作が再開されても、FET1はオフ状態のままで保持されている。これにより、クロック信号が再発振した時点(タイミング(d))でFET1がオンし、ハードスイッチング状態となることを防止することができる。なお、制御部101の動作は、クロック信号が停止時点(タイミング(b))の状態から再開されるため、制御信号DRV1は、クロック信号が再発振してから所定の時間が経過した時点で、ローレベルとなる。すなわち、タイミング(b)からクロック信号が停止しなければ制御信号DRV1がローレベルに立ち下がるタイミング(図4(B)(i)の破線部)までの時間が経過した時点で、制御信号DRV1は、ローレベルとなる。
タイミング(e)は、ラッチ部105のラッチ状態が解除した時点を示している。ラッチ状態が解除されるときの回路動作について図1(A)、(B)及び図4(B)を参照して説明する。制御部101からハイレベルの制御信号DRV2が出力され(図4(B)(ii))、ラッチ部105に入力されると、トランジスタTr3のベース−エミッタ間電圧が閾値電圧よりも高い状態となり、トランジスタTr3がオンする。トランジスタTr3がオン状態になると、コンデンサCr1に充電されている電荷がトランジスタTr3を介して放電される(図4(B)(vi))。その結果、トランジスタTr2のベース−エミッタ間電圧は閾値電圧よりも低い状態になり、トランジスタTr2はオフする。また、トランジスタTr1のベース端子電圧はエミッタ端子と同電位となり、トランジスタTr1はオフする。トランジスタTr1がオフすると電源電圧V2がコンデンサCr1に供給されなくなるため、トランジスタTr2のベース−エミッタ間電圧は閾値電圧よりも低い状態のままとなる。これにより、ラッチ部105のDRV1Off信号による制御信号DRV1のローレベルの保持が解除される。
図6は、実施例2のアクティブクランプ方式を用いたスイッチング電源回路200の概略を示す回路図である。図6(A)では、実施例1の図1(A)の回路図と比べて、図1(A)の制御部101、電流検知部120が削除され、制御部201、判断部202、ラッチ部203が追加されている。なお、実施例1の図1(A)と同じ構成には同一の符号を付し、説明を省略する。
図7(A)は、本実施例の制御部201の内部構成を示すブロック図である。制御部201では、実施例1で説明した制御部101の構成に、制御部201の動作状態に応じてハイレベル又はローレベルのSTATUS信号(状態信号)を出力する状態発信部231が追加されている。状態発信部231を除くその他の構成は、実施例1の制御部101と同一の構成であるため、ここでの説明を省略する。
図6(A)に示したように、スイッチング電源回路200は保持手段であるラッチ部203を有する。図6(B)は、ラッチ部203の内部構成を示す回路図である。ラッチ部203には、STATUS信号、STATUSOff信号、電位DCLが入力され、DRVOff信号が出力される。ラッチ部203では、実施例1の図1(B)に示すラッチ部105と比べて、制御信号DRV2の代わりにSTATUS信号が、IpOff信号の代わりにSTATUSOff信号が、DRV1Off信号の代わりにDRVOff信号が用いられている。ラッチ部203の回路構成は、実施例1のラッチ部105と同様であり、同じ回路素子には同じ符号を付与し、ここでの説明を省略する。したがって、ラッチ部203においては、実施例1のラッチ部105と同様に、STATUSOff信号がローレベルになると、トランジスタTr1、TR2がオン状態となる。そして、トランジスタTr1、TR2がオン状態となると、ダイオードD21、D25を介して制御信号DRV1及び制御信号DRV2がローレベルとなる。このように、STATUSOff信号によりDRVOff信号を制御することができる。また、STATUS信号がローレベルからハイレベルになると、トランジスタTr3がオン状態となり、コンデンサCr1に充電された電荷が放電される。これにより、トランジスタTr2がオフして、DRVOff信号はハイインピーダンス状態となり、ラッチ状態が解除される。
図6(A)に示すように、スイッチング電源回路200は、検知手段である判断部202を有する。また、図6(C)に示すように、判断部202は、電源電圧V2、DCL電位、STATUS信号が入力され、STATUSOff信号を出力する。判断部202は、制御部201から出力されるSTATUS信号に基づいてSTATUSOff信号を制御し、判断部202から出力されたSTATUSOff信号はラッチ部203に入力される。判断部202の一例として、図6(C)に複数の抵抗とNPN型トランジスタTr21、Tr22(以下、単にトランジスタTr21、Tr22という)で構成された回路を示す。なお、判断部202は図6(C)に示す回路構成に限定されるものではなく、例えばFETやオペアンプ、コンパレータ等のICを用いた構成や、判断部202を制御部201内部に有する構成でもよい。
次に、本実施例の特徴である、制御部201の誤動作時にスイッチング電源回路200を保護する動作について詳細に説明する。本実施例においても、実施例1と同様に、制御部201のPWM出力部133のPWM出力が停止してしまう場合の一例として、クロック発振部131から出力されるクロック信号が停止する制御部201の誤動作状態を例に説明を行う。クロック発振部131のクロック信号の停止時の動作の詳細について図8に示す。図8において、(i)はFET1のゲート駆動信号DLに対応する制御信号DRV1の波形を示し、(ii)はFET2のゲート駆動信号DHに対応する制御信号DRV2の波形を示している。また、図8において、(iii)はFET1のドレイン電流の波形を示し、(iv)はFET1のドレイン端子とソース端子間の電圧の波形を示し、(v)はクロック発振部131のクロック信号の波形を示している。更に、図8において、(v’)はSTATUS信号の状態を示し、(vi)はラッチ電圧Vr1の波形を示している。なお、横軸はいずれも時間を示す。
タイミング(a)は、制御部201からハイレベルの制御信号DRV2が出力され、制御信号DRV1がローレベルで出力されている時点である(図8(i)、(ii))。このとき、FET1はオフ状態、FET2はオン状態であり、スイッチング動作を行っている。また、図8(v’)に示すように、制御部201のクロック信号が正常に動作している期間では、STATUS信号はハイレベルとなっている。
タイミング(b)は、外乱ノイズ等により、制御部201のクロック発振部131から出力されるクロック信号が停止した時点を示している(図8(v))。クロック信号が停止すると、制御部101の演算制御部136も動作を停止する。その結果、PWM出力部133から出力される制御信号DRV1及び制御信号DRV2は、クロック信号が停止した時点の状態、すなわち制御信号DRV1はハイレベル、制御信号DRV2はローレベルで保持される。なお、図8の(i)の制御信号DRV1の信号波形において、タイミング(b)とタイミング(c)との間の破線は、クロック信号の停止がなければ、制御信号DRV1がハイレベルからローレベルに立ち下がるタイミングを示している。
タイミング(c)は、外乱ノイズ等がなくなり、クロック発振部131が自動復帰して、再発振してクロック信号を出力した時点を示している。制御部201が正常に動作すると、STATUS信号がハイレベルになる(図8(v’))。これにより、判断部202のトランジスタTr21がオン状態となり、トランジスタTr22はオフ状態となってSTATUSOff信号はローレベルからハイインピーダンス状態となる。また、ラッチ部203は、STATUS信号がハイレベルになると、トランジスタTr3がオン状態となり、トランジスタTr1、Tr2はオフ状態となって、DRVOff信号はハイインピーダンス状態となる。その結果、ラッチ部203によるFET1のスイッチングの停止が解除される。
ところで、実施例1、2で説明したスイッチング電源回路100、200は、フライバック方式の電源回路であったが、フォワード方式の電源回路やアクティブクランプ方式ではないスイッチング電源回路でも、上述した回路構成を適用することができる。図9(A)は、トランスT1の二次側出力にフォワード電圧を利用する、アクティブクランプ方式を用いたスイッチング電源回路701の回路構成を示す回路図である。図9(A)において、制御部703は、実施例2の図6(A)の制御部201とFET駆動部102の機能を有する制御部であり、FET1及びFET2のオン・オフ制御を行うと共に、クロック信号の出力状態に応じたSTATUS信号を出力する。なお、STATUS信号がローレベルからハイレベルに切り替えるタイミングは、クロック出力が出力され、かつFET2を駆動するゲート駆動信号DHがオン状態となったタイミングとする。また、コンパレータIC1、電源電圧V2を分圧する分圧抵抗R22、R23、電流検知抵抗R21等で構成されるOCP回路は、実施例1の図1(A)と同様であり、ここでの説明を省略する。また、ラッチ部705の回路構成は不図示であるが、実施例2の図6(B)に示すラッチ部203と同様である。図9(A)のラッチ部705のIpOff信号は、図8(B)のSTATUSOff信号に対応し、ダイオード706のカソード端子に出力される信号は、図8(B)のDRVOff信号に対応する。また、トランスT1の二次側は、トランスT1の二次巻線S1に生じるフォワード電圧の二次側の整流平滑手段であるダイオードD91、D92、コンデンサC11、及びコイルL91を有している。なお、図9(A)では、実施例1の図1(A)、実施例2の図6(A)に示す交流電源10、ブリッジダイオードBD1、起動回路103、DC/DCコンバータ104、フィードバック部115等の記載は省略している。
画像形成装置の一例として、レーザビームプリンタを例にあげて説明する。図10に電子写真方式のプリンタの一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ300は、静電潜像が形成される像担持体としての感光ドラム311、感光ドラム311を一様に帯電する帯電部317(帯電手段)、感光ドラム311に形成された静電潜像をトナーで現像する現像部312(現像手段)を備えている。そして、感光ドラム311に現像されたトナー像をカセット316から供給された記録材としてのシート(不図示)に転写部318(転写手段)によって転写して、シートに転写したトナー像を定着器314で定着してトレイ315に排出する。この感光ドラム311、帯電部317、現像部312、転写部318が画像形成部である。また、レーザビームプリンタ300は、実施例1、2で説明したスイッチング電源回路100、200を有する電源装置500を備えている。なお、電源装置500を適用可能な画像形成装置は、図10に例示したものに限定されず、例えば複数の画像形成部を備える画像形成装置であってもよい。更に、感光ドラム311上のトナー像を中間転写ベルトに転写する一次転写部と、中間転写ベルト上のトナー像をシートに転写する二次転写部を備える画像形成装置であってもよい。
FET1 電界効果トランジスタ
FET2 電界効果トランジスタ
IC1 コンパレータ
101 制御部
105 ラッチ部
Claims (15)
- 一次巻線及び二次巻線を有するトランスと、
前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、
前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、
前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、
前記トランスの前記二次巻線に誘起された電圧に応じた情報を出力するフィードバック手段と、
前記フィードバック手段から入力された前記情報に基づいて、第一の制御信号により前記第一のスイッチング素子のオン又はオフを制御し、第二の制御信号により前記第二のスイッチング素子のオン又はオフを制御する制御手段と、
を備え、
前記制御手段は、前記第一のスイッチング素子と前記第二のスイッチング素子をともにオフさせるデッドタイムを挟んで前記第一のスイッチング素子と前記第二のスイッチング素子を交互にオン又はオフさせるスイッチング動作を行う電源装置であって、
前記第一のスイッチング素子に流れる電流を検知する第一の電流検知手段と、
前記第一の電流検知手段の検知結果に基づき過電流を検知すると、前記第一のスイッチング素子をオフすると共に、前記第一のスイッチング素子をオフ状態に保持する第一の保持手段と、
を備え、
前記第一の保持手段は、前記制御手段が前記第二の制御信号により前記第二のスイッチング素子をオンするタイミングで、前記第一のスイッチング素子のオフ状態を解除することを特徴とする電源装置。 - 前記第一の保持手段は、前記第一のスイッチング素子をオンする前記第一の制御信号を前記第一のスイッチング素子をオフする状態に設定することにより、前記第一のスイッチング素子をオフ状態に保持することを特徴とする請求項1に記載の電源装置。
- 前記第一のスイッチング素子に流れる平均電流値を検知する第二の電流検知手段と、
前記第二の電流検知手段の検知結果に基づき、前記第一のスイッチング素子の過電流を検知すると、前記第一のスイッチング素子及び前記第二のスイッチング素子をオフすると共に、前記第一のスイッチング素子及び前記第二のスイッチング素子をオフ状態に保持する第二の保持手段と、を備えることを特徴とする請求項2に記載の電源装置。 - 前記第二の保持手段は、前記第一のスイッチング素子及び前記第二のスイッチング素子のオフ状態の設定を解除しないことを特徴とする請求項3に記載の電源装置。
- 前記制御手段は、前記制御手段を動作させるクロック信号を生成する生成部を有し、
前記生成部は、前記クロック信号が停止しても所定時間が経過すると再発振して前記クロック信号を出力することを特徴とする請求項1から請求項4のいずれか1項に記載の電源装置。 - 前記制御手段は、前記制御手段を動作させるクロック信号を生成する生成部と、前記生成部より出力される前記クロック信号の停止を検知する検知部と、を有し、
前記検知部は、前記クロック信号が停止したことを検知すると、前記生成部に再発振して前記クロック信号を出力させるための復帰信号を出力することを特徴とする請求項1から請求項4のいずれか1項に記載の電源装置。 - 一次巻線及び二次巻線を有するトランスと、
前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、
前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、
前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、
前記トランスの前記二次巻線に誘起された電圧に応じた情報を出力するフィードバック手段と、
前記フィードバック手段から入力された前記情報に基づいて、第一の制御信号により前記第一のスイッチング素子のオン又はオフを制御し、第二の制御信号により前記第二のスイッチング素子のオン又はオフを制御する制御手段と、
を備え、
前記制御手段は、前記第一のスイッチング素子と前記第二のスイッチング素子をともにオフさせるデッドタイムを挟んで前記第一のスイッチング素子と前記第二のスイッチング素子を交互にオン又はオフさせるスイッチング動作を行う電源装置であって、
前記制御手段は、前記制御手段の状態を示す状態信号を出力し、
前記制御手段が出力する前記状態信号に基づいて、前記制御手段の動作停止を検知する検知手段と、
前記検知手段が前記制御手段の動作停止を検知すると、前記第一のスイッチング素子をオフすると共に、前記第一のスイッチング素子をオフ状態に保持する保持手段と、
を備え、
前記保持手段は、前記状態信号が前記制御手段の動作停止の状態から正常動作を示す状態に切り替わると、前記第一のスイッチング素子のオフ状態を解除することを特徴とする電源装置。 - 前記制御手段は、クロック信号により動作し、前記クロック信号が出力されている場合には、正常動作の状態を示す前記状態信号を出力し、前記クロック信号が停止したときには、動作停止の状態を示す前記状態信号を出力することを特徴とする請求項7に記載の電源装置。
- 前記制御手段は、前記制御手段が前記第二の制御信号により前記第二のスイッチング素子をオンするタイミングで、前記状態信号を前記制御手段の動作停止の状態から正常動作の状態に切り替えることを特徴とする請求項8に記載の電源装置。
- 前記制御手段は、前記クロック信号を生成する生成部を有し、
前記生成部は前記クロック信号が停止しても、所定時間が経過すると再発振して前記クロック信号を出力することを特徴とする請求項8又は請求項9に記載の電源装置。 - 前記制御手段は、前記クロック信号を生成する生成部と、前記生成部より出力される前記クロック信号の停止を検知する検知部と、を有し、
前記検知部は、前記クロック信号が停止したことを検知すると、前記生成部に再発振して前記クロック信号を出力させるための復帰信号を出力することを特徴とする請求項8又は請求項9に記載の電源装置。 - 一次巻線及び二次巻線を有するトランスと、
前記トランスの前記一次巻線に直列に接続された第一のスイッチング素子と、
前記トランスの前記一次巻線に並列に接続された第二のスイッチング素子と、
前記第二のスイッチング素子に直列に接続され、前記第二のスイッチング素子とともに前記トランスの前記一次巻線に並列に接続されたコンデンサと、
前記トランスの前記二次巻線に誘起された電圧に応じた情報を出力するフィードバック手段と、
前記フィードバック手段から入力された前記情報に基づいて、第一の制御信号により前記第一のスイッチング素子のオン又はオフを制御し、第二の制御信号により前記第二のスイッチング素子のオン又はオフを制御する制御手段と、
を備え、
前記制御手段は、前記第一のスイッチング素子と前記第二のスイッチング素子をともにオフさせるデッドタイムを挟んで前記第一のスイッチング素子と前記第二のスイッチング素子を交互にオン又はオフさせるスイッチング動作を行う電源装置であって、
前記第一のスイッチング素子に流れる電流を検知する電流検知手段と、
前記電流検知手段の検知結果に基づき過電流を検知すると、前記第一のスイッチング素子をオフすると共に、前記第一のスイッチング素子をオフ状態に保持する保持手段と、
を備え、
前記制御手段は、クロック信号により動作し、前記クロック信号が出力されている場合には、正常動作の状態を示す状態信号を出力し、前記クロック信号が停止したときには、動作停止の状態を示す前記状態信号を出力し、
前記保持手段は、前記状態信号が前記制御手段の動作停止の状態から正常動作の状態に切り替わると、前記第一のスイッチング素子のオフ状態を解除することを特徴とする電源装置。 - 前記制御手段は、前記制御手段が前記第二の制御信号により前記第二のスイッチング素子をオンするタイミングで、前記状態信号を前記制御手段の動作停止の状態から正常動作の状態に切り替えることを特徴とする請求項12に記載の電源装置。
- 一次巻線及び二次巻線を有するトランスと、
前記トランスの前記一次巻線に直列に接続されたスイッチング素子と、
前記トランスの前記一次巻線に並列に接続されたスナバ回路と、
前記トランスの前記二次巻線に誘起された電圧に応じた情報を出力するフィードバック手段と、
前記フィードバック手段から入力された前記情報に基づいて、制御信号により前記スイッチング素子のオン又はオフを制御する制御手段と、
を備える電源装置であって、
前記スイッチング素子に流れる電流を検知する電流検知手段と、
前記電流検知手段の検知結果に基づき過電流を検知すると、前記スイッチング素子をオフすると共に、前記スイッチング素子をオフ状態に保持する保持手段と、
を備え、
前記制御手段は、クロック信号により動作し、前記クロック信号が出力されている場合には、正常動作の状態を示す状態信号を出力し、前記クロック信号が停止したときには、動作停止の状態を示す前記状態信号を出力し、
前記保持手段は、前記状態信号が前記制御手段の動作停止の状態から正常動作の状態に切り替わると、前記スイッチング素子のオフ状態を解除することを特徴とする電源装置。 - 記録材に画像形成を行う画像形成手段と、
請求項1から請求項14のいずれか1項に記載の電源装置と、
を備えることを特徴とする画像形成装置。
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