JP2018074170A - 半導体装置 - Google Patents

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Abstract

【課題】降伏電圧に近い逆方向電圧を印加しても逆方向リーク電流を確実に低減でき、順方向電圧を低減することもできるワイドバンドギャップ半導体装置を提供する。
【解決手段】ＳｉＣからなる半導体層６の表面に接しているショットキー電極２０と、半導体層の表面を形成する第１導電型の低抵抗ドリフト層９および表面ドリフト層１０と、ドリフト層の表層部に形成された高抵抗層１７とを含む。ショットキー電極は、第１ショットキー障壁を形成する第１電極２２と、第１ショットキー障壁に対して相対的に低い第２ショットキー障壁を形成する第２電極２３とを含む。逆方向電圧が印加されたときの半導体層の表面での電界強度が弱いので、半導体層の表面に接するショットキー電極と半導体層との間のバリアハイトを低くしても、逆方向リーク電流を低減することができる。
【選択図】図２

Description

本発明は、ワイドバンドギャップ半導体からなるショットキーバリアダイオードを備える半導体装置に関する。
従来、モータ制御システム、電力変換システムなど、主として各種パワーエレクトロニクス分野におけるシステムに使用される半導体装置（半導体パワーデバイス）が注目されている。
たとえば、特許文献１は、ＳｉＣが採用されたショットキーバリアダイオードを開示している。特許文献１のショットキーバリアダイオードは、（０００−１）面を主面とするｎ型４Ｈ−ＳｉＣバルク基板と、バルク基板の主面に成長したｎ型のエピタキシャル層と、エピタキシャル層の表面（（０００−１）面）に形成され、エピタキシャル層の表面を部分的に露出させる酸化膜と、酸化膜の開口内に形成され、エピタキシャル層に対してショットキー接合するショットキー電極とを含む。
特開２００５−７９３３９号公報
上記背景の下でなされた半導体装置は、ワイドバンドギャップ半導体からなる半導体層と、前記半導体層の表面に接しているショットキー電極とを含み、前記半導体層は、前記半導体層の前記表面を形成するドリフト層と、前記ドリフト層の表層部に形成され、前記ドリフト層よりも高い抵抗を有する高抵抗層とを含み、前記高抵抗層は、前記半導体層の前記表面から不純物イオンを注入した後、１５００℃未満のアニール処理をすることによって形成されてもよい。
ワイドバンドギャップ半導体は、シリコンに比べて非常に高い降伏電圧を有している。この性能により、ワイドバンドギャップ半導体を用いた半導体装置は、高い耐圧性能を発揮することができる。これは、ワイドバンドギャップ半導体が、シリコンに比べて絶縁破壊電界強度が非常に高いことに由来する。そのため、ショットキーバリアダイオード構造を用いることによって、比較的高い逆方向電圧のデバイスの設計が可能である。
しかしながら、ショットキーバリアダイオードに高い逆方向電圧が印加されると、ダイオードがブレークダウンしなくても、ワイドバンドギャップ半導体には高い電界がかかることとなる。そのため、ショットキーバリアダイオードの順方向電圧を低減する目的で、ショットキー電極とワイドバンドギャップ半導体との間のショットキー障壁の高さ（バリアハイト）を低くすると、ワイドバンドギャップ半導体内の強い電界強度に起因して、逆方向電圧印加時に当該ショットキー障壁を越えて流れるリーク電流（逆方向リーク電流）が増加する。
逆方向リーク電流の増加を防止する観点から、ワイドバンドギャップ半導体を用いたショットキーバリアダイオードでは、高い逆方向電圧が印加されないようにし、さらにバリアハイトをある程度高くする必要がある。その結果、高い逆方向電圧に対してもブレークダウンを防止できるという、ワイドバンドギャップ半導体の耐圧性能を活かしきれないという不具合がある。
ここで、本発明者らは、逆方向電圧が印加されたときの電界強度の分布を検討した。まず、高抵抗層が形成されていないワイドバンドギャップ半導体からなる半導体層に逆方向電圧が印加されると、通常、半導体層の裏面から表面に向かうにしたがって電界強度が強くなる。その電界強度は、半導体層の表面で最大となる。
したがって、このような構造の半導体層の表面にショットキー電極をショットキー接合させ、当該ショットキー電極と半導体層との間のショットキー障壁の高さ（バリアハイト）を低くしたショットキーバリアダイオードでは、半導体層の表面での電界強度が強い。そのため、降伏電圧に近い逆方向電圧が印加されたときに、当該ショットキー障壁を越えて流れる逆方向リーク電流を低減することは困難である。
そこで、前記半導体装置によれば、半導体層（ドリフト層）の表層部に高抵抗層を形成している。これにより、半導体層の表面における電界強度を弱めることができる。逆方向電圧が印加されたときの半導体層の表面での電界強度が弱いので、半導体層の表面に接するショットキー電極と半導体層との間のバリアハイトを低くしても、逆方向リーク電流を低減することができる。すなわち、降伏電圧に近い逆方向電圧を印加しても逆方向リーク電流を確実に低減できるので、ワイドバンドギャップ半導体の耐圧性能を十分に活かすことができる。また、バリアハイトを低くできるので、順方向電圧を低減することもできる。
さらに、高抵抗層が、半導体層の表面から不純物イオンを注入した後、１５００℃未満のアニール処理をすることによって形成されるので、アニール処理の際のワイドバンドギャップ半導体の昇華量を低減することができる。その結果、半導体層の表面におけるステップバンチングの発生を抑制できるので、半導体層の表面の平坦性を良好に維持することができる。
なお、この１５００℃未満のアニール処理とは、注入された不純物イオンの衝突によりワイドバンドギャップ半導体の結晶構造に生じた欠陥を回復させるが（結晶性回復）、注入された不純物イオンを活性化させない程度のアニール処理のことを意味している。
また、前記ショットキー電極とは、半導体層との間にショットキー障壁を形成する金属電極、半導体層のバンドギャップとは異なるバンドギャップを有する異種半導体からなり、半導体層に対してヘテロ接合（バンドギャップ差を利用して半導体層との間に電位障壁を形成する接合）する半導体電極のいずれをも含む概念である。以下、この項においては、ショットキー接合およびヘテロ接合を総称して「ショットキー接合」とし、ショットキー障壁およびヘテロ接合により形成される電位障壁（ヘテロ障壁）を総称して「ショットキー障壁」とし、金属電極および半導体電極を総称して「ショットキー電極」とする。
また、前記半導体装置は、前記高抵抗層のアニール処理後、前記半導体層と前記ショットキー電極との間に逆方向の降伏電圧以上の電圧を印加することにより得られることが好ましい。
これにより、逆方向リーク電流を一層低減することができる。
また、前記半導体装置では、前記半導体層は、ＳｉＣからなり、Ｓｉ面からなる前記表面を有しており、前記半導体層のＳｉ面からなる前記表面には、転位欠陥に整合するピットが形成されていないことが好ましい。
また、前記半導体装置では、前記半導体層の前記表面における前記ショットキー電極との接合界面の表面粗さＲｍｓが、１ｎｍ以下であることが好ましい。
また、前記半導体装置では、前記半導体層のオフ角が、４°以下であることが好ましい。
また、前記半導体装置では、高抵抗層の不純物の活性化率は、５％未満であることが好ましく、高抵抗層のシート抵抗は、１ＭΩ／□以上であることが好ましい。
また、前記半導体装置では、前記ドリフト層が、逆方向電圧印加時に第１電界がかかる第１導電型の第１部分および当該第１電界に対して相対的に低い第２電界がかかる第１導電型の第２部分を有している場合、前記ショットキー電極は、前記第１部分との間に第１ショットキー障壁を形成する第１電極と、前記第２部分との間に前記第１ショットキー障壁に対して相対的に低い第２ショットキー障壁を形成する第２電極とを含むことが好ましい。
前記半導体装置では、半導体層における電界集中を高抵抗層により抑制することができるが、ドリフト層には第１部分と第２部分との関係のように、相対的に電界強度が高い部分と低い部分とが存在する場合がある。
そこで上記のように、逆方向電圧印加時における半導体層の電界分布に応じてショットキー電極を適正に選択しておけば、逆方向電圧印加時に相対的に高い第１電界がかかる第１部分では、比較的高い第１ショットキー障壁により逆方向リーク電流が当該障壁を越えて流れることを抑制することができる。一方、相対的に低い第２電界がかかる第２部分では、ショットキー障壁の高さを低くしても逆方向リーク電流が当該ショットキー障壁を越えるおそれが少ない。そのため、比較的低い第２ショットキー障壁とすることにより、順方向電圧印加時に低い電圧で優先的に電流を流すことができる。よって、この構成により、逆方向リーク電流および順方向電圧の低減を効率よく行うことができる。
そして、前記ドリフト層の前記第２部分は、たとえば、前記ドリフト層の前記表層部における前記高抵抗層の周縁部に形成され、前記ドリフト層の前記第１部分は、たとえば、前記ドリフト層の前記表層部において前記周縁部と隣り合う部分に形成されていることが好ましい。
また、前記半導体装置では、前記ドリフト層が、第１不純物濃度を有するベースドリフト層と、前記ベースドリフト層上に形成され、前記第１不純物濃度に対して相対的に高い第２不純物濃度を有する低抵抗ドリフト層とを含む場合、前記高抵抗層は、その最深部が前記低抵抗ドリフト層の途中に位置するように形成され、前記半導体層の一部を単位セルとして区画していることが好ましい。
高抵抗層で区画された単位セルでは、電流を流すことができる領域（電流経路）が制約される。そのため、半導体層における単位セルを形成する部分の不純物濃度が低いと、単位セルの抵抗値が高くなるおそれがある。そこで上記のように、最深部が低抵抗ドリフト層の途中に位置するように高抵抗層を形成することにより、単位セルの全部もしくは一部を低抵抗ドリフト層で形成することができる。そのため、当該低抵抗ドリフト層が形成された部分では、電流経路がたとえ狭められても、比較的高い第２不純物濃度を有する低抵抗ドリフト層により抵抗値の上昇を抑制することができる。その結果、単位セルの低抵抗化を図ることができる。
また、前記ベースドリフト層の前記第１不純物濃度は、前記半導体層の裏面から前記表面へ向かうにしたがって減少していてもよい。また、前記低抵抗ドリフト層の前記第２不純物濃度は、前記半導体層の裏面から前記表面へ向かうにしたがって一定であってもよいし、前記半導体層の裏面から前記表面へ向かうにしたがって減少していてもよい。
また、前記ドリフト層は、前記低抵抗ドリフト層上に形成され、前記第２不純物濃度に対して相対的に低い第３不純物濃度を有する表面ドリフト層をさらに含むことが好ましい。
この構成により、半導体層の表層部の不純物濃度を小さくすることができるので、逆方向電圧印加時に半導体層の表層部にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。
また、前記半導体層は、ＳｉＣ基板と、前記ＳｉＣ基板上に形成され、前記第１不純物濃度に対して相対的に高い第４不純物濃度を有するバッファ層とをさらに含んでいてもよい。
また、前記高抵抗層は、ストライプ状に形成されたストライプ層を含んでいてもよく、格子状に形成された格子層を含んでいてもよい。
また、ドリフト層および高抵抗層は、互いに異なる導電型を示していてもよく、互いに同一の導電型を示していてもよい。具体的な組み合わせとしては、（ドリフト層：ｎ型、高抵抗層：ｐ型）、（ドリフト層：ｐ型、高抵抗層：ｎ型）、（ドリフト層および高抵抗層のいずれもｎ型）および（ドリフト層および高抵抗層のいずれもｐ型）のいずれかであってよい。
また、高抵抗層を形成するために半導体層に注入される不純物イオンは、ホウ素イオンを含むことが好ましい。
ホウ素イオンは比較的軽いイオンであるため、半導体層の表面から深い位置にまで簡単に注入することができる。そのため、高抵抗層の深さを、半導体層の表面に対して浅い位置から深い位置までの幅広い範囲で簡単に制御することができる。
また、ワイドバンドギャップ半導体（バンドギャップが２ｅＶ以上）は、たとえば絶縁破壊電界が１ＭＶ／ｃｍよりも大きい半導体であって、具体的には、ＳｉＣ（たとえば、４Ｈ−ＳｉＣ 絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶ）、ＧａＮ（絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶ）、ダイヤモンド（絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶ）などである。
また、前記半導体装置の製造方法は、ワイドバンドギャップ半導体からなり、その表面を形成するドリフト層を含む半導体層を形成する工程と、前記半導体層の前記表面から前記ドリフト層に不純物イオンを選択的に注入することにより、前記ドリフト層の表層部に高濃度不純物層を形成する工程と、前記半導体層を１５００℃未満でアニール処理することにより、前記高濃度不純物層を、前記ドリフト層よりも高い抵抗を有する高抵抗層に変質させる工程と、前記半導体層の前記表面に接するようにショットキー電極を形成する工程とを含む。
この方法により、前記半導体装置を製造することができる。すなわち、この方法により製造された半導体装置によれば、逆方向リーク電流を低減できながら、バリアハイトを低くして順方向電圧を低減することができる。また、半導体層の表面の平坦性を良好に維持することもできる。
また、前記半導体装置の製造方法では、前記半導体層と前記ショットキー電極との間に逆方向の降伏電圧以上の電圧を印加する工程をさらに含むことが好ましい。
また、前記半導体層を形成する工程が、ＳｉＣからなり、Ｓｉ面からなる前記表面を有する半導体層を形成する工程である場合、前記半導体装置の製造方法は、は、前記半導体層の前記表面をＯ２プラズマに曝すことにより、前記高濃度不純物層が形成された前記表面を第１清浄処理する工程をさらに含むことが好ましい。
前記半導体装置の製造方法により得られた半導体装置では、半導体層の表面は、高抵抗層を形成するために不純物イオンを注入したときにダメージを受ける。そのため、イオン注入後、ダメージを受けた表面を滑らかになるように改善する清浄処理を行う必要がある。清浄処理は、一般には、半導体層の表面を熱酸化して犠牲酸化膜を形成し、その犠牲酸化膜を剥離することにより行われる。
しかしながら、ショットキー電極が接合されるデバイス面がＳｉ面である場合には、半導体層において、半導体層を厚さ方向に伝播した貫通転位（転位欠陥）に整合する位置からまず酸化し始め、さらに当該部分の熱酸化レートが他の部分よりも速いという酸化レートの異方性が存在する。その結果、犠牲酸化膜を剥離した後の半導体層の表面（Ｓｉ面）において、転位欠陥に整合する位置にピット（小さな窪み）が形成されるので、半導体層の表面を平坦にできないという問題がある。また、不純物イオンが注入された領域（高抵抗層が形成される領域）と、当該領域以外の領域との不純物濃度の差に起因して、これらの領域間でも酸化レートが異なるので、熱酸化後に、これらの領域間で段差を生じる問題もある。
そこで、前記半導体装置の一実施形態の方法によれば、不純物イオン注入後の第１清浄処理を、Ｏ２プラズマの照射によって行う。そのため、第１清浄処理後の半導体層の表面において、転位欠陥に整合するピットが発生することを防止することができる。また、ドリフト層と高抵抗層との間において、半導体層の表面に段差が発生することも防止することができる。その結果、半導体層の表面の平坦性を良好に維持することができるので、半導体層とショットキー電極との接合性を向上させることができる。
また、前記半導体装置の製造方法は、前記半導体層の前記表面にフィールド絶縁膜を形成する工程と、エッチングにより、前記半導体層の前記表面を露出させるコンタクトホールを、前記フィールド絶縁膜に形成する工程と、前記半導体層の前記表面をＯ２プラズマに曝すことにより、前記コンタクトホールに露出する前記半導体層の前記表面を第２清浄処理する工程とをさらに含み、前記ショットキー電極を形成する工程は、前記コンタクトホールに露出し、前記第２清浄処理された後の前記半導体層の前記表面に接するように前記ショットキー電極を形成する工程を含むことが好ましい。
この方法によれば、エッチングによりダメージを受けた半導体層の表面を、Ｏ２プラズマの照射によって第２清浄処理するので、第２清浄処理後の半導体層の表面において、転位欠陥に整合するピットが発生することを防止することができる。また、ドリフト層と高抵抗層との間において、半導体層の表面に段差が発生することも防止することができる。
また、前記半導体装置の製造方法では、前記高濃度不純物層を形成する工程は、前記ドリフト層に、前記不純物イオンを１×１０１４ｃｍ−２以上のドーズ量で注入する工程を含むことが好ましい。
この方法により、半導体装置の耐圧を一層向上させることができる。
また、前記高濃度不純物層を形成する工程は、注入エネルギを変化させることにより、前記半導体層の前記表面から所定の深さまで前記不純物イオンを複数段にわたって注入する多段注入工程を含んでいてもよく、前記半導体層の前記表面から所定の深さの位置に前記不純物イオンを注入する１段注入工程を含んでいてもよい。
図１は、本発明の一実施形態に係るショットキーバリアダイオードの平面図である。 図２は、図１の切断面線Ａ−Ａから見た断面図である。 図３は、エピタキシャル層の転位欠陥を説明するための図である。 図４は、ピットが発生するプロセスを説明するための図である。 図５は、高抵抗層なしの場合の電界強度の分布図（シミュレーションデータ）である。 図６は、高抵抗層ありの場合の電界強度の分布図（シミュレーションデータ）である。 図７は、ショットキーバリアダイオードの試作品（高抵抗層なし）の断面図である。 図８は、ショットキーバリアダイオードの試作品（高抵抗層あり）の断面図である。 図９は、前記ショットキーバリアダイオードの逆方向リーク電流と印加電圧との関係（降伏電圧印加前）を示すグラフである。 図１０は、前記ショットキーバリアダイオードの逆方向リーク電流と印加電圧との関係（降伏電圧印加後）を示すグラフである。 図１１は、アニール処理がされていないエピタキシャル層の表面の断面プロファイルである。 図１２は、１４５０℃でアニール処理されたエピタキシャル層の表面の断面プロファイルである。 図１３は、１６００℃でアニール処理されたエピタキシャル層の表面の断面プロファイルである。 図１４は、ショットキーバリアダイオードの順方向電流と印加電圧との関係を示すグラフである。 図１５は、ショットキーバリアダイオードの逆方向リーク電流と印加電圧との関係を示すグラフである。 図１６は、図６に示す電界強度の分布図を拡大した図である。 図１７は、図１６の単位セルの表面における各位置と電界強度との関係を示すグラフである。 図１８は、前記基板および前記エピタキシャル層の不純物濃度を説明するための図である。 図１９は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。 図２０Ａは、図２のショットキーバリアダイオードの製造工程の一部を示す図である。 図２０Ｂは、図２０Ａの次の工程を示す図である。 図２０Ｃは、図２０Ｂの次の工程を示す図である。 図２０Ｄは、図２０Ｃの次の工程を示す図である。 図２０Ｅは、図２０Ｄの次の工程を示す図である。 図２０Ｆは、図２０Ｅの次の工程を示す図である。 図２０Ｇは、図２０Ｆの次の工程を示す図である。 図２０Ｈは、図２０Ｇの次の工程を示す図である。 図２１は、高抵抗層の平面形状の変形例を示す図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
＜ショットキーバリアダイオードの全体構成＞
図１は、本発明の一実施形態に係るショットキーバリアダイオードの平面図である。図２は、図１の切断面線Ａ−Ａから見た断面図である。
半導体装置としてのショットキーバリアダイオード１は、４Ｈ−ＳｉＣが採用されたショットキーバリアダイオードである。４Ｈ−ＳｉＣは、絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶのワイドバンドギャップ半導体である。ショットキーバリアダイオード１は、たとえば平面視正方形のチップ状であり、図１の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
ショットキーバリアダイオード１は、半導体層の一例としてのｎ+型のＳｉＣからなる基板２（ＳｉＣ基板）を備えている。基板２の厚さは、たとえば、５０μｍ〜６００μｍである。また、基板２のオフ角は、４°以下であることが好ましい。なお、ｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）などを使用できる。
基板２の裏面３（（０００−１）Ｃ面）には、その全域を覆うようにオーミック電極としてのカソード電極４が形成されている。カソード電極４は、ｎ型のＳｉＣとオーミック接触する金属（たとえば、Ｔｉ／Ｎｉ／Ａｇ、Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）からなる。
基板２の表面５（（０００１）Ｓｉ面）には、半導体層の一例としてのｎ型ＳｉＣからなるエピタキシャル層６が形成されている。なお、基板２の表面５は、Ｓｉ面（（０００１）面）以外の面方位であってもよい。
エピタキシャル層６は、バッファ層７と、３層構造のドリフト層とが基板２の表面５からこの順に積層されて形成された構造を有している。３層構造のドリフト層は、ベースドリフト層８、低抵抗ドリフト層９および表面ドリフト層１０を含む。バッファ層７は、エピタキシャル層６の裏面１１（（０００−１）Ｃ面）を形成しており、基板２の表面５に接している。一方、表面ドリフト層１０は、エピタキシャル層６の表面１２（（０００１）Ｓｉ面）を形成している。
エピタキシャル層６の総厚さＴは、たとえば、３μｍ〜１００μｍである。また、バッファ層７の厚さｔ1は、たとえば、０．１μｍ〜１μｍである。ベースドリフト層８の厚さｔ2は、たとえば、２μｍ〜１００μｍである。低抵抗ドリフト層９の厚さｔ3は、たとえば、１μｍ〜３μｍである。表面ドリフト層１０の厚さｔ4は、たとえば、０．２μｍ〜０．５μｍである。
エピタキシャル層６の表面１２は、たとえば、表面粗さＲｍｓが１ｎｍ以下、好ましくは、０．１ｎｍ〜０．５ｎｍの平坦面である。表面粗さＲｍｓ（Root mean square：二乗平均平方根）は、たとえば、エピタキシャル層６の表面１２をＡＦＭ（Atomic Force Microscope：原子間力顕微鏡）で撮影した実測値に基づいて算出することができる。すなわち、エピタキシャル層６の表面１２は、上記範囲の表面粗さＲｍｓを有する平坦性に優れた面であり、エピタキシャル層６の転位欠陥に整合するピットが形成されていない。
図３および図４を用いて、エピタキシャル層６の転位欠陥およびピットについて説明する。図３に示すように、エピタキシャル層６には、基板２とバッファ層７との格子不整合や熱膨張係数の差などに起因して、その裏面１１（基板２の表面５）から表面１２へ向かって厚さ方向に伝播した貫通転位Ｄ（転位欠陥）が分布している。貫通転位Ｄの密度は、たとえば、１×１０2〜５×１０4ｃｍ-2である。
本実施形態のように、エピタキシャル層６の表面１２が（０００１）Ｓｉ面である場合、図４に示すように、表面１２を熱酸化して酸化膜を形成すると、表面１２における貫通転位Ｄに整合する位置からまず酸化し始め、さらに当該部分の酸化が他の部分よりも速く進む。つまり、酸化レートの異方性が存在する。その結果、この酸化膜を剥離した後のエピタキシャル層６の表面１２において、貫通転位Ｄに整合する位置が局所的に窪んでピットが形成される。
本実施形態では、後述するように、図４に示すような表面１２を熱酸化するというプロセスを経ないでショットキーバリアダイオード１を作製する。そのため、得られたショットキーバリアダイオード１のエピタキシャル層６の表面１２には、転位欠陥に整合するピットが存在しないこととなる。
また、エピタキシャル層６の表面１２には、エピタキシャル層６の一部を活性領域１３として露出させるコンタクトホール１４を有し、当該活性領域１３を取り囲むフィールド領域１５を覆うフィールド絶縁膜１６が形成されている。フィールド絶縁膜１６は、たとえば、ＳｉＯ2（酸化シリコン）からなる。また、フィールド絶縁膜１６の厚さは、たとえば、０．５μｍ〜３μｍである。
活性領域１３においてエピタキシャル層６の表面１２側には、当該表面１２から表面ドリフト層１０を貫通して、最深部が低抵抗ドリフト層９の途中に位置する高抵抗層１７が形成されている。高抵抗層１７は、たとえばストライプ状である。ストライプ状の高抵抗層１７は、ショットキーバリアダイオード１の一組の対辺の対向方向に沿って直線状に延びる複数の高抵抗層１７が、互いに間隔を空けて平行に配列されることによって形成されている。互いに隣り合う高抵抗層１７の中央間の距離（単位セル１８のピッチＰ）は、たとえば、２μｍ〜２０μｍである。また、各高抵抗層１７の深さＤ1（エピタキシャル層６の表面１２から高抵抗層１７の最深部までの距離）は、たとえば、１０００Å〜１００００Åである。また、各高抵抗層１７の長手方向に直交する幅Ｗ1は、０．１μｍ〜１０μｍである。なお、高抵抗層１７を形成するための不純物としては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ａｒ（アルゴン）などを使用できる。
これにより、エピタキシャル層６には、互いに隣り合う高抵抗層１７で挟まれることによって区画された単位セル１８（ラインセル）がストライプ状に形成されている。各単位セル１８は、その大半の領域を占めるベース部が低抵抗ドリフト層９により形成され、ベース部に対して表面１２側の表層部が表面ドリフト層１０により形成されている。
単位セル１８を区画する高抵抗層１７は、各ドリフト層８〜１０よりも高い抵抗を有する層である。たとえば、高抵抗層１７のシート抵抗は、１ＭΩ／□以上である。
本実施形態では、たとえば、１×１０17ｃｍ-3〜５×１０20ｃｍ-3の濃度で含有されている高抵抗層１７の不純物の活性化率を５％未満、好ましくは、０％〜０．１％にすることにより、上記した範囲のシート抵抗は達成されている。なお、不純物の活性化率とは、ショットキーバリアダイオード１の製造工程においてエピタキシャル層６に注入した不純物イオンの全数に対して、活性化した不純物イオンの個数の割合を示している。
フィールド絶縁膜１６上には、アノード電極１９が形成されている。アノード電極１９は、ショットキー電極の一例としてのショットキーメタル２０と、コンタクトメタル２１との２層構造を有している。ショットキーメタル２０は、フィールド絶縁膜１６のコンタクトホール１４内でエピタキシャル層６に接合されている。コンタクトメタル２１は、ショットキーメタル２０に積層されている。
ショットキーメタル２０は、第１電極の一例としての第１メタル２２と、第２電極の一例としての第２メタル２３とを含む。第１メタル２２は、各単位セル１８の表面に形成されている。第２メタル２３は、互いに隣り合う高抵抗層１７の間に跨り、それらの高抵抗層１７で挟まれる単位セル１８の表面の第１メタル２２を覆っている。
第１メタル２２は、各単位セル１８の表面における、互いに隣り合う高抵抗層１７の周縁部２４で挟まれた中央部２５において、高抵抗層１７の長手方向に沿って直線状に形成されている。
第２メタル２３は、活性領域１３全体を覆うように形成され、フィールド絶縁膜１６のコンタクトホール１４に埋め込まれている。第２メタル２３は、各単位セル１８の表面における周縁部２４に接している。また、第２メタル２３は、フィールド絶縁膜１６におけるコンタクトホール１４の周縁部を上から覆うように、当該コンタクトホール１４の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜１６の周縁部は、エピタキシャル層６（表面ドリフト層１０）および第２メタル２３により、全周にわたってその上下両側から挟まれている。したがって、エピタキシャル層６におけるショットキー接合の外周領域（すなわち、フィールド領域１５の内縁部）は、ＳｉＣからなるフィールド絶縁膜１６の周縁部により覆われることとなる。
コンタクトメタル２１は、アノード電極１９において、ショットキーバリアダイオード１の最表面に露出して、ボンディングワイヤなどが接合される部分である。コンタクトメタル２１は、たとえば、Ａｌ（アルミニウム）からなる。また、コンタクトメタル２１は、ショットキーメタル２０（第２メタル２３）と同様に、フィールド絶縁膜１６におけるコンタクトホール１４の周縁部を上から覆うように、当該コンタクトホール１４の外方へフランジ状に張り出している。
フィールド領域１５においてエピタキシャル層６の表面１２側には、ガードリング２６が形成されている。ガードリング２６は、エピタキシャル層６の表面１２から表面ドリフト層１０を貫通して、最深部が低抵抗ドリフト層９の途中に位置している。ガードリング２６は、平面視において、フィールド絶縁膜１６のコンタクトホール１４の内外に跨るように（活性領域１３およびフィールド領域１５に跨るように）、当該コンタクトホール１４の輪郭に沿って形成されている。したがって、ガードリング２６は、コンタクトホール１４の内方へ張り出す内側部分２８と、コンタクトホール１４の外方へ張り出す外側部分２９とを含む。内側部分２８は、コンタクトホール１４内のアノード電極１９（第２メタル２３）の終端部としての外縁部２７に接している。外側部分２９は、フィールド絶縁膜１６の周縁部を挟んでアノード電極１９（第２メタル２３）に対向している。
ガードリング２６の内側部分２８の幅Ｗ2は、２０μｍ〜８０μｍであり、ガードリング２６の外側部分２９の幅Ｗ3は、２μｍ〜２０μｍである。また、ガードリング２６のエピタキシャル層６の表面１２からの深さＤ2は、たとえば、高抵抗層１７と同じ深さ（たとえば、１０００Å〜１００００Å）である。
また、ガードリング２６は、高抵抗層１７と同様に、各ドリフト層８〜１０よりも高い抵抗を有する層である。すなわち、ガードリング２６は、シート抵抗が１ＭΩ／□以上であり、不純物の活性化率が５％未満（好ましくは、０％〜０．１％）である。
ショットキーバリアダイオード１の最表面には、たとえば窒化シリコン（ＳｉＮ）からなる表面保護膜３０が形成されている。表面保護膜３０の中央部には、アノード電極１９（コンタクトメタル２１）を露出させる開口３１が形成されている。ボンディングワイヤなどは、この開口３１を介してコンタクトメタル２１に接合される。
このショットキーバリアダイオード１では、アノード電極１９に正電圧、カソード電極４に負電圧を印加して順方向バイアス状態にすることにより、カソード電極４からアノード電極１９へと、エピタキシャル層６の活性領域１３を介して電子（キャリア）を移動させて電流を流すことができる。
＜高抵抗層の導入効果＞
図５〜図１０を参照して、エピタキシャル層６に高抵抗層１７を形成することによる逆方向リーク電流および順方向電圧を低減効果について説明する。
（１）電界強度の分布の解析
まず、エピタキシャル層に逆方向電圧を印加したときの電界強度の分布をシミュレーションにより解析した。結果を図５および図６に示す。図５および図６において、図２に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。
図５および図６の構造を、以下のように設計した。
・ｎ+型基板２：濃度＝１×１０19ｃｍ-3 厚さ＝１μｍ
・ｎ-型エピタキシャル層６：濃度＝１×１０16ｃｍ-3 厚さＴ＝５μｍ
・高抵抗層１７：ピーク濃度＝１×１０20ｃｍ-3、活性化率１％、深さＤ1＝３０００Å 幅Ｗ1＝１μｍ
そして、図５および図６それぞれの構造を有するショットキーバリアダイオード１のアノード−カソード間に逆方向電圧（６００Ｖ）を印加したときの、エピタキシャル層６内の電界強度分布をシミュレーションした。シミュレータとして、Synopsys社製のTCAD（製品名）を使用した。
図５に示すように、高抵抗層１７が形成されていないショットキーバリアダイオードでは、エピタキシャル層６の裏面１１から表面１２へ向かうにしたがって電界強度が強くなり、エピタキシャル層６の表面１２で最大（１．５×１０6Ｖ／ｃｍ程度）となることが確認できた。
これに対して、図６に示すように、高抵抗層１７が形成されているショットキーバリアダイオードでは、高抵抗層１７構造の形成により、互いに隣り合う高抵抗層１７で挟まれる部分（単位セル１８）の周縁部２４での電界強度が弱められていることが確認できた。具体的には、単位セル１８の周縁部２４の電界強度が０．５×１０6Ｖ／ｃｍ〜０．７×１０6Ｖ／ｃｍ程度であり、単位セル１８の中央部２５の電界強度が１．５×１０6Ｖ／ｃｍ程度であった。すなわち、図６のショットキーバリアダイオードでは、エピタキシャル層６の表面１２（単位セル１８の表面）に接するアノード電極１９（ショットキーメタル２０）とエピタキシャル層６との間のバリアハイトを低くしても、降伏電圧に近い逆方向電圧が印加されたときの単位セル１８の周縁部２４での電界強度が弱い。そのため、少なくとも周縁部２４では、バリアハイトを越える逆方向リーク電流を低減することができるので、その結果、逆方向リーク電流の絶対量を低減できることが確認できた。
以上より、図１および図２のショットキーバリアダイオード１は、逆方向リーク電流を低減できながら、バリアハイトを低くして順方向電圧を低減できることが確認できた。
（２）逆方向リーク電流の解析
次に、実際にショットキーバリアダイオードの試作品を作製し、当該試作品を用いて逆方向リーク電流を測定することにより、逆方向リーク電流の低減量を解析した。試作品の構造を図７および図８に示し、リーク電流の実測値を図９および図１０に示す。図７および図８において、図２に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。
図７および図８の試作品を、以下のように作製した。
ｎ+型基板２（濃度＝１×１０19ｃｍ-3 厚さ＝２５０μｍ チップサイズ＝１．４４ｍｍ角）上に、ｎ-型エピタキシャル層６（濃度＝１×１０16ｃｍ-3 厚さＴ＝３．５μｍ）を成長させた。次に、所定の形状にパターニングされたハードマスク（ＳｉＯ2）を介して、エピタキシャル層６の表面１２から内部へ向かってホウ素（Ｂ）イオンを、注入エネルギ＝１８０ｋｅＶ、ドーズ量＝１×１０15ｃｍ-2で注入した。その後、エピタキシャル層６を１１５０℃で３０分間、熱処理（アニール処理）した。これにより、エピタキシャル層６の表層部に高抵抗層１７（深さＤ1＝４５００Å 幅Ｗ1＝１μｍ 単位セルのピッチＰ＝４μｍ 図８のみ）およびガードリング２６を同時に形成した。そして、エピタキシャル層６の表面１２にフィールド絶縁膜１６（ＳｉＯ2 厚さ＝１５０００Å）を形成し、１．２ｍｍ角の活性領域１３が露出するようにパターニングした。次に、アノード電極１９を形成した。アノード電極１９は、エピタキシャル層６の表面１２から順にＴｉ／ＴｉＮ／Ａｌの積層構造とした。アノード電極１９の形成後、基板２の裏面３に、当該裏面３から順にＴｉ／Ｎｉ／Ａｕ／Ａｇの順で積層したカソード電極４を形成した。
そして、図７および図８それぞれのショットキーバリアダイオードのアノード−カソード間に、０Ｖ〜６００Ｖの逆方向電圧Ｖrを印加したときに流れるリーク電流を測定した。結果を図９に示す。
次に、図７および図８それぞれのショットキーバリアダイオードのアノード−カソード間に、逆方向の降伏電圧（９８０Ｖ）を１０ｍｓｅｃ．、印加した。その後、上記と同様に、図７および図８それぞれのショットキーバリアダイオードのアノード−カソード間に、０Ｖ〜６００Ｖの逆方向電圧Ｖrを印加したときに流れるリーク電流を測定した。結果を図１０に示す。
図９に示すように、高抵抗層１７が形成されていないショットキーバリアダイオードでは、４００Ｖから６００Ｖへと電圧を上げるにしたがってリーク電流が増加して、６００Ｖで１×１０-6Ａ程度のリーク電流が流れることが確認できた。このリーク電流の量は、ショットキーバリアダイオードに降伏電圧を印加しても、図１０に示すように、ほとんど低減されなかった。
これに対して、高抵抗層１７が形成されているショットキーバリアダイオードでは、図９に示すように、４００Ｖ付近でのリーク電流は、前者（「高抵抗層１７なし」）の場合とほぼ同じ大きさ（１×１０-8Ａ程度）であった。しかしながら、４００Ｖから６００Ｖへと電圧を上げる過程での増加率が前者の場合よりも低いことが確認できた。その結果、６００Ｖでのリーク電流を、１×１０-7Ａ程度にまで低減することができた。しかも、このショットキーバリアダイオオードでは、アノード−カソード間に降伏電圧を印加することにより、リーク電流を大幅に低減することができた。たとえば、図１０に示すように、６００Ｖでのリーク電流を、０．５×１０-7Ａ程度にまで低減することが確認できた。
＜表面平坦性、および表面平坦性とリーク電流との関係の確認＞
次に、図１１〜図１３を参照して、アニール処理の温度によってエピタキシャル層６の表面１２の平坦性がどのように変化するかを説明する。
まず、ｎ+型基板２（濃度＝１×１０19ｃｍ-3 厚さ＝２５０μｍ）上に、ｎ-型エピタキシャル層６（濃度＝１×１０16ｃｍ-3 厚さＴ＝３．５μｍ）を成長させた。この状態からアニール処理をしないで、エピタキシャル層６の表面１２の凹凸状態を、原子間力顕微鏡（ＡＦＭ：Atomic Force Microscope）で計測した。得られたＡＦＭ画像の一部を断面解析したグラフを図１１に示す。同様に、エピタキシャル層６の成長後、１４５０℃で３分間アニール処理したときの表面１２の凹凸状態、および１６００℃で３分間アニールしたときの表面１２の凹凸状態も調べた。結果を図１２および図１３にそれぞれ示す。
図１１および図１２に示すように、エピタキシャル層６にアニール処理を施さないか、施しても処理温度が１４５０℃（＜１５００℃）であれば、表面１２の平坦性が維持されることが確認できた（凹凸の振れ幅が±１．０ｎｍ以下＝表面粗さＲｍｓが１ｎｍ以下）。
一方、図１３に示すように、１６００℃（≧１５００℃）でアニール処理したエピタキシャル層６では、表面１２にステップバンチングが発生して、平坦性が悪化していることが確認できた（凹凸の振れ幅が±３．０ｎｍ以上＝表面粗さＲｍｓが３ｎｍ以上）。
次に、１４５０℃で３分間アニール処理したものを試作品として２つ使用し、それぞれのエピタキシャル層６の表面１２に対して清浄処理を行った。一方のエピタキシャル層６の表面１２には、Ｏ2プラズマ処理を施し、他方のエピタキシャル層６の表面１２には、熱酸化により犠牲酸化膜を形成し、その後、その犠牲酸化膜を剥離する処理を施した。そして、それぞれのエピタキシャル層６の表面１２にＴｉをショットキー接合させることにより（ショットキー障壁φＢＮ＝１．１４ｅＶ）、ショットキーバリアダイオードを作製した。
次に、それぞれのショットキーバリアダイオードのアノード−カソード間に、０Ｖ〜６００Ｖの順方向電圧Ｖfおよび逆方向電圧Ｖrを印加したときに流れる順方向電流Ｉfおよび逆方向リーク電流Ｉrをそれぞれ測定した。結果を図１４および図１５に示す。
図１４に示すように、エピタキシャル層６の表面１２の清浄処理として、Ｏ2プラズマ処理および犠牲酸化膜による処理のいずれを施した場合であっても、順方向特性にほとんど差はないことが確認できた。
一方、図１５に示すように、犠牲酸化膜による処理を施したショットキーバリアダイオードでは、１００Ｖ付近からリーク電流が増加して、６００Ｖで１×１０-3Ａ程度のリーク電流が流れることが確認できた。このリーク電流は、犠牲酸化膜による処理の際、エピタキシャル層６の表面１２に貫通転位に整合するピットが形成され、表面の平坦性が悪くなったためであると考えられる。
これに対して、Ｏ2プラズマ処理を施したショットキーバリアダイオードでは、４００Ｖ付近からリーク電流が増加するものの、６００Ｖで１．０×１０-6Ａ程度という非常に低い値であることが確認できた。
この図１５の結果と、前述の図９および図１０の結果により、高抵抗層１７の導入に加え、当該高抵抗層１７を形成する際のイオン注入によりエピタキシャル層６の表面１２が受けたダメージを、Ｏ2プラズマ処理により改善して表面平坦性を良好に維持すれば、リーク電流を一層低減できることが確認できた。
＜２つのショットキー電極（第１メタルおよび第２メタル）＞
次に、図１６および図１７を参照して、２つのショットキー電極（第１メタル２２および第２メタル２３）を設けたことによる逆方向リーク電流および順方向電圧の低減の効率化について説明する。
図１６は、図６に示す電界強度の分布図を拡大した図であって、ショットキーバリアダイオードの高抵抗層付近を拡大して示している。図１７は、図１６の単位セルの表面における各位置と電界強度との関係を示すグラフである。
前述したように、本実施形態のショットキーバリアダイオード１では、高抵抗層１７を形成することにより、単位セル１８の周縁部２４の電界強度を弱めることができる。したがって、単位セル１８の表面１２に分布する電界強度は、絶対値としては逆方向リーク電流の増加を招くものではないが、単位セル１８の中央部２５と周縁部２４との関係のように、相対的に電界強度が高い部分と低い部分とが存在する場合がある。
具体的には、図１６および図１７に示すように、半導体層の第２部分の一例としての単位セル１８の周縁部２４には、０．５×１０6Ｖ／ｃｍ〜０．７×１０6Ｖ／ｃｍの電界強度が分布している。一方、半導体層の第１部分の一例としての単位セル１８の中央部２５には、１．５×１０6Ｖ／ｃｍ程度の電界強度が分布している。逆方向電圧印加時の電界強度分布は、単位セル１８の中央部２５の電界強度（第２電界）が、単位セル１８の周縁部２４の電界強度（第１電界）に比べて高くなっている。
そこで、相対的に高い電界がかかる単位セル１８の中央部２５には、比較的高い電位障壁（たとえば、１．４ｅＶ）を形成するＮｉなどを第１メタル２２としてショットキー接合させる。なお、電極がポリシリコンのような半導体電極の場合には、ショットキー接合に代えて、互いにバンドギャップの異なる半導体同士のヘテロ接合ということがある。
一方、相対的に低い電界がかかる単位セル１８の周縁部２４には、比較的低い電位障壁（たとえば０．７ｅＶ）を形成するアルミニウム（Ａｌ）などを第２メタル２３としてショットキー接合させる。
これにより、逆方向電圧印加時に相対的に高い電界がかかる単位セル１８の中央部２５では、第１メタル２２（Ｎｉ）とエピタキシャル層６との間の高いショットキー障壁（第２ショットキー障壁）により逆方向リーク電流を抑制することができる。
一方、相対的に低い電界がかかる単位セル１８の周縁部２４では、第２メタル２３（アルミニウム）とエピタキシャル層６との間のショットキー障壁の高さを低くしても逆方向リーク電流が当該ショットキー障壁を越えるおそれが少ない。したがって、低いショットキー障壁（第１ショットキー障壁）とすることにより、順方向電圧印加時に低い電圧で優先的に電流を流すことができる。また、この第２メタル２３は、コンタクトメタル２１を省略することにより、コンタクトメタルを兼ねることができる。
このように、逆方向電圧印加時における単位セル１８の電界強度の分布に応じてアノード電極１９（ショットキー電極）を適正に選択することにより、逆方向リーク電流および順方向電圧の低減を効率よく行うことができることが確認された。
＜エピタキシャル層の不純物濃度＞
次に、図１８を参照して、基板２およびエピタキシャル層６の不純物濃度の大きさについて説明する。
図１８は、前記基板および前記エピタキシャル層の不純物濃度を説明するための図である。
図１８に示すように、基板２およびエピタキシャル層６は、いずれもｎ型不純物を含有するｎ型ＳｉＣからなる。それらの不純物濃度の大小関係は、基板２＞バッファ層７＞ドリフト層８〜１０である。
基板２の濃度は、たとえば、その厚さ方向に沿って５×１０18〜５×１０19ｃｍ-3で一定である。バッファ層７の濃度は、たとえば、その厚さ方向に沿って、１×１０17〜５×１０18ｃｍ-3で一定または表面に沿って濃度が薄い。
ドリフト層８〜１０の濃度は、ベースドリフト層８、低抵抗ドリフト層９および表面ドリフト層１０それぞれの界面を境に段階的に変化している。つまり、各界面に対して表面１２側の層と裏面１１側の層との間に濃度差がある。
ベースドリフト層８の濃度は、たとえば、その厚さ方向に沿って、５×１０14〜５×１０16ｃｍ-3で一定である。なお、ベースドリフト層８の濃度は、図１８の破線で示すように、エピタキシャル層６の裏面１１から表面へ向かうにしたがって、約３×１０16ｃｍ-3から約５×１０15ｃｍ-3まで連続的に減少していてもよい。
低抵抗ドリフト層９の濃度は、ベースドリフト層８の濃度よりも高く、たとえば、その厚さ方向に沿って、５×１０15〜５×１０17ｃｍ-3で一定である。なお、低抵抗ドリフト層９の濃度は、図１８の破線で示すように、エピタキシャル層６の裏面１１から表面へ向かうにしたがって、約３×１０17ｃｍ-3から約１×１０16ｃｍ-3まで連続的に減少していてもよい。
表面ドリフト層１０の濃度は、ベースドリフト層８および低抵抗ドリフト層９の濃度よりも低く、たとえば、その厚さ方向に沿って、５×１０14〜１×１０16ｃｍ-3で一定である。
図１および図２に示すように、ストライプ高抵抗層１７で区画された単位セル１８（ラインセル）では、電流を流すことができる領域（電流経路）が、高抵抗層１７のピッチＰの幅に制約される。そのため、エピタキシャル層６における単位セル１８を形成する部分の不純物濃度が低いと、単位セル１８の抵抗値が高くなるおそれがある。
そこで、本実施形態では、図１８に示すように、単位セル１８のベース部を形成する低抵抗ドリフト層９の濃度をベースドリフト層８よりも高くする。これにより、電流経路が高抵抗層１７のピッチ幅に制約されていても、比較的高い濃度を有する低抵抗ドリフト層９により単位セル１８の抵抗値の上昇を抑制することができる。その結果、単位セル１８の低抵抗化を図ることができる。
一方、ショットキーメタル２０に接する単位セル１８の表層部には、比較的低い濃度を有する表面ドリフト層１０を設ける。これにより、逆方向電圧印加時にエピタキシャル層６の表面１２にかかる電界強度を低減することができる。その結果、逆方向リーク電流を一層低減することができる。
＜高抵抗層とＳｉＣ結晶構造との関係＞
次に、図１９を参照して、高抵抗層とＳｉＣ結晶構造との関係について説明する。
図１９は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。
本実施形態のショットキーバリアダイオード１に使用されるＳｉＣには、結晶構造の違いにより、３Ｃ−ＳｉＣ、４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣなどの種類がある。
これらのうち、４Ｈ−ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して［０００１］軸方向に位置し、他の３つの炭素原子がシリコン原子族原子に対して［０００−１］軸側に位置している。
［０００１］軸および［０００−１］軸は六角柱の軸方向に沿い、この［０００１］軸を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、［０００−１］軸を法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
［１−１００］軸を法線とする六角柱の側面がそれぞれ（１−１００）面であり、隣り合わない一対の稜線を通り、［１１−２０］軸を法線とする面が（１１−２０）面である。これらは、（０００１）面および（０００−１）面に対して直角な結晶面である。
そして、本実施形態では、（０００１）面を主面とする基板２を用い、その上に（０００１）面が主面となるようにエピタキシャル層６を成長させている。また、高抵抗層１７は、その（０００１）面の表層部に形成されている。
＜ショットキーバリアダイオードの製造方法＞
次に、図２０Ａ〜図２０Ｈを参照して、図２のショットキーバリアダイオードの製造方法について説明する。
まず、図２０Ａに示すように、基板２の上に、バッファ層７、ベースドリフト層８、低抵抗ドリフト層９および表面ドリフト層１０をこの順にエピタキシャル成長させる。
次に、図２０Ｂに示すように、たとえばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、エピタキシャル層６の表面１２（（０００１）Ｓｉ面）にＳｉＯ2からなるハードマスク３２を形成する。ハードマスク３２の厚さは、好ましくは、１．５μｍ〜３μｍである。続いて、公知のフォトリソグラフィ技術およびエッチング技術により、ハードマスク３２をパターニングする。次に、当該ハードマスク３２を介して、エピタキシャル層６の表面１２へ向かって、３０ｋｅＶ〜８００ｋｅＶの範囲の注入エネルギで、表面１２から１．１μｍの深さＤ1の位置に不純物（ホウ素イオン）を選択的に注入（１段注入）する。不純物のドーズ量は、１×１０14ｃｍ-2以上である。これにより、エピタキシャル層６の表層部に、ホウ素イオンが高濃度に選択的に注入された高濃度不純物層３５が形成される。なお、イオン注入の際に表面１２を覆うマスクとしては、ハードマスク３２に代えてフォトレジストを用いてもよい。
次に、図２０Ｃに示すように、ハードマスク３２を剥離し、エピタキシャル層６をＯ2プラズマに曝すことにより、表面１２をＯ2プラズマ処理する。これにより、高濃度不純物層３５を形成するためのイオン注入の際にダメージを受けた表面１２が、清浄処理（第１清浄処理）される。
次に、図２０Ｄに示すように、１５００℃未満の温度、好ましくは、１１００℃〜１４００℃の温度でエピタキシャル層６をアニール処理する。これにより、高濃度不純物層３５を高抵抗層１７に変質させて、ストライプ状の高抵抗層１７を形成する。このようなホウ素イオンのイオン注入法では、ホウ素イオンが比較的軽いイオンであるため、表面１２から深い位置にまで簡単に注入することができる。そのため、高抵抗層１７の深さＤ1を、エピタキシャル層６の表面１２に対して浅い位置から深い位置までの幅広い範囲で簡単に制御することができる。
次に、図２０Ｅに示すように、たとえば、ＣＶＤ法により、エピタキシャル層６の表面１２にＳｉＯ2からなるフィールド絶縁膜１６を形成する。そして、フィールド絶縁膜１６を選択的にドライエッチングすることにより、エピタキシャル層６の表面１２を選択的に露出させるコンタクトホール１４が形成される。
次に、図２０Ｆに示すように、エピタキシャル層６をＯ2プラズマに曝すことにより、コンタクトホール１４に露出する表面１２をＯ2プラズマ処理する。これにより、コンタクトホール１４を形成するためのドライエッチングの際にダメージを受けた表面１２が、清浄処理（第２清浄処理）される。
その後、図２０Ｇに示すように、清浄処理された表面１２に接するようにアノード電極１９を形成し、表面保護膜３０およびカソード電極４等を形成した後、図２０Ｈに示すように、アノード電極１９とカソード電極４との間に、逆方向の降伏電圧を１０ｍｓｅｃ．印加する。
以上の工程を経て、図２のショットキーバリアダイオード１が得られる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述のショットキーバリアダイオード１の各半導体部分の導電型を反転した成が採用されてもよい。たとえば、ショットキーバリアダイオード１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、エピタキシャル層６および高抵抗層１７は、互いに異なる導電型を示していてもよく、互いに同一の導電型を示していてもよい。具体的な組み合わせとしては、（エピタキシャル層６：ｎ型、高抵抗層１７：ｐ型）、（エピタキシャル層６：ｐ型、高抵抗層１７：ｎ型）、（エピタキシャル層６および高抵抗層１７のいずれもｎ型）および（エピタキシャル層６および高抵抗層１７のいずれもｐ型）のいずれかであってよい。
また、高抵抗層１７は、エピタキシャル層６の表面１２へ向かって、３０ｋｅＶ〜１０００ｋｅＶの範囲で注入エネルギを変化させることにより、表面１２から０．１μｍ〜１．２μｍの深さＤ1まで不純物（ホウ素イオン）を複数段にわたって注入（多段注入）することによって形成してもよい。
また、前述の製造方法において、図２０Ｃおよび図２０Ｆに示したエピタキシャル層６をＯ2プラズマに曝す工程の両方もしくは一方は、省略してもよい。
また、エピタキシャル層６は、ＳｉＣからなる層に限らず、ＳｉＣ以外のワイドバンドギャップ半導体、たとえば絶縁破壊電界が１ＭＶ／ｃｍよりも大きい半導体であって、具体的には、ＧａＮ（絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶ）、ダイヤモンド（絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶ）などであってもよい。
また、高抵抗層の平面形状は、ストライプ状である必要はなく、たとえば、図２１に示すような格子状の高抵抗層３３であってよく、ストライプ状の高抵抗層１７と併用されていてもよい。高抵抗層３３が形成される場合、単位セル３４は、格子状の高抵抗層３３の各窓部分に直方体形状に形成されることとなる。
また、ショットキーメタルとしては、たとえば、前述のチタン（Ｔｉ）、Ｎｉ（ニッケル）、アルミニウムの他、たとえば、ポリシリコン、モリブデン（Ｍｏ）、チタン（Ｔｉ）などを使用することにより、エピタキシャル層６に対してショットキー接合（ヘテロ接合）させることができる。たとえば、図１４および図１５に示す測定用のショットキーバリアダイオードのショットキーメタルとして、Ｔｉに代えてポリシリコンを使用することができる。また、図１６および図１７に示す測定用のショットキーバリアダイオードの第１メタル２２として、Ｎｉに代えてｐ型ポリシリコンを使用することができる。
本発明の半導体装置（半導体パワーデバイス）は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
本発明の実施形態は、本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
また、本発明の各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
本出願は、２０１１年５月１８日に日本国特許庁に提出された特願２０１１−１１１１２９号および２０１１年６月２２日に日本国特許庁に提出された特願２０１１−１３８４００号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
１ ショットキーバリアダイオード
２ 基板
６ エピタキシャル層
７ バッファ層
８ ベースドリフト層
９ 低抵抗ドリフト層
１０ 表面ドリフト層
１１ （エピタキシャル層の）裏面
１２ （エピタキシャル層の）表面
１４ コンタクトホール
１６ フィールド絶縁膜
１７ 高抵抗層
１８ 単位セル
１９ アノード電極
２０ ショットキーメタル
２２ 第１メタル
２３ 第２メタル
２４ （単位セルの）周縁部
２５ （単位セルの）中央部
３３ 高抵抗層
３４ 単位セル
３５ 高濃度不純物層

Claims (16)

  1. ＳｉＣからなり、Ｓｉ面からなる表面を有する半導体層と、
    前記半導体層の前記表面に接しているショットキー電極と、
    前記半導体層と前記ショットキー電極との間に形成され、前記ショットキー電極を前記半導体層に接触させるためのコンタクトホールを有する絶縁膜と、
    前記絶縁膜上に形成され、前記ショットキー電極の側面を覆う表面絶縁膜とを含み、
    前記半導体層は、
    前記半導体層の前記表面を形成する第１導電型のドリフト層と、
    前記ドリフト層の表層部に形成された電界緩和層とを含み、
    前記ドリフト層は、逆方向電圧印加時に第１電界がかかる第１部分および当該第１電界に対して相対的に低い第２電界がかかる第２部分を有しており、
    前記ショットキー電極は、前記第１部分との間に第１ショットキー障壁を形成する第１電極と、前記第２部分との間に前記第１ショットキー障壁に対して相対的に低い第２ショットキー障壁を形成する第２電極とを含む、半導体装置。
  2. 前記ドリフト層の前記第２部分は、前記ドリフト層の前記表層部における前記電界緩和層の周縁部に形成され、前記ドリフト層の前記第１部分は、前記ドリフト層の前記表層部において前記周縁部と隣り合う部分に形成されている、請求項１に記載の半導体装置。
  3. 前記電界緩和層は、前記半導体層の一部を単位セルとして区画しており、
    前記ドリフト層の前記第１部分は、前記単位セルの表面における中央部に形成され、
    前記ドリフト層の前記第２部分は、前記単位セルの表面における周縁部に形成されている、請求項１または２に記載の半導体装置。
  4. 前記半導体層の前記表面における前記ショットキー電極との接合界面の表面粗さＲｍｓが、１ｎｍ以下である、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記半導体層のオフ角が、４°以下である、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記電界緩和層の不純物の活性化率は、５％未満である、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記電界緩和層のシート抵抗は、１ＭΩ／□以上である、請求項１〜６のいずれか一項に記載の半導体装置。
  8. 前記電界緩和層は、ストライプ状に形成されたストライプ層を含む、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記電界緩和層は、格子状に形成された格子層を含む、請求項１〜８のいずれか一項に記載の半導体装置。
  10. 前記ドリフト層および前記電界緩和層は、互いに異なる導電型を示す、請求項１〜９のいずれか一項に記載の半導体装置。
  11. 前記ドリフト層および前記電界緩和層は、互いに同一の導電型を示す、請求項１〜９のいずれか一項に記載の半導体装置。
  12. 前記電界緩和層を形成するために前記半導体層に注入される不純物イオンは、ホウ素イオンを含む、請求項１〜１１のいずれか一項に記載の半導体装置。
  13. 前記ドリフト層の表層部に形成され、前記電界緩和層と同じ深さを有するガードリングをさらに含む、請求項１〜１２のいずれか一項に記載の半導体装置。
  14. 前記コンタクトホールの内外に跨るように、前記ドリフト層の表層部に形成されたガードリングをさらに含み、
    前記電界緩和層は、前記コンタクトホールの輪郭の内側の領域において、当該輪郭から離れて形成されている、請求項１〜１３のいずれか一項に記載の半導体装置。
  15. 前記第２電極は、前記第１電極を覆うように形成されており、平坦な表面を有している、請求項１〜１４のいずれか一項に記載の半導体装置。
  16. 前記半導体層の前記表面には、転位欠陥に整合するピットが形成されていない、請求項１〜１５のいずれか一項に記載の半導体装置。
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