JPH07263716A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07263716A JPH07263716A JP4749494A JP4749494A JPH07263716A JP H07263716 A JPH07263716 A JP H07263716A JP 4749494 A JP4749494 A JP 4749494A JP 4749494 A JP4749494 A JP 4749494A JP H07263716 A JPH07263716 A JP H07263716A
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- Japan
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- semiconductor region
- impurity concentration
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Abstract
(57)【要約】
【目的】 順方向立上り電圧の増加を抑えて逆方向電流
を低減し、電力損失の少ない高速応答な整流ダイオード
を得る。 【構成】 高不純物濃度の一導電型半導体領域上に中不
純物濃度の一導電型半導体領域を形成した半導体基板
と、この中不純物濃度の一導電型半導体領域表面に形成
された少なくとも２つの他導電型の半導体領域と、この
他導電型の半導体領域を含む半導体基板表面上に形成さ
れたメタルとを有する半導体装置において、互いに隣接
する他導電型の半導体領域間に一導電型の低不純物濃度
半導体領域を配設することにより、低い逆バイアスにお
いてもｐｎ接合およびショットキー接合からの空乏層の
広がりが助長され、ショットキー接合界面の電界強度を
効果的に緩和することができる。
を低減し、電力損失の少ない高速応答な整流ダイオード
を得る。 【構成】 高不純物濃度の一導電型半導体領域上に中不
純物濃度の一導電型半導体領域を形成した半導体基板
と、この中不純物濃度の一導電型半導体領域表面に形成
された少なくとも２つの他導電型の半導体領域と、この
他導電型の半導体領域を含む半導体基板表面上に形成さ
れたメタルとを有する半導体装置において、互いに隣接
する他導電型の半導体領域間に一導電型の低不純物濃度
半導体領域を配設することにより、低い逆バイアスにお
いてもｐｎ接合およびショットキー接合からの空乏層の
広がりが助長され、ショットキー接合界面の電界強度を
効果的に緩和することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
低損失で高速応答なダイオードに関する。
低損失で高速応答なダイオードに関する。
【０００２】
【従来の技術】近年、半導体集積回路の微細化に伴い、
動作電圧の小さな低電圧電源が要求されている。また、
携帯電話等の携帯型電子機器の普及に伴い、小型で低損
失な直流電源の需要が増大している。そのような電源回
路には、低損失で高速応答可能な整流ダイオードが必要
とされる。この要求を満足する整流ダイオードとして
は、ショットキーダイオードが知られている。ショット
キーダイオードは金属と半導体との接触により得られる
ダイオードであり、多数キャリアが整流特性を支配す
る。したがって整流時間が短く、高周波の整流器として
すぐれている。
動作電圧の小さな低電圧電源が要求されている。また、
携帯電話等の携帯型電子機器の普及に伴い、小型で低損
失な直流電源の需要が増大している。そのような電源回
路には、低損失で高速応答可能な整流ダイオードが必要
とされる。この要求を満足する整流ダイオードとして
は、ショットキーダイオードが知られている。ショット
キーダイオードは金属と半導体との接触により得られる
ダイオードであり、多数キャリアが整流特性を支配す
る。したがって整流時間が短く、高周波の整流器として
すぐれている。
【０００３】図７に一般的なショットキーダイオードの
断面図を示す。このようなショットキーダイオードにお
いては、例えば低抵抗（高不純物濃度）ｎ型半導体基板
４上に耐圧を考慮して適当な不純物濃度（中不純物濃
度）のｎ型層３をエピタキシャル成長により堆積した
後、高不純物濃度ｐ型拡散層１、絶縁層９の形成を経
て、適当なバリアハイトをもつバリアメタル６を接触さ
せて作られていた。なお、８はオーミック金属電極であ
る。このようなショットキーダイオードは、ｐｎ接合ダ
イオードと比較して順方向立上り電圧が低い多数キャリ
アデバイスであるから、少数キャリアに起因するキャリ
アの蓄積効果がなく高速応答である等の利点があった。
しかし一方で順方向損失及び逆方向電流が大きく、耐圧
が低く、さらには温度特性が悪い等の欠点もあるため、
比較的低電圧領域でしか使用することができなかった。
断面図を示す。このようなショットキーダイオードにお
いては、例えば低抵抗（高不純物濃度）ｎ型半導体基板
４上に耐圧を考慮して適当な不純物濃度（中不純物濃
度）のｎ型層３をエピタキシャル成長により堆積した
後、高不純物濃度ｐ型拡散層１、絶縁層９の形成を経
て、適当なバリアハイトをもつバリアメタル６を接触さ
せて作られていた。なお、８はオーミック金属電極であ
る。このようなショットキーダイオードは、ｐｎ接合ダ
イオードと比較して順方向立上り電圧が低い多数キャリ
アデバイスであるから、少数キャリアに起因するキャリ
アの蓄積効果がなく高速応答である等の利点があった。
しかし一方で順方向損失及び逆方向電流が大きく、耐圧
が低く、さらには温度特性が悪い等の欠点もあるため、
比較的低電圧領域でしか使用することができなかった。
【０００４】一般に、ショットキーダイオードの順方向
損失を軽減するためには、バリアハイトの低いバリアメ
タルを使用すればよい。しかし、バリアハイトの低いバ
リアメタルを使用すると逆方向電流が大きくなり、逆方
向損失が増大してしまう。このように、ショットキーダ
イオードの順方向特性と逆方向特性の間にはトレードオ
フの関係があるため、バリアハイトを制御して特性を改
善する方法には限界があった。また、順方向立上り電圧
を低減する他の方法として、ｎ型エピタキシャル層の不
純物濃度を高くする方法もあるが、不純物濃度を高くす
ることは、ショットキー界面の電界強度が増加しショッ
トキー効果によりショットキーバリアハイトが低下し、
結果的に逆方向電流の増加を引き起こしてしまうという
欠点があった。したがって、ショットキーダイオードの
特性を向上させるためには、バリアハイトの小さいバリ
アメタルを使用し、また、ｎ型エピタキシャル層の高濃
度化を行なっても逆方向電流が増加しないようにショッ
トキー接合界面の電界強度を緩和させる必要があった。
近年、上記従来の技術の欠点を改善するための方法とし
て、ショットキーダイオードの周囲にｐｎ接合を配置
し、ダイオードに逆バイアスを印加したときにショット
キー接合直下に前記ｐｎ接合から空乏層を伸ばし、ショ
ットキー接合界面の電界強度を緩和させ、逆方向電流を
低減させる方法が多く提案されている。
損失を軽減するためには、バリアハイトの低いバリアメ
タルを使用すればよい。しかし、バリアハイトの低いバ
リアメタルを使用すると逆方向電流が大きくなり、逆方
向損失が増大してしまう。このように、ショットキーダ
イオードの順方向特性と逆方向特性の間にはトレードオ
フの関係があるため、バリアハイトを制御して特性を改
善する方法には限界があった。また、順方向立上り電圧
を低減する他の方法として、ｎ型エピタキシャル層の不
純物濃度を高くする方法もあるが、不純物濃度を高くす
ることは、ショットキー界面の電界強度が増加しショッ
トキー効果によりショットキーバリアハイトが低下し、
結果的に逆方向電流の増加を引き起こしてしまうという
欠点があった。したがって、ショットキーダイオードの
特性を向上させるためには、バリアハイトの小さいバリ
アメタルを使用し、また、ｎ型エピタキシャル層の高濃
度化を行なっても逆方向電流が増加しないようにショッ
トキー接合界面の電界強度を緩和させる必要があった。
近年、上記従来の技術の欠点を改善するための方法とし
て、ショットキーダイオードの周囲にｐｎ接合を配置
し、ダイオードに逆バイアスを印加したときにショット
キー接合直下に前記ｐｎ接合から空乏層を伸ばし、ショ
ットキー接合界面の電界強度を緩和させ、逆方向電流を
低減させる方法が多く提案されている。
【０００５】図８に、特開平５−１３６０１５号で提案
されたショットキーダイオードの断面図を示し、その構
造および動作を説明する。低抵抗ｎ型半導体基板４上に
耐圧を考慮した適当な不純物濃度のｎ型層３をエピタキ
シャル成長により成長したのち、互いに適当な間隔Ｗｓ
を有するように高不純物濃度ｐ型半導体領域１が形成さ
れている。半導体表面にはショットキーバリアメタル６
を全面に付着させ、ｎ型層３とバリアメタル６との接合
によりショットキー接合を為している。また、高濃度ｐ
型半導体領域１と前記ショットキー接合部は電気的に接
続されている。前記間隔Ｗｓはショットキー電極に逆バ
イアスが印加されたときに高濃度ｐ型半導体領域１から
の空乏層５が充分ピンチオフするように設計されてい
る。
されたショットキーダイオードの断面図を示し、その構
造および動作を説明する。低抵抗ｎ型半導体基板４上に
耐圧を考慮した適当な不純物濃度のｎ型層３をエピタキ
シャル成長により成長したのち、互いに適当な間隔Ｗｓ
を有するように高不純物濃度ｐ型半導体領域１が形成さ
れている。半導体表面にはショットキーバリアメタル６
を全面に付着させ、ｎ型層３とバリアメタル６との接合
によりショットキー接合を為している。また、高濃度ｐ
型半導体領域１と前記ショットキー接合部は電気的に接
続されている。前記間隔Ｗｓはショットキー電極に逆バ
イアスが印加されたときに高濃度ｐ型半導体領域１から
の空乏層５が充分ピンチオフするように設計されてい
る。
【０００６】このような構造のショットキーダイオード
に逆バイアスを印加した場合、高濃度ｐ型領域１とｎ型
層３とが為すｐｎ接合から広がった空乏層５はショット
キー接合直下のキャリアを排除することになり、結果的
にショットキー接合界面の電界強度を緩和する働きがあ
る。また、ショットキー界面での電界が緩和されたこと
により逆方向電流が低減されることになる。このような
ショットキーダイオードでは、順方向電流を制限するこ
とにより、ｐｎ接合を流れる電流を少なくし、少数キャ
リアの蓄積効果を抑え、高速で動作することができる。
また、高濃度ｐ型領域１はガードリングとしての効果も
ある。さらに、このショットキーダイオードでは高濃度
ｐ型領域間隔Ｗｓを短くする、あるいは深くすること
で、より一層の電界緩和効果が期待できる。
に逆バイアスを印加した場合、高濃度ｐ型領域１とｎ型
層３とが為すｐｎ接合から広がった空乏層５はショット
キー接合直下のキャリアを排除することになり、結果的
にショットキー接合界面の電界強度を緩和する働きがあ
る。また、ショットキー界面での電界が緩和されたこと
により逆方向電流が低減されることになる。このような
ショットキーダイオードでは、順方向電流を制限するこ
とにより、ｐｎ接合を流れる電流を少なくし、少数キャ
リアの蓄積効果を抑え、高速で動作することができる。
また、高濃度ｐ型領域１はガードリングとしての効果も
ある。さらに、このショットキーダイオードでは高濃度
ｐ型領域間隔Ｗｓを短くする、あるいは深くすること
で、より一層の電界緩和効果が期待できる。
【０００７】しかしながら、上述した従来の技術のダイ
オードにおいては、高濃度ｐ型領域間隔Ｗｓを短くす
る、あるいは深くすることによって、デバイスの実効シ
ョットキー面積を小さくすることになる。すなわち、順
方向電流密度を低下させ、さらには直列抵抗の増加を引
き起こし、結果的に順方向立上り電圧を増加させてしま
うという問題点があった。つまり、順方向立上り電圧を
小さくするためにｎ型エピタキシャル層３の不純物濃度
を増加しようとすれば、同様の電界緩和効果を得るため
には高濃度ｐ型領域間隔Ｗｓを狭くする必要があるが、
前記理由で立上り電圧の増加を引き起こすという欠点が
あった。また、出力電圧の小さい電源回路に使用するダ
イオードにおいては、低い逆方向電圧しかｐｎ接合に印
加されないので、ショットキー接合直下に充分に空乏層
が広がらなくなり電界緩和効果が期待できない。さら
に、高濃度ｐ型領域間隔Ｗｓを狭くして電界緩和効果を
得ようとすれば、やはり順方向立上り電圧の増加を引き
起こしてしまうという不具合があった。
オードにおいては、高濃度ｐ型領域間隔Ｗｓを短くす
る、あるいは深くすることによって、デバイスの実効シ
ョットキー面積を小さくすることになる。すなわち、順
方向電流密度を低下させ、さらには直列抵抗の増加を引
き起こし、結果的に順方向立上り電圧を増加させてしま
うという問題点があった。つまり、順方向立上り電圧を
小さくするためにｎ型エピタキシャル層３の不純物濃度
を増加しようとすれば、同様の電界緩和効果を得るため
には高濃度ｐ型領域間隔Ｗｓを狭くする必要があるが、
前記理由で立上り電圧の増加を引き起こすという欠点が
あった。また、出力電圧の小さい電源回路に使用するダ
イオードにおいては、低い逆方向電圧しかｐｎ接合に印
加されないので、ショットキー接合直下に充分に空乏層
が広がらなくなり電界緩和効果が期待できない。さら
に、高濃度ｐ型領域間隔Ｗｓを狭くして電界緩和効果を
得ようとすれば、やはり順方向立上り電圧の増加を引き
起こしてしまうという不具合があった。
【０００８】
【発明が解決しようとする課題】上述したように、従来
の技術のダイオードにおいては特性改善を行なうにも電
流密度の減少および直列抵抗の増加の問題があり、限界
があった。さらに、低出力電源対応の整流ダイオードに
対しては充分な電界緩和効果は期待できず、低損失なダ
イオードを得ることは困難であった。
の技術のダイオードにおいては特性改善を行なうにも電
流密度の減少および直列抵抗の増加の問題があり、限界
があった。さらに、低出力電源対応の整流ダイオードに
対しては充分な電界緩和効果は期待できず、低損失なダ
イオードを得ることは困難であった。
【０００９】本発明は上記従来の技術の欠点に鑑みてな
されたものであり、順方向立上り電圧の増加を抑えて、
逆方向電流を低減し、電力損失の少ない高速応答な整流
ダイオードを提供することを目的とする。
されたものであり、順方向立上り電圧の増加を抑えて、
逆方向電流を低減し、電力損失の少ない高速応答な整流
ダイオードを提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の最も重要な解決
手段は、従来の技術に比較して低電圧で敏感にショット
キー接合界面の電界を緩和するために、ショットキー接
合直下に低不純物濃度半導体からなる電界緩和層を配設
したことにある。すなわち、本発明は、高不純物濃度の
一導電型半導体領域上に中不純物濃度の一導電型半導体
領域を形成した半導体基板と、この中不純物濃度の一導
電型半導体領域表面に形成された少なくとも２つの他導
電型の半導体領域と、この他導電型の半導体領域を含む
半導体基板表面上に形成されたメタルとを有する半導体
装置において、互いに近接する他導電型の半導体領域間
に一導電型の低不純物濃度半導体領域を配設したことを
主な特徴とする。
手段は、従来の技術に比較して低電圧で敏感にショット
キー接合界面の電界を緩和するために、ショットキー接
合直下に低不純物濃度半導体からなる電界緩和層を配設
したことにある。すなわち、本発明は、高不純物濃度の
一導電型半導体領域上に中不純物濃度の一導電型半導体
領域を形成した半導体基板と、この中不純物濃度の一導
電型半導体領域表面に形成された少なくとも２つの他導
電型の半導体領域と、この他導電型の半導体領域を含む
半導体基板表面上に形成されたメタルとを有する半導体
装置において、互いに近接する他導電型の半導体領域間
に一導電型の低不純物濃度半導体領域を配設したことを
主な特徴とする。
【００１１】
【作用】この発明によれば、高不純物濃度ｐ型半導体領
域に囲まれたショットキー接合直下に電界緩和層として
必要に応じて不純物濃度、厚さ、および幅を適切に設定
した低不純物濃度半導体層を形成することにより、低電
圧においても十分な電界緩和効果を為し、低損失な整流
ダイオードを得ることができる。
域に囲まれたショットキー接合直下に電界緩和層として
必要に応じて不純物濃度、厚さ、および幅を適切に設定
した低不純物濃度半導体層を形成することにより、低電
圧においても十分な電界緩和効果を為し、低損失な整流
ダイオードを得ることができる。
【００１２】
【実施例】以下本発明を図面を参照して説明する。図１
に本発明における半導体装置の断面図を示す。１は高不
純物濃度ｐ型半導体領域（以下ｐ＋領域という。ただ
し、ｐ＋はｐの右上に＋が付いたものを表す）、２は低
不純物濃度ｎ型半導体領域（以下ｎ−領域という。ただ
し、ｎ−はｎの右上に−が付いたものを表す）、３は中
不純物濃度ｎ型半導体領域（以下ｎ領域という）、４は
高不純物濃度ｎ型半導体領域（以下ｎ＋領域という。た
だし、ｎ＋はｎの右上に＋が付いたものを表す）であ
る。本発明のダイオードにおいては従来の技術における
ダイオードと同様に、ｎ領域３とこれら半導体上に形成
される図示しないバリアメタルによって形成されるショ
ットキー接合に隣接してｐ＋領域１を配置した構造にな
っているが、ｎ型半導体基板がｎ＋領域４上にｎ領域
３、さらにその上に薄いｎ−領域２を積層した３層構造
になっている点が特徴的である。薄いｎ−領域２は電界
緩和層として働き、ｎ＋領域４はカソード電極をとるた
めに用いている。本発明の基本的な原理は、空乏層の広
がりが空乏層が広がる領域の不純物濃度が低いほど大き
く広がる点に着目してなされたものである。すなわち、
ショットキー接合直下に電界緩和層として働く薄いｎ−
領域２を配置することにより、本発明におけるダイオー
ドに逆バイアスが印加された場合、ｐ＋領域１からｎ領
域３に幅Ｗ2の空乏層が広がると同時に速やかにｐ＋領
域１からショットキー接合直下のｎ−領域２へもＷ1の
空乏層が広がることになり、電界を効率よく緩和するこ
とが可能になる。なお、図１に示したＷｐはｐ＋領域の
横方向の幅、Ｗｓは隣接するｐ＋領域１の隣接する端部
の間隔（ショットキー接合幅）、Ｌｎ1はｎ−領域２の
接合深さ、Ｌｎ2はｎ領域３の接合深さ、Ｘ−Ｘ’はシ
ョットキー接合部分をとおり半導体基板表面と垂直な直
線であり、このあとの説明で必要となるため定義してお
く。また、図面において同一の番号で示されるものは、
同一のものである。
に本発明における半導体装置の断面図を示す。１は高不
純物濃度ｐ型半導体領域（以下ｐ＋領域という。ただ
し、ｐ＋はｐの右上に＋が付いたものを表す）、２は低
不純物濃度ｎ型半導体領域（以下ｎ−領域という。ただ
し、ｎ−はｎの右上に−が付いたものを表す）、３は中
不純物濃度ｎ型半導体領域（以下ｎ領域という）、４は
高不純物濃度ｎ型半導体領域（以下ｎ＋領域という。た
だし、ｎ＋はｎの右上に＋が付いたものを表す）であ
る。本発明のダイオードにおいては従来の技術における
ダイオードと同様に、ｎ領域３とこれら半導体上に形成
される図示しないバリアメタルによって形成されるショ
ットキー接合に隣接してｐ＋領域１を配置した構造にな
っているが、ｎ型半導体基板がｎ＋領域４上にｎ領域
３、さらにその上に薄いｎ−領域２を積層した３層構造
になっている点が特徴的である。薄いｎ−領域２は電界
緩和層として働き、ｎ＋領域４はカソード電極をとるた
めに用いている。本発明の基本的な原理は、空乏層の広
がりが空乏層が広がる領域の不純物濃度が低いほど大き
く広がる点に着目してなされたものである。すなわち、
ショットキー接合直下に電界緩和層として働く薄いｎ−
領域２を配置することにより、本発明におけるダイオー
ドに逆バイアスが印加された場合、ｐ＋領域１からｎ領
域３に幅Ｗ2の空乏層が広がると同時に速やかにｐ＋領
域１からショットキー接合直下のｎ−領域２へもＷ1の
空乏層が広がることになり、電界を効率よく緩和するこ
とが可能になる。なお、図１に示したＷｐはｐ＋領域の
横方向の幅、Ｗｓは隣接するｐ＋領域１の隣接する端部
の間隔（ショットキー接合幅）、Ｌｎ1はｎ−領域２の
接合深さ、Ｌｎ2はｎ領域３の接合深さ、Ｘ−Ｘ’はシ
ョットキー接合部分をとおり半導体基板表面と垂直な直
線であり、このあとの説明で必要となるため定義してお
く。また、図面において同一の番号で示されるものは、
同一のものである。
【００１３】次に上記技術思想に基づいた本発明の実施
例を詳細に説明する。図２に本発明の半導体装置を用い
て作製したショットキーダイオードを示す。本実施例に
おける半導体基板は、比抵抗０．００２Ω−ｃｍ、厚さ
２８０μｍのｎ＋Ｓｉ基板４上にエピタキシャル成長に
より比抵抗０．３Ω−ｃｍ、不純物濃度２×１０16／ｃ
ｍ3のエピタキシャル層であるｎ領域３を厚さ６．０μ
ｍに成長させたものである。このＳｉエピタキシャル基
板表面にさらに電界緩和層として比抵抗１Ω−ｃｍ、不
純物濃度５×１０15／ｃｍ3のｎ−領域２を０．５μｍ
の厚さにエピタキシャル成長させた。次に前記エピタキ
シャル層表面にｐ＋領域１を表面の不純物濃度が１×１
０20／ｃｍ3になるようにストライプ状に選択拡散によ
り形成した。ｐ＋領域１の幅Ｗｐは約２μｍ、接合深さ
Ｌｐは約２μｍ、ショットキー接合幅Ｗｓは約２μｍに
形成した。基板裏面にはオーミック電極８としてＡｌを
約１μｍ蒸着し、シンタリング処理している。ｐ＋領域
１およびｎ−領域２の上面全面にはバリアメタル６とし
てバリアハイトφ（Ｂ０）＝０．４９ｅＶのＴｉ膜を電
子ビーム蒸着により約２０００Å堆積した。蒸着したＴ
ｉ膜は真空中で３５０℃、１５分間熱処理を行なった。
最後に、バリアメタル保護のため保護メタル７としての
Ａｌ膜を約１μｍ蒸着した。
例を詳細に説明する。図２に本発明の半導体装置を用い
て作製したショットキーダイオードを示す。本実施例に
おける半導体基板は、比抵抗０．００２Ω−ｃｍ、厚さ
２８０μｍのｎ＋Ｓｉ基板４上にエピタキシャル成長に
より比抵抗０．３Ω−ｃｍ、不純物濃度２×１０16／ｃ
ｍ3のエピタキシャル層であるｎ領域３を厚さ６．０μ
ｍに成長させたものである。このＳｉエピタキシャル基
板表面にさらに電界緩和層として比抵抗１Ω−ｃｍ、不
純物濃度５×１０15／ｃｍ3のｎ−領域２を０．５μｍ
の厚さにエピタキシャル成長させた。次に前記エピタキ
シャル層表面にｐ＋領域１を表面の不純物濃度が１×１
０20／ｃｍ3になるようにストライプ状に選択拡散によ
り形成した。ｐ＋領域１の幅Ｗｐは約２μｍ、接合深さ
Ｌｐは約２μｍ、ショットキー接合幅Ｗｓは約２μｍに
形成した。基板裏面にはオーミック電極８としてＡｌを
約１μｍ蒸着し、シンタリング処理している。ｐ＋領域
１およびｎ−領域２の上面全面にはバリアメタル６とし
てバリアハイトφ（Ｂ０）＝０．４９ｅＶのＴｉ膜を電
子ビーム蒸着により約２０００Å堆積した。蒸着したＴ
ｉ膜は真空中で３５０℃、１５分間熱処理を行なった。
最後に、バリアメタル保護のため保護メタル７としての
Ａｌ膜を約１μｍ蒸着した。
【００１４】以上のようにして形成したショットキーダ
イオードの電気特性を評価した結果順方向電流密度６０
Ａ／ｃｍ2で順方向立上り電圧は０．２５Ｖ、逆バイア
ス１０Ｖでの逆方向電流は０．１１Ａ／ｃｍ2であっ
た。その結果、室温でダイオードの単位面積あたりの電
力損失は１６．１Ｗ／ｃｍ2となった。
イオードの電気特性を評価した結果順方向電流密度６０
Ａ／ｃｍ2で順方向立上り電圧は０．２５Ｖ、逆バイア
ス１０Ｖでの逆方向電流は０．１１Ａ／ｃｍ2であっ
た。その結果、室温でダイオードの単位面積あたりの電
力損失は１６．１Ｗ／ｃｍ2となった。
【００１５】上述した実施例をより改良した構造とし
て、低不純物濃度領域を中不純物濃度領域で囲んで孤立
化し、零バイアスでの空乏層の広がりを制限した構造と
することにより、順方向の電流密度を高くすることがで
きる。例えば図１に示したようにｐ＋領域１と電界緩和
層としてのｎ−領域２が接触している場合、零バイアス
時においてｎ型半導体領域に伸びる空乏層５の幅は図中
点線で示すようにｎ−領域２でＷ1と広く、ｎ領域３で
Ｗ2と短い。したがって順方向バイアス下で流れる電流
経路の幅は（Ｗｓ−２×Ｗ1）と狭くなっている。この
ように実効ショットキー面積が減少すれば、順方向立上
り電圧の増加を引き起こす結果となる。そこで、より順
方向立上り電圧を低減するために、零バイアス時におけ
る電界緩和層側に広がる空乏層を制限するために、電界
緩和層をｎ領域で囲み、ｐ＋領域から孤立化させること
が有効となる。この場合、近接するｐ＋領域の端部と電
界緩和層との間隔を、ｐ＋領域と電界緩和層としてのｎ
−領域が接触している場合の零バイアス時におけるｎ領
域に広がる空乏層幅であるＷ2程度、あるいはそれ以上
とすることで、順方向での電流経路の幅は（Ｗｓ−２×
Ｗ2）あるいはそれ以上に増加する。ただし、ｐ＋領域
の端部と電界緩和層との間隔をＷ2以上にする場合には
本発明の趣旨を逸脱しないようその間隔を適宜調整する
ことが必要である。この結果、順方向電流が大きくな
り、順方向立上り電圧を低くすることができる。
て、低不純物濃度領域を中不純物濃度領域で囲んで孤立
化し、零バイアスでの空乏層の広がりを制限した構造と
することにより、順方向の電流密度を高くすることがで
きる。例えば図１に示したようにｐ＋領域１と電界緩和
層としてのｎ−領域２が接触している場合、零バイアス
時においてｎ型半導体領域に伸びる空乏層５の幅は図中
点線で示すようにｎ−領域２でＷ1と広く、ｎ領域３で
Ｗ2と短い。したがって順方向バイアス下で流れる電流
経路の幅は（Ｗｓ−２×Ｗ1）と狭くなっている。この
ように実効ショットキー面積が減少すれば、順方向立上
り電圧の増加を引き起こす結果となる。そこで、より順
方向立上り電圧を低減するために、零バイアス時におけ
る電界緩和層側に広がる空乏層を制限するために、電界
緩和層をｎ領域で囲み、ｐ＋領域から孤立化させること
が有効となる。この場合、近接するｐ＋領域の端部と電
界緩和層との間隔を、ｐ＋領域と電界緩和層としてのｎ
−領域が接触している場合の零バイアス時におけるｎ領
域に広がる空乏層幅であるＷ2程度、あるいはそれ以上
とすることで、順方向での電流経路の幅は（Ｗｓ−２×
Ｗ2）あるいはそれ以上に増加する。ただし、ｐ＋領域
の端部と電界緩和層との間隔をＷ2以上にする場合には
本発明の趣旨を逸脱しないようその間隔を適宜調整する
ことが必要である。この結果、順方向電流が大きくな
り、順方向立上り電圧を低くすることができる。
【００１６】上記技術思想に基づいた本発明の他の実施
例を説明する。図３に本発明の他の実施例であるショッ
トキーダイオードを示す。本実施例における半導体基板
は、比抵抗０．００２Ω−ｃｍ、厚さ２８０μｍのｎ＋
Ｓｉ基板４上にエピタキシャル成長により比抵抗０．３
Ω−ｃｍ、不純物濃度２×１０16／ｃｍ3のエピタキシ
ャル層であるｎ領域３を厚さ６．５μｍに成長させたも
のである。このエピタキシャル基板表面にｐ＋領域１を
表面濃度１×１０20／ｃｍ3になるようにストライプ状
に選択拡散により形成した。ｐ＋領域１の幅Ｗｐは２μ
ｍ、接合深さＬｐは２μｍ、ショットキー接合幅Ｗｓを
２μｍとした。その後、図示しないＳｉＯ2膜をプラズ
マＣＶＤ法とホトリソグラフィ技術によりｐ＋領域１の
上部に横方向に０．２５μｍ張り出してパターニングし
て形成し、これをマスクとして露出したｎ領域表面にリ
ンをイオン注入することにより、ｎ−領域２を形成し
た。つまり、図３においてＷ0＝０．２５μｍとなる。
なおｎ−領域２の不純物濃度は５×１０15／ｃｍ3、接
合深さは０．５μｍ、幅（図３におけるｎ−領域２の左
右の幅）は１．５μｍである。裏面にはオーミック電極
８としてＡｌを１μｍ蒸着し、シンタリング処理した。
その後、ＳｉＯ2膜を除去し表面全面にバリアメタル６
としてバリアハイトφ（Ｂ０）＝０．４９ｅＶのＴｉ膜
を電子ビーム蒸着により２０００Å堆積した。蒸着した
Ｔｉ膜は真空中で３５０℃、１５分間熱処理を行なっ
た。最後に、バリアメタル保護のため保護メタル７とし
てのＡｌ膜を１μｍ蒸着した。本実施例のダイオードで
は、電界緩和のためのｎ−領域２がｐ＋領域１と接触せ
ずに孤立しており、かつその間隔をｐ＋領域１の不純物
濃度とｎ領域３の不純物濃度とで決まる零バイアスでの
空乏層厚分としているので、電界緩和層に伸びる空乏層
を制御できる。
例を説明する。図３に本発明の他の実施例であるショッ
トキーダイオードを示す。本実施例における半導体基板
は、比抵抗０．００２Ω−ｃｍ、厚さ２８０μｍのｎ＋
Ｓｉ基板４上にエピタキシャル成長により比抵抗０．３
Ω−ｃｍ、不純物濃度２×１０16／ｃｍ3のエピタキシ
ャル層であるｎ領域３を厚さ６．５μｍに成長させたも
のである。このエピタキシャル基板表面にｐ＋領域１を
表面濃度１×１０20／ｃｍ3になるようにストライプ状
に選択拡散により形成した。ｐ＋領域１の幅Ｗｐは２μ
ｍ、接合深さＬｐは２μｍ、ショットキー接合幅Ｗｓを
２μｍとした。その後、図示しないＳｉＯ2膜をプラズ
マＣＶＤ法とホトリソグラフィ技術によりｐ＋領域１の
上部に横方向に０．２５μｍ張り出してパターニングし
て形成し、これをマスクとして露出したｎ領域表面にリ
ンをイオン注入することにより、ｎ−領域２を形成し
た。つまり、図３においてＷ0＝０．２５μｍとなる。
なおｎ−領域２の不純物濃度は５×１０15／ｃｍ3、接
合深さは０．５μｍ、幅（図３におけるｎ−領域２の左
右の幅）は１．５μｍである。裏面にはオーミック電極
８としてＡｌを１μｍ蒸着し、シンタリング処理した。
その後、ＳｉＯ2膜を除去し表面全面にバリアメタル６
としてバリアハイトφ（Ｂ０）＝０．４９ｅＶのＴｉ膜
を電子ビーム蒸着により２０００Å堆積した。蒸着した
Ｔｉ膜は真空中で３５０℃、１５分間熱処理を行なっ
た。最後に、バリアメタル保護のため保護メタル７とし
てのＡｌ膜を１μｍ蒸着した。本実施例のダイオードで
は、電界緩和のためのｎ−領域２がｐ＋領域１と接触せ
ずに孤立しており、かつその間隔をｐ＋領域１の不純物
濃度とｎ領域３の不純物濃度とで決まる零バイアスでの
空乏層厚分としているので、電界緩和層に伸びる空乏層
を制御できる。
【００１７】本実施例のショットキーダイオードの電気
特性を評価した結果、順方向電流密度は６０Ａ／ｃｍ2
で順方向立上り電圧は０．２２Ｖ、逆バイアス１０Ｖで
の逆方向電流は０．１８Ａ／ｃｍ2であった。その結
果、室温でのダイオードの単位面積あたりの電力損失は
１５．０Ｗ／ｃｍ2が得られた。先に説明した実施例よ
り逆方向電流密度が大きいのは、電界緩和層に伸びる空
乏層を制御したことにより実効ショットキー接合面積を
大きくなったためである。
特性を評価した結果、順方向電流密度は６０Ａ／ｃｍ2
で順方向立上り電圧は０．２２Ｖ、逆バイアス１０Ｖで
の逆方向電流は０．１８Ａ／ｃｍ2であった。その結
果、室温でのダイオードの単位面積あたりの電力損失は
１５．０Ｗ／ｃｍ2が得られた。先に説明した実施例よ
り逆方向電流密度が大きいのは、電界緩和層に伸びる空
乏層を制御したことにより実効ショットキー接合面積を
大きくなったためである。
【００１８】なお、上述した２つの実施例のいずれの場
合においても、ｐ＋領域１およびｎ−領域２を各々複数
形成し交互に配設すれば、空乏層はｐ＋領域１の左右両
側のｎ−領域２方向へ広がることから考えて、集積化す
る際のスペース効率において有効である。また、ｎ−領
域２の厚さをｐ＋領域１の厚さよりも薄くすること、ｎ
−領域２の幅を零バイアス時にｎ−領域２に近接したｐ
＋領域１から広がる空乏幅の２倍以上にすることは、順
方向での電流経路を大きくし、順方向立上り電圧を低く
する上で有効である。
合においても、ｐ＋領域１およびｎ−領域２を各々複数
形成し交互に配設すれば、空乏層はｐ＋領域１の左右両
側のｎ−領域２方向へ広がることから考えて、集積化す
る際のスペース効率において有効である。また、ｎ−領
域２の厚さをｐ＋領域１の厚さよりも薄くすること、ｎ
−領域２の幅を零バイアス時にｎ−領域２に近接したｐ
＋領域１から広がる空乏幅の２倍以上にすることは、順
方向での電流経路を大きくし、順方向立上り電圧を低く
する上で有効である。
【００１９】次に、本発明におけるダイオードの特性を
より明確に説明するために、従来の技術におけるダイオ
ードと本発明のダイオードの特性をシミュレーションし
た結果を述べる。従来の技術との比較の条件としては、
３．３Ｖ出力の低電圧電源用のダイオードを作製して用
いた。電源回路において出力電圧を３．３Ｖとすると、
逆バイアス時にダイオードに印加される電圧は出力電圧
の３倍程度と考えられるため、逆バイアス電圧Ｖｒは１
０Ｖとする。また、ダイオードの耐圧としては安全を考
えてＶｒの３倍の３０Ｖとした。また、出力電流（順方
向電流）はｐｎ接合から電流が流れないように、電流密
度Ｊｒ＝６０Ａ／ｃｍ-2とした。中濃度層の不純物濃度
は耐圧が３０Ｖであることから２×１０16ｃｍ-3とし
た。また、ショットキーバリアハイトは０．５ｅＶとし
た。さらにｐ＋領域の接合深さＬｐは２μｍ、接合幅Ｗ
ｐは２μｍとした。本発明のダイオードでの低濃度層の
不純物濃度は５×１０15ｃｍ-3、厚さは０．５μｍと
し、ショットキー接合幅Ｗｓをパラメータとしてシミュ
レーションを行なった。なお、これらすべての計算は室
温で行なった。
より明確に説明するために、従来の技術におけるダイオ
ードと本発明のダイオードの特性をシミュレーションし
た結果を述べる。従来の技術との比較の条件としては、
３．３Ｖ出力の低電圧電源用のダイオードを作製して用
いた。電源回路において出力電圧を３．３Ｖとすると、
逆バイアス時にダイオードに印加される電圧は出力電圧
の３倍程度と考えられるため、逆バイアス電圧Ｖｒは１
０Ｖとする。また、ダイオードの耐圧としては安全を考
えてＶｒの３倍の３０Ｖとした。また、出力電流（順方
向電流）はｐｎ接合から電流が流れないように、電流密
度Ｊｒ＝６０Ａ／ｃｍ-2とした。中濃度層の不純物濃度
は耐圧が３０Ｖであることから２×１０16ｃｍ-3とし
た。また、ショットキーバリアハイトは０．５ｅＶとし
た。さらにｐ＋領域の接合深さＬｐは２μｍ、接合幅Ｗ
ｐは２μｍとした。本発明のダイオードでの低濃度層の
不純物濃度は５×１０15ｃｍ-3、厚さは０．５μｍと
し、ショットキー接合幅Ｗｓをパラメータとしてシミュ
レーションを行なった。なお、これらすべての計算は室
温で行なった。
【００２０】図４は、図８に示した従来の技術のダイオ
ードと図１に示した本発明のダイオードのＷｓ＝２μｍ
の場合のショットキー接合部中央におけるアノード／カ
ソード間の電界強度をシミュレーションした結果であ
り、横軸に低濃度層が形成された部分における半導体装
置上面からの距離（図１のＸ−Ｘ’方向の上面からの距
離）、縦軸に電界強度をとってある。図７に示したよう
なショットキーダイオードの同一条件下でのショットキ
ー界面の電界強度は２．４Ｖ／ｃｍと求まるが、図中に
は示していない。図４からわかるとおり、従来の技術で
は界面の電界強度を上記２．４Ｖ／ｃｍから１．９Ｖ／
ｃｍまでしか緩和できないのに対して、本発明では１．
１Ｖ／ｃｍまで激減し得ることがわかった。
ードと図１に示した本発明のダイオードのＷｓ＝２μｍ
の場合のショットキー接合部中央におけるアノード／カ
ソード間の電界強度をシミュレーションした結果であ
り、横軸に低濃度層が形成された部分における半導体装
置上面からの距離（図１のＸ−Ｘ’方向の上面からの距
離）、縦軸に電界強度をとってある。図７に示したよう
なショットキーダイオードの同一条件下でのショットキ
ー界面の電界強度は２．４Ｖ／ｃｍと求まるが、図中に
は示していない。図４からわかるとおり、従来の技術で
は界面の電界強度を上記２．４Ｖ／ｃｍから１．９Ｖ／
ｃｍまでしか緩和できないのに対して、本発明では１．
１Ｖ／ｃｍまで激減し得ることがわかった。
【００２１】さらに、図５に低濃度層を配置したことに
よる直列抵抗の増加を考慮したシミュレーションにおい
て順方向立上り電圧Ｖｆおよび逆方向電流Ｊｒを求め、
各々を横軸、縦軸にとり、従来の技術のダイオードと本
発明のダイオードとを比較した結果を示す。図中は図
８の従来の技術のダイオードをショットキー接合幅Ｗｓ
をパラメータとしてシミュレーションした結果、は本
発明のダイオードを同様にＷｓをパラメータとしてシミ
ュレーションした結果である。従来のダイオードと比較
して本発明のダイオードの方がより低い逆方向電流を得
ていることが理解できる。
よる直列抵抗の増加を考慮したシミュレーションにおい
て順方向立上り電圧Ｖｆおよび逆方向電流Ｊｒを求め、
各々を横軸、縦軸にとり、従来の技術のダイオードと本
発明のダイオードとを比較した結果を示す。図中は図
８の従来の技術のダイオードをショットキー接合幅Ｗｓ
をパラメータとしてシミュレーションした結果、は本
発明のダイオードを同様にＷｓをパラメータとしてシミ
ュレーションした結果である。従来のダイオードと比較
して本発明のダイオードの方がより低い逆方向電流を得
ていることが理解できる。
【００２２】図５に示した結果から求めたショットキー
接合幅Ｗｓを横軸に、ダイオードの電力損失Ｐ1を縦軸
にプロットしたものを図６に示す。なお、図中には同一
条件での一般的なショットキーダイオードの最低電力損
失を一点鎖線で示している。その結果図８に示した従来
の技術のダイオードではショットキー接合幅Ｗｓが１μ
ｍ程度で最低電力損失を与えるのに対して、本発明のダ
イオードでは約２μｍで最低損失を与え、その電力損失
量は従来の技術よりも小さいことが明らかとなった。さ
らに図６から、従来の技術ではダイオード損失Ｐ1の最
低値を与えるＷｓの寸法範囲が狭いのに対して、本発明
のダイオードのそれは広いことがわかる。このことは、
本発明のダイオードではプロセスマージンが非常に高い
ことを示している。
接合幅Ｗｓを横軸に、ダイオードの電力損失Ｐ1を縦軸
にプロットしたものを図６に示す。なお、図中には同一
条件での一般的なショットキーダイオードの最低電力損
失を一点鎖線で示している。その結果図８に示した従来
の技術のダイオードではショットキー接合幅Ｗｓが１μ
ｍ程度で最低電力損失を与えるのに対して、本発明のダ
イオードでは約２μｍで最低損失を与え、その電力損失
量は従来の技術よりも小さいことが明らかとなった。さ
らに図６から、従来の技術ではダイオード損失Ｐ1の最
低値を与えるＷｓの寸法範囲が狭いのに対して、本発明
のダイオードのそれは広いことがわかる。このことは、
本発明のダイオードではプロセスマージンが非常に高い
ことを示している。
【００２３】上記の結果から、本発明のダイオードにお
いては、その特性にばらつきが少なく、また、従来の技
術よりも緩いデザインルールで製造できることがわか
る。
いては、その特性にばらつきが少なく、また、従来の技
術よりも緩いデザインルールで製造できることがわか
る。
【００２４】なお、上述したものはｐ＋半導体領域とｎ
−電界緩和層とが接触しているダイオードについての説
明であるが、電界緩和層が孤立している場合でも同様の
作用がなされることは明白である。
−電界緩和層とが接触しているダイオードについての説
明であるが、電界緩和層が孤立している場合でも同様の
作用がなされることは明白である。
【００２５】また、本実施例においては基板がｎ型半導
体であるものについて説明したが、本実施例と同様に条
件を適宜設定することにより基板がｐ型半導体であるも
のについても適用できることはいうまでもない。
体であるものについて説明したが、本実施例と同様に条
件を適宜設定することにより基板がｐ型半導体であるも
のについても適用できることはいうまでもない。
【００２６】
【発明の効果】以上のように本発明のダイオードにおい
ては、ショットキー接合とｐｎ接合とを配設したダイオ
ードにおいて、ショットキー接合直下に電界緩和層とし
て薄い低濃度層を形成したことにより、低い逆バイアス
においてもｐｎ接合およびショットキー接合からの空乏
層の広がりが助長され、結果的にショットキー接合界面
の電界強度を効果的に緩和することができる。また、低
濃度層を中濃度層で囲み孤立化することで、より実効的
なショットキー接合面積が確保され、高い順方向電流密
度が得られ、順方向立上り電圧の増加を抑えつつ、逆方
向電流を低減することができる。したがって、より低損
失な整流ダイオードを提供することができる。さらに、
低濃度電界緩和層を配設したことにより低い逆バイアス
で動作することが可能となり、ショットキー接合面積を
大きくすることができる。したがってデザインルールが
緩和され、プロセスマージンが高く、低コストで高性能
な低損失ダイオードを提供することができる。
ては、ショットキー接合とｐｎ接合とを配設したダイオ
ードにおいて、ショットキー接合直下に電界緩和層とし
て薄い低濃度層を形成したことにより、低い逆バイアス
においてもｐｎ接合およびショットキー接合からの空乏
層の広がりが助長され、結果的にショットキー接合界面
の電界強度を効果的に緩和することができる。また、低
濃度層を中濃度層で囲み孤立化することで、より実効的
なショットキー接合面積が確保され、高い順方向電流密
度が得られ、順方向立上り電圧の増加を抑えつつ、逆方
向電流を低減することができる。したがって、より低損
失な整流ダイオードを提供することができる。さらに、
低濃度電界緩和層を配設したことにより低い逆バイアス
で動作することが可能となり、ショットキー接合面積を
大きくすることができる。したがってデザインルールが
緩和され、プロセスマージンが高く、低コストで高性能
な低損失ダイオードを提供することができる。
【図１】本発明の半導体装置の断面図である。
【図２】本発明の半導体装置を用いて作製したショット
キーダイオードである。
キーダイオードである。
【図３】本発明の他の実施例であるショットキーダイオ
ードである。
ードである。
【図４】従来の技術のダイオードと本発明のダイオード
のショットキー接合部中央におけるアノード／カソード
間の電界強度を示した図である。
のショットキー接合部中央におけるアノード／カソード
間の電界強度を示した図である。
【図５】従来の技術のダイオードと本発明のダイオード
の順方向立上り電圧Ｖｆと逆方向電流Ｊｒとの関係を示
した図である。
の順方向立上り電圧Ｖｆと逆方向電流Ｊｒとの関係を示
した図である。
【図６】図５に示した結果から求めたショットキー接合
幅Ｗｓとダイオードの電力損失Ｐとの関係を示した図で
ある。
幅Ｗｓとダイオードの電力損失Ｐとの関係を示した図で
ある。
【図７】一般的なショットキーダイオードの断面図であ
る。
る。
【図８】従来のショットキーダイオードの断面図であ
る。
る。
１ 高不純物濃度ｐ型半導体領域 ２ 低不純物濃度ｎ型半導体領域 ３ 中不純物濃度ｎ型半導体領域 ４ 高不純物濃度ｎ型半導体領域 ５ 空乏層 ６ バリアメタル ７ 保護メタル ８ オーミック電極
Claims (7)
- 【請求項１】高不純物濃度の一導電型半導体領域上に中
不純物濃度の一導電型半導体領域を形成した半導体基板
と、前記中不純物濃度の一導電型半導体領域表面に形成
された少なくとも２つの他導電型の半導体領域と、前記
他導電型の半導体領域を含む前記半導体基板表面上に形
成されたメタルとを有する半導体装置において、互いに
近接する前記他導電型の半導体領域間に一導電型の低不
純物濃度半導体領域を配設したことを特徴とする半導体
装置。 - 【請求項２】前記低不純物濃度半導体領域は前記他導電
型の半導体領域とは離間することを特徴とする請求項１
記載の半導体装置。 - 【請求項３】高不純物濃度の一導電型半導体領域上に中
不純物濃度の一導電型半導体領域を形成した半導体基板
と、前記中不純物濃度の一導電型半導体領域表面に形成
された複数の他導電型の半導体領域と、前記中不純物濃
度の一導電型半導体領域表面に形成された複数の一導電
型の低不純物濃度半導体領域と、前記他導電型の半導体
領域および一導電型の低不純物濃度半導体領域を含む前
記半導体基板表面上に形成されたメタルとを有し、前記
複数の他導電型の半導体領域および前記複数の一導電型
の低不純物濃度半導体領域を交互に配設したことを特徴
とする半導体装置。 - 【請求項４】前記低不純物濃度半導体領域は前記他導電
型の半導体領域とは離間することを特徴とする請求項３
記載の半導体装置。 - 【請求項５】前記低不純物濃度半導体領域と前記他導電
型の半導体領域との間隔を零バイアス時に前記他導電型
の半導体領域と前記中不純物濃度の一導電型半導体領域
の接触により前記中不純物濃度の一導電型半導体領域に
形成される空乏層の厚さ以上としたことを特徴とする請
求項２または４記載の半導体装置。 - 【請求項６】前記低不純物濃度半導体領域の厚さが前記
他導電型の半導体領域の厚さよりも薄いことを特徴とす
る請求項１乃至５記載の半導体装置。 - 【請求項７】前記低不純物濃度半導体領域の幅を零バイ
アス時に前記低不純物濃度半導体領域に近接した前記他
導電型の半導体領域から広がる空乏層幅の２倍以上にし
たことを特徴とする請求項１乃至６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4749494A JP3468571B2 (ja) | 1994-03-17 | 1994-03-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4749494A JP3468571B2 (ja) | 1994-03-17 | 1994-03-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07263716A true JPH07263716A (ja) | 1995-10-13 |
| JP3468571B2 JP3468571B2 (ja) | 2003-11-17 |
Family
ID=12776675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4749494A Expired - Fee Related JP3468571B2 (ja) | 1994-03-17 | 1994-03-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3468571B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1390973A1 (en) * | 2001-05-25 | 2004-02-25 | Abb Research Ltd. | A method concerning a junction barrier schottky diode, such a diode and use thereof |
| US6975013B2 (en) | 1997-06-02 | 2005-12-13 | Fuji Electric Co., Ltd. | Diode and method for manufacturing the same |
| JP2007281231A (ja) * | 2006-04-07 | 2007-10-25 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
| JP2007324218A (ja) * | 2006-05-30 | 2007-12-13 | Toshiba Corp | 半導体整流素子 |
| JP2009535849A (ja) * | 2006-04-29 | 2009-10-01 | アルファ アンド オメガ セミコンダクター，リミテッド | 集積化ｍｏｓｆｅｔ−ショットキーデバイスのレイアウトに影響を与えずにショットキーブレークダウン電圧（ｂｖ）を高める |
| JP2010225878A (ja) * | 2009-03-24 | 2010-10-07 | Denso Corp | ショットキーバリアダイオードを備えた半導体装置およびその製造方法 |
| JP2012204579A (ja) * | 2011-03-25 | 2012-10-22 | Toshiba Corp | 半導体装置 |
| JP2018074170A (ja) * | 2011-05-18 | 2018-05-10 | ローム株式会社 | 半導体装置 |
-
1994
- 1994-03-17 JP JP4749494A patent/JP3468571B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6975013B2 (en) | 1997-06-02 | 2005-12-13 | Fuji Electric Co., Ltd. | Diode and method for manufacturing the same |
| US7112865B2 (en) | 1997-06-02 | 2006-09-26 | Fuji Electric Holdings Co., Ltd. | Diode and method for manufacturing the same |
| US7187054B2 (en) | 1997-06-02 | 2007-03-06 | Fuji Electric Holdings Co., Ltd. | Diode and method for manufacturing the same |
| US7276771B2 (en) | 1997-06-02 | 2007-10-02 | Fuji Electric Co., Ltd. | Diode and method for manufacturing the same |
| JP2010050468A (ja) * | 2001-05-25 | 2010-03-04 | Cree Inc | ジャンクション・バリア・ショットキ・ダイオードに関する方法と、そのダイオードおよびその使用方法 |
| EP1390973A1 (en) * | 2001-05-25 | 2004-02-25 | Abb Research Ltd. | A method concerning a junction barrier schottky diode, such a diode and use thereof |
| JP2007281231A (ja) * | 2006-04-07 | 2007-10-25 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
| JP2009535849A (ja) * | 2006-04-29 | 2009-10-01 | アルファ アンド オメガ セミコンダクター，リミテッド | 集積化ｍｏｓｆｅｔ−ショットキーデバイスのレイアウトに影響を与えずにショットキーブレークダウン電圧（ｂｖ）を高める |
| JP2007324218A (ja) * | 2006-05-30 | 2007-12-13 | Toshiba Corp | 半導体整流素子 |
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