JP2003158259A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 耐圧、漏れ電流等の逆方向特性を損なうこと
なく、順方向のオン電圧を効果的に引き下げることがで
きる半導体装置及びその製造方法を提供する。 【解決手段】 炭化珪素基板の上面にシリコン膜を形成
し、その上に高融点金属膜を化学量論的組成比が１：２
（＝高融点金属：シリコン）となるように形成する。そ
して、真空または不活性ガスの雰囲気の６００乃至１１
００℃の温度で加熱処理を施して、シリコン膜と高融点
金属膜とのシリサイド反応のみから、シリサイド膜を生
成する。シリサイド膜の生成において、炭化珪素基板内
のシリコン原子は消費されず、組成変化が急峻なショッ
トキーコンタクトが形成される。
なく、順方向のオン電圧を効果的に引き下げることがで
きる半導体装置及びその製造方法を提供する。 【解決手段】 炭化珪素基板の上面にシリコン膜を形成
し、その上に高融点金属膜を化学量論的組成比が１：２
（＝高融点金属：シリコン）となるように形成する。そ
して、真空または不活性ガスの雰囲気の６００乃至１１
００℃の温度で加熱処理を施して、シリコン膜と高融点
金属膜とのシリサイド反応のみから、シリサイド膜を生
成する。シリサイド膜の生成において、炭化珪素基板内
のシリコン原子は消費されず、組成変化が急峻なショッ
トキーコンタクトが形成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関わり、特に、ＳｉＣを用いた半導体パワー
デバイス及びその製造方法に関する。
製造方法に関わり、特に、ＳｉＣを用いた半導体パワー
デバイス及びその製造方法に関する。
【０００２】
【従来の技術】半導体パワーデバイスの１つに、ジャン
クション・バリア・ショットキーダイオード（以下、
「ＪＢＳダイオード」という）がある。ＪＢＳダイオー
ドは、通常のｎ型ショットキーダイオードにおいてショ
ットキー電極下に複数個のｐ＋領域を埋め込んだ構造を
有している。ＪＢＳダイオードの特徴は、逆方向特性に
おいて各ｐ＋ 領域から空乏層が伸びてピンチオフする
ことによりショットキー界面に加わる電界を緩和し、逆
方向のリーク電流を抑制することができる点にある。し
かし一方で順方向特性においては、ショットキー電極下
に複数個のＰ＋領域を埋め込んでいるため、キャリアの
通過する領域が実効的に減少し、結果として順方向のオ
ン電圧が増加してしまうという問題がある。
クション・バリア・ショットキーダイオード（以下、
「ＪＢＳダイオード」という）がある。ＪＢＳダイオー
ドは、通常のｎ型ショットキーダイオードにおいてショ
ットキー電極下に複数個のｐ＋領域を埋め込んだ構造を
有している。ＪＢＳダイオードの特徴は、逆方向特性に
おいて各ｐ＋ 領域から空乏層が伸びてピンチオフする
ことによりショットキー界面に加わる電界を緩和し、逆
方向のリーク電流を抑制することができる点にある。し
かし一方で順方向特性においては、ショットキー電極下
に複数個のＰ＋領域を埋め込んでいるため、キャリアの
通過する領域が実効的に減少し、結果として順方向のオ
ン電圧が増加してしまうという問題がある。
【０００３】そこで、順方向のオン電圧を引き下げるた
めに、ショットキー電極材料としてバリアハイトの低い
金属を用いることが検討されている。一般に、ＪＢＳダ
イオードを含むショットキーバリアダイオードにおいて
は、ショットキーバリアハイトの高さによって順方向の
オン電圧が大きく左右される。即ち、バリアハイトが低
い場合には、多数キャリアが半導体側から金属側へと容
易に熱電子放出される為、順方向電流が大幅に増加す
る。言い換えれば、同じ順方向電流を得るためには、バ
リアハイトが低い程、オン電圧を小さくすることができ
る。従って、ショットキー電極材料としてバリアハイト
の低い金属を用いれば、順方向のオン電圧を効果的に引
き下げることができる。
めに、ショットキー電極材料としてバリアハイトの低い
金属を用いることが検討されている。一般に、ＪＢＳダ
イオードを含むショットキーバリアダイオードにおいて
は、ショットキーバリアハイトの高さによって順方向の
オン電圧が大きく左右される。即ち、バリアハイトが低
い場合には、多数キャリアが半導体側から金属側へと容
易に熱電子放出される為、順方向電流が大幅に増加す
る。言い換えれば、同じ順方向電流を得るためには、バ
リアハイトが低い程、オン電圧を小さくすることができ
る。従って、ショットキー電極材料としてバリアハイト
の低い金属を用いれば、順方向のオン電圧を効果的に引
き下げることができる。
【０００４】ここで、次世代のパワーデバイス用半導体
として期待されているＳｉＣ（炭化珪素）を用いたＪＢ
Ｓダイオードを考える。ＳｉＣは、Ｓｉ（シリコン）と
比較してバンドギャップが３倍、破壊電界強度が約１０
倍、また熱伝導率が約３倍と優れた物性を有し、この特
性を活用すれば超低損失且つ高温動作可能なパワーデバ
イスを実現することができる。ＳｉＣを用いてショット
キー接続を形成した場合、一般にそのバリアハイトは金
属の仕事関数に対してほぼ一次の線形性を持つことが知
られている。従って、ショットキー電極材料として仕事
関数の小さな金属を用いれば、ショットキーバリアバイ
トを小さくでき、結果として順方向のオン電圧を引き下
げることができる。
として期待されているＳｉＣ（炭化珪素）を用いたＪＢ
Ｓダイオードを考える。ＳｉＣは、Ｓｉ（シリコン）と
比較してバンドギャップが３倍、破壊電界強度が約１０
倍、また熱伝導率が約３倍と優れた物性を有し、この特
性を活用すれば超低損失且つ高温動作可能なパワーデバ
イスを実現することができる。ＳｉＣを用いてショット
キー接続を形成した場合、一般にそのバリアハイトは金
属の仕事関数に対してほぼ一次の線形性を持つことが知
られている。従って、ショットキー電極材料として仕事
関数の小さな金属を用いれば、ショットキーバリアバイ
トを小さくでき、結果として順方向のオン電圧を引き下
げることができる。
【０００５】従来のＳｉＣを用いたＪＢＳダイオードで
は、ＳｉＣ基板上に直接ニッケル（Ｎｉ）等のショット
キー電極膜を形成し、ＳｉとＮｉとをシリサイド反応さ
せて、ニッケル・シリサイド膜（Ｎｉ２ Ｓｉ）から成
るショットキー電極を形成していた（例えば、特許文献
１参照。）。
は、ＳｉＣ基板上に直接ニッケル（Ｎｉ）等のショット
キー電極膜を形成し、ＳｉとＮｉとをシリサイド反応さ
せて、ニッケル・シリサイド膜（Ｎｉ２ Ｓｉ）から成
るショットキー電極を形成していた（例えば、特許文献
１参照。）。
【０００６】
【特許文献１】特開２０００−２３６０９９号公報
【０００７】
【発明が解決しようとする課題】しかし、実際のＪＢＳ
ダイオードでは、ショットキー電極材料として仕事関数
の小さな如何なる金属、例えば、Ｔｉ（チタン）を単純
に用いたとしても、コンタクト形成前のＳｉＣ表面が、
洗浄、酸化工程などの度重なるプロセスに晒されて表面
欠陥が増加すると共に、ＳｉＣ表面の平坦性も著しく低
下する。結果としてショットキーバリアハイトを実質的
に０．７ｅＶ以下にすることは非常に困難であった。
ダイオードでは、ショットキー電極材料として仕事関数
の小さな如何なる金属、例えば、Ｔｉ（チタン）を単純
に用いたとしても、コンタクト形成前のＳｉＣ表面が、
洗浄、酸化工程などの度重なるプロセスに晒されて表面
欠陥が増加すると共に、ＳｉＣ表面の平坦性も著しく低
下する。結果としてショットキーバリアハイトを実質的
に０．７ｅＶ以下にすることは非常に困難であった。
【０００８】また、特許文献１に記載されたＪＢＳダイ
オードでは、Ｎｉ２ ＳｉとＳｉＣとのショットキー接
続界面における組成変化が緩慢となる。即ち、Ｎｉ２
ＳｉとＳｉＣとの界面にＮｉの炭化物の層が形成されて
界面準位の密度が増加する。この界面準位の増加に伴っ
て、界面近傍のＳｉＣのフェルミ準位は伝導帯下端から
深い位置にピニングされる。結果として、バリアハイト
が上昇し、ＪＢＳダイオードの順方向のオン電圧が増加
してしまう。
オードでは、Ｎｉ２ ＳｉとＳｉＣとのショットキー接
続界面における組成変化が緩慢となる。即ち、Ｎｉ２
ＳｉとＳｉＣとの界面にＮｉの炭化物の層が形成されて
界面準位の密度が増加する。この界面準位の増加に伴っ
て、界面近傍のＳｉＣのフェルミ準位は伝導帯下端から
深い位置にピニングされる。結果として、バリアハイト
が上昇し、ＪＢＳダイオードの順方向のオン電圧が増加
してしまう。
【０００９】本発明はこのような従来技術の問題点を解
決するために成されたものであり、その目的は、耐圧、
漏れ電流等の逆方向特性を損なうことなく、順方向のオ
ン電圧を効果的に引き下げることができる半導体装置及
びその製造方法を提供することである。
決するために成されたものであり、その目的は、耐圧、
漏れ電流等の逆方向特性を損なうことなく、順方向のオ
ン電圧を効果的に引き下げることができる半導体装置及
びその製造方法を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の特徴は、第１導電型高抵抗の炭化珪
素基板と、炭化珪素基板の上部に形成された第２導電型
領域と、炭化珪素基板の上部において第２導電型領域の
外側に形成された第２導電型の接合終端領域と、炭化珪
素基板の上部において接合終端領域の外側に形成された
第１導電型低抵抗の空乏層制限領域と、第２導電型領域
及び接合終端領域に接続され、且つ接合終端領域の内側
に表出した炭化珪素基板の上面にショットキー接続され
たアノード電極と、空乏層制限領域にオーミック接続さ
れた空乏層制限電極と、炭化珪素基板の下面にオーミッ
ク接続されたカソード電極とを有する半導体装置である
ことである。アノード電極は、少なくともショットキー
接続界面に配置された高融点金属のシリサイド膜を有す
る。
め、本発明の第１の特徴は、第１導電型高抵抗の炭化珪
素基板と、炭化珪素基板の上部に形成された第２導電型
領域と、炭化珪素基板の上部において第２導電型領域の
外側に形成された第２導電型の接合終端領域と、炭化珪
素基板の上部において接合終端領域の外側に形成された
第１導電型低抵抗の空乏層制限領域と、第２導電型領域
及び接合終端領域に接続され、且つ接合終端領域の内側
に表出した炭化珪素基板の上面にショットキー接続され
たアノード電極と、空乏層制限領域にオーミック接続さ
れた空乏層制限電極と、炭化珪素基板の下面にオーミッ
ク接続されたカソード電極とを有する半導体装置である
ことである。アノード電極は、少なくともショットキー
接続界面に配置された高融点金属のシリサイド膜を有す
る。
【００１１】本発明の第２の特徴は、（１）第１導電型
高抵抗の炭化珪素基板を用意する工程と、（２）炭化珪
素基板の上部に選択的に第２導電型不純物を拡散させ
て、第２導電型領域を形成する工程と、（３）炭化珪素
基板の上部に選択的に第２導電型不純物を拡散させて、
第２電極領域の外側に接合終端領域を形成する工程と、
（４）炭化珪素基板の上部に選択的に第１導電型不純物
を高濃度に拡散させて、接合終端領域の外側に空乏層制
限領域を形成する工程と、（５）第２導電型領域、接合
終端領域、及び接合終端領域の内側に表出した炭化珪素
基板の上面に、シリコン膜を形成する工程と、（６）シ
リコン膜の上に、高融点金属膜を化学量論的組成比が
１：２（＝高融点金属：シリコン）となるように形成す
る工程と、（７）所定の熱処理を施して、シリコン膜と
高融点金属膜とのシリサイド反応から、アノード電極と
なるシリサイド膜を生成する工程と、（８）空乏層制限
領域にオーミック接続する空乏層制限電極を形成する工
程と、（９）炭化珪素基板の下面にオーミック接続する
カソード電極を形成する工程とを有する半導体装置の製
造方法であることである。
高抵抗の炭化珪素基板を用意する工程と、（２）炭化珪
素基板の上部に選択的に第２導電型不純物を拡散させ
て、第２導電型領域を形成する工程と、（３）炭化珪素
基板の上部に選択的に第２導電型不純物を拡散させて、
第２電極領域の外側に接合終端領域を形成する工程と、
（４）炭化珪素基板の上部に選択的に第１導電型不純物
を高濃度に拡散させて、接合終端領域の外側に空乏層制
限領域を形成する工程と、（５）第２導電型領域、接合
終端領域、及び接合終端領域の内側に表出した炭化珪素
基板の上面に、シリコン膜を形成する工程と、（６）シ
リコン膜の上に、高融点金属膜を化学量論的組成比が
１：２（＝高融点金属：シリコン）となるように形成す
る工程と、（７）所定の熱処理を施して、シリコン膜と
高融点金属膜とのシリサイド反応から、アノード電極と
なるシリサイド膜を生成する工程と、（８）空乏層制限
領域にオーミック接続する空乏層制限電極を形成する工
程と、（９）炭化珪素基板の下面にオーミック接続する
カソード電極を形成する工程とを有する半導体装置の製
造方法であることである。
【００１２】本発明の第２の特徴によれば、炭化珪素基
板上にシリコン膜及び高融点金属膜を化学量論的組成比
が１：２（＝高融点金属：シリコン）となるように被着
後、所定の熱処理を施してシリサイド膜を形成すること
により、シリサイド膜は、シリコン膜と高融点金属との
シリサイド反応のみから生成され、炭化珪素基板内のシ
リコン原子を消費することがない。これにより、ショッ
トキー接続においてバリアハイトを低く抑えることがで
きる。また、オーミック接続においては接触抵抗を低く
抑えることができる。
板上にシリコン膜及び高融点金属膜を化学量論的組成比
が１：２（＝高融点金属：シリコン）となるように被着
後、所定の熱処理を施してシリサイド膜を形成すること
により、シリサイド膜は、シリコン膜と高融点金属との
シリサイド反応のみから生成され、炭化珪素基板内のシ
リコン原子を消費することがない。これにより、ショッ
トキー接続においてバリアハイトを低く抑えることがで
きる。また、オーミック接続においては接触抵抗を低く
抑えることができる。
【００１３】本発明の第３の特徴は、第１導電型高抵抗
の炭化珪素基板と、炭化珪素基板の上部に埋め込まれ、
炭化珪素基板の上面にショットキー接続された第１アノ
ード電極と、炭化珪素基板の上部において第１アノード
電極の外側に形成された第２導電型の接合終端領域と、
接合終端領域に接続された接合終端電極と、接合終端領
域の内側に表出した炭化珪素基板の上面にショットキー
接続され、且つ第１アノード電極及び接合終端電極に接
続された第２アノード電極と、炭化珪素基板の上部にお
いて接合終端領域の外側に形成された第１導電型低抵抗
の空乏層制限領域と、空乏層制限領域にオーミック接続
された空乏層制限電極と、炭化珪素基板の下面にオーミ
ック接続されたカソード電極とを有する半導体装置であ
ることである。第２アノードは、少なくともショットキ
ー接続界面に配置された高融点金属のシリサイド膜を有
する。また、第１アノード電極とのショットキー接続界
面における炭化珪素基板のバリアハイトは、第２アノー
ド電極とのショットキー接続界面における炭化珪素基板
のバリアハイトよりも高い。
の炭化珪素基板と、炭化珪素基板の上部に埋め込まれ、
炭化珪素基板の上面にショットキー接続された第１アノ
ード電極と、炭化珪素基板の上部において第１アノード
電極の外側に形成された第２導電型の接合終端領域と、
接合終端領域に接続された接合終端電極と、接合終端領
域の内側に表出した炭化珪素基板の上面にショットキー
接続され、且つ第１アノード電極及び接合終端電極に接
続された第２アノード電極と、炭化珪素基板の上部にお
いて接合終端領域の外側に形成された第１導電型低抵抗
の空乏層制限領域と、空乏層制限領域にオーミック接続
された空乏層制限電極と、炭化珪素基板の下面にオーミ
ック接続されたカソード電極とを有する半導体装置であ
ることである。第２アノードは、少なくともショットキ
ー接続界面に配置された高融点金属のシリサイド膜を有
する。また、第１アノード電極とのショットキー接続界
面における炭化珪素基板のバリアハイトは、第２アノー
ド電極とのショットキー接続界面における炭化珪素基板
のバリアハイトよりも高い。
【００１４】本発明の第４の特徴は、（１）第１導電型
高抵抗の炭化珪素基板を用意する工程と、（２）炭化珪
素基板の上部に選択的に第２導電型不純物を拡散させ
て、接合終端領域を形成する工程と、（３）炭化珪素基
板の上部に選択的に第１導電型不純物を高濃度に拡散さ
せて、接合終端領域の外側に空乏層制限領域を形成する
工程と、（４）接合終端領域の内側に表出した炭化珪素
基板の上面に、シリコン膜を選択的に形成する工程と、
（５）シリコン膜、接合終端領域、及び接合終端領域の
内側に表出した炭化珪素基板の上面に、高融点金属膜を
化学量論的組成比が１：２（＝高融点金属：シリコン）
となるように形成する工程と、（６−１）所定の熱処理
を施して、炭化珪素基板及び接合終端領域と高融点金属
膜とのシリサイド反応から第１アノード電極及び接合終
端電極となる第１のシリサイド膜を生成すると同時に、
（６−２）シリコン膜と高融点金属膜とのシリサイド反
応から第２アノード電極となる第２のシリサイド膜を生
成する工程と、（７）空乏層制限領域にオーミック接続
する空乏層制限電極を形成する工程と、（８）炭化珪素
基板の下面にオーミック接続するカソード電極を形成す
る工程とを有する半導体装置の製造方法であることであ
る。
高抵抗の炭化珪素基板を用意する工程と、（２）炭化珪
素基板の上部に選択的に第２導電型不純物を拡散させ
て、接合終端領域を形成する工程と、（３）炭化珪素基
板の上部に選択的に第１導電型不純物を高濃度に拡散さ
せて、接合終端領域の外側に空乏層制限領域を形成する
工程と、（４）接合終端領域の内側に表出した炭化珪素
基板の上面に、シリコン膜を選択的に形成する工程と、
（５）シリコン膜、接合終端領域、及び接合終端領域の
内側に表出した炭化珪素基板の上面に、高融点金属膜を
化学量論的組成比が１：２（＝高融点金属：シリコン）
となるように形成する工程と、（６−１）所定の熱処理
を施して、炭化珪素基板及び接合終端領域と高融点金属
膜とのシリサイド反応から第１アノード電極及び接合終
端電極となる第１のシリサイド膜を生成すると同時に、
（６−２）シリコン膜と高融点金属膜とのシリサイド反
応から第２アノード電極となる第２のシリサイド膜を生
成する工程と、（７）空乏層制限領域にオーミック接続
する空乏層制限電極を形成する工程と、（８）炭化珪素
基板の下面にオーミック接続するカソード電極を形成す
る工程とを有する半導体装置の製造方法であることであ
る。
【００１５】本発明の第４の特徴によれば、炭化珪素基
板上にシリコン膜及び高融点金属膜を化学量論的組成比
が１：２（＝高融点金属：シリコン）となるように被着
後、所定の熱処理を施して第２のシリサイド膜を形成す
ることにより、第２のシリサイド膜は、シリコン膜と高
融点金属とのシリサイド反応のみから生成され、炭化珪
素基板内のシリコン原子を消費することがない。これに
より、ショットキー接続においてバリアハイトを低く抑
えることができる。また、オーミック接続においては接
触抵抗を低く抑えることができる。一方、第１のシリサ
イド膜は、炭化珪素基板上に直接高融点金属膜を形成
し、炭化珪素基板中のシリコンと高融点金属とのシリサ
イド反応から生成される。このため、ショットキー接続
界面における組成変化が緩慢となり、バリアハイトが上
昇する。
板上にシリコン膜及び高融点金属膜を化学量論的組成比
が１：２（＝高融点金属：シリコン）となるように被着
後、所定の熱処理を施して第２のシリサイド膜を形成す
ることにより、第２のシリサイド膜は、シリコン膜と高
融点金属とのシリサイド反応のみから生成され、炭化珪
素基板内のシリコン原子を消費することがない。これに
より、ショットキー接続においてバリアハイトを低く抑
えることができる。また、オーミック接続においては接
触抵抗を低く抑えることができる。一方、第１のシリサ
イド膜は、炭化珪素基板上に直接高融点金属膜を形成
し、炭化珪素基板中のシリコンと高融点金属とのシリサ
イド反応から生成される。このため、ショットキー接続
界面における組成変化が緩慢となり、バリアハイトが上
昇する。
【００１６】本発明の第５の特徴は、第１導電型高抵抗
の炭化珪素基板と、炭化珪素基板の上部に形成された第
１導電型低抵抗のソース領域と、炭化珪素基板の上部に
おいてソース領域の外側に形成された第２導電型のゲー
ト領域と、炭化珪素基板の上部においてゲート領域の外
側に形成された第２導電型の接合終端領域と、炭化珪素
基板の上部において接合終端領域の外側に形成された第
１導電型低抵抗の空乏層制限領域と、ソース領域にオー
ミック接続されたソース電極と、ゲート領域にオーミッ
ク接続されたゲート電極と、空乏層制限領域にオーミッ
ク接続された空乏層制限電極と、炭化珪素基板の下面に
オーミック接続されたドレイン電極とを有する半導体装
置であることである。ソース電極及びゲート電極は、少
なくともオーミック接続界面に配置された高融点金属の
シリサイド膜をそれぞれ有する。
の炭化珪素基板と、炭化珪素基板の上部に形成された第
１導電型低抵抗のソース領域と、炭化珪素基板の上部に
おいてソース領域の外側に形成された第２導電型のゲー
ト領域と、炭化珪素基板の上部においてゲート領域の外
側に形成された第２導電型の接合終端領域と、炭化珪素
基板の上部において接合終端領域の外側に形成された第
１導電型低抵抗の空乏層制限領域と、ソース領域にオー
ミック接続されたソース電極と、ゲート領域にオーミッ
ク接続されたゲート電極と、空乏層制限領域にオーミッ
ク接続された空乏層制限電極と、炭化珪素基板の下面に
オーミック接続されたドレイン電極とを有する半導体装
置であることである。ソース電極及びゲート電極は、少
なくともオーミック接続界面に配置された高融点金属の
シリサイド膜をそれぞれ有する。
【００１７】本発明の第６の特徴は、（１）第１導電型
高抵抗の炭化珪素基板を用意する工程と、（２）炭化珪
素基板の上部に選択的に第１導電型不純物を高濃度に拡
散させて、ソース領域を形成する工程と、（３）炭化珪
素基板の上部に選択的に第２導電型不純物を拡散させ
て、ソース領域の外側にゲート領域を形成する工程と、
（４）炭化珪素基板の上部に選択的に第２導電型不純物
を拡散させて、ゲート領域の外側に接合終端領域を形成
する工程と、（５）炭化珪素基板の上部に選択的に第１
導電型不純物を高濃度に拡散させて、接合終端領域の外
側に空乏層制限領域を形成する工程と、（６）ソース領
域及びゲート領域の上にシリコン膜を形成する工程と、
（７）シリコン膜の上に高融点金属膜を、化学量論的組
成比が１：２（＝高融点金属：シリコン）となるように
形成する工程と、（８）所定の熱処理を施して、シリコ
ン膜と高融点金属膜とのシリサイド反応から、ソース電
極及びゲート電極となるシリサイド膜を生成する工程
と、（９）空乏層制限領域にオーミック接続する空乏層
制限電極を形成する工程と、（１０）炭化珪素基板の下
面にオーミック接続するドレイン電極を形成する工程と
を有する半導体装置の製造方法であることである。
高抵抗の炭化珪素基板を用意する工程と、（２）炭化珪
素基板の上部に選択的に第１導電型不純物を高濃度に拡
散させて、ソース領域を形成する工程と、（３）炭化珪
素基板の上部に選択的に第２導電型不純物を拡散させ
て、ソース領域の外側にゲート領域を形成する工程と、
（４）炭化珪素基板の上部に選択的に第２導電型不純物
を拡散させて、ゲート領域の外側に接合終端領域を形成
する工程と、（５）炭化珪素基板の上部に選択的に第１
導電型不純物を高濃度に拡散させて、接合終端領域の外
側に空乏層制限領域を形成する工程と、（６）ソース領
域及びゲート領域の上にシリコン膜を形成する工程と、
（７）シリコン膜の上に高融点金属膜を、化学量論的組
成比が１：２（＝高融点金属：シリコン）となるように
形成する工程と、（８）所定の熱処理を施して、シリコ
ン膜と高融点金属膜とのシリサイド反応から、ソース電
極及びゲート電極となるシリサイド膜を生成する工程
と、（９）空乏層制限領域にオーミック接続する空乏層
制限電極を形成する工程と、（１０）炭化珪素基板の下
面にオーミック接続するドレイン電極を形成する工程と
を有する半導体装置の製造方法であることである。
【００１８】本発明の第６の特徴によれば、ソース領域
とソース電極とのオーミック接続界面、及びゲート領域
とゲート電極とのオーミック接続界面における組成変化
が急峻となり、この界面構造を反映してバリアハイトを
低く抑えることができる。
とソース電極とのオーミック接続界面、及びゲート領域
とゲート電極とのオーミック接続界面における組成変化
が急峻となり、この界面構造を反映してバリアハイトを
低く抑えることができる。
【００１９】本発明の第７の特徴は、第１導電型高抵抗
の炭化珪素基板と、この炭化珪素基板の上部に形成され
た第１導電型低抵抗のソース領域と、炭化珪素基板の上
部においてソース領域の外側に形成された炭化珪素基板
の凹部と、この凹部の底面に形成された第２導電型のゲ
ート領域と、炭化珪素基板の上部においてゲート領域の
外側に形成された第２導電型の接合終端領域と、炭化珪
素基板の上部において接合終端領域の外側に形成された
第１導電型低抵抗の空乏層制限領域と、ソース領域にオ
ーミック接続されたソース電極と、ゲート領域にオーミ
ック接続されたゲート電極と、空乏層制限領域にオーミ
ック接続された空乏層制限電極と、炭化珪素基板の下面
にオーミック接続されたドレイン電極とを有する半導体
装置であることである。ソース電極及びゲート電極は、
少なくともオーミック接続界面に配置された高融点金属
のシリサイド膜をそれぞれ有する。シリサイド膜は、高
融点金属をＭとした場合、ＭＳｉ２ 構造から成るダイ
シリサイド膜である。
の炭化珪素基板と、この炭化珪素基板の上部に形成され
た第１導電型低抵抗のソース領域と、炭化珪素基板の上
部においてソース領域の外側に形成された炭化珪素基板
の凹部と、この凹部の底面に形成された第２導電型のゲ
ート領域と、炭化珪素基板の上部においてゲート領域の
外側に形成された第２導電型の接合終端領域と、炭化珪
素基板の上部において接合終端領域の外側に形成された
第１導電型低抵抗の空乏層制限領域と、ソース領域にオ
ーミック接続されたソース電極と、ゲート領域にオーミ
ック接続されたゲート電極と、空乏層制限領域にオーミ
ック接続された空乏層制限電極と、炭化珪素基板の下面
にオーミック接続されたドレイン電極とを有する半導体
装置であることである。ソース電極及びゲート電極は、
少なくともオーミック接続界面に配置された高融点金属
のシリサイド膜をそれぞれ有する。シリサイド膜は、高
融点金属をＭとした場合、ＭＳｉ２ 構造から成るダイ
シリサイド膜である。
【００２０】本発明の第８の特徴は、（１） 第１導電
型高抵抗の炭化珪素基板を用意する工程と、（２）炭化
珪素基板の上部に選択的に第１導電型不純物を高濃度に
拡散させて、ソース領域を形成する工程と、（３）炭化
珪素基板の上部を選択的に除去して、ソース領域の外側
に凹部を形成する工程と、（４）凹部の底面から選択的
に第２導電型不純物を拡散させてゲート領域を形成する
工程と、（５）炭化珪素基板の上部に選択的に第２導電
型不純物を拡散させて、ゲート領域の外側に接合終端領
域を形成する工程と、（６）炭化珪素基板の上部に選択
的に第１導電型不純物を高濃度に拡散させて、接合終端
領域の外側に空乏層制限領域を形成する工程と、（７）
表出しているソース領域及びゲート領域の上に選択的に
シリコン膜を形成する工程と、（８）シリコン膜の上に
高融点金属膜を、化学量論的組成比が１：２（＝高融点
金属：シリコン）となるように形成する工程と、（９）
所定の熱処理を施して、シリコン膜と高融点金属膜との
シリサイド反応から、ソース電極及びゲート電極となる
シリサイド膜を生成する工程と、（１０）空乏層制限領
域にオーミック接続する空乏層制限電極を形成する工程
と、（１１）炭化珪素基板の下面にオーミック接続する
ドレイン電極を形成する工程とを有する半導体装置の製
造方法であることである。
型高抵抗の炭化珪素基板を用意する工程と、（２）炭化
珪素基板の上部に選択的に第１導電型不純物を高濃度に
拡散させて、ソース領域を形成する工程と、（３）炭化
珪素基板の上部を選択的に除去して、ソース領域の外側
に凹部を形成する工程と、（４）凹部の底面から選択的
に第２導電型不純物を拡散させてゲート領域を形成する
工程と、（５）炭化珪素基板の上部に選択的に第２導電
型不純物を拡散させて、ゲート領域の外側に接合終端領
域を形成する工程と、（６）炭化珪素基板の上部に選択
的に第１導電型不純物を高濃度に拡散させて、接合終端
領域の外側に空乏層制限領域を形成する工程と、（７）
表出しているソース領域及びゲート領域の上に選択的に
シリコン膜を形成する工程と、（８）シリコン膜の上に
高融点金属膜を、化学量論的組成比が１：２（＝高融点
金属：シリコン）となるように形成する工程と、（９）
所定の熱処理を施して、シリコン膜と高融点金属膜との
シリサイド反応から、ソース電極及びゲート電極となる
シリサイド膜を生成する工程と、（１０）空乏層制限領
域にオーミック接続する空乏層制限電極を形成する工程
と、（１１）炭化珪素基板の下面にオーミック接続する
ドレイン電極を形成する工程とを有する半導体装置の製
造方法であることである。
【００２１】第８の特徴によれば、シリコン膜と高融点
金属膜とのシリサイド反応において、炭化珪素基板内の
シリコン原子を消費することはない。このため、ソース
領域及びゲート領域のオーミック接続界面における組成
変化が急峻となり、この界面構造を反映してバリアハイ
トを低く抑えることができる。また、表出しているソー
ス領域及びゲート領域の上に選択的にシリコン膜を形成
してから、高融点金属とシリサイド反応させることによ
り、シリサイド膜を自己整合的に形成することができ
る。
金属膜とのシリサイド反応において、炭化珪素基板内の
シリコン原子を消費することはない。このため、ソース
領域及びゲート領域のオーミック接続界面における組成
変化が急峻となり、この界面構造を反映してバリアハイ
トを低く抑えることができる。また、表出しているソー
ス領域及びゲート領域の上に選択的にシリコン膜を形成
してから、高融点金属とシリサイド反応させることによ
り、シリサイド膜を自己整合的に形成することができ
る。
【００２２】
【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。図面の記載において同一あるいは
類似部分には同一あるいは類似な符号を付している。た
だし、図面は模式的なものであり、層の厚みと幅との関
係、各層の厚みの比率などは現実のものとは異なること
に留意すべきである。また、図面の相互間においても互
いの寸法の関係や比率が異なる部分が含まれていること
はもちろんである。
施の形態を説明する。図面の記載において同一あるいは
類似部分には同一あるいは類似な符号を付している。た
だし、図面は模式的なものであり、層の厚みと幅との関
係、各層の厚みの比率などは現実のものとは異なること
に留意すべきである。また、図面の相互間においても互
いの寸法の関係や比率が異なる部分が含まれていること
はもちろんである。
【００２３】（第１の実施の形態）
＜ＪＢＳダイオードの構成及び動作＞第１の実施の形態
に係る半導体装置は、通常の第１導電型ショットキーダ
イオードにおいて、ショットキー電極（アノード電極）
の下の第１導電型半導体領域に複数の第２導電型の不純
物領域が形成されたＪＢＳダイオードである。
に係る半導体装置は、通常の第１導電型ショットキーダ
イオードにおいて、ショットキー電極（アノード電極）
の下の第１導電型半導体領域に複数の第２導電型の不純
物領域が形成されたＪＢＳダイオードである。
【００２４】図１は、本発明の第１の実施の形態に係る
ＪＢＳダイオードの構成を示す断面図である。図１に示
すように、ＪＢＳダイオードは、第１導電型（ｎ型）高
抵抗の炭化珪素基板（ＳｉＣ基板）１４と、ＳｉＣ基板
１４の上部に形成された第２導電型領域（ｐ型低抵抗領
域）３と、ＳｉＣ基板１４の上部においてｐ型低抵抗領
域３の外側に形成された第２導電型の接合終端領域（ガ
ードリング）８と、ＳｉＣ基板１４の上部においてガー
ドリング８の外側に形成された第１導電型低抵抗の空乏
層制限領域４と、ｐ型低抵抗領域３及びガードリング８
に接続され、且つガードリング８の内側に表出したＳｉ
Ｃ基板１４の上面にショットキー接続されたアノード電
極７ａと、空乏層制限領域４にオーミック接続された空
乏層制限電極７ｂと、ＳｉＣ基板１４の下面にオーミッ
ク接続されたカソード電極５とを少なくとも有する。な
お、本発明の総ての実施の形態においては、第１導電型
／第２導電型がｎ型／ｐ型である場合について説明す
る。
ＪＢＳダイオードの構成を示す断面図である。図１に示
すように、ＪＢＳダイオードは、第１導電型（ｎ型）高
抵抗の炭化珪素基板（ＳｉＣ基板）１４と、ＳｉＣ基板
１４の上部に形成された第２導電型領域（ｐ型低抵抗領
域）３と、ＳｉＣ基板１４の上部においてｐ型低抵抗領
域３の外側に形成された第２導電型の接合終端領域（ガ
ードリング）８と、ＳｉＣ基板１４の上部においてガー
ドリング８の外側に形成された第１導電型低抵抗の空乏
層制限領域４と、ｐ型低抵抗領域３及びガードリング８
に接続され、且つガードリング８の内側に表出したＳｉ
Ｃ基板１４の上面にショットキー接続されたアノード電
極７ａと、空乏層制限領域４にオーミック接続された空
乏層制限電極７ｂと、ＳｉＣ基板１４の下面にオーミッ
ク接続されたカソード電極５とを少なくとも有する。な
お、本発明の総ての実施の形態においては、第１導電型
／第２導電型がｎ型／ｐ型である場合について説明す
る。
【００２５】ＳｉＣ基板１４は、窒素（Ｎ）或いは燐
（Ｐ）等のｎ型不純物が高濃度に添加されたＳｉＣから
成る低抵抗基板１と、低抵抗基板１の上に配置された低
抵抗基板１に比してｎ型不純物濃度の低いｎ型高抵抗層
２とから構成されている。ｐ型低抵抗領域３、ガードリ
ング８、及び空乏層制限領域４は、ＳｉＣ基板１４の内
のｎ型高抵抗層２の上部にそれぞれ配置され、ＳｉＣ基
板１４の上面にそれぞれ表出している。また、カソード
電極５は低抵抗基板１を介してＳｉＣ基板１４の下面に
オーミック接続されている。ｎ型高抵抗層２にカソード
電極５をオーミック接続させる他の手段があれば、低抵
抗基板１は不要となり、ＳｉＣ基板１４をｎ型高抵抗層
２だけで構成しても構わない。
（Ｐ）等のｎ型不純物が高濃度に添加されたＳｉＣから
成る低抵抗基板１と、低抵抗基板１の上に配置された低
抵抗基板１に比してｎ型不純物濃度の低いｎ型高抵抗層
２とから構成されている。ｐ型低抵抗領域３、ガードリ
ング８、及び空乏層制限領域４は、ＳｉＣ基板１４の内
のｎ型高抵抗層２の上部にそれぞれ配置され、ＳｉＣ基
板１４の上面にそれぞれ表出している。また、カソード
電極５は低抵抗基板１を介してＳｉＣ基板１４の下面に
オーミック接続されている。ｎ型高抵抗層２にカソード
電極５をオーミック接続させる他の手段があれば、低抵
抗基板１は不要となり、ＳｉＣ基板１４をｎ型高抵抗層
２だけで構成しても構わない。
【００２６】ｐ型低抵抗領域３は、約２μｍの間隔をお
いて１つ又は２以上配置されている。ｐ型低抵抗領域３
自体の幅は約２μｍである。また、ｐ型低抵抗領域３
は、ボロン（Ｂ）等のｐ型不純物が高濃度に添加された
領域であり、ＪＢＳダイオードの特徴を為す部分であ
る。
いて１つ又は２以上配置されている。ｐ型低抵抗領域３
自体の幅は約２μｍである。また、ｐ型低抵抗領域３
は、ボロン（Ｂ）等のｐ型不純物が高濃度に添加された
領域であり、ＪＢＳダイオードの特徴を為す部分であ
る。
【００２７】ガードリング８は、デバイスの高耐圧化を
図る為の接合終端構造を為す部分である。ガードリング
８は、ｐ型低抵抗領域３の外側にｐ型低抵抗領域３から
約２μｍの間隔をおいて配置され、ｐ型低抵抗領域３と
同様に、ｐ型不純物が高濃度に添加された領域である。
図る為の接合終端構造を為す部分である。ガードリング
８は、ｐ型低抵抗領域３の外側にｐ型低抵抗領域３から
約２μｍの間隔をおいて配置され、ｐ型低抵抗領域３と
同様に、ｐ型不純物が高濃度に添加された領域である。
【００２８】空乏層制限領域４は、後述するショットキ
ー接続界面から横方向に伸びる空乏層を制限する為に用
いられる領域である。空乏層制限領域４は、ガードリン
グ８の外側にガードリング８から所定の間隔をおいて配
置され、Ｎ或いはＰなどのｎ型不純物が高濃度に添加さ
れた領域である。
ー接続界面から横方向に伸びる空乏層を制限する為に用
いられる領域である。空乏層制限領域４は、ガードリン
グ８の外側にガードリング８から所定の間隔をおいて配
置され、Ｎ或いはＰなどのｎ型不純物が高濃度に添加さ
れた領域である。
【００２９】アノード電極７ａは高融点金属のシリサイ
ド膜から成る。第１の実施の形態では、高融点金属とし
てＮｉ（ニッケル）を使用した場合であって、シリサイ
ド膜が金属元素をＭとした場合、ＭＳｉ２ 構造を主構
成要素として形成されたダイシリサイド膜である場合に
ついて説明する。また、アノード電極７ａは、ｐ型低抵
抗領域３及びガードリング８にオーミック接続されてい
るが、ガードリング８の内側に表出した高抵抗層２には
ショットキー接続されている。高抵抗層２とアノード電
極７ａとのショットキー接続によって、ＪＢＳダイオー
ドのショットキー機能が実現されている。ここで、「ガ
ードリング８の内側に表出した高抵抗層２」には、ｐ型
低抵抗領域３とガードリング８の間に表出した部分と、
ｐ型低抵抗領域３同士の間に表出した部分とが含まれ
る。なお、アノード電極７ａは、ｐ型低抵抗領域３及び
ガードリング８にショットキー接続されていても構わな
い。
ド膜から成る。第１の実施の形態では、高融点金属とし
てＮｉ（ニッケル）を使用した場合であって、シリサイ
ド膜が金属元素をＭとした場合、ＭＳｉ２ 構造を主構
成要素として形成されたダイシリサイド膜である場合に
ついて説明する。また、アノード電極７ａは、ｐ型低抵
抗領域３及びガードリング８にオーミック接続されてい
るが、ガードリング８の内側に表出した高抵抗層２には
ショットキー接続されている。高抵抗層２とアノード電
極７ａとのショットキー接続によって、ＪＢＳダイオー
ドのショットキー機能が実現されている。ここで、「ガ
ードリング８の内側に表出した高抵抗層２」には、ｐ型
低抵抗領域３とガードリング８の間に表出した部分と、
ｐ型低抵抗領域３同士の間に表出した部分とが含まれ
る。なお、アノード電極７ａは、ｐ型低抵抗領域３及び
ガードリング８にショットキー接続されていても構わな
い。
【００３０】空乏層制限電極７ｂは、高融点金属のシリ
サイド膜から成り、アノード電極７ａと同一の膜構造を
有する。即ち、空乏層制限電極７ｂは、ＮｉＳｉ２ 構
造から成るダイシリサイド膜である。空乏層制限電極７
ｂが空乏層制限領域４にオーミック接続されることによ
り、空乏層制限領域４内の電位がより均一に保たれ、空
乏層制限領域４が有する空乏層制限機能が更に向上す
る。アノード電極７ａと空乏層制限電極７ｂの間には、
絶縁膜（ＳｉＯ２ 膜）６が形成されている。
サイド膜から成り、アノード電極７ａと同一の膜構造を
有する。即ち、空乏層制限電極７ｂは、ＮｉＳｉ２ 構
造から成るダイシリサイド膜である。空乏層制限電極７
ｂが空乏層制限領域４にオーミック接続されることによ
り、空乏層制限領域４内の電位がより均一に保たれ、空
乏層制限領域４が有する空乏層制限機能が更に向上す
る。アノード電極７ａと空乏層制限電極７ｂの間には、
絶縁膜（ＳｉＯ２ 膜）６が形成されている。
【００３１】図２は、図１に示したＪＢＳダイオードの
平面形状を示す上面図である。図２においては、ＳｉＣ
基板１４上部の各半導体領域（３、４、８）の平面形状
を示す為に、ＳｉＣ基板１４の上に配置された各電極
（７ａ、７ｂ）及び絶縁膜６を図示していない。また、
図１に示した断面図は、図２に示すＡ−Ａ’切断面に沿
った断面図である。図２に示すように、ＳｉＣ基板１４
上部に配置された各半導体領域（３、４、８）は、同心
の方形状をそれぞれ有する。中央部分に１つ目のｐ型低
抵抗領域３が配置され、これを取り囲むように２つ目の
リング状のｐ型低抵抗領域３が配置されている。リング
状のｐ型低抵抗領域３の周りを取り囲むように、リング
状のガードリング８が配置され、更にその外側にリング
状の空乏層制限領域４が配置されている。なお、図示は
省略したが、各半導体領域（３、４、８）の間には高抵
抗層２が表出している。ここでは、各半導体領域（３、
４、８）は、方形状である場合を示したが、これに限定
されることなく、円状、楕円状、菱形状等の他の形状で
あっても構わない。例えば、図１１に示すように、各半
導体領域（３、４、８）は、ストライプ状の平面形状を
有していても構わない。
平面形状を示す上面図である。図２においては、ＳｉＣ
基板１４上部の各半導体領域（３、４、８）の平面形状
を示す為に、ＳｉＣ基板１４の上に配置された各電極
（７ａ、７ｂ）及び絶縁膜６を図示していない。また、
図１に示した断面図は、図２に示すＡ−Ａ’切断面に沿
った断面図である。図２に示すように、ＳｉＣ基板１４
上部に配置された各半導体領域（３、４、８）は、同心
の方形状をそれぞれ有する。中央部分に１つ目のｐ型低
抵抗領域３が配置され、これを取り囲むように２つ目の
リング状のｐ型低抵抗領域３が配置されている。リング
状のｐ型低抵抗領域３の周りを取り囲むように、リング
状のガードリング８が配置され、更にその外側にリング
状の空乏層制限領域４が配置されている。なお、図示は
省略したが、各半導体領域（３、４、８）の間には高抵
抗層２が表出している。ここでは、各半導体領域（３、
４、８）は、方形状である場合を示したが、これに限定
されることなく、円状、楕円状、菱形状等の他の形状で
あっても構わない。例えば、図１１に示すように、各半
導体領域（３、４、８）は、ストライプ状の平面形状を
有していても構わない。
【００３２】図１及び図２に示したＪＢＳダイオードの
動作を説明する。まず、カソード電極５とアノード電極
７ａ間に順方向電圧を印加した場合、即ち、アノード電
極７ａに対して負の電圧をカソード電極５に印加した場
合の動作について説明する。順方向電圧はｎ型高抵抗層
２とアノード電極７ａの間のショットキー界面に印加さ
れ、ｎ型高抵抗層２の内蔵電位（ビルトインポテンシャ
ル）が緩和される。これにより、ｎ型高抵抗層２内の多
数キャリア（電子）は、ポテンシャル障壁を乗り越えて
アノード電極７ａに流れ込み、ＪＢＳダイオードに順方
向の電流が流れる。またこの時、ｐ型低抵抗領域３とｎ
型高抵抗層２間のｐｎ接合にも順方向電圧が印加され、
ｐｎ接合に流れる電流もＪＢＳダイオードの順方向電流
に寄与する。
動作を説明する。まず、カソード電極５とアノード電極
７ａ間に順方向電圧を印加した場合、即ち、アノード電
極７ａに対して負の電圧をカソード電極５に印加した場
合の動作について説明する。順方向電圧はｎ型高抵抗層
２とアノード電極７ａの間のショットキー界面に印加さ
れ、ｎ型高抵抗層２の内蔵電位（ビルトインポテンシャ
ル）が緩和される。これにより、ｎ型高抵抗層２内の多
数キャリア（電子）は、ポテンシャル障壁を乗り越えて
アノード電極７ａに流れ込み、ＪＢＳダイオードに順方
向の電流が流れる。またこの時、ｐ型低抵抗領域３とｎ
型高抵抗層２間のｐｎ接合にも順方向電圧が印加され、
ｐｎ接合に流れる電流もＪＢＳダイオードの順方向電流
に寄与する。
【００３３】一方、カソード電極５とアノード電極７ａ
間に逆方向電圧を印加した場合、逆方向電圧はショット
キー界面に印加されると同時に、ｐ型低抵抗領域３とｎ
型高抵抗層２間のｐｎ接合にも逆方向電圧が印加され
る。これにより、不純物濃度の比較的低いｎ型高抵抗層
２内へ主に空乏層が伸び、ｐ型低抵抗領域３及びガード
リング８の間に挟まれたｎ型高抵抗層２がピンチオフす
る。ピンチオフが形成されることにより、ショットキー
界面に加わる電界が緩和され、ショットキー界面におけ
る逆方向のリーク電流を低減することができる。
間に逆方向電圧を印加した場合、逆方向電圧はショット
キー界面に印加されると同時に、ｐ型低抵抗領域３とｎ
型高抵抗層２間のｐｎ接合にも逆方向電圧が印加され
る。これにより、不純物濃度の比較的低いｎ型高抵抗層
２内へ主に空乏層が伸び、ｐ型低抵抗領域３及びガード
リング８の間に挟まれたｎ型高抵抗層２がピンチオフす
る。ピンチオフが形成されることにより、ショットキー
界面に加わる電界が緩和され、ショットキー界面におけ
る逆方向のリーク電流を低減することができる。
【００３４】＜ＪＢＳダイオードの製造方法＞次に、図
１及び図２に示したＪＢＳダイオードの製造方法を図３
及び図４を参照して説明する。図３及び図４の各分図
は、ＪＢＳダイオードの製造する上での主要な製造工程
を示す工程断面図である。
１及び図２に示したＪＢＳダイオードの製造方法を図３
及び図４を参照して説明する。図３及び図４の各分図
は、ＪＢＳダイオードの製造する上での主要な製造工程
を示す工程断面図である。
【００３５】（イ）まず最初に、図３（ａ）に示すよう
に、ｎ型高抵抗のＳｉＣ基板１４を用意する。具体的に
は、ｎ型不純物濃度１×１０１９ ｃｍ−３ 、厚さ３０
０μｍのＳｉＣからなる低抵抗基板１の上に、エピタキ
シャル法により不純物濃度５×１０１５ ｃｍ−３ 、厚
さ１０μｍのｎ型高抵抗層２を形成する。ここでは、ｎ
型不純物として窒素（Ｎ）を用いるが、燐（Ｐ）等の他
のｎ型不純物を用いてもよい。或いはこれらを取り混ぜ
て用いても構わない。
に、ｎ型高抵抗のＳｉＣ基板１４を用意する。具体的に
は、ｎ型不純物濃度１×１０１９ ｃｍ−３ 、厚さ３０
０μｍのＳｉＣからなる低抵抗基板１の上に、エピタキ
シャル法により不純物濃度５×１０１５ ｃｍ−３ 、厚
さ１０μｍのｎ型高抵抗層２を形成する。ここでは、ｎ
型不純物として窒素（Ｎ）を用いるが、燐（Ｐ）等の他
のｎ型不純物を用いてもよい。或いはこれらを取り混ぜ
て用いても構わない。
【００３６】（ロ）次に、図３（ｂ）に示すように、ｎ
型高抵抗層２の上部に選択的にｐ型不純物を拡散させ
て、ｐ型低抵抗領域３を形成すると同時に、ｐ型低抵抗
領域３の外側にガードリング８を形成する。
型高抵抗層２の上部に選択的にｐ型不純物を拡散させ
て、ｐ型低抵抗領域３を形成すると同時に、ｐ型低抵抗
領域３の外側にガードリング８を形成する。
【００３７】具体的には、まず、ｎ型高抵抗層２の上面
に酸化膜又はメタルなどから成るマスク１０を形成す
る。そして、イオン注入法を用いてボロン（Ｂ）等のｐ
型不純物イオンをマスク１０を介してｎ型高抵抗層２の
上部に選択的に注入する。最後に、１６００℃程度の熱
処理を加えて、注入イオンを活性化することで、ｐ型低
抵抗領域３及びガードリング８が形成される。ここで、
Ｂイオンは、加速エネルギー１０〜２５０ｋｅＶ、総ド
ーズ５×１０１４ ｃｍ−２ の多段注入により、ｎ型高
抵抗層２表面から深さ０．５μｍ程度の領域に注入され
る。その結果、不純物濃度１×１０１９ ｃｍ−３ のｐ
型低抵抗領域３及びガードリング８が形成される。ま
た、活性加熱処理の条件を、ｐ型低抵抗領域３の幅が約
２μｍとなり、ｐ型低抵抗領域３に挟まれる表面付近の
ショットキー接合の幅が約２μｍとなるように調整す
る。
に酸化膜又はメタルなどから成るマスク１０を形成す
る。そして、イオン注入法を用いてボロン（Ｂ）等のｐ
型不純物イオンをマスク１０を介してｎ型高抵抗層２の
上部に選択的に注入する。最後に、１６００℃程度の熱
処理を加えて、注入イオンを活性化することで、ｐ型低
抵抗領域３及びガードリング８が形成される。ここで、
Ｂイオンは、加速エネルギー１０〜２５０ｋｅＶ、総ド
ーズ５×１０１４ ｃｍ−２ の多段注入により、ｎ型高
抵抗層２表面から深さ０．５μｍ程度の領域に注入され
る。その結果、不純物濃度１×１０１９ ｃｍ−３ のｐ
型低抵抗領域３及びガードリング８が形成される。ま
た、活性加熱処理の条件を、ｐ型低抵抗領域３の幅が約
２μｍとなり、ｐ型低抵抗領域３に挟まれる表面付近の
ショットキー接合の幅が約２μｍとなるように調整す
る。
【００３８】ただし、ｐ型低抵抗領域３及びガードリン
グ８を必ずしも同時に形成する必要はなく、両者（３、
８）を異なる工程において形成しても構わない。即ち、
ｐ型低抵抗領域３上に窓を有するマスク、及びガードリ
ング上に窓を有するマスクをそれぞれ用意してイオン注
入を行い、異なる活性加熱処理を施しても構わない。ｎ
型高抵抗層２表面からの深さ、不純物濃度、活性化加熱
処理条件などを、ｐ型低抵抗領域３とガードリング８と
で異ならせることができる。
グ８を必ずしも同時に形成する必要はなく、両者（３、
８）を異なる工程において形成しても構わない。即ち、
ｐ型低抵抗領域３上に窓を有するマスク、及びガードリ
ング上に窓を有するマスクをそれぞれ用意してイオン注
入を行い、異なる活性加熱処理を施しても構わない。ｎ
型高抵抗層２表面からの深さ、不純物濃度、活性化加熱
処理条件などを、ｐ型低抵抗領域３とガードリング８と
で異ならせることができる。
【００３９】（ハ）次に、図３（ｃ）に示すように、ｎ
型高抵抗層２の上部に選択的にｎ型不純物を高濃度に拡
散させて、ガードリング８の外側に空乏層制限領域４を
形成する。具体的には、ｎ型高抵抗層２の上面にマスク
１１を形成し、マスク１１を介してＰ（燐）等のｎ型不
純物イオンをｎ型高抵抗層２の上部に選択的に注入す
る。そして、１６００℃程度の活性加熱処理により注入
イオンを活性化し、空乏層制限領域４が形成される。こ
こで、Ｐ（燐）イオンは、加速エネルギー１０〜２５０
ｋｅＶ、総ドーズ５×１０１５ ｃｍ−２ の多段注入に
より、ｎ型高抵抗層２表面から深さ０．３μｍ程度の領
域に注入される。その結果、不純物濃度１×１０２０
ｃｍ−３ の空乏層制限領域４が形成される。
型高抵抗層２の上部に選択的にｎ型不純物を高濃度に拡
散させて、ガードリング８の外側に空乏層制限領域４を
形成する。具体的には、ｎ型高抵抗層２の上面にマスク
１１を形成し、マスク１１を介してＰ（燐）等のｎ型不
純物イオンをｎ型高抵抗層２の上部に選択的に注入す
る。そして、１６００℃程度の活性加熱処理により注入
イオンを活性化し、空乏層制限領域４が形成される。こ
こで、Ｐ（燐）イオンは、加速エネルギー１０〜２５０
ｋｅＶ、総ドーズ５×１０１５ ｃｍ−２ の多段注入に
より、ｎ型高抵抗層２表面から深さ０．３μｍ程度の領
域に注入される。その結果、不純物濃度１×１０２０
ｃｍ−３ の空乏層制限領域４が形成される。
【００４０】なおここでは、ｐ型不純物イオンとｎ型不
純物イオンとを異なる活性加熱処理により活性化した
が、これに限定されることなく、同時に活性加熱処理を
行っても構わない。また、ｐ型不純物イオンとしてボロ
ン（Ｂ）イオンを用い、ｎ型不純物イオンとして燐
（Ｐ）を用いたが、これらに特定する必要はなくｐ型不
純物イオンとしてアルミニウム（Ａｌ）を、ｎ型不純物
イオンとして窒素（Ｎ）をそれぞれ用いても構わない。
更に、ｐ型低抵抗領域３、ガードリング８、及び空乏層
制限領域４を形成する順番は特に問わず、自由に入れ替
えても構わない。
純物イオンとを異なる活性加熱処理により活性化した
が、これに限定されることなく、同時に活性加熱処理を
行っても構わない。また、ｐ型不純物イオンとしてボロ
ン（Ｂ）イオンを用い、ｎ型不純物イオンとして燐
（Ｐ）を用いたが、これらに特定する必要はなくｐ型不
純物イオンとしてアルミニウム（Ａｌ）を、ｎ型不純物
イオンとして窒素（Ｎ）をそれぞれ用いても構わない。
更に、ｐ型低抵抗領域３、ガードリング８、及び空乏層
制限領域４を形成する順番は特に問わず、自由に入れ替
えても構わない。
【００４１】（ニ）次に、図４（ａ）に示すように、ｎ
型低抵抗基板１の下面にオーミック接続するカソード電
極５を形成する。具体的には、ｎ型低抵抗基板１の下面
にニッケル（Ｎｉ）膜を約１μｍの厚さで成膜し、１０
００℃程度のシンター処理を施すことにより、カソード
電極５が形成される。
型低抵抗基板１の下面にオーミック接続するカソード電
極５を形成する。具体的には、ｎ型低抵抗基板１の下面
にニッケル（Ｎｉ）膜を約１μｍの厚さで成膜し、１０
００℃程度のシンター処理を施すことにより、カソード
電極５が形成される。
【００４２】（ホ）次に、図４（ｂ）に示すように、ガ
ードリング８と空乏層制限領域４の間に表出したｎ型高
抵抗層２の上面に、フォトリソグラフィ法及びＲＩＥ法
などを用いて、選択的に酸化膜（ＳｉＯ２ 膜）等の絶
縁膜６を形成する。なお、絶縁膜６は、少なくともｎ型
高抵抗層２の上面に形成されていればよく、ｎ型高抵抗
層２の近辺のガードリング８或いは空乏層制限領域４の
上にも絶縁膜６の一部が形成されても構わない。
ードリング８と空乏層制限領域４の間に表出したｎ型高
抵抗層２の上面に、フォトリソグラフィ法及びＲＩＥ法
などを用いて、選択的に酸化膜（ＳｉＯ２ 膜）等の絶
縁膜６を形成する。なお、絶縁膜６は、少なくともｎ型
高抵抗層２の上面に形成されていればよく、ｎ型高抵抗
層２の近辺のガードリング８或いは空乏層制限領域４の
上にも絶縁膜６の一部が形成されても構わない。
【００４３】（へ）次に、図４（ｃ）に示すように、ｐ
型低抵抗領域３、ガードリング８、及びｐ型低抵抗領域
３とガードリング８の間及びｐ型低抵抗領域３同士の間
に表出したｎ型高抵抗層２の上面にシリコン膜（Ｓｉ
膜）１２を形成する。実際には、ＳｉＣ基板１４の上面
全体に、マスクを介することなく膜厚約３３０ｎｍのＳ
ｉ膜１２を成膜する。従って、Ｓｉ膜１２は、空乏層制
限領域４及び絶縁膜６の上にも成膜される。Ｓｉ膜１２
の結晶状態は特に問わない。即ち、Ｓｉ膜１２は、非結
晶膜、多結晶膜、或いはその他の膜であっても構わな
い。非結晶膜、多結晶膜である場合、ＣＶＤ法、スパッ
タ法などを用いることができる。
型低抵抗領域３、ガードリング８、及びｐ型低抵抗領域
３とガードリング８の間及びｐ型低抵抗領域３同士の間
に表出したｎ型高抵抗層２の上面にシリコン膜（Ｓｉ
膜）１２を形成する。実際には、ＳｉＣ基板１４の上面
全体に、マスクを介することなく膜厚約３３０ｎｍのＳ
ｉ膜１２を成膜する。従って、Ｓｉ膜１２は、空乏層制
限領域４及び絶縁膜６の上にも成膜される。Ｓｉ膜１２
の結晶状態は特に問わない。即ち、Ｓｉ膜１２は、非結
晶膜、多結晶膜、或いはその他の膜であっても構わな
い。非結晶膜、多結晶膜である場合、ＣＶＤ法、スパッ
タ法などを用いることができる。
【００４４】（ト）次に、Ｓｉ膜１２の上に、高融点金
属膜（Ｎｉ膜）１３を化学量論的組成比が１：２（＝Ｎ
ｉ：Ｓｉ）となるように形成する。なお、「化学量論的
組成比が１：２となるように」とは、次に行われるＳｉ
膜１２とＮｉ膜１３とのシリサイド反応において、Ｎｉ
Ｓｉ２ の組成を有するダイシリサイド膜を過不足なく
形成することを目的としている。ここでは、化学量論的
組成比が１：２となるように、膜厚３３０ｎｍのＳｉ膜
１２に対して、膜厚１１０ｎｍのＮｉ膜１３を成膜す
る。
属膜（Ｎｉ膜）１３を化学量論的組成比が１：２（＝Ｎ
ｉ：Ｓｉ）となるように形成する。なお、「化学量論的
組成比が１：２となるように」とは、次に行われるＳｉ
膜１２とＮｉ膜１３とのシリサイド反応において、Ｎｉ
Ｓｉ２ の組成を有するダイシリサイド膜を過不足なく
形成することを目的としている。ここでは、化学量論的
組成比が１：２となるように、膜厚３３０ｎｍのＳｉ膜
１２に対して、膜厚１１０ｎｍのＮｉ膜１３を成膜す
る。
【００４５】（チ）次に、所定の熱処理を施して、Ｓｉ
膜１２とＮｉ膜１３とのシリサイド反応のみから、アノ
ード電極７ａとなるダイシリサイド膜（ＮｉＳｉ２
膜）を生成する。また上記の熱処理により、アノード電
極７ａと同時に、空乏層制限領域４にオーミック接続す
る空乏層制限電極７ｂとなるダイシリサイド膜（ＮｉＳ
ｉ２ 膜）も形成される。なお、「所定の熱処理」は、
真空または不活性ガスの雰囲気の６００乃至１１００℃
の温度での加熱処理である。更に好ましくは、９００℃
程度の熱処理によりシリサイド反応を生じさせることで
ある。ここで「不活性ガス」は、窒素ガス（Ｎ２ ガ
ス）或いはＡｒ、Ｈｅ、Ｎｅ等の希ガスの少なくとも何
れか１つであり、複数のガスを混合させて使用してもよ
い。この工程で形成されるＮｉＳｉ２ 膜は、ｎ型高抵
抗層２上に積層されたＳｉ膜１２とＮｉ膜１３のシリサ
イド反応のみから生成され、シリサイド反応の際にｎ型
高抵抗層２内のＳｉ原子を消費することがない。
膜１２とＮｉ膜１３とのシリサイド反応のみから、アノ
ード電極７ａとなるダイシリサイド膜（ＮｉＳｉ２
膜）を生成する。また上記の熱処理により、アノード電
極７ａと同時に、空乏層制限領域４にオーミック接続す
る空乏層制限電極７ｂとなるダイシリサイド膜（ＮｉＳ
ｉ２ 膜）も形成される。なお、「所定の熱処理」は、
真空または不活性ガスの雰囲気の６００乃至１１００℃
の温度での加熱処理である。更に好ましくは、９００℃
程度の熱処理によりシリサイド反応を生じさせることで
ある。ここで「不活性ガス」は、窒素ガス（Ｎ２ ガ
ス）或いはＡｒ、Ｈｅ、Ｎｅ等の希ガスの少なくとも何
れか１つであり、複数のガスを混合させて使用してもよ
い。この工程で形成されるＮｉＳｉ２ 膜は、ｎ型高抵
抗層２上に積層されたＳｉ膜１２とＮｉ膜１３のシリサ
イド反応のみから生成され、シリサイド反応の際にｎ型
高抵抗層２内のＳｉ原子を消費することがない。
【００４６】（リ）最後に、フォトリソグラフィ法及び
ＲＩＥ法などを用いて、ＮｉＳｉ ２ 膜（１２、１３）
のパターニングを行う。具体的には、まずアノード電極
７ａ及び空乏層制限領域４が形成される領域に選択的に
エッチングマスクを形成する。そして、このマスクを介
して絶縁膜６上のＮｉＳｉ２ 膜（１２、１３）をエッ
チング除去して、図１に示したアノード電極７ａ及び空
乏層制限領域４を形成する。以上の工程を経て、図１及
び図２に示したＪＢＳダイオードが完成する。
ＲＩＥ法などを用いて、ＮｉＳｉ ２ 膜（１２、１３）
のパターニングを行う。具体的には、まずアノード電極
７ａ及び空乏層制限領域４が形成される領域に選択的に
エッチングマスクを形成する。そして、このマスクを介
して絶縁膜６上のＮｉＳｉ２ 膜（１２、１３）をエッ
チング除去して、図１に示したアノード電極７ａ及び空
乏層制限領域４を形成する。以上の工程を経て、図１及
び図２に示したＪＢＳダイオードが完成する。
【００４７】＜ＪＢＳダイオードの電気特性＞上記の製
造方法により製造されたＪＢＳダイオードの電気的特性
を評価した結果は以下の通りである。即ち、ｎ型高抵抗
層２とＮｉＳｉ２ 膜（アノード電極）７ａとのショッ
トキー接続界面におけるバリアハイトが０．４ｅＶと非
常に低い値となった。また、空乏層制限領域４とＮｉＳ
ｉ２ 膜（空乏層制限電極）７ｂとのオーミック接続に
おいても接触抵抗を１×１０−６ Ωｃｍ２ 以下という
非常に低くすることができた。一方、従来技術によるＳ
ｉＣ基板とＮｉ２ Ｓｉ膜とのショットキー接続界面に
おけるバリアハイトは、１．３ｅＶ程度と高いものにな
った。
造方法により製造されたＪＢＳダイオードの電気的特性
を評価した結果は以下の通りである。即ち、ｎ型高抵抗
層２とＮｉＳｉ２ 膜（アノード電極）７ａとのショッ
トキー接続界面におけるバリアハイトが０．４ｅＶと非
常に低い値となった。また、空乏層制限領域４とＮｉＳ
ｉ２ 膜（空乏層制限電極）７ｂとのオーミック接続に
おいても接触抵抗を１×１０−６ Ωｃｍ２ 以下という
非常に低くすることができた。一方、従来技術によるＳ
ｉＣ基板とＮｉ２ Ｓｉ膜とのショットキー接続界面に
おけるバリアハイトは、１．３ｅＶ程度と高いものにな
った。
【００４８】具体的には、耐圧１０００ＶのＪＢＳダイ
オードにおいて、逆方向電圧７００Ｖ印加時の逆方向電
流は１×１０−６ Ａ／ｃｍ２ であり、順方向電流密度
１００Ａ／ｃｍ２ の時の順方向オン電圧は１．０Ｖで
あった。一方、従来技術のＮｉショットキー接続を用い
た、同じ耐圧（１０００Ｖ）のＪＢＳダイオードにおい
ては、バリアハイトが１．４ｅＶ程度と高いため、順方
向電流密度１００Ａ／ｃｍ２ の時の順方向オン電圧は
２．０Ｖ前後であった。即ち、同じ高融点金属（ニッケ
ル）を用いた場合、第１の実施の形態に係るＪＢＳダイ
オードは、約１．０Ｖのオン電圧の低減を実現すること
ができた。順方向のオン電圧を約１．０Ｖも低減できた
理由は、炭化珪素（ＳｉＣ）基板１４とＮｉＳｉ２ 膜
とのショットキー接続界面におけるバリアハイト（内蔵
電位）が０．４ｅＶと非常に低い値となることによるも
のである。
オードにおいて、逆方向電圧７００Ｖ印加時の逆方向電
流は１×１０−６ Ａ／ｃｍ２ であり、順方向電流密度
１００Ａ／ｃｍ２ の時の順方向オン電圧は１．０Ｖで
あった。一方、従来技術のＮｉショットキー接続を用い
た、同じ耐圧（１０００Ｖ）のＪＢＳダイオードにおい
ては、バリアハイトが１．４ｅＶ程度と高いため、順方
向電流密度１００Ａ／ｃｍ２ の時の順方向オン電圧は
２．０Ｖ前後であった。即ち、同じ高融点金属（ニッケ
ル）を用いた場合、第１の実施の形態に係るＪＢＳダイ
オードは、約１．０Ｖのオン電圧の低減を実現すること
ができた。順方向のオン電圧を約１．０Ｖも低減できた
理由は、炭化珪素（ＳｉＣ）基板１４とＮｉＳｉ２ 膜
とのショットキー接続界面におけるバリアハイト（内蔵
電位）が０．４ｅＶと非常に低い値となることによるも
のである。
【００４９】なお、高融点金属としてニッケル（Ｎｉ）
を用いた場合に限らず、Ｔｉ、Ｖ、Ｃｒ、Ｃｏ、Ｚｒ、
Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗなどの他の高融点金属を用
いた場合であっても、同様な方法によりダイシリサイド
構造のアノード電極７ａを作製することができ、同様な
評価結果を得ることができた。具体的には、Ｎｉ以外の
高融点金属をＭとした場合において、ダイシリサイド構
造（ＭＳｉ２ ）と炭化珪素の間のショットキー接続界
面におけるバリアハイトは、大きいものでも０．６５ｅ
Ｖであり、従来（１．４ｅＶ）に比して非常に低い値を
示した。
を用いた場合に限らず、Ｔｉ、Ｖ、Ｃｒ、Ｃｏ、Ｚｒ、
Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗなどの他の高融点金属を用
いた場合であっても、同様な方法によりダイシリサイド
構造のアノード電極７ａを作製することができ、同様な
評価結果を得ることができた。具体的には、Ｎｉ以外の
高融点金属をＭとした場合において、ダイシリサイド構
造（ＭＳｉ２ ）と炭化珪素の間のショットキー接続界
面におけるバリアハイトは、大きいものでも０．６５ｅ
Ｖであり、従来（１．４ｅＶ）に比して非常に低い値を
示した。
【００５０】したがって、ＳｉＣ基板１４上にＳｉ膜１
２及び高融点金属膜１３を順次成膜した後、真空または
不活性ガス中で６００〜１１００℃の範囲で熱処理を施
して、金属ダイシリサイド膜（７ａ、７ｂ）を形成する
ことにより、ショットキーコンタクトのバリアハイトを
大幅に低減でき、その結果、ＪＢＳダイオードにおいて
耐圧、漏れ電流などの逆方向特性を損なうことなく、順
方向のオン電圧を効果的に引き下げることができること
が検証された。
２及び高融点金属膜１３を順次成膜した後、真空または
不活性ガス中で６００〜１１００℃の範囲で熱処理を施
して、金属ダイシリサイド膜（７ａ、７ｂ）を形成する
ことにより、ショットキーコンタクトのバリアハイトを
大幅に低減でき、その結果、ＪＢＳダイオードにおいて
耐圧、漏れ電流などの逆方向特性を損なうことなく、順
方向のオン電圧を効果的に引き下げることができること
が検証された。
【００５１】以上説明したように、Ｎｉ膜１３とＳｉ膜
１２は、化学量論的組成比が１：２（＝Ｎｉ：Ｓｉ）と
なるように積層され、所定の熱処理が施される。これに
より、ＮｉＳｉ２ 構造を有するダイシリサイド膜は、
Ｓｉ膜１２とＮｉ膜１３のシリサイド反応のみから生成
され、ＳｉＣ基板１４内のＳｉ原子を消費することがな
い。したがって、ｎ型高抵抗層（ＳｉＣ）２とＮｉＳｉ
２ 膜（アノード電極）７ａとのショットキー接続界面
における組成変化が急峻となり、この界面構造を反映し
てｎ型高抵抗層２のフェルミ準位は伝導帯下端から浅い
位置にピニングされ、バリアハイトは０．４ｅＶと非常
に低い値となる。
１２は、化学量論的組成比が１：２（＝Ｎｉ：Ｓｉ）と
なるように積層され、所定の熱処理が施される。これに
より、ＮｉＳｉ２ 構造を有するダイシリサイド膜は、
Ｓｉ膜１２とＮｉ膜１３のシリサイド反応のみから生成
され、ＳｉＣ基板１４内のＳｉ原子を消費することがな
い。したがって、ｎ型高抵抗層（ＳｉＣ）２とＮｉＳｉ
２ 膜（アノード電極）７ａとのショットキー接続界面
における組成変化が急峻となり、この界面構造を反映し
てｎ型高抵抗層２のフェルミ準位は伝導帯下端から浅い
位置にピニングされ、バリアハイトは０．４ｅＶと非常
に低い値となる。
【００５２】また、同時に形成される空乏層制限領域４
とＮｉＳｉ２ 膜（空乏層制限電極）７ｂとのオーミッ
ク接続においても、バリアハイトが非常に低いという効
果から、接触抵抗が低く、非常に良好なオーミック特性
が得られる。
とＮｉＳｉ２ 膜（空乏層制限電極）７ｂとのオーミッ
ク接続においても、バリアハイトが非常に低いという効
果から、接触抵抗が低く、非常に良好なオーミック特性
が得られる。
【００５３】（第２の実施の形態）
＜ショットキーダイオードの構成＞図５は、本発明の第
２の実施の形態に係る半導体装置の構成を示す断面図で
ある。第２の実施の形態に係る半導体装置は、図１に示
したＪＢＳダイオードにおけるｐ型低抵抗領域３の代わ
りに、ショットキーバリアハイトが比較的高い第１アノ
ード電極２２を形成したショットキーダイオードであ
る。
２の実施の形態に係る半導体装置の構成を示す断面図で
ある。第２の実施の形態に係る半導体装置は、図１に示
したＪＢＳダイオードにおけるｐ型低抵抗領域３の代わ
りに、ショットキーバリアハイトが比較的高い第１アノ
ード電極２２を形成したショットキーダイオードであ
る。
【００５４】図５に示すように、ショットキーダイオー
ドは、ｎ型の低抵抗基板１及びｎ型高抵抗層２から成る
ＳｉＣ基板と、ｎ型高抵抗層２の上部に埋め込まれた第
１アノード電極２２と、ｎ型高抵抗層２の上部において
第１アノード電極２２の外側に形成されたｐ型のガード
リング８と、ガードリング８の上に形成された接合終端
電極（ガードリング電極）２３と、第１アノード電極２
２とガードリング電極２３の間及び第１アノード電極２
２同士の間に表出したｎ型高抵抗層２の上面、第１アノ
ード電極２２、及びガードリング電極２３にそれぞれ接
続された第２アノード電極２１と、ｎ型高抵抗層２の上
部においてガードリング電極２３の外側に形成されたｎ
型低抵抗の空乏層制限領域４と、空乏層制限領域４にオ
ーミック接続された空乏層制限電極７ｂと、低抵抗基板
１の下面にオーミック接続されたカソード電極５とを有
する。
ドは、ｎ型の低抵抗基板１及びｎ型高抵抗層２から成る
ＳｉＣ基板と、ｎ型高抵抗層２の上部に埋め込まれた第
１アノード電極２２と、ｎ型高抵抗層２の上部において
第１アノード電極２２の外側に形成されたｐ型のガード
リング８と、ガードリング８の上に形成された接合終端
電極（ガードリング電極）２３と、第１アノード電極２
２とガードリング電極２３の間及び第１アノード電極２
２同士の間に表出したｎ型高抵抗層２の上面、第１アノ
ード電極２２、及びガードリング電極２３にそれぞれ接
続された第２アノード電極２１と、ｎ型高抵抗層２の上
部においてガードリング電極２３の外側に形成されたｎ
型低抵抗の空乏層制限領域４と、空乏層制限領域４にオ
ーミック接続された空乏層制限電極７ｂと、低抵抗基板
１の下面にオーミック接続されたカソード電極５とを有
する。
【００５５】第１アノード電極２２、ガードリング電極
２３、及び第２アノード電極２１は、高融点金属のシリ
サイド膜から成る。第１アノード電極２２及び第２アノ
ード電極２１は、ｎ型高抵抗層２に対してショットキー
接続されている。また、第１アノード電極２２とのショ
ットキー接続界面におけるｎ型高抵抗層２のバリアハイ
トは、第２アノード電極２１とのショットキー接続界面
におけるｎ型高抵抗層２のバリアハイトよりも高い。
２３、及び第２アノード電極２１は、高融点金属のシリ
サイド膜から成る。第１アノード電極２２及び第２アノ
ード電極２１は、ｎ型高抵抗層２に対してショットキー
接続されている。また、第１アノード電極２２とのショ
ットキー接続界面におけるｎ型高抵抗層２のバリアハイ
トは、第２アノード電極２１とのショットキー接続界面
におけるｎ型高抵抗層２のバリアハイトよりも高い。
【００５６】第１アノード電極２２は、約２μｍの間隔
をおいて１つ又は２以上配置されている。第１アノード
電極２２自体の幅は約２μｍである。第１アノード電極
２２は、Ｎｉ（ニッケル）のダイシリサイド膜（ＮｉＳ
ｉ２ 膜）から成る。
をおいて１つ又は２以上配置されている。第１アノード
電極２２自体の幅は約２μｍである。第１アノード電極
２２は、Ｎｉ（ニッケル）のダイシリサイド膜（ＮｉＳ
ｉ２ 膜）から成る。
【００５７】ガードリング８及びガードリング電極２３
は、デバイスの高耐圧化を図る為の接合終端構造を為す
部分である。ガードリング８とガードリング電極２３と
はオーミック接続されている。ガードリング８及びガー
ドリング電極２３は、第１アノード電極２２の外側に第
１アノード電極２２から約２μｍの間隔をおいて配置さ
れている。ガードリング電極２３は、第１アノード電極
２２と同様に、Ｎｉのダイシリサイド膜からなる。な
お、ガードリング８とガードリング電極２３とはショッ
トキー接続されていても構わない。
は、デバイスの高耐圧化を図る為の接合終端構造を為す
部分である。ガードリング８とガードリング電極２３と
はオーミック接続されている。ガードリング８及びガー
ドリング電極２３は、第１アノード電極２２の外側に第
１アノード電極２２から約２μｍの間隔をおいて配置さ
れている。ガードリング電極２３は、第１アノード電極
２２と同様に、Ｎｉのダイシリサイド膜からなる。な
お、ガードリング８とガードリング電極２３とはショッ
トキー接続されていても構わない。
【００５８】空乏層制限領域４は、第１の実施の形態に
係るＪＢＳダイオードの場合と同様に、ショットキー接
続界面から横方向に伸びる空乏層を制限する為に用いら
れる領域であり、ガードリング８及びガードリング電極
２３の外側にガードリング電極２３から所定の間隔をお
いて配置されている。空乏層制限領域４は、Ｎ或いはＰ
などのｎ型不純物が高濃度に添加された領域である。
係るＪＢＳダイオードの場合と同様に、ショットキー接
続界面から横方向に伸びる空乏層を制限する為に用いら
れる領域であり、ガードリング８及びガードリング電極
２３の外側にガードリング電極２３から所定の間隔をお
いて配置されている。空乏層制限領域４は、Ｎ或いはＰ
などのｎ型不純物が高濃度に添加された領域である。
【００５９】第２アノード電極２１は、第１アノード電
極２２と同様に、Ｎｉのダイシリサイド膜から成る。第
２アノード電極２１とｎ型高抵抗層２とのショットキー
接続界面における組成変化は比較的急峻であり、ｎ型高
抵抗層２のフェルミ準位は伝導帯下端から浅い位置にピ
ニングされ、バリアハイトは低い。一方、第１アノード
電極２２とｎ型高抵抗層２とのショットキー接続界面に
おける組成変化は比較的緩慢であり、ｎ型高抵抗層２の
フェルミ準位は伝導帯下端から深い位置にピニングさ
れ、バリアハイトも高い。
極２２と同様に、Ｎｉのダイシリサイド膜から成る。第
２アノード電極２１とｎ型高抵抗層２とのショットキー
接続界面における組成変化は比較的急峻であり、ｎ型高
抵抗層２のフェルミ準位は伝導帯下端から浅い位置にピ
ニングされ、バリアハイトは低い。一方、第１アノード
電極２２とｎ型高抵抗層２とのショットキー接続界面に
おける組成変化は比較的緩慢であり、ｎ型高抵抗層２の
フェルミ準位は伝導帯下端から深い位置にピニングさ
れ、バリアハイトも高い。
【００６０】空乏層制限電極７ｂは、第１の実施の形態
に係るＪＢＳダイオードの場合と同様に、高融点金属の
シリサイド膜から成り、第２アノード電極２１と同一の
膜構造を有する。
に係るＪＢＳダイオードの場合と同様に、高融点金属の
シリサイド膜から成り、第２アノード電極２１と同一の
膜構造を有する。
【００６１】ショットキーダイオードの平面形状は、図
２に示したｐ型低抵抗領域３を、第１アノード電極２２
に置き換えたものと同じである。詳細な説明を省略す
る。
２に示したｐ型低抵抗領域３を、第１アノード電極２２
に置き換えたものと同じである。詳細な説明を省略す
る。
【００６２】＜ショットキーダイオードの製造方法＞次
に、図５に示したショットキーダイオードの製造方法を
図６及び図７を参照して説明する。図６及び図７の各分
図は、ショットキーダイオードを製造する上での主要な
製造工程を示す工程断面図である。
に、図５に示したショットキーダイオードの製造方法を
図６及び図７を参照して説明する。図６及び図７の各分
図は、ショットキーダイオードを製造する上での主要な
製造工程を示す工程断面図である。
【００６３】（イ）まず最初に、図６（ａ）に示すよう
に、ｎ型不純物濃度１×１０１９ｃｍ−３ 、厚さ３０
０μｍのＳｉＣからなる低抵抗基板１の上に、エピタキ
シャル法により不純物濃度５×１０１５ ｃｍ−３ 、厚
さ１０μｍのｎ型高抵抗層２を形成する。
に、ｎ型不純物濃度１×１０１９ｃｍ−３ 、厚さ３０
０μｍのＳｉＣからなる低抵抗基板１の上に、エピタキ
シャル法により不純物濃度５×１０１５ ｃｍ−３ 、厚
さ１０μｍのｎ型高抵抗層２を形成する。
【００６４】（ロ）次に、図６（ｂ）に示すように、ｎ
型高抵抗層２の上部に選択的にｐ型不純物を拡散させて
ガードリング８を形成する。
型高抵抗層２の上部に選択的にｐ型不純物を拡散させて
ガードリング８を形成する。
【００６５】（ハ）次に、図６（ｃ）に示すように、ｎ
型高抵抗層２の上部に選択的にｎ型不純物を高濃度に拡
散させて、ガードリング８の外側に空乏層制限領域４を
形成する。
型高抵抗層２の上部に選択的にｎ型不純物を高濃度に拡
散させて、ガードリング８の外側に空乏層制限領域４を
形成する。
【００６６】（ニ）次に、図７（ａ）に示すように、ｎ
型低抵抗基板１の下面にオーミック接続するカソード電
極５を形成する。以上の工程は、第１の実施の形態と同
様な工程であり、詳細な説明を省略する。そして、フォ
トリソグラフィ法及びＲＩＥ法などを用いて、ガードリ
ング８と空乏層制限領域４との間に表出したｎ型高抵抗
領域２の上面に絶縁膜６を選択的に形成する。
型低抵抗基板１の下面にオーミック接続するカソード電
極５を形成する。以上の工程は、第１の実施の形態と同
様な工程であり、詳細な説明を省略する。そして、フォ
トリソグラフィ法及びＲＩＥ法などを用いて、ガードリ
ング８と空乏層制限領域４との間に表出したｎ型高抵抗
領域２の上面に絶縁膜６を選択的に形成する。
【００６７】（ホ）次に、図７（ｂ）に示すように、フ
ォトリソグラフィ法及びＲＩＥ法などを用いて、第２ア
ノード電極２１が形成される領域のｎ型高抵抗領域２の
上面に、厚さ約３３０ｎｍのＳｉ膜２４を選択的に形成
する。この時、空乏層制限領域４の上にもＳｉ膜２４を
形成する。
ォトリソグラフィ法及びＲＩＥ法などを用いて、第２ア
ノード電極２１が形成される領域のｎ型高抵抗領域２の
上面に、厚さ約３３０ｎｍのＳｉ膜２４を選択的に形成
する。この時、空乏層制限領域４の上にもＳｉ膜２４を
形成する。
【００６８】（へ）次に、図７（ｃ）に示すように、Ｓ
ｉ膜２４、Ｓｉ膜２４の間に表出したｎ型高抵抗層２、
及びガードリング８の上に、Ｓｉ膜２４との化学量論的
組成比が１：２（＝Ｎｉ：Ｓｉ）となるようにＮｉ膜２
５を選択的に形成する。ここでは、膜厚３３０ｎｍのＳ
ｉ膜２４に対して、膜厚１１０ｎｍのＮｉ膜２５を成膜
する。
ｉ膜２４、Ｓｉ膜２４の間に表出したｎ型高抵抗層２、
及びガードリング８の上に、Ｓｉ膜２４との化学量論的
組成比が１：２（＝Ｎｉ：Ｓｉ）となるようにＮｉ膜２
５を選択的に形成する。ここでは、膜厚３３０ｎｍのＳ
ｉ膜２４に対して、膜厚１１０ｎｍのＮｉ膜２５を成膜
する。
【００６９】（ト）次に、所定の熱処理を施して、次に
示す第１のシリサイド膜及び第２のシリサイド膜を同時
に生成する。即ち、第１のシリサイド膜は、ｎ型高抵抗
層２或いはガードリング８とＮｉ膜２５とのシリサイド
反応から生成される膜であり、第１アノード電極２２及
びガードリング電極２３を形成する。一方、第２のシリ
サイド膜は、Ｓｉ膜２４とＮｉ膜２５とのシリサイド反
応のみから生成される膜であり、第２アノード電極２１
及び空乏層制限電極７ｂを形成する。第２のシリサイド
膜の生成において、ｎ型高抵抗層２内のＳｉ原子を消費
することがない。なお、「所定の熱処理」は、真空また
は不活性ガスの雰囲気の６００乃至１１００℃の温度で
の加熱処理である。更に好ましくは、９００℃程度の熱
処理によりシリサイド反応を生じさせることである。以
上の工程を経て、図５に示したショットキーダイオード
が完成する。
示す第１のシリサイド膜及び第２のシリサイド膜を同時
に生成する。即ち、第１のシリサイド膜は、ｎ型高抵抗
層２或いはガードリング８とＮｉ膜２５とのシリサイド
反応から生成される膜であり、第１アノード電極２２及
びガードリング電極２３を形成する。一方、第２のシリ
サイド膜は、Ｓｉ膜２４とＮｉ膜２５とのシリサイド反
応のみから生成される膜であり、第２アノード電極２１
及び空乏層制限電極７ｂを形成する。第２のシリサイド
膜の生成において、ｎ型高抵抗層２内のＳｉ原子を消費
することがない。なお、「所定の熱処理」は、真空また
は不活性ガスの雰囲気の６００乃至１１００℃の温度で
の加熱処理である。更に好ましくは、９００℃程度の熱
処理によりシリサイド反応を生じさせることである。以
上の工程を経て、図５に示したショットキーダイオード
が完成する。
【００７０】以上説明したように、Ｎｉ膜２５とＳｉ膜
２４は、化学量論的組成比が１：２（＝Ｎｉ：Ｓｉ）と
なるように積層され、所定の熱処理が施される。これに
より、第２のシリサイド膜は、Ｓｉ膜２４とＮｉ膜２５
とのシリサイド反応のみから生成され、シリサイド反応
の際にＳｉＣ基板（ｎ型高抵抗層２）内のＳｉ原子を消
費することがない。したがって、ｎ型高抵抗層（Ｓｉ
Ｃ）２と第２アノード電極２１とのショットキー接続界
面における組成変化が急峻となり、バリアハイト（内蔵
電位）は０．４ｅＶと非常に低い値となる。
２４は、化学量論的組成比が１：２（＝Ｎｉ：Ｓｉ）と
なるように積層され、所定の熱処理が施される。これに
より、第２のシリサイド膜は、Ｓｉ膜２４とＮｉ膜２５
とのシリサイド反応のみから生成され、シリサイド反応
の際にＳｉＣ基板（ｎ型高抵抗層２）内のＳｉ原子を消
費することがない。したがって、ｎ型高抵抗層（Ｓｉ
Ｃ）２と第２アノード電極２１とのショットキー接続界
面における組成変化が急峻となり、バリアハイト（内蔵
電位）は０．４ｅＶと非常に低い値となる。
【００７１】一方、第１のシリサイド膜は、ＳｉＣ
（２、８）上に直接Ｎｉ膜２５を形成し、ＳｉＣ中のＳ
ｉとＮｉとのシリサイド反応から生成される。即ち、第
１のシリサイド膜は、従来技術に係る方法で生成されて
いる。このため、ｎ型高抵抗層（ＳｉＣ）２と第１アノ
ード電極２２とのショットキー接続界面における組成変
化が緩慢となり、バリアハイト（内蔵電位）が１．３ｅ
Ｖまで上昇する。
（２、８）上に直接Ｎｉ膜２５を形成し、ＳｉＣ中のＳ
ｉとＮｉとのシリサイド反応から生成される。即ち、第
１のシリサイド膜は、従来技術に係る方法で生成されて
いる。このため、ｎ型高抵抗層（ＳｉＣ）２と第１アノ
ード電極２２とのショットキー接続界面における組成変
化が緩慢となり、バリアハイト（内蔵電位）が１．３ｅ
Ｖまで上昇する。
【００７２】したがって、アノード電極（２１、２２）
とカソード電極５との間に逆方向電圧を印加した場合、
バリアハイトの高いＮｉＳｉ構造からなる第１アノード
電極２２からｎ型高抵抗層２内に伸びる空乏層が、バリ
アハイトの低いＮｉＳｉ２構造からなる第２アノード電
極２１とｎ型高抵抗層２とのショットキー界面の電界強
度を緩和する。したがって、逆方向リーク電流を非常に
低くすることができる。例えば、耐圧１０００Ｖのショ
ットキーダイオードにおいて７００Ｖの逆方向電圧を印
加した場合に、逆方向リーク電流を１×１０−６ Ａ／
ｃｍ２ 程度に抑えることができる。
とカソード電極５との間に逆方向電圧を印加した場合、
バリアハイトの高いＮｉＳｉ構造からなる第１アノード
電極２２からｎ型高抵抗層２内に伸びる空乏層が、バリ
アハイトの低いＮｉＳｉ２構造からなる第２アノード電
極２１とｎ型高抵抗層２とのショットキー界面の電界強
度を緩和する。したがって、逆方向リーク電流を非常に
低くすることができる。例えば、耐圧１０００Ｖのショ
ットキーダイオードにおいて７００Ｖの逆方向電圧を印
加した場合に、逆方向リーク電流を１×１０−６ Ａ／
ｃｍ２ 程度に抑えることができる。
【００７３】また、空乏層制限領域４と空乏層制限電極
７ｂとのオーミック接続においても、バリアハイトが非
常に低いという効果から、接触抵抗を１×１０−６ Ω
ｃｍ２ 以下に低く抑えられ、非常に良好なオーミック
特性が得られる。
７ｂとのオーミック接続においても、バリアハイトが非
常に低いという効果から、接触抵抗を１×１０−６ Ω
ｃｍ２ 以下に低く抑えられ、非常に良好なオーミック
特性が得られる。
【００７４】（第３の実施の形態）
＜静電誘導トランジスタの構成＞図８は、本発明の第３
の実施の形態に係る半導体装置の構成を示す断面図であ
る。第３の実施の形態に係る半導体装置は、ソース領域
の外側にゲート領域が形成され、更にその外側に接合終
端領域４３及び空乏層制限領域４がそれぞれ形成された
静電誘導トランジスタである。
の実施の形態に係る半導体装置の構成を示す断面図であ
る。第３の実施の形態に係る半導体装置は、ソース領域
の外側にゲート領域が形成され、更にその外側に接合終
端領域４３及び空乏層制限領域４がそれぞれ形成された
静電誘導トランジスタである。
【００７５】図８に示すように、静電誘導トランジスタ
は、ｎ型の低抵抗基板１及びｎ型高抵抗層２から成るＳ
ｉＣ基板と、ｎ型高抵抗層２の上部に形成されたｎ型低
抵抗のソース領域３２と、ｎ型高抵抗層２の上部におい
てソース領域３２の外側に形成されたｐ型のゲート領域
３１と、ｎ型高抵抗層２の上部においてゲート領域３１
の外側に形成された接合終端領域４３と、ｎ型高抵抗層
２の上部において接合終端領域４３の外側に形成された
ｎ型低抵抗の空乏層制限領域４と、ソース領域３２にオ
ーミック接続されたソース電極３４と、ゲート領域３１
にオーミック接続されたゲート電極３３と、空乏層制限
領域４にオーミック接続された空乏層制限電極７ｂと、
低抵抗基板１の下面にオーミック接続されたドレイン電
極とを有する。ソース電極３４、ゲート電極３３及び空
乏層制限電極７ｂは高融点金属のシリサイド膜から成
る。
は、ｎ型の低抵抗基板１及びｎ型高抵抗層２から成るＳ
ｉＣ基板と、ｎ型高抵抗層２の上部に形成されたｎ型低
抵抗のソース領域３２と、ｎ型高抵抗層２の上部におい
てソース領域３２の外側に形成されたｐ型のゲート領域
３１と、ｎ型高抵抗層２の上部においてゲート領域３１
の外側に形成された接合終端領域４３と、ｎ型高抵抗層
２の上部において接合終端領域４３の外側に形成された
ｎ型低抵抗の空乏層制限領域４と、ソース領域３２にオ
ーミック接続されたソース電極３４と、ゲート領域３１
にオーミック接続されたゲート電極３３と、空乏層制限
領域４にオーミック接続された空乏層制限電極７ｂと、
低抵抗基板１の下面にオーミック接続されたドレイン電
極とを有する。ソース電極３４、ゲート電極３３及び空
乏層制限電極７ｂは高融点金属のシリサイド膜から成
る。
【００７６】ゲート電極３３及び空乏層制限電極７ｂ
は、ソース電極３４と同様な膜構造を有する。第３の実
施の形態においては、高融点金属のシリサイド膜とし
て、Ｃｏ（コバルト）のダイシリサイド膜（ＣｏＳｉ２
膜）を使用した場合について説明する。
は、ソース電極３４と同様な膜構造を有する。第３の実
施の形態においては、高融点金属のシリサイド膜とし
て、Ｃｏ（コバルト）のダイシリサイド膜（ＣｏＳｉ２
膜）を使用した場合について説明する。
【００７７】接合終端領域４３は、デバイスの高耐圧化
を図る為の接合終端構造を為す部分である。接合終端領
域４３はｐ型不純物が添加された１又は２以上の半導体
領域である。第３の実施の形態では、ゲート領域３１と
空乏層制限領域４の間にそれぞれ３つづつ形成されてい
る。ソース領域３２、ゲート領域３１、及び空乏層制限
領域４の間に表出したｎ型高抵抗層２の上面には絶縁膜
３７がそれぞれ配置され、絶縁膜３７により各電極（３
２、３３、７ｂ）と、ｎ型高抵抗層２或いは接合主端領
域４３との絶縁が確保されている。
を図る為の接合終端構造を為す部分である。接合終端領
域４３はｐ型不純物が添加された１又は２以上の半導体
領域である。第３の実施の形態では、ゲート領域３１と
空乏層制限領域４の間にそれぞれ３つづつ形成されてい
る。ソース領域３２、ゲート領域３１、及び空乏層制限
領域４の間に表出したｎ型高抵抗層２の上面には絶縁膜
３７がそれぞれ配置され、絶縁膜３７により各電極（３
２、３３、７ｂ）と、ｎ型高抵抗層２或いは接合主端領
域４３との絶縁が確保されている。
【００７８】静電誘導トランジスタの平面形状は、図２
に示した２つのｐ型低抵抗領域３を１つのソース領域３
２に置き換え、ガードリング８をゲート領域３１に置き
換えたものと実質的に同じである。なお、静電誘導トラ
ンジスタにおいては、ゲート領域３１と空乏層制限領域
４との間にリング状（方形状）の３つの接合終端領域４
３が配置される。
に示した２つのｐ型低抵抗領域３を１つのソース領域３
２に置き換え、ガードリング８をゲート領域３１に置き
換えたものと実質的に同じである。なお、静電誘導トラ
ンジスタにおいては、ゲート領域３１と空乏層制限領域
４との間にリング状（方形状）の３つの接合終端領域４
３が配置される。
【００７９】＜静電誘導トランジスタの製造方法＞次
に、図８に示した静電誘導トランジスタの製造方法を図
９及び図１０を参照して説明する。図９及び図１０の各
分図は、静電誘導トランジスタを製造する上での主要な
製造工程を示す工程断面図である。
に、図８に示した静電誘導トランジスタの製造方法を図
９及び図１０を参照して説明する。図９及び図１０の各
分図は、静電誘導トランジスタを製造する上での主要な
製造工程を示す工程断面図である。
【００８０】（イ）まず最初に、図９（ａ）に示すよう
に、ｎ型不純物濃度１×１０１９ｃｍ−３ 、厚さ３０
０μｍのＳｉＣからなる低抵抗基板１の上に、エピタキ
シャル法により不純物濃度５×１０１５ ｃｍ−３ 、厚
さ１０μｍのｎ型高抵抗層２を形成する。そして、マス
ク３８を介して、ｎ型高抵抗層２の上部に選択的にｎ型
不純物を高濃度に拡散させて、ソース領域３２を形成す
る。ここでは、Ｐ（燐）イオンを、加速エネルギー１０
〜２５０ｋｅＶ、総ドーズ５×１０１５ ｃｍ−２ の多
段注入により、ｎ型高抵抗層２表面から深さ０．３μｍ
程度の領域に注入する。１６００℃の活性熱処理によ
り、不純物濃度１×１０２０ ｃｍ− ３ のソース領域３
２が形成される。
に、ｎ型不純物濃度１×１０１９ｃｍ−３ 、厚さ３０
０μｍのＳｉＣからなる低抵抗基板１の上に、エピタキ
シャル法により不純物濃度５×１０１５ ｃｍ−３ 、厚
さ１０μｍのｎ型高抵抗層２を形成する。そして、マス
ク３８を介して、ｎ型高抵抗層２の上部に選択的にｎ型
不純物を高濃度に拡散させて、ソース領域３２を形成す
る。ここでは、Ｐ（燐）イオンを、加速エネルギー１０
〜２５０ｋｅＶ、総ドーズ５×１０１５ ｃｍ−２ の多
段注入により、ｎ型高抵抗層２表面から深さ０．３μｍ
程度の領域に注入する。１６００℃の活性熱処理によ
り、不純物濃度１×１０２０ ｃｍ− ３ のソース領域３
２が形成される。
【００８１】（ロ）次に、図９（ｂ）に示すように、マ
スク３９を介して、ｎ型高抵抗層２の上部に選択的にｐ
型不純物を高濃度に拡散させて、ソース領域３２の外側
にゲート領域３１を形成する。ここでは、Ｂ（ボロン）
イオンを、加速エネルギー１０〜４００ｋｅＶ、総ドー
ズ１×１０１５ ｃｍ−２ の多段注入により、ｎ型高抵
抗層２表面から深さ０．８μｍ程度の領域に注入する。
１６００℃の活性化処理により、不純物濃度１×１０
１９ ｃｍ−３ のゲート領域３１が形成される。
スク３９を介して、ｎ型高抵抗層２の上部に選択的にｐ
型不純物を高濃度に拡散させて、ソース領域３２の外側
にゲート領域３１を形成する。ここでは、Ｂ（ボロン）
イオンを、加速エネルギー１０〜４００ｋｅＶ、総ドー
ズ１×１０１５ ｃｍ−２ の多段注入により、ｎ型高抵
抗層２表面から深さ０．８μｍ程度の領域に注入する。
１６００℃の活性化処理により、不純物濃度１×１０
１９ ｃｍ−３ のゲート領域３１が形成される。
【００８２】（ハ）次に、図９（ｃ）に示すように、マ
スク４４を介して、ｎ型高抵抗層２の上部に選択的にｐ
型不純物を高濃度に拡散させて、ゲート領域３１の外側
に接合終端領域４３を形成する。
スク４４を介して、ｎ型高抵抗層２の上部に選択的にｐ
型不純物を高濃度に拡散させて、ゲート領域３１の外側
に接合終端領域４３を形成する。
【００８３】（ニ）次に、図１０（ａ）に示すように、
マスク４０を介して、ｎ型高抵抗層２の上部に選択的に
ｎ型不純物を高濃度に拡散させて、接合終端領域４３の
外側に空乏層制限領域４を形成する。なおここでは、ソ
ース領域３２、ゲート領域３１、接合終端領域４３、及
び空乏層制限領域４を、異なる活性熱処理により形成し
たが、これらの拡散領域を同時に活性化させても構わな
い。また、ソース領域３２、ゲート領域３１、接合終端
領域４３、及び空乏層制限領域４を形成する順番は特に
問わず、自由に入れ替えても構わない。次に、ｎ型低抵
抗基板１の下面に厚さ１μｍのＮｉを蒸着し、１０００
℃程度のシンター処理を施して、ドレイン電極３６を形
成する。
マスク４０を介して、ｎ型高抵抗層２の上部に選択的に
ｎ型不純物を高濃度に拡散させて、接合終端領域４３の
外側に空乏層制限領域４を形成する。なおここでは、ソ
ース領域３２、ゲート領域３１、接合終端領域４３、及
び空乏層制限領域４を、異なる活性熱処理により形成し
たが、これらの拡散領域を同時に活性化させても構わな
い。また、ソース領域３２、ゲート領域３１、接合終端
領域４３、及び空乏層制限領域４を形成する順番は特に
問わず、自由に入れ替えても構わない。次に、ｎ型低抵
抗基板１の下面に厚さ１μｍのＮｉを蒸着し、１０００
℃程度のシンター処理を施して、ドレイン電極３６を形
成する。
【００８４】（ホ）次に、図１０（ｂ）に示すように、
フォトリソグラフィ法及びＲＩＥ法などを用いて、ソー
ス領域３２、ゲート領域３１、及び空乏層制限領域４の
間に表出したｎ型高抵抗領域２及び接合終端領域４３の
上に、絶縁膜３７を選択的に形成する。
フォトリソグラフィ法及びＲＩＥ法などを用いて、ソー
ス領域３２、ゲート領域３１、及び空乏層制限領域４の
間に表出したｎ型高抵抗領域２及び接合終端領域４３の
上に、絶縁膜３７を選択的に形成する。
【００８５】（へ）次に、図１０（ｃ）に示すように、
ＳｉＣ基板の上面全体に、Ｓｉ膜４１及びＣｏ膜４２を
化学量論的組成比が１：２（＝Ｃｏ：Ｓｉ）となるよう
に選択的に形成する。ここでは、まずＳｉＣ基板の上面
全体に膜厚３３０ｎｍのＳｉ膜４１を蒸着し、その後、
膜厚１００ｎｍのＣｏ膜４２を蒸着する。
ＳｉＣ基板の上面全体に、Ｓｉ膜４１及びＣｏ膜４２を
化学量論的組成比が１：２（＝Ｃｏ：Ｓｉ）となるよう
に選択的に形成する。ここでは、まずＳｉＣ基板の上面
全体に膜厚３３０ｎｍのＳｉ膜４１を蒸着し、その後、
膜厚１００ｎｍのＣｏ膜４２を蒸着する。
【００８６】（ト）次に、所定の熱処理を施して、Ｓｉ
膜４１とＣｏ膜４２とのシリサイド反応のみから、各電
極（３３、３４、７ｂ）となるダイシリサイド膜（Ｃｏ
Ｓｉ２ 膜）を生成する。なお、「所定の熱処理」は、
真空または不活性ガスの雰囲気の６００乃至１１００℃
の温度での加熱処理である。更に好ましくは、９００℃
程度の熱処理によりシリサイド反応を生じさせることで
ある。また、シリサイド反応の際に各半導体領域（３
１、３２、４）内のＳｉ原子が消費されることはない。
膜４１とＣｏ膜４２とのシリサイド反応のみから、各電
極（３３、３４、７ｂ）となるダイシリサイド膜（Ｃｏ
Ｓｉ２ 膜）を生成する。なお、「所定の熱処理」は、
真空または不活性ガスの雰囲気の６００乃至１１００℃
の温度での加熱処理である。更に好ましくは、９００℃
程度の熱処理によりシリサイド反応を生じさせることで
ある。また、シリサイド反応の際に各半導体領域（３
１、３２、４）内のＳｉ原子が消費されることはない。
【００８７】（チ）最後に、フォトリソグラフィ法及び
ＲＩＥ法などを用いて、ＣｏＳｉ ２ 膜のパターニング
を行い、図８に示したソース電極３４、ゲート電極３
３、及び空乏層制限電極７ｂを同時に形成する。以上の
工程を経て、図８に示した静電誘導トランジスタが完成
する。
ＲＩＥ法などを用いて、ＣｏＳｉ ２ 膜のパターニング
を行い、図８に示したソース電極３４、ゲート電極３
３、及び空乏層制限電極７ｂを同時に形成する。以上の
工程を経て、図８に示した静電誘導トランジスタが完成
する。
【００８８】以上説明したように、ＣｏＳｉ２ 膜は、
Ｓｉ膜４１とＣｏ膜４２とのシリサイド反応のみから生
成され、シリサイド反応の際にＳｉＣ基板（ｎ型高抵抗
層２）内のＳｉ原子を消費することがない。このことに
より、ソース領域３２とソース電極（ＣｏＳｉ２ ）３
４とのオーミック接続界面における組成変化が急峻とな
り、この界面構造を反映してバリアハイトは０．５ｅＶ
程度と非常に低い値となる。その結果、オーミック接続
の接触抵抗は１×１０−６ Ωｃｍ２ 以下という非常に
良好なオーミック特性が得られる。また同時に形成され
るゲート領域３１とゲート電極（ＣｏＳｉ２ ）３３と
のオーミックコンタクトにおいても、同じく急峻な界面
構造を反映して接触抵抗が１×１０−６ Ωｃｍ２ 以下
という非常に良好なオーミック特性を得ることができ
る。
Ｓｉ膜４１とＣｏ膜４２とのシリサイド反応のみから生
成され、シリサイド反応の際にＳｉＣ基板（ｎ型高抵抗
層２）内のＳｉ原子を消費することがない。このことに
より、ソース領域３２とソース電極（ＣｏＳｉ２ ）３
４とのオーミック接続界面における組成変化が急峻とな
り、この界面構造を反映してバリアハイトは０．５ｅＶ
程度と非常に低い値となる。その結果、オーミック接続
の接触抵抗は１×１０−６ Ωｃｍ２ 以下という非常に
良好なオーミック特性が得られる。また同時に形成され
るゲート領域３１とゲート電極（ＣｏＳｉ２ ）３３と
のオーミックコンタクトにおいても、同じく急峻な界面
構造を反映して接触抵抗が１×１０−６ Ωｃｍ２ 以下
という非常に良好なオーミック特性を得ることができ
る。
【００８９】一方、従来技術の方法では界面の組成変化
が緩慢となりバリアハイトも１．２ｅＶ程度と高くなっ
てしまう。その結果、ソース領域３２及びゲート領域３
１とＣｏＳｉ膜との何れのオーミックコンタクトにおい
ても、接触抵抗は１×１０ −３ Ωｃｍ２ 程度と非常に
高くなり、また、ショットキーライクな特性を示す。
が緩慢となりバリアハイトも１．２ｅＶ程度と高くなっ
てしまう。その結果、ソース領域３２及びゲート領域３
１とＣｏＳｉ膜との何れのオーミックコンタクトにおい
ても、接触抵抗は１×１０ −３ Ωｃｍ２ 程度と非常に
高くなり、また、ショットキーライクな特性を示す。
【００９０】＜静電誘導トランジスタの電気特性＞以上
の製造方法により製造された静電誘導トランジスタの電
気的特性を評価した結果は以下の通りである。耐圧１０
００Ｖの静電誘導トランジスタにおいて、ゲート電圧
（−２５Ｖ）及びドレイン電圧（６００Ｖ）を印加した
時、ドレイン電流は１×１０−６ Ａ／ｃｍ２ と非常に
低い値を示した。そして、順方向電流密度１００Ａ／ｃ
ｍ２ における順方向オン電圧は１．５Ｖであった。
の製造方法により製造された静電誘導トランジスタの電
気的特性を評価した結果は以下の通りである。耐圧１０
００Ｖの静電誘導トランジスタにおいて、ゲート電圧
（−２５Ｖ）及びドレイン電圧（６００Ｖ）を印加した
時、ドレイン電流は１×１０−６ Ａ／ｃｍ２ と非常に
低い値を示した。そして、順方向電流密度１００Ａ／ｃ
ｍ２ における順方向オン電圧は１．５Ｖであった。
【００９１】一方、従来技術の方法によるＣｏＳｉオー
ミックコンタクトを用いた静電誘導トランジスタでは、
同じ耐圧（１０００Ｖ）の素子で比較すると、ＣｏＳｉ
オーミックコンタクトの接触抵抗が１×１０−３ Ωｃ
ｍ２ 程度と非常に高い。また、ショットキーライクな
特性を示す為、順方向オン電圧は２．５Ｖ前後となる。
従って、同じ電極材料を用いても第３の実施の形態に係
る静電誘導トランジスタでは約１．０Ｖのオン電圧の低
減が図られることになる。従って、上記のような構成を
とることにより、静電誘導トランジスタにおいて、耐
圧、漏れ電流などのゲート耐圧特性を損なうことなく、
順方向のオン電圧を効果的に引き下げることができる。
またここでは、電極材料としてＣｏを用いた場合を例に
示したが、他の材料であるＴｉ、Ｖ、Ｃｒなどを用いた
場合も同様な方法によりダイシリサイド構造のゲート電
極及びソース電極を作製することができ同様な効果を得
ることができた。
ミックコンタクトを用いた静電誘導トランジスタでは、
同じ耐圧（１０００Ｖ）の素子で比較すると、ＣｏＳｉ
オーミックコンタクトの接触抵抗が１×１０−３ Ωｃ
ｍ２ 程度と非常に高い。また、ショットキーライクな
特性を示す為、順方向オン電圧は２．５Ｖ前後となる。
従って、同じ電極材料を用いても第３の実施の形態に係
る静電誘導トランジスタでは約１．０Ｖのオン電圧の低
減が図られることになる。従って、上記のような構成を
とることにより、静電誘導トランジスタにおいて、耐
圧、漏れ電流などのゲート耐圧特性を損なうことなく、
順方向のオン電圧を効果的に引き下げることができる。
またここでは、電極材料としてＣｏを用いた場合を例に
示したが、他の材料であるＴｉ、Ｖ、Ｃｒなどを用いた
場合も同様な方法によりダイシリサイド構造のゲート電
極及びソース電極を作製することができ同様な効果を得
ることができた。
【００９２】また、第３の実施の形態の変形例として、
本発明を静電誘導サイリスタにも適用できる。静電誘導
サイリスタの場合、図８に示した低抵抗基板１の極性を
ｐ型にすればよい。
本発明を静電誘導サイリスタにも適用できる。静電誘導
サイリスタの場合、図８に示した低抵抗基板１の極性を
ｐ型にすればよい。
【００９３】（第４の実施の形態）
＜トレンチ型静電誘導トランジスタの構成＞第４の実施
の形態に係る半導体装置は、ソース領域５２の外側にト
レンチタイプのゲート領域５１が形成され、更にその外
側に接合終端領域５８及び空乏層制限領域４がそれぞれ
形成されたトレンチ型静電誘導トランジスタである。
の形態に係る半導体装置は、ソース領域５２の外側にト
レンチタイプのゲート領域５１が形成され、更にその外
側に接合終端領域５８及び空乏層制限領域４がそれぞれ
形成されたトレンチ型静電誘導トランジスタである。
【００９４】図１２に示すように、トレンチ型静電誘導
トランジスタは、ｎ型の低抵抗基板１及びｎ型高抵抗層
２からなるＳｉＣ基板１４と、ｎ型高抵抗層２の上部に
形成されたｎ型低抵抗のソース領域５２と、ｎ型高抵抗
層２の上部においてソース領域５２の外側に形成された
ｎ型高抵抗層２の凹部（トレンチ）５９と、 トレンチ
５９の底面６３に形成されたｐ型のゲート領域５１と、
ｎ型高抵抗層２ の上部においてゲート領域５１の外側
に形成されたｐ型のガードリング５８と、ｎ型高抵抗層
２ の上部においてガードリング５８の外側に形成され
たｎ型低抵抗の空乏層制限領域４と、ソース領域５２に
オーミック接続されたソース電極５４と、ゲート領域５
１にオーミック接続されたゲート電極５３と、空乏層制
限領域４にオーミック接続された空乏層制限電極５５
と、低抵抗基板１の下面にオーミック接続されたドレイ
ン電極５６とを有する。ソース電極５４、ゲート電極５
３及び空乏層制限電極５５は、それぞれ 高融点金属の
シリサイド膜から成る。
トランジスタは、ｎ型の低抵抗基板１及びｎ型高抵抗層
２からなるＳｉＣ基板１４と、ｎ型高抵抗層２の上部に
形成されたｎ型低抵抗のソース領域５２と、ｎ型高抵抗
層２の上部においてソース領域５２の外側に形成された
ｎ型高抵抗層２の凹部（トレンチ）５９と、 トレンチ
５９の底面６３に形成されたｐ型のゲート領域５１と、
ｎ型高抵抗層２ の上部においてゲート領域５１の外側
に形成されたｐ型のガードリング５８と、ｎ型高抵抗層
２ の上部においてガードリング５８の外側に形成され
たｎ型低抵抗の空乏層制限領域４と、ソース領域５２に
オーミック接続されたソース電極５４と、ゲート領域５
１にオーミック接続されたゲート電極５３と、空乏層制
限領域４にオーミック接続された空乏層制限電極５５
と、低抵抗基板１の下面にオーミック接続されたドレイ
ン電極５６とを有する。ソース電極５４、ゲート電極５
３及び空乏層制限電極５５は、それぞれ 高融点金属の
シリサイド膜から成る。
【００９５】ゲート電極５３、空乏層制限電極５５及び
ソース電極５４は、同一の膜構造を有する。第４の実施
の形態においては、「高融点 金属のシリサイド膜」と
して、Ｎｉのダイシリサイド膜（ＮｉＳｉ２膜）を使用
した場合について説明する。
ソース電極５４は、同一の膜構造を有する。第４の実施
の形態においては、「高融点 金属のシリサイド膜」と
して、Ｎｉのダイシリサイド膜（ＮｉＳｉ２膜）を使用
した場合について説明する。
【００９６】トレンチ５９は、ソース領域５２の外側に
隣接して配置され、トレンチ５９の側面にはソース領域
５２が表出している。ゲート電極５３は、トレンチ５９
の底面６３を介してゲート領域５１にオーミック接続さ
れている。トレンチ５９の側面には、第１の絶縁膜５７
ａが配置されている。第１の絶縁膜５７ａは、ゲート電
極５３とｎ型高抵抗層２との間、及びゲート電極５３と
ソース領域５２との間を絶縁している。
隣接して配置され、トレンチ５９の側面にはソース領域
５２が表出している。ゲート電極５３は、トレンチ５９
の底面６３を介してゲート領域５１にオーミック接続さ
れている。トレンチ５９の側面には、第１の絶縁膜５７
ａが配置されている。第１の絶縁膜５７ａは、ゲート電
極５３とｎ型高抵抗層２との間、及びゲート電極５３と
ソース領域５２との間を絶縁している。
【００９７】ガードリング５８は、図１に示したＪＢＳ
ダイオードの場合と同様に、デバイスの高耐圧化を図る
為の接合終端構造を為す部分である。ガードリング５８
は、ゲート領域５１の外側にトレンチ５９から約２μｍ
の間隔をおいて配置され、ｐ型不純物が高濃度に添加さ
れた２つの領域から成る。
ダイオードの場合と同様に、デバイスの高耐圧化を図る
為の接合終端構造を為す部分である。ガードリング５８
は、ゲート領域５１の外側にトレンチ５９から約２μｍ
の間隔をおいて配置され、ｐ型不純物が高濃度に添加さ
れた２つの領域から成る。
【００９８】空乏層制限領域４は、ｎ型高抵抗層２とゲ
ート領域５１とのｐｎ接合界面からｎ型高抵抗層２内で
横方向に伸びる空乏層を制限する為に用いられる領域で
ある。空乏層制限領域４は、ガードリング５８から所定
の間隔をおいて配置され、Ｎ或いはＰなどのｎ型不純物
が高濃度に添加された領域である。空乏層制限電極５５
が空乏層制限領域４にオーミック接続されることによ
り、空乏層制限領域４内の電位がより均一に保たれ、空
乏層制限領域４が有する空乏層制限機能が更に向上す
る。
ート領域５１とのｐｎ接合界面からｎ型高抵抗層２内で
横方向に伸びる空乏層を制限する為に用いられる領域で
ある。空乏層制限領域４は、ガードリング５８から所定
の間隔をおいて配置され、Ｎ或いはＰなどのｎ型不純物
が高濃度に添加された領域である。空乏層制限電極５５
が空乏層制限領域４にオーミック接続されることによ
り、空乏層制限領域４内の電位がより均一に保たれ、空
乏層制限領域４が有する空乏層制限機能が更に向上す
る。
【００９９】ガードリング５８、及びゲート領域５１と
空乏層制限領域４の間に表出したｎ型高抵抗層２の上に
は、第２の絶縁膜５７ｂが配置されている。第２の絶縁
膜５７ｂは、第１の絶縁膜５７ａに連続して形成されて
いる。
空乏層制限領域４の間に表出したｎ型高抵抗層２の上に
は、第２の絶縁膜５７ｂが配置されている。第２の絶縁
膜５７ｂは、第１の絶縁膜５７ａに連続して形成されて
いる。
【０１００】トレンチ型静電誘導トランジスタの平面形
状は、図２に示した２つのｐ型低抵抗領域３を１つのソ
ース領域５２に置き換え、ガードリング８をゲート領域
５１に置き換えたものと実質的に同じである。なお、ト
レンチ型静電誘導トランジスタにおいては、ゲート領域
５１と空乏層制限領域４との間にリング状（方形状）の
ガードリング５８が配置される。各電極領域は図２に示
したリング状に限られず、図１１に示したストライプ状
であっても構わない。
状は、図２に示した２つのｐ型低抵抗領域３を１つのソ
ース領域５２に置き換え、ガードリング８をゲート領域
５１に置き換えたものと実質的に同じである。なお、ト
レンチ型静電誘導トランジスタにおいては、ゲート領域
５１と空乏層制限領域４との間にリング状（方形状）の
ガードリング５８が配置される。各電極領域は図２に示
したリング状に限られず、図１１に示したストライプ状
であっても構わない。
【０１０１】＜トレンチ型静電誘導トランジスタの製造
方法＞次に、図１２に示したトレンチ型静電誘導トラン
ジスタの製造方法を図１３、図１４を参照して説明す
る。なお、以下に述べるトレンチ型静電誘導トランジス
タの製造方法は、これ以外の種々の製造方法により、実
現可能であることは勿論である。
方法＞次に、図１２に示したトレンチ型静電誘導トラン
ジスタの製造方法を図１３、図１４を参照して説明す
る。なお、以下に述べるトレンチ型静電誘導トランジス
タの製造方法は、これ以外の種々の製造方法により、実
現可能であることは勿論である。
【０１０２】（イ）先ず、ｎ型不純物濃度１ｘ１０１９
ｃｍ−３、厚さ３００μｍのＳｉＣからなる低抵抗基板
１の上に、エピタキシャル成長法により不純物濃度１ｘ
１０ １６ｃｍ−３、厚さ８μｍのｎ型高抵抗層２を形成
する。これにより、ｎ型高抵抗のＳｉＣ基板１４が用意
される。
ｃｍ−３、厚さ３００μｍのＳｉＣからなる低抵抗基板
１の上に、エピタキシャル成長法により不純物濃度１ｘ
１０ １６ｃｍ−３、厚さ８μｍのｎ型高抵抗層２を形成
する。これにより、ｎ型高抵抗のＳｉＣ基板１４が用意
される。
【０１０３】（ロ）次に、図１３（ａ）に示すように、
ｎ型高抵抗層２の上面に酸化膜、窒化膜、あるいは金属
膜などから成るマスク６０を形成する。マスク６０を用
いて、ｎ型高抵抗層２の上部に選択的にｎ型不純物イオ
ンを注入する。ここでは、燐（Ｐ）イオンを、加速エネ
ルギー１０〜２５０ｋｅＶ、総ドーズ５ｘ１０１５ｃｍ
−２の多段注入により、ｎ型高抵抗層２の上面から深さ
０．３μｍ程度の領域に注入する。１６００℃程度の活
性化熱処理を施すことにより、不純物濃度１ｘ１０２０
ｃｍ−３のｎ＋領域６１及び空乏層制限領域４が形成さ
れる。ｎ＋領域６１は、図１２のソース領域５２を含む
領域である。
ｎ型高抵抗層２の上面に酸化膜、窒化膜、あるいは金属
膜などから成るマスク６０を形成する。マスク６０を用
いて、ｎ型高抵抗層２の上部に選択的にｎ型不純物イオ
ンを注入する。ここでは、燐（Ｐ）イオンを、加速エネ
ルギー１０〜２５０ｋｅＶ、総ドーズ５ｘ１０１５ｃｍ
−２の多段注入により、ｎ型高抵抗層２の上面から深さ
０．３μｍ程度の領域に注入する。１６００℃程度の活
性化熱処理を施すことにより、不純物濃度１ｘ１０２０
ｃｍ−３のｎ＋領域６１及び空乏層制限領域４が形成さ
れる。ｎ＋領域６１は、図１２のソース領域５２を含む
領域である。
【０１０４】なお、ｎ型不純物イオンとして、Ｐイオン
の代わりに窒素（Ｎ）イオンを用いても構わない。ま
た、Ｐイオン及びＮイオンを組み合わせて用いても構わ
ない。ここでは、ｎ＋領域６１及び空乏層制限領域４を
同時に形成する場合について示したが、異なるイオン注
入工程及び熱処理工程により形成しても構わない。
の代わりに窒素（Ｎ）イオンを用いても構わない。ま
た、Ｐイオン及びＮイオンを組み合わせて用いても構わ
ない。ここでは、ｎ＋領域６１及び空乏層制限領域４を
同時に形成する場合について示したが、異なるイオン注
入工程及び熱処理工程により形成しても構わない。
【０１０５】（ハ）次に、図１３（ｂ）に示すように、
図１２のトレンチ５９が形成される領域に開口を有する
酸化膜あるいは金属膜等から成るマスク６２を形成す
る。マスク６２を用いてＲＩＥ等の異方性エッチングを
行い、ｎ＋領域６１及びｎ型高抵抗層２の一部を選択的
に除去する。ソース領域５２を貫通し、底面６３がｎ型
高抵抗層２に達するトレンチ５９が形成される。
図１２のトレンチ５９が形成される領域に開口を有する
酸化膜あるいは金属膜等から成るマスク６２を形成す
る。マスク６２を用いてＲＩＥ等の異方性エッチングを
行い、ｎ＋領域６１及びｎ型高抵抗層２の一部を選択的
に除去する。ソース領域５２を貫通し、底面６３がｎ型
高抵抗層２に達するトレンチ５９が形成される。
【０１０６】（ニ）次に、トレンチ５９の底面６３及び
側面、及びｎ型高抵抗層２の上面に酸化膜を成膜する。
そしてＲＩＥ等の異方性エッチングにより、トレンチ５
９の底面６３及びガードリング５８が形成される領域の
酸化膜を選択的に除去して、図１３（ｃ）に示すような
マスク６４を形成する。
側面、及びｎ型高抵抗層２の上面に酸化膜を成膜する。
そしてＲＩＥ等の異方性エッチングにより、トレンチ５
９の底面６３及びガードリング５８が形成される領域の
酸化膜を選択的に除去して、図１３（ｃ）に示すような
マスク６４を形成する。
【０１０７】（ホ）次に、マスク６４を用いてｐ型不純
物イオンを選択的にｎ型高抵抗層２に注入する。ここで
は、ボロン（Ｂ）イオンを、加速エネルギー１０〜４０
０ｋｅＶ、総ドーズ１ｘ１０１４ｃｍ−２の条件で多段
注入する。マスク６４を除去した後、１６００℃程度の
活性化熱処理を施すことにより、図１４(ａ)に示すよう
にトレンチ５９の底面６３にゲート領域５１が形成さ
れ、ゲート領域５１の外側にガードリング５８が形成さ
れる。ゲート領域５１及びガードリング５８は、深さ
０．８μｍの領域に不純物濃度１ｘ１０１８ｃｍ−３で
形成される。
物イオンを選択的にｎ型高抵抗層２に注入する。ここで
は、ボロン（Ｂ）イオンを、加速エネルギー１０〜４０
０ｋｅＶ、総ドーズ１ｘ１０１４ｃｍ−２の条件で多段
注入する。マスク６４を除去した後、１６００℃程度の
活性化熱処理を施すことにより、図１４(ａ)に示すよう
にトレンチ５９の底面６３にゲート領域５１が形成さ
れ、ゲート領域５１の外側にガードリング５８が形成さ
れる。ゲート領域５１及びガードリング５８は、深さ
０．８μｍの領域に不純物濃度１ｘ１０１８ｃｍ−３で
形成される。
【０１０８】なお、ｐ型不純物イオンとしてＢイオンの
代わりにアルミニウム（Ａｌ）イオンを用いても構わな
い。また、Ｂイオン及びＡｌイオンを組み合わせて用い
ても構わない。ここでは、ゲート領域５１及びガードリ
ング５８を同時に形成する場合について示したが、異な
るイオン注入工程及び熱処理工程により形成しても構わ
ない。また、図１３（ａ）のｎ＋領域６１及び空乏層制
限領域４、図１３（ｂ）のトレンチ、及び図１４（ａ）
のゲート領域５１及びガードリング５８の形成順序は、
ここに示したものに限らず、入れ替えて実施してもよ
い。
代わりにアルミニウム（Ａｌ）イオンを用いても構わな
い。また、Ｂイオン及びＡｌイオンを組み合わせて用い
ても構わない。ここでは、ゲート領域５１及びガードリ
ング５８を同時に形成する場合について示したが、異な
るイオン注入工程及び熱処理工程により形成しても構わ
ない。また、図１３（ａ）のｎ＋領域６１及び空乏層制
限領域４、図１３（ｂ）のトレンチ、及び図１４（ａ）
のゲート領域５１及びガードリング５８の形成順序は、
ここに示したものに限らず、入れ替えて実施してもよ
い。
【０１０９】（ヘ）次に、ＣＶＤ法を用いて、トレンチ
５９の底面及び側面、及びｎ型高抵抗層２の上面に酸化
膜及び窒化膜等の絶縁膜を成膜する。そして、図１２の
第２の絶縁膜５７ｂが形成される領域にマスクを形成す
る。このマスクを介してＲＩＥ等の異方性エッチングに
より絶縁膜を選択的に除去する。図１４（ｂ）に示すよ
うに、第１の絶縁膜５７ａ及び第２の絶縁膜５７ｂが形
成され、ソース領域５２、ゲート領域５１、空乏層制限
領域４が表出する。なおこのとき、異方性エッチングの
エッチング条件を、トレンチの側面に第１の絶縁膜５７
ａが形成されるように設定する。
５９の底面及び側面、及びｎ型高抵抗層２の上面に酸化
膜及び窒化膜等の絶縁膜を成膜する。そして、図１２の
第２の絶縁膜５７ｂが形成される領域にマスクを形成す
る。このマスクを介してＲＩＥ等の異方性エッチングに
より絶縁膜を選択的に除去する。図１４（ｂ）に示すよ
うに、第１の絶縁膜５７ａ及び第２の絶縁膜５７ｂが形
成され、ソース領域５２、ゲート領域５１、空乏層制限
領域４が表出する。なおこのとき、異方性エッチングの
エッチング条件を、トレンチの側面に第１の絶縁膜５７
ａが形成されるように設定する。
【０１１０】（ト）次に、図１４（ｂ）に示すように、
気相選択成長法により、表出したソース領域５２、ゲー
ト領域５１、空乏層制限領域４の上に厚さ１００ｎｍ程
度のシリコン（Ｓｉ）膜６５を選択的に形成する。この
時、Ｓｉ膜６５の原料ガスとして、例えばＳｉＨ２Ｃｌ
２ガスとＨＣｌガスの混合ガスをＨ２ガスで希釈したも
のを用いる。圧力は、例えば１０Ｔｏｒｒ台の低圧力に
設定する。なお、原料ガスとして、ＳｉＨ２Ｃｌ２ガス
の代わりにＳｉＨ４ガス或いはＳｉ２Ｈ６ガスを用いて
もよい。また、Ｓｉ膜６５の厚さは、第１及び第２の絶
縁膜５７ａ、５７ｂの上にＳｉ膜が成長しないように、
１００ｎｍ以下にする必要がある。
気相選択成長法により、表出したソース領域５２、ゲー
ト領域５１、空乏層制限領域４の上に厚さ１００ｎｍ程
度のシリコン（Ｓｉ）膜６５を選択的に形成する。この
時、Ｓｉ膜６５の原料ガスとして、例えばＳｉＨ２Ｃｌ
２ガスとＨＣｌガスの混合ガスをＨ２ガスで希釈したも
のを用いる。圧力は、例えば１０Ｔｏｒｒ台の低圧力に
設定する。なお、原料ガスとして、ＳｉＨ２Ｃｌ２ガス
の代わりにＳｉＨ４ガス或いはＳｉ２Ｈ６ガスを用いて
もよい。また、Ｓｉ膜６５の厚さは、第１及び第２の絶
縁膜５７ａ、５７ｂの上にＳｉ膜が成長しないように、
１００ｎｍ以下にする必要がある。
【０１１１】（チ）次に、図１４（ｃ）に示すように、
トレンチ５９の底面及び側面、及びｎ型高抵抗層２の上
面に真空蒸着法或いはスパッタリング法により厚さ３３
ｎｍのＮｉ膜６６を堆積する。ここで、Ｓｉ膜６５の厚
さ（１００ｎｍ）及びＮｉ膜６６の厚さ（３３ｎｍ）
は、化学量論的組成比が１：２（＝Ｎｉ：Ｓｉ）となる
ように選択されている。その後、真空または不活性ガス
の中で６００℃〜１１００℃、望ましくは９００℃程度
の熱処理を施して、Ｓｉ膜６５とＮｉ膜６６を過不足無
くシリサイド反応させる。ソース領域５２、ゲート領域
５１、及び空乏層制限領域４の上にＮｉのダイシリサイ
ド膜（ＮｉＳｉ２膜）が形成される。ｎ型高抵抗層２の
上面を化学洗浄処理することにより、未反応なＮｉ膜６
６を除去する。すなわち、第１及び第２の絶縁膜５７
ａ、５７ｂの上に堆積されたＮｉ膜６６を除去する。
トレンチ５９の底面及び側面、及びｎ型高抵抗層２の上
面に真空蒸着法或いはスパッタリング法により厚さ３３
ｎｍのＮｉ膜６６を堆積する。ここで、Ｓｉ膜６５の厚
さ（１００ｎｍ）及びＮｉ膜６６の厚さ（３３ｎｍ）
は、化学量論的組成比が１：２（＝Ｎｉ：Ｓｉ）となる
ように選択されている。その後、真空または不活性ガス
の中で６００℃〜１１００℃、望ましくは９００℃程度
の熱処理を施して、Ｓｉ膜６５とＮｉ膜６６を過不足無
くシリサイド反応させる。ソース領域５２、ゲート領域
５１、及び空乏層制限領域４の上にＮｉのダイシリサイ
ド膜（ＮｉＳｉ２膜）が形成される。ｎ型高抵抗層２の
上面を化学洗浄処理することにより、未反応なＮｉ膜６
６を除去する。すなわち、第１及び第２の絶縁膜５７
ａ、５７ｂの上に堆積されたＮｉ膜６６を除去する。
【０１１２】（リ）最後に、真空蒸着法或いはスパッタ
リング法を用いて、ｎ型低抵抗基板１の裏面に厚さ約１
μｍのＮｉ膜を堆積する。１０００℃程度のシンター処
理により図１４（ｃ）に示すようにドレイン電極５６を
形成する。以上の工程を経て、図１２に示したトレンチ
型静電誘導トランジスタが完成する。
リング法を用いて、ｎ型低抵抗基板１の裏面に厚さ約１
μｍのＮｉ膜を堆積する。１０００℃程度のシンター処
理により図１４（ｃ）に示すようにドレイン電極５６を
形成する。以上の工程を経て、図１２に示したトレンチ
型静電誘導トランジスタが完成する。
【０１１３】ソース領域５２、ゲート領域５１、及び空
乏層制限領域４の上へのＳｉ膜６５の選択成長技術、及
びその後に続くシリサイドプロセス技術を組み合わせる
ことにより、ダイシリサイド膜（ＮｉＳｉ２膜）からな
るソース電極５４、ゲート電極５３、及び空乏層制限電
極５５を自己整合的に同時に形成することができる。
乏層制限領域４の上へのＳｉ膜６５の選択成長技術、及
びその後に続くシリサイドプロセス技術を組み合わせる
ことにより、ダイシリサイド膜（ＮｉＳｉ２膜）からな
るソース電極５４、ゲート電極５３、及び空乏層制限電
極５５を自己整合的に同時に形成することができる。
【０１１４】以上説明したように、ソース電極５４、ゲ
ート電極５３、及び空乏層制限電極５５は、Ｓｉ膜６５
とＮｉ膜６６のシリサイド反応のみから生成されるＮｉ
Ｓｉ ２膜であるため、シリサイド反応の際にＳｉＣ基板
１４内のＳｉ原子を消費することはない。このため、ソ
ース領域５２とソース電極５４とのオーミック接続界面
における組成変化が急峻となり、この界面構造を反映し
てバリアハイトは０．５ｅＶ程度と非常に低い値とな
る。その結果、ソース領域５２とソース電極５４との接
触抵抗は１ｘ１０−６Ωｃｍ２以下という非常に良好な
オーミック特性が得られる。また同時に形成されるゲー
ト領域５１とゲート電極５３とのオーミック接続界面に
おいても、同じく急峻な界面構造を反映して接触抵抗が
１ｘ１０− ６Ωｃｍ２以下という非常に良好なオーミッ
ク特性を得ることができる。
ート電極５３、及び空乏層制限電極５５は、Ｓｉ膜６５
とＮｉ膜６６のシリサイド反応のみから生成されるＮｉ
Ｓｉ ２膜であるため、シリサイド反応の際にＳｉＣ基板
１４内のＳｉ原子を消費することはない。このため、ソ
ース領域５２とソース電極５４とのオーミック接続界面
における組成変化が急峻となり、この界面構造を反映し
てバリアハイトは０．５ｅＶ程度と非常に低い値とな
る。その結果、ソース領域５２とソース電極５４との接
触抵抗は１ｘ１０−６Ωｃｍ２以下という非常に良好な
オーミック特性が得られる。また同時に形成されるゲー
ト領域５１とゲート電極５３とのオーミック接続界面に
おいても、同じく急峻な界面構造を反映して接触抵抗が
１ｘ１０− ６Ωｃｍ２以下という非常に良好なオーミッ
ク特性を得ることができる。
【０１１５】一方、従来技術では界面の組成変化が緩慢
となりバリアハイトも１．２ｅＶ程度と高くなってしま
う。その結果、特にゲート領域とＮｉ２Ｓｉ膜とのオー
ミック接続においては、接触抵抗は１ｘ１０−２Ωｃｍ
２以上と非常に高くなり、またショットキーライクな特
性を示してしまう。
となりバリアハイトも１．２ｅＶ程度と高くなってしま
う。その結果、特にゲート領域とＮｉ２Ｓｉ膜とのオー
ミック接続においては、接触抵抗は１ｘ１０−２Ωｃｍ
２以上と非常に高くなり、またショットキーライクな特
性を示してしまう。
【０１１６】＜トレンチ型静電誘導トランジスタの電気
特性＞以上の製造方法により製造されたトレンチ型静電
誘導トランジスタの電気的特性を評価した結果は、以下
の通りである。耐圧１０００Ｖのトレンチ型静電誘導ト
ランジスタにおいて、ゲート電圧−４０Ｖ及びドレイン
電圧６００Ｖを印加した時、ドレイン電流は１ｘ１０
−６Ａ／ｃｍ２と非常に低い値を示した。また、順方向
電流密度が１００Ａ／ｃｍ２である時、順方向オン電圧
は１．５Ｖであった。
特性＞以上の製造方法により製造されたトレンチ型静電
誘導トランジスタの電気的特性を評価した結果は、以下
の通りである。耐圧１０００Ｖのトレンチ型静電誘導ト
ランジスタにおいて、ゲート電圧−４０Ｖ及びドレイン
電圧６００Ｖを印加した時、ドレイン電流は１ｘ１０
−６Ａ／ｃｍ２と非常に低い値を示した。また、順方向
電流密度が１００Ａ／ｃｍ２である時、順方向オン電圧
は１．５Ｖであった。
【０１１７】一方、従来技術に係るＮｉ２Ｓｉオーミッ
クコンタクトを用いたトレンチ型静電誘導トランジスタ
では、ゲート電極の接触抵抗が１ｘ１０−２Ωｃｍ２以
上と非常に高く、またショットキーライクな特性を示し
てしまう。そのため、ゲート電極５３に負バイアスを印
加してもゲート電極５３とゲート領域５１の接続界面で
電界が保持され、ゲート領域５１自体に電圧が加わら
ず、満足なオフ動作を行うことができない。
クコンタクトを用いたトレンチ型静電誘導トランジスタ
では、ゲート電極の接触抵抗が１ｘ１０−２Ωｃｍ２以
上と非常に高く、またショットキーライクな特性を示し
てしまう。そのため、ゲート電極５３に負バイアスを印
加してもゲート電極５３とゲート領域５１の接続界面で
電界が保持され、ゲート領域５１自体に電圧が加わら
ず、満足なオフ動作を行うことができない。
【０１１８】従って、第４の実施の形態に係るトレンチ
型静電誘導トランジスタによれば、ソース電極５４、ゲ
ート電極５３、及び空乏層制限電極５５にＮｉＳｉ２膜
を用いることにより、耐圧、漏れ電流等のゲート耐圧特
性を損なうことなく、順方向のオン電圧を効果的に引き
下げることができる。また、ゲート電極５３とゲート領
域５１の接続界面で電界が保持されずにゲート領域５１
自体にゲート電圧が加わり、満足なオフ動作を高速に行
うことができる。よって、デバイスのスイッチング速度
が向上する。ここでは、高融点金属の電極材料としてＮ
ｉを用いた場合を例に示したが、他の材料であるＴｉ、
Ｖ、Ｃｒ、Ｎｉ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗを
用いた場合も同様な方法によりダイシリサイド構造のゲ
ート電極５３及びソース電極５４を形成することができ
同様な結果を得ることができた。
型静電誘導トランジスタによれば、ソース電極５４、ゲ
ート電極５３、及び空乏層制限電極５５にＮｉＳｉ２膜
を用いることにより、耐圧、漏れ電流等のゲート耐圧特
性を損なうことなく、順方向のオン電圧を効果的に引き
下げることができる。また、ゲート電極５３とゲート領
域５１の接続界面で電界が保持されずにゲート領域５１
自体にゲート電圧が加わり、満足なオフ動作を高速に行
うことができる。よって、デバイスのスイッチング速度
が向上する。ここでは、高融点金属の電極材料としてＮ
ｉを用いた場合を例に示したが、他の材料であるＴｉ、
Ｖ、Ｃｒ、Ｎｉ、Ｚｒ、Ｎｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗを
用いた場合も同様な方法によりダイシリサイド構造のゲ
ート電極５３及びソース電極５４を形成することができ
同様な結果を得ることができた。
【０１１９】また、第４の実施の形態の変形例として、
本発明を静電誘導サイリスタにも適用できる。静電誘導
サイリスタの場合、図１２に示した低抵抗基板１の導電
型をｐ型にすればよい。
本発明を静電誘導サイリスタにも適用できる。静電誘導
サイリスタの場合、図１２に示した低抵抗基板１の導電
型をｐ型にすればよい。
【０１２０】（第５の実施の形態）
＜バイポーラトランジスタの構成＞第５の実施の形態に
係る半導体装置は、コレクタ層を含むＳｉＣ基板上にメ
サ形状のベース層及びエミッタ層が各々形成され、更に
コレクタ層の上部においてベース層の外側に接合終端領
域及び空乏層制限領域が形成されたバイポーラトランジ
スタである。
係る半導体装置は、コレクタ層を含むＳｉＣ基板上にメ
サ形状のベース層及びエミッタ層が各々形成され、更に
コレクタ層の上部においてベース層の外側に接合終端領
域及び空乏層制限領域が形成されたバイポーラトランジ
スタである。
【０１２１】図１５に示すように、バイポーラトランジ
スタは、ｎ型高抵抗のＳｉＣ基板１４と、ＳｉＣ基板１
４の上に形成されたメサ形状のｐ型のベース層７９と、
ベース層７９の上に形成されたメサ形状のｎ型のエミッ
タ層７２と、ベース層７９の上部においてエミッタ層７
２の外側に形成されたｐ型低抵抗のベースコンタクト領
域７１と、ＳｉＣ基板１４の上部においてベース層７９
の外側に形成されたｐ型の接合終端領域７８と、ＳｉＣ
基板１４の上部において接合終端領域７８の外側に形成
されたｎ型の空乏層制限領域４と、エミッタ層７２にオ
ーミック接続されたエミッタ電極７４と、ベースコンタ
クト領域７１にオーミック接続されたベース電極７３
と、空乏層制限領域４にオーミック接続された空乏層制
限電極５５と、ＳｉＣ基板１４の下面にオーミック接続
されたコレクタ電極７６とを少なくとも有する。エミッ
タ電極７４及びベース電極７３は、少なくともオーミッ
ク接続界面に配置された高融点金属のシリサイド膜をそ
れぞれ有する。
スタは、ｎ型高抵抗のＳｉＣ基板１４と、ＳｉＣ基板１
４の上に形成されたメサ形状のｐ型のベース層７９と、
ベース層７９の上に形成されたメサ形状のｎ型のエミッ
タ層７２と、ベース層７９の上部においてエミッタ層７
２の外側に形成されたｐ型低抵抗のベースコンタクト領
域７１と、ＳｉＣ基板１４の上部においてベース層７９
の外側に形成されたｐ型の接合終端領域７８と、ＳｉＣ
基板１４の上部において接合終端領域７８の外側に形成
されたｎ型の空乏層制限領域４と、エミッタ層７２にオ
ーミック接続されたエミッタ電極７４と、ベースコンタ
クト領域７１にオーミック接続されたベース電極７３
と、空乏層制限領域４にオーミック接続された空乏層制
限電極５５と、ＳｉＣ基板１４の下面にオーミック接続
されたコレクタ電極７６とを少なくとも有する。エミッ
タ電極７４及びベース電極７３は、少なくともオーミッ
ク接続界面に配置された高融点金属のシリサイド膜をそ
れぞれ有する。
【０１２２】第５の実施の形態において、バイポーラト
ランジスタは、エミッタ層７２の側面に形成された第１
の側壁絶縁膜７７ａと、ベース層７９の側面及び接合終
端領域７８及びＳｉＣ基板１４の上面に形成された第２
の側壁絶縁膜７７ｂとを更に有する。ＳｉＣ基板１４
は、窒素（Ｎ）或いはリン（Ｐ）等のｎ型不純物が高濃
度に添加されたＳｉＣから成る低抵抗基板１と、低抵抗
基板１の上に配置された、低抵抗基板１に比してｎ型不
純物濃度の低いｎ型高抵抗のコレクタ層８０とを備え
る。
ランジスタは、エミッタ層７２の側面に形成された第１
の側壁絶縁膜７７ａと、ベース層７９の側面及び接合終
端領域７８及びＳｉＣ基板１４の上面に形成された第２
の側壁絶縁膜７７ｂとを更に有する。ＳｉＣ基板１４
は、窒素（Ｎ）或いはリン（Ｐ）等のｎ型不純物が高濃
度に添加されたＳｉＣから成る低抵抗基板１と、低抵抗
基板１の上に配置された、低抵抗基板１に比してｎ型不
純物濃度の低いｎ型高抵抗のコレクタ層８０とを備え
る。
【０１２３】ベース層７９は、コレクタ層８０上の一部
分に配置されている。接合終端領域７８及び空乏層制限
領域４は、ベース層７９が配置されていないコレクタ層
８０の上部に配置され、コレクタ層８０の上面に表出し
ている。
分に配置されている。接合終端領域７８及び空乏層制限
領域４は、ベース層７９が配置されていないコレクタ層
８０の上部に配置され、コレクタ層８０の上面に表出し
ている。
【０１２４】エミッタ層７２は、ベース層７９上の一部
分に配置されている。第１の側壁絶縁膜７７ａは、エミ
ッタ層７２の側面に沿ってベース層７９上の一部分に配
置されている。ベースコンタクト領域７１は、エミッタ
層７２及び第１の側壁絶縁膜７７ａが配置されていない
ベース層７９の上部に配置されている。
分に配置されている。第１の側壁絶縁膜７７ａは、エミ
ッタ層７２の側面に沿ってベース層７９上の一部分に配
置されている。ベースコンタクト領域７１は、エミッタ
層７２及び第１の側壁絶縁膜７７ａが配置されていない
ベース層７９の上部に配置されている。
【０１２５】エミッタ電極７４、ベース電極７３及び空
乏層制限電極５５は、それぞれ 高融点金属のシリサイ
ド膜から成る。「高融点 金属のシリサイド膜」とし
て、Ｎｉのダイシリサイド膜（ＮｉＳｉ２膜）を使用し
ている。
乏層制限電極５５は、それぞれ 高融点金属のシリサイ
ド膜から成る。「高融点 金属のシリサイド膜」とし
て、Ｎｉのダイシリサイド膜（ＮｉＳｉ２膜）を使用し
ている。
【０１２６】コレクタ電極７６は、低抵抗基板１の下面
にオーミック接続されている。コレクタ層８０にコレク
タ電極７６をオーミック接続させる他の手段があれば、
低抵抗基板１は不要となり、ＳｉＣ基板１４をコレクタ
層８０だけで構成しても構わない。
にオーミック接続されている。コレクタ層８０にコレク
タ電極７６をオーミック接続させる他の手段があれば、
低抵抗基板１は不要となり、ＳｉＣ基板１４をコレクタ
層８０だけで構成しても構わない。
【０１２７】第１の側壁絶縁膜７７ａは、エミッタ層７
２とベース電極７３の間、及びエミッタ層７２とベース
コンタクト領域７１との間を絶縁する。第２の側壁絶縁
膜７７ｂは、ベース層７９の側面及び接合終端領域７８
及びコレクタ層８０の上面に配置されている。即ち、第
２の側壁絶縁膜７７ｂは、ベース層７９の側面及びベー
ス層７９の側面から空乏層制限領域５５までの領域に配
置されている。
２とベース電極７３の間、及びエミッタ層７２とベース
コンタクト領域７１との間を絶縁する。第２の側壁絶縁
膜７７ｂは、ベース層７９の側面及び接合終端領域７８
及びコレクタ層８０の上面に配置されている。即ち、第
２の側壁絶縁膜７７ｂは、ベース層７９の側面及びベー
ス層７９の側面から空乏層制限領域５５までの領域に配
置されている。
【０１２８】接合終端領域７８は、デバイスの耐圧化を
図る為の接合終端構造を為す部分であり、ここではジャ
ンクション・ターミネーション・エクステンション（Ｊ
ＴＥ）構造を用いている。空乏層制限領域４は、図１に
示した空乏層制限領域４と同一であり、説明を省略す
る。
図る為の接合終端構造を為す部分であり、ここではジャ
ンクション・ターミネーション・エクステンション（Ｊ
ＴＥ）構造を用いている。空乏層制限領域４は、図１に
示した空乏層制限領域４と同一であり、説明を省略す
る。
【０１２９】バイポーラトランジスタの平面形状は、図
２に示した２つのｐ型低抵抗領域３を１つのエミッタ層
７２に置き換え、ガードリング８をベースコンタクト領
域７１に置き換えたものと実質的に同じである。なお、
バイポーラトランジスタにおいては、ベースコンタクト
領域７１と空乏層制限領域４との間にリング状（方形
状）の接合終端領域７８が配置される。各電極領域は図
２に示したリング状に限られず、図１１に示したストラ
イプ状であっても構わない。
２に示した２つのｐ型低抵抗領域３を１つのエミッタ層
７２に置き換え、ガードリング８をベースコンタクト領
域７１に置き換えたものと実質的に同じである。なお、
バイポーラトランジスタにおいては、ベースコンタクト
領域７１と空乏層制限領域４との間にリング状（方形
状）の接合終端領域７８が配置される。各電極領域は図
２に示したリング状に限られず、図１１に示したストラ
イプ状であっても構わない。
【０１３０】＜バイポーラトランジスタの製造方法＞次
に、図１５に示したバイポーラトランジスタの製造方法
を図１６、図１７を参照して説明する。なお、以下に述
べるバイポーラトランジスタの製造方法は、これ以外の
種々の製造方法により、実現可能であることは勿論であ
る。
に、図１５に示したバイポーラトランジスタの製造方法
を図１６、図１７を参照して説明する。なお、以下に述
べるバイポーラトランジスタの製造方法は、これ以外の
種々の製造方法により、実現可能であることは勿論であ
る。
【０１３１】（イ）先ず、ｎ型不純物濃度１ｘ１０１９
ｃｍ−３、厚さ３００μｍのＳｉＣからなる低抵抗基板
１の上に、エピタキシャル成長法によりｎ型不純物濃度
１ｘ１０１６ｃｍ−３、厚さ８μｍのｎ型高抵抗のコレ
クタ層８０を形成する。これにより、ｎ型高抵抗のＳｉ
Ｃ基板１４が用意される。
ｃｍ−３、厚さ３００μｍのＳｉＣからなる低抵抗基板
１の上に、エピタキシャル成長法によりｎ型不純物濃度
１ｘ１０１６ｃｍ−３、厚さ８μｍのｎ型高抵抗のコレ
クタ層８０を形成する。これにより、ｎ型高抵抗のＳｉ
Ｃ基板１４が用意される。
【０１３２】（ロ）次に、図１６（ａ）に示すように、
コレクタ層８０の上に、エピタキシャル成長法によりｐ
型不純物濃度３ｘ１０１８ｃｍ−３、厚さ０．１μｍの
ベース層７９を形成する。同様に、ベース層７９の上に
ｎ型不純物濃度１ｘ１０１９ｃｍ−３、厚さ０．４μｍ
のｎ型低抵抗のエミッタ層７２を形成する。
コレクタ層８０の上に、エピタキシャル成長法によりｐ
型不純物濃度３ｘ１０１８ｃｍ−３、厚さ０．１μｍの
ベース層７９を形成する。同様に、ベース層７９の上に
ｎ型不純物濃度１ｘ１０１９ｃｍ−３、厚さ０．４μｍ
のｎ型低抵抗のエミッタ層７２を形成する。
【０１３３】（ハ）次に、エミッタ層７２の上に図１５
に示したベース層７９の形状を有する酸化膜或いは金属
膜を形成する。酸化膜或いは金属膜をマスクとしてＲＩ
Ｅ等の異方性エッチングによりエミッタ層７２及びベー
ス層７９をメサ形状に加工する。次に、マスクを除去し
た後、エミッタ層７２の上に図１５に示したエミッタ層
７２の形状を有する酸化膜或いは金属膜を形成する。酸
化膜或いは金属膜をマスクとしてＲＩＥ等の異方性エッ
チングによりエミッタ層７２をメサ形状に加工する。な
お、エミッタ層７２及びベース層７９のメサ加工の順序
を入れ替えて実施しても構わない。これにより、図１６
（ｂ）に示すように、ＳｉＣ基板１４の上にメサ形状を
有するエミッタ層７２及びベース層７９が形成される。
に示したベース層７９の形状を有する酸化膜或いは金属
膜を形成する。酸化膜或いは金属膜をマスクとしてＲＩ
Ｅ等の異方性エッチングによりエミッタ層７２及びベー
ス層７９をメサ形状に加工する。次に、マスクを除去し
た後、エミッタ層７２の上に図１５に示したエミッタ層
７２の形状を有する酸化膜或いは金属膜を形成する。酸
化膜或いは金属膜をマスクとしてＲＩＥ等の異方性エッ
チングによりエミッタ層７２をメサ形状に加工する。な
お、エミッタ層７２及びベース層７９のメサ加工の順序
を入れ替えて実施しても構わない。これにより、図１６
（ｂ）に示すように、ＳｉＣ基板１４の上にメサ形状を
有するエミッタ層７２及びベース層７９が形成される。
【０１３４】（ニ）次に、エミッタ層７２、ベース層７
９及びコレクタ層８０の上に、酸化膜を成膜する。フォ
トリソグラフィ法及びＲＩＥ法などを用いて選択的に酸
化膜を除去して、図１６（ｃ）に示すように、ベースコ
ンタクト領域７１及び接合終端領域７８に開口を有する
マスク８１を形成する。マスク８１を介してベース層７
９及びコレクタ層８０に選択的にアルミニウム（Ａｌ）
イオンなどのｐ型不純物イオンを注入する。ここでは、
Ａｌイオンを、加速エネルギー２０ｋｅＶ、ドーズ量２
ｘ１０１５ｃｍ−２の条件でイオン注入する。マスク８
１を除去した後、１６００℃程度の活性化熱処理を施
す。図１６（ｃ）に示すように、各深さ０．０５μｍ、
ｐ型不純物濃度１ｘ１０２１ｃｍ−３のベースコンタク
ト領域７１及び接合終端領域７８が形成される。
９及びコレクタ層８０の上に、酸化膜を成膜する。フォ
トリソグラフィ法及びＲＩＥ法などを用いて選択的に酸
化膜を除去して、図１６（ｃ）に示すように、ベースコ
ンタクト領域７１及び接合終端領域７８に開口を有する
マスク８１を形成する。マスク８１を介してベース層７
９及びコレクタ層８０に選択的にアルミニウム（Ａｌ）
イオンなどのｐ型不純物イオンを注入する。ここでは、
Ａｌイオンを、加速エネルギー２０ｋｅＶ、ドーズ量２
ｘ１０１５ｃｍ−２の条件でイオン注入する。マスク８
１を除去した後、１６００℃程度の活性化熱処理を施
す。図１６（ｃ）に示すように、各深さ０．０５μｍ、
ｐ型不純物濃度１ｘ１０２１ｃｍ−３のベースコンタク
ト領域７１及び接合終端領域７８が形成される。
【０１３５】なお、ｐ型不純物イオンとしてＡｌイオン
に特定されることはなく、ボロン（Ｂ）イオンを用いて
もよい。またＡｌイオン及びＢイオンを組み合わせて用
いてもよい。ここでは、ベースコンタクト領域７１及び
接合終端領域７８を同時に形成する場合について示した
が、異なるイオン注入工程及び熱処理工程により形成し
ても構わない。
に特定されることはなく、ボロン（Ｂ）イオンを用いて
もよい。またＡｌイオン及びＢイオンを組み合わせて用
いてもよい。ここでは、ベースコンタクト領域７１及び
接合終端領域７８を同時に形成する場合について示した
が、異なるイオン注入工程及び熱処理工程により形成し
ても構わない。
【０１３６】（ホ）次に、エミッタ層７２、ベース層７
９及びコレクタ層８０の上に、酸化膜を成膜する。フォ
トリソグラフィ法及びＲＩＥ法などを用いて選択的に酸
化膜を除去して、図１７（ａ）に示すように、空乏層制
限領域４に開口を有するマスク８２を形成する。マスク
８２を介してコレクタ層８０に選択的にリン（Ｐ）イオ
ンなどのｎ型不純物イオンを注入する。ここでは、Ｐイ
オンを、加速エネルギー１０〜２５０ｋｅＶ、総ドーズ
５ｘ１０１５ｃｍ−２の多段注入により、コレクタ層８
０の上面から深さ０．３μｍ程度の領域にイオン注入す
る。マスク８２を除去した後、１６００℃程度の活性化
熱処理を施す。図１７（ａ）に示すように、ｎ型不純物
濃度１ｘ１０２０ｃｍ−３の空乏層制限領域２０７が形
成される。
９及びコレクタ層８０の上に、酸化膜を成膜する。フォ
トリソグラフィ法及びＲＩＥ法などを用いて選択的に酸
化膜を除去して、図１７（ａ）に示すように、空乏層制
限領域４に開口を有するマスク８２を形成する。マスク
８２を介してコレクタ層８０に選択的にリン（Ｐ）イオ
ンなどのｎ型不純物イオンを注入する。ここでは、Ｐイ
オンを、加速エネルギー１０〜２５０ｋｅＶ、総ドーズ
５ｘ１０１５ｃｍ−２の多段注入により、コレクタ層８
０の上面から深さ０．３μｍ程度の領域にイオン注入す
る。マスク８２を除去した後、１６００℃程度の活性化
熱処理を施す。図１７（ａ）に示すように、ｎ型不純物
濃度１ｘ１０２０ｃｍ−３の空乏層制限領域２０７が形
成される。
【０１３７】なお、ｎ型不純物イオンとしてＰイオンに
特定されることはなく、窒素（Ｎ）イオンを用いてもよ
い。またＰイオン及びＮイオンを組み合わせて用いても
よい。また、図１６（ｃ）のベースコンタクト領域７１
及び接合終端領域７８と、図１７（ａ）の空乏層制限領
域４との形成順序は、ここに示したものに限らず、入れ
替えて実施してもよい。
特定されることはなく、窒素（Ｎ）イオンを用いてもよ
い。またＰイオン及びＮイオンを組み合わせて用いても
よい。また、図１６（ｃ）のベースコンタクト領域７１
及び接合終端領域７８と、図１７（ａ）の空乏層制限領
域４との形成順序は、ここに示したものに限らず、入れ
替えて実施してもよい。
【０１３８】（ヘ）次に、ＣＶＤ法を用いて、エミッタ
層７２、ベース層７９及びコレクタ層８０の上に酸化膜
及び窒化膜等の絶縁膜を成膜する。第２の側壁絶縁膜７
７ｂが形成される領域に選択的にマスクを形成する。こ
のマスクを介してＲＩＥ等の異方性エッチングを行い、
エミッタ層７２、ベースコンタクト領域７１及び空乏層
制限領域４の上の絶縁膜を選択的に除去する。図１７
（ｂ）に示すように、第１の側壁絶縁膜７７ａ及び第２
の側壁絶縁膜７７ｂが形成され、エミッタ層７２、ベー
スコンタクト領域７１、空乏層制限領域４が表出する。
なおこのとき、異方性エッチングのエッチング条件を、
エミッタ層７２の側面に第１の側壁絶縁膜７７ａが形成
されるように設定する。
層７２、ベース層７９及びコレクタ層８０の上に酸化膜
及び窒化膜等の絶縁膜を成膜する。第２の側壁絶縁膜７
７ｂが形成される領域に選択的にマスクを形成する。こ
のマスクを介してＲＩＥ等の異方性エッチングを行い、
エミッタ層７２、ベースコンタクト領域７１及び空乏層
制限領域４の上の絶縁膜を選択的に除去する。図１７
（ｂ）に示すように、第１の側壁絶縁膜７７ａ及び第２
の側壁絶縁膜７７ｂが形成され、エミッタ層７２、ベー
スコンタクト領域７１、空乏層制限領域４が表出する。
なおこのとき、異方性エッチングのエッチング条件を、
エミッタ層７２の側面に第１の側壁絶縁膜７７ａが形成
されるように設定する。
【０１３９】（ト）次に、図１７（ｂ）に示すように、
気相選択成長法により、表出したエミッタ層７２、ベー
スコンタクト領域７１及び空乏層制限領域４の上に厚さ
１００ｎｍ程度のシリコン（Ｓｉ）膜８３を選択的に成
長させる。この時、Ｓｉ膜８３の原料ガスとして、例え
ばＳｉＨ２Ｃｌ２ガスとＨＣｌガスの混合ガスをＨ２ガ
スで希釈したものを用いる。圧力は、例えば１０Ｔｏｒ
ｒ台の低圧力に設定する。なお、原料ガスとして、Ｓｉ
Ｈ２Ｃｌ２ガスの代わりにＳｉＨ４ガス或いはＳｉ２Ｈ
６ガスを用いてもよい。また、Ｓｉ膜８３の厚さは、第
１及び第２の側壁絶縁膜７７ａ、７７ｂの上にＳｉ膜が
成長しないように、１００ｎｍ以下にする必要がある。
気相選択成長法により、表出したエミッタ層７２、ベー
スコンタクト領域７１及び空乏層制限領域４の上に厚さ
１００ｎｍ程度のシリコン（Ｓｉ）膜８３を選択的に成
長させる。この時、Ｓｉ膜８３の原料ガスとして、例え
ばＳｉＨ２Ｃｌ２ガスとＨＣｌガスの混合ガスをＨ２ガ
スで希釈したものを用いる。圧力は、例えば１０Ｔｏｒ
ｒ台の低圧力に設定する。なお、原料ガスとして、Ｓｉ
Ｈ２Ｃｌ２ガスの代わりにＳｉＨ４ガス或いはＳｉ２Ｈ
６ガスを用いてもよい。また、Ｓｉ膜８３の厚さは、第
１及び第２の側壁絶縁膜７７ａ、７７ｂの上にＳｉ膜が
成長しないように、１００ｎｍ以下にする必要がある。
【０１４０】（チ）次に、図１７（ｃ）に示すように、
Ｓｉ膜８３及び第１及び第２の側壁絶縁膜７７ａ、７７
ｂの上に真空蒸着法或いはスパッタリング法により厚さ
３３ｎｍのニッケル（Ｎｉ）膜８４を堆積する。ここ
で、Ｓｉ膜８３の厚さ（１００ｎｍ）及びＮｉ膜８４の
厚さ（３３ｎｍ）は、化学量論的組成比が１：２（＝Ｎ
ｉ：Ｓｉ）となるように選択されている。その後、真空
または不活性ガスの中で６００℃〜１１００℃、望まし
くは９００℃程度の熱処理を施して、Ｓｉ膜８３とＮｉ
膜８４を過不足無くシリサイド反応させる。エミッタ層
７２、ベースコンタクト領域７１及び空乏層制限領域４
の上にＮｉのダイシリサイド膜（ＮｉＳｉ ２膜）が形成
される。コレクタ層８０の上面側を化学洗浄処理するこ
とにより、未反応なＮｉ膜８４を除去する。すなわち、
第１及び第２の側壁絶縁膜７７ａ、７７ｂの上に堆積さ
れたＮｉ膜８４を除去する。
Ｓｉ膜８３及び第１及び第２の側壁絶縁膜７７ａ、７７
ｂの上に真空蒸着法或いはスパッタリング法により厚さ
３３ｎｍのニッケル（Ｎｉ）膜８４を堆積する。ここ
で、Ｓｉ膜８３の厚さ（１００ｎｍ）及びＮｉ膜８４の
厚さ（３３ｎｍ）は、化学量論的組成比が１：２（＝Ｎ
ｉ：Ｓｉ）となるように選択されている。その後、真空
または不活性ガスの中で６００℃〜１１００℃、望まし
くは９００℃程度の熱処理を施して、Ｓｉ膜８３とＮｉ
膜８４を過不足無くシリサイド反応させる。エミッタ層
７２、ベースコンタクト領域７１及び空乏層制限領域４
の上にＮｉのダイシリサイド膜（ＮｉＳｉ ２膜）が形成
される。コレクタ層８０の上面側を化学洗浄処理するこ
とにより、未反応なＮｉ膜８４を除去する。すなわち、
第１及び第２の側壁絶縁膜７７ａ、７７ｂの上に堆積さ
れたＮｉ膜８４を除去する。
【０１４１】（リ）最後に、真空蒸着法或いはスパッタ
リング法を用いて、ｎ型低抵抗基板１の下面に厚さ約１
μｍのＮｉ膜を堆積する。１０００℃程度のシンター処
理によりコレクタ電極７６を形成する。以上の工程を経
て、図１５に示したバイポーラトランジスタが完成す
る。
リング法を用いて、ｎ型低抵抗基板１の下面に厚さ約１
μｍのＮｉ膜を堆積する。１０００℃程度のシンター処
理によりコレクタ電極７６を形成する。以上の工程を経
て、図１５に示したバイポーラトランジスタが完成す
る。
【０１４２】エミッタ層７２、ベースコンタクト領域７
１及び空乏層制限領域４の上へのＳｉ膜８３の選択成長
技術、及びその後に続くシリサイドプロセス技術を組み
合わせることにより、ダイシリサイド膜（ＮｉＳｉ
２膜）からなるエミッタ電極７４、ベース電極７３及び
空乏層制限電極５５を自己整合的に同時に形成すること
ができる。
１及び空乏層制限領域４の上へのＳｉ膜８３の選択成長
技術、及びその後に続くシリサイドプロセス技術を組み
合わせることにより、ダイシリサイド膜（ＮｉＳｉ
２膜）からなるエミッタ電極７４、ベース電極７３及び
空乏層制限電極５５を自己整合的に同時に形成すること
ができる。
【０１４３】以上説明したように、エミッタ電極７４、
ベース電極７３及び空乏層制限電極５５は、Ｓｉ膜８３
とＮｉ膜８４のシリサイド反応のみから生成されるＮｉ
Ｓｉ ２膜であるため、シリサイド反応の際にＳｉＣ基板
１４内のＳｉ原子を消費することはない。このため、エ
ミッタ層７２とエミッタ電極７４とのオーミック接続界
面における組成変化が急峻となり、この界面構造を反映
してバリアハイトは０．５ｅＶ程度と非常に低い値とな
る。その結果、エミッタ層７２とエミッタ電極７４との
接触抵抗は１ｘ１０−６Ωｃｍ２以下という非常に良好
なオーミック特性が得られる。また同時に形成されるベ
ースコンタクト領域７１とベース電極７３とのオーミッ
ク接続においても、同じく急峻な界面構造を反映して接
触抵抗が１ｘ１０−５Ωｃｍ２以下という非常に良好な
オーミック特性を得ることができる。
ベース電極７３及び空乏層制限電極５５は、Ｓｉ膜８３
とＮｉ膜８４のシリサイド反応のみから生成されるＮｉ
Ｓｉ ２膜であるため、シリサイド反応の際にＳｉＣ基板
１４内のＳｉ原子を消費することはない。このため、エ
ミッタ層７２とエミッタ電極７４とのオーミック接続界
面における組成変化が急峻となり、この界面構造を反映
してバリアハイトは０．５ｅＶ程度と非常に低い値とな
る。その結果、エミッタ層７２とエミッタ電極７４との
接触抵抗は１ｘ１０−６Ωｃｍ２以下という非常に良好
なオーミック特性が得られる。また同時に形成されるベ
ースコンタクト領域７１とベース電極７３とのオーミッ
ク接続においても、同じく急峻な界面構造を反映して接
触抵抗が１ｘ１０−５Ωｃｍ２以下という非常に良好な
オーミック特性を得ることができる。
【０１４４】一方、従来技術では界面の組成変化が緩慢
となりバリアハイトも１．２ｅＶ程度と高くなってしま
う。その結果、特にベースコンタクト領域７１とベース
電極（Ｎｉ２Ｓｉ）７３とのオーミック接続において
は、接触抵抗は１ｘ１０−２Ωｃｍ２以上と非常に高く
なり、またショットキーライクな特性を示してしまう。
となりバリアハイトも１．２ｅＶ程度と高くなってしま
う。その結果、特にベースコンタクト領域７１とベース
電極（Ｎｉ２Ｓｉ）７３とのオーミック接続において
は、接触抵抗は１ｘ１０−２Ωｃｍ２以上と非常に高く
なり、またショットキーライクな特性を示してしまう。
【０１４５】＜バイポーラトランジスタの電気特性＞以
上の製造方法により製造されたバイポーラトランジスタ
の電気的特性を評価した結果は、以下の通りである。ベ
ース開放時のコレクタ−エミッタ間の阻止電圧（ＢＶ
ＣＥＯ）は約１０００Ｖであった。また、順方向電流密
度が１００Ａ／ｃｍ２である時、順方向オン電圧は１．
３Ｖであり、オン抵抗は７ｍΩ・ｃｍ２と非常に低い値
を示した。
上の製造方法により製造されたバイポーラトランジスタ
の電気的特性を評価した結果は、以下の通りである。ベ
ース開放時のコレクタ−エミッタ間の阻止電圧（ＢＶ
ＣＥＯ）は約１０００Ｖであった。また、順方向電流密
度が１００Ａ／ｃｍ２である時、順方向オン電圧は１．
３Ｖであり、オン抵抗は７ｍΩ・ｃｍ２と非常に低い値
を示した。
【０１４６】一方、従来技術に係るＮｉ２Ｓｉオーミッ
クコンタクトを用いたバイポーラトランジスタでは、特
にベース電極の接触抵抗が１ｘ１０−２Ωｃｍ２以上と
非常に高く、またショットキーライクな特性を示してし
まう。そのため、ベース−エミッタ間のｐｎ接合に順方
向電圧を印加してもベース電極界面で電界が保持され、
ｐｎ接合自体に電圧が加わらず、満足なオン動作を行う
ことができない。
クコンタクトを用いたバイポーラトランジスタでは、特
にベース電極の接触抵抗が１ｘ１０−２Ωｃｍ２以上と
非常に高く、またショットキーライクな特性を示してし
まう。そのため、ベース−エミッタ間のｐｎ接合に順方
向電圧を印加してもベース電極界面で電界が保持され、
ｐｎ接合自体に電圧が加わらず、満足なオン動作を行う
ことができない。
【０１４７】従って、第５の実施の形態に係るバイポー
ラトランジスタによれば、エミッタ電極７４、ベース電
極７３及び空乏層制限電極５５にＮｉＳｉ２膜を用いる
ことにより、バイポーラトランジスタにおいて理論値に
ほぼ近い耐圧を得ることが可能となり、同時にＳｉＣの
優れた物性を引き出して低いオン電圧及びオン抵抗を実
現することができる。また、ベース電極７３とベースコ
ンタクト領域７１の接続界面で電界が保持されずにベー
ス−エミッタ間のｐｎ接合自体にゲート電圧が加わり、
満足なオフ動作を高速に行うことができる。よって、デ
バイスのスイッチング速度が向上する。ここでは、高融
点金属の電極材料としてＮｉを用いた場合を例に示した
が、他の材料であるＴｉ、Ｖ、Ｃｒ、Ｎｉ、Ｚｒ、Ｎ
ｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗを用いた場合も同様な方法に
よりダイシリサイド構造のエミッタ電極７４、ベース電
極７３及び空乏層制限電極５５を形成することができ同
様な結果を得ることができた。
ラトランジスタによれば、エミッタ電極７４、ベース電
極７３及び空乏層制限電極５５にＮｉＳｉ２膜を用いる
ことにより、バイポーラトランジスタにおいて理論値に
ほぼ近い耐圧を得ることが可能となり、同時にＳｉＣの
優れた物性を引き出して低いオン電圧及びオン抵抗を実
現することができる。また、ベース電極７３とベースコ
ンタクト領域７１の接続界面で電界が保持されずにベー
ス−エミッタ間のｐｎ接合自体にゲート電圧が加わり、
満足なオフ動作を高速に行うことができる。よって、デ
バイスのスイッチング速度が向上する。ここでは、高融
点金属の電極材料としてＮｉを用いた場合を例に示した
が、他の材料であるＴｉ、Ｖ、Ｃｒ、Ｎｉ、Ｚｒ、Ｎ
ｂ、Ｍｏ、Ｈｆ、Ｔａ、Ｗを用いた場合も同様な方法に
よりダイシリサイド構造のエミッタ電極７４、ベース電
極７３及び空乏層制限電極５５を形成することができ同
様な結果を得ることができた。
【０１４８】以上説明したように、本発明の第１乃至第
５の実施の形態によれば、ＳｉＣ基板１４上にＳｉ膜及
び高融点金属膜を被着後、真空または不活性ガス中で６
００〜１１００℃の範囲で熱処理を施して、金属ダイシ
リサイドを形成することにより、ショットキーコンタク
トにおいてはバリアハイトを０．６５ｅＶ以下に、また
オーミックコンタクトにおいては接触抵抗を１×１０
−６ Ωｃｍ２ 以下に低減できる。その結果、ＪＢＳダ
イオード、ショットキーダイオード、静電誘導トランジ
スタ、バイポーラトランジスタにおいて耐圧、漏れ電流
などの逆方向特性を損なうことなく、順方向のオン電圧
を効果的に引き下げることができる。
５の実施の形態によれば、ＳｉＣ基板１４上にＳｉ膜及
び高融点金属膜を被着後、真空または不活性ガス中で６
００〜１１００℃の範囲で熱処理を施して、金属ダイシ
リサイドを形成することにより、ショットキーコンタク
トにおいてはバリアハイトを０．６５ｅＶ以下に、また
オーミックコンタクトにおいては接触抵抗を１×１０
−６ Ωｃｍ２ 以下に低減できる。その結果、ＪＢＳダ
イオード、ショットキーダイオード、静電誘導トランジ
スタ、バイポーラトランジスタにおいて耐圧、漏れ電流
などの逆方向特性を損なうことなく、順方向のオン電圧
を効果的に引き下げることができる。
【０１４９】（その他の実施の形態）上記のように、本
発明は、第１乃至第５の実施の形態によって記載した
が、この開示の一部をなす論述及び図面はこの発明を限
定するものであると理解すべきではない。この開示から
当業者には様々な代替実施の形態、実施例及び運用技術
が明らかとなろう。
発明は、第１乃至第５の実施の形態によって記載した
が、この開示の一部をなす論述及び図面はこの発明を限
定するものであると理解すべきではない。この開示から
当業者には様々な代替実施の形態、実施例及び運用技術
が明らかとなろう。
【０１５０】高融点金属として、第１、第２、第４、及
び第５の実施の形態においてはＮｉ（ニッケル）を使用
し、第３の実施の形態においてはＣｏ（コバルト）を使
用した場合について説明した。しかし、本発明において
適用可能な高融点金属は、これらに限られるものではな
い。Ｎｉ（ニッケル）或いはＣｏ（コバルト）の代わり
に、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃ
ｒ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブ
デン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔ
ａ）、タングステン（Ｗ）などを使用することができ
る。また、第１乃至第５の実施の形態においてシリサイ
ド膜は、高融点金属元素ＭのＭＳｉ２ 構造から成るダ
イシリサイド膜であった。しかし、本発明はこれに限定
されることなく、ＭＳｉＸ 構造（Ｘは３以上の自然
数）から成る他のシリサイド膜であっても、或いは、Ｍ
Ｓｉ構造から成るシリサイド膜であっても構わない。
び第５の実施の形態においてはＮｉ（ニッケル）を使用
し、第３の実施の形態においてはＣｏ（コバルト）を使
用した場合について説明した。しかし、本発明において
適用可能な高融点金属は、これらに限られるものではな
い。Ｎｉ（ニッケル）或いはＣｏ（コバルト）の代わり
に、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃ
ｒ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブ
デン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔ
ａ）、タングステン（Ｗ）などを使用することができ
る。また、第１乃至第５の実施の形態においてシリサイ
ド膜は、高融点金属元素ＭのＭＳｉ２ 構造から成るダ
イシリサイド膜であった。しかし、本発明はこれに限定
されることなく、ＭＳｉＸ 構造（Ｘは３以上の自然
数）から成る他のシリサイド膜であっても、或いは、Ｍ
Ｓｉ構造から成るシリサイド膜であっても構わない。
【０１５１】また、第１乃至第３の実施の形態において
は、高融点金属のシリサイド膜を形成するために、Ｓｉ
膜と、高融点金属膜（Ｎｉ膜、Ｃｏ膜）との二層積層構
造を用いた場合について示したが、本発明はこれに限定
されるものではない。シリサイド反応をより促進させる
為に、Ｓｉ膜及び高融点金属膜の薄膜構造を複数回繰り
返して積層しても構わず、同様な作用結果を得ることが
できる。更に、積層膜の代わりに、Ｓｉと高融点金属と
の合金膜を一度に形成しても構わない。ＳｉとＮｉとの
合金膜は、ＳｉターゲットとＮｉターゲットを同一チャ
ンバー内で同時にスパッタリングすることで形成すれば
よい。但し、積層膜、合金膜の何れを用いるにしても、
ＭＳｉ２ 構造（ダイシリサイド構造）を形成する為に
は、高融点金属とＳｉとの化学量論的組成比をほぼ１：
２にすることが重要である。
は、高融点金属のシリサイド膜を形成するために、Ｓｉ
膜と、高融点金属膜（Ｎｉ膜、Ｃｏ膜）との二層積層構
造を用いた場合について示したが、本発明はこれに限定
されるものではない。シリサイド反応をより促進させる
為に、Ｓｉ膜及び高融点金属膜の薄膜構造を複数回繰り
返して積層しても構わず、同様な作用結果を得ることが
できる。更に、積層膜の代わりに、Ｓｉと高融点金属と
の合金膜を一度に形成しても構わない。ＳｉとＮｉとの
合金膜は、ＳｉターゲットとＮｉターゲットを同一チャ
ンバー内で同時にスパッタリングすることで形成すれば
よい。但し、積層膜、合金膜の何れを用いるにしても、
ＭＳｉ２ 構造（ダイシリサイド構造）を形成する為に
は、高融点金属とＳｉとの化学量論的組成比をほぼ１：
２にすることが重要である。
【０１５２】更に、第１乃至第５の実施の形態において
は、図１に示したアノード電極７ａ、空乏層制限電極７
ｂ、図５に示したアノード電極（２１、２２）、ガート
リング電極２３、空乏層制限電極７ｂ、図８に示したソ
ース電極３４、ゲート電極３３、空乏層制限電極７ｂ、
図１２に示したソース電極５４、ゲート電極５３、空乏
層制限電極５５、図１５に示したエミッタ電極７４、ベ
ース電極７３及び空乏層制限電極５５などの電極全体
が、高融点金属のシリサイド膜から成る場合について示
した。しかし、本発明はこれに限定されることない。上
記電極のうち、ＳｉＣとショットキー接続或いはオーミ
ック接続する部分のみが高融点金属のシリサイド膜から
構成され、上記電極は、シリサイド膜の他に、シリサイ
ド膜の上に形成された他の導電性材料から成る電極膜を
更に有していても構わない。なお、空乏層制限電極（７
ｂ、５５）については、オーミック接続する部分に高融
点金属のシリサイド膜を配置していなくても良い。つま
り、空乏層制限電極（７ｂ、５５）を、高融点金属のシ
リサイド膜の代わりに、アルミニウム膜などの他の導電
膜のみで構成しても構わない。
は、図１に示したアノード電極７ａ、空乏層制限電極７
ｂ、図５に示したアノード電極（２１、２２）、ガート
リング電極２３、空乏層制限電極７ｂ、図８に示したソ
ース電極３４、ゲート電極３３、空乏層制限電極７ｂ、
図１２に示したソース電極５４、ゲート電極５３、空乏
層制限電極５５、図１５に示したエミッタ電極７４、ベ
ース電極７３及び空乏層制限電極５５などの電極全体
が、高融点金属のシリサイド膜から成る場合について示
した。しかし、本発明はこれに限定されることない。上
記電極のうち、ＳｉＣとショットキー接続或いはオーミ
ック接続する部分のみが高融点金属のシリサイド膜から
構成され、上記電極は、シリサイド膜の他に、シリサイ
ド膜の上に形成された他の導電性材料から成る電極膜を
更に有していても構わない。なお、空乏層制限電極（７
ｂ、５５）については、オーミック接続する部分に高融
点金属のシリサイド膜を配置していなくても良い。つま
り、空乏層制限電極（７ｂ、５５）を、高融点金属のシ
リサイド膜の代わりに、アルミニウム膜などの他の導電
膜のみで構成しても構わない。
【０１５３】また更に、デバイスの高耐圧化を図る為の
接合終端構造の例として、第１乃至第５の実施の形態に
おいてはガードリング（８、４３、５８）、ジャンクシ
ョン・ターミネーション・エクステンション（ＪＴＥ）
構造７８ を示し、第２の実施の形態においてはガード
リング電極２３を示したが、本発明はこれらに限定され
るものではない。ガードリング８、ＪＴＥ構造７８ 或
いはガードリング電極２３の代わりに、フィールドリミ
ッティングリング（ＦＬＲ）、またはフィールドプレー
ト（ＦＰ）等の他の構造を用いても構わない。
接合終端構造の例として、第１乃至第５の実施の形態に
おいてはガードリング（８、４３、５８）、ジャンクシ
ョン・ターミネーション・エクステンション（ＪＴＥ）
構造７８ を示し、第２の実施の形態においてはガード
リング電極２３を示したが、本発明はこれらに限定され
るものではない。ガードリング８、ＪＴＥ構造７８ 或
いはガードリング電極２３の代わりに、フィールドリミ
ッティングリング（ＦＬＲ）、またはフィールドプレー
ト（ＦＰ）等の他の構造を用いても構わない。
【０１５４】また更に、第１乃至第５の実施の形態にお
いては、ダイシリサイド膜の形成に１ステップの熱処理
工程を用いたが、本発明はこれに限定されるものではな
い。例えば５００℃前後と９００℃前後の２ステップの
熱処理工程を用いることも効果的である。この場合に
は、ダイシリサイド膜の均一性が更に向上し、結果とし
てショットキーコンタクトのバリアハイトの値が均一化
する。
いては、ダイシリサイド膜の形成に１ステップの熱処理
工程を用いたが、本発明はこれに限定されるものではな
い。例えば５００℃前後と９００℃前後の２ステップの
熱処理工程を用いることも効果的である。この場合に
は、ダイシリサイド膜の均一性が更に向上し、結果とし
てショットキーコンタクトのバリアハイトの値が均一化
する。
【０１５５】また更に、第１乃至第５の実施の形態では
それぞれシングルタイプの半導体装置の構成を示した
が、本発明はマルチタイプの半導体装置に適用できる。
例えば、図８及び図１２に示した静電誘導トランジスタ
及びトレンチ型静電誘導トランジスタにおいては、２つ
のゲート領域３１、５１の間に１つのソース領域３２、
５２が配置された構成（シングルタイプ）のみならず、
複数のゲート領域３１、５１及びソース領域３２、５２
を交互に配置した構成（マルチタイプ）であっても構わ
ない。図１５に示したバイポーラトランジスタにおいて
は、１つのベース層７９の上に１つのエミッタ層７２が
配置された構成（シングルタイプ）のみならず、１つの
ベース層７９の上に複数のエミッタ層７２が配置され、
隣接するエミッタ層７２の間にベースコンタクト領域７
１が配置された構成（マルチタイプ）であっても構わな
い。
それぞれシングルタイプの半導体装置の構成を示した
が、本発明はマルチタイプの半導体装置に適用できる。
例えば、図８及び図１２に示した静電誘導トランジスタ
及びトレンチ型静電誘導トランジスタにおいては、２つ
のゲート領域３１、５１の間に１つのソース領域３２、
５２が配置された構成（シングルタイプ）のみならず、
複数のゲート領域３１、５１及びソース領域３２、５２
を交互に配置した構成（マルチタイプ）であっても構わ
ない。図１５に示したバイポーラトランジスタにおいて
は、１つのベース層７９の上に１つのエミッタ層７２が
配置された構成（シングルタイプ）のみならず、１つの
ベース層７９の上に複数のエミッタ層７２が配置され、
隣接するエミッタ層７２の間にベースコンタクト領域７
１が配置された構成（マルチタイプ）であっても構わな
い。
【０１５６】本発明はここで示したＪＢＳダイオード、
ショットキーダイオード、静電誘導トランジスタ、或い
はバイポーラトランジスタなどに限られるものではな
く、他の半導体装置にも応用できる。即ち、本発明の要
旨を逸脱しない範囲で、種々変形して実施することがで
きる。
ショットキーダイオード、静電誘導トランジスタ、或い
はバイポーラトランジスタなどに限られるものではな
く、他の半導体装置にも応用できる。即ち、本発明の要
旨を逸脱しない範囲で、種々変形して実施することがで
きる。
【０１５７】このように、本発明はここでは記載してい
ない様々な実施の形態等を包含するということを理解す
べきである。したがって、本発明はこの開示から妥当な
特許請求の範囲に係る発明特定事項によってのみ限定さ
れるものである。
ない様々な実施の形態等を包含するということを理解す
べきである。したがって、本発明はこの開示から妥当な
特許請求の範囲に係る発明特定事項によってのみ限定さ
れるものである。
【０１５８】
【発明の効果】以上説明したように、本発明によれば、
耐圧、漏れ電流等の逆方向特性を損なうことなく、順方
向のオン電圧を効果的に引き下げることができる半導体
装置及びその製造方法を提供することができる。
耐圧、漏れ電流等の逆方向特性を損なうことなく、順方
向のオン電圧を効果的に引き下げることができる半導体
装置及びその製造方法を提供することができる。
【図１】本発明の第１の実施の形態に係るＪＢＳダイオ
ードの構成を示す断面図である。
ードの構成を示す断面図である。
【図２】図１に示したＪＢＳダイオードにおける各半導
体領域の平面形状（方形状）を示す上面図である。
体領域の平面形状（方形状）を示す上面図である。
【図３】図３（ａ）乃至（ｃ）は、図１及び図２に示し
たＪＢＳダイオードを製造する上での主要な製造工程を
示す工程断面図である（その１）。
たＪＢＳダイオードを製造する上での主要な製造工程を
示す工程断面図である（その１）。
【図４】図４（ａ）乃至（ｃ）は、図１及び図２に示し
たＪＢＳダイオードを製造する上での主要な製造工程を
示す工程断面図である（その２）。
たＪＢＳダイオードを製造する上での主要な製造工程を
示す工程断面図である（その２）。
【図５】本発明の第２の実施の形態に係るショットキー
ダイオードの構成を示す断面図である。
ダイオードの構成を示す断面図である。
【図６】図６（ａ）乃至（ｃ）は、図５に示したショッ
トキーダイオードを製造する上での主要な製造工程を示
す工程断面図である（その１）。
トキーダイオードを製造する上での主要な製造工程を示
す工程断面図である（その１）。
【図７】図７（ａ）乃至（ｃ）は、図５に示したショッ
トキーダイオードを製造する上での主要な製造工程を示
す工程断面図である（その２）。
トキーダイオードを製造する上での主要な製造工程を示
す工程断面図である（その２）。
【図８】本発明の第３の実施の形態に係る静電誘導トラ
ンジスタの構成を示す断面図である。
ンジスタの構成を示す断面図である。
【図９】図９（ａ）乃至（ｃ）は、図８に示した静電誘
導トランジスタを製造する上での主要な製造工程を示す
工程断面図である（その１）。
導トランジスタを製造する上での主要な製造工程を示す
工程断面図である（その１）。
【図１０】図１０（ａ）及び（ｃ）は、図８に示した静
電誘導トランジスタを製造する上での主要な製造工程を
示す工程断面図である（その２）。
電誘導トランジスタを製造する上での主要な製造工程を
示す工程断面図である（その２）。
【図１１】図１に示したＪＢＳダイオードにおける各半
導体領域の平面形状（ストライプ形状）を示す上面図で
ある。
導体領域の平面形状（ストライプ形状）を示す上面図で
ある。
【図１２】本発明の第４の実施の形態に係るトレンチ型
静電誘導トランジスタの構成を示す断面図である。
静電誘導トランジスタの構成を示す断面図である。
【図１３】図１３（ａ）乃至（ｃ）は、図１２に示した
トレンチ型静電誘導トランジスタを製造する上での主要
な製造工程を示す工程断面図である（その１）。
トレンチ型静電誘導トランジスタを製造する上での主要
な製造工程を示す工程断面図である（その１）。
【図１４】図１４（ａ）及び（ｃ）は、図１２に示した
トレンチ型静電誘導トランジスタを製造する上での主要
な製造工程を示す工程断面図である（その２）。
トレンチ型静電誘導トランジスタを製造する上での主要
な製造工程を示す工程断面図である（その２）。
【図１５】本発明の第５の実施の形態に係るバイポーラ
トランジスタの構成を示す断面図である。
トランジスタの構成を示す断面図である。
【図１６】図１６（ａ）乃至（ｃ）は、図１５に示した
バイポーラトランジスタを製造する上での主要な製造工
程を示す工程断面図である（その１）。
バイポーラトランジスタを製造する上での主要な製造工
程を示す工程断面図である（その１）。
【図１７】図１７（ａ）及び（ｃ）は、図１５に示した
バイポーラトランジスタを製造する上での主要な製造工
程を示す工程断面図である（その２）。
バイポーラトランジスタを製造する上での主要な製造工
程を示す工程断面図である（その２）。
１ ｎ型低抵抗基板
２ ｎ型高抵抗層
３ ｐ型低抵抗領域
４ 空乏層制限領域
５ カソード電極
６、３７ 絶縁膜
７ａ アノード電極
７ｂ、５５ 空乏層制限電極
８、５８ ガードリング
１０、１１、３８〜４０、６０、６２、６４、８１、８
２ マスク １２、２４、４１、６５、８３ Ｓｉ膜 １３、２５、６６、８４ Ｎｉ膜 １４ ＳｉＣ基板 ２１ 第２アノード電極 ２２ 第１アノード電極 ２３ ガードリング電極 ３１、５１ ゲート領域 ３２、５２ ソース領域 ３３、５３ ゲート電極 ３４、５４ ソース電極 ３６，５６ ドレイン電極 ４２ Ｃｏ膜 ４３、７８ 接合終端領域 ５７ａ 第１の絶縁膜 ５７ｂ 第２の絶縁膜 ５９ 凹部 ６１ ｎ＋ 領域 ６３ 底面 ７１ ベースコンタクト領域 ７２ エミッタ層 ７３ ベース電極 ７４ エミッタ電極 ７６ コレクタ電極 ７７ａ 第１の側壁絶縁膜 ７７ｂ 第２の側壁絶縁膜 ７９ ベース層 ８０ コレクタ層
２ マスク １２、２４、４１、６５、８３ Ｓｉ膜 １３、２５、６６、８４ Ｎｉ膜 １４ ＳｉＣ基板 ２１ 第２アノード電極 ２２ 第１アノード電極 ２３ ガードリング電極 ３１、５１ ゲート領域 ３２、５２ ソース領域 ３３、５３ ゲート電極 ３４、５４ ソース電極 ３６，５６ ドレイン電極 ４２ Ｃｏ膜 ４３、７８ 接合終端領域 ５７ａ 第１の絶縁膜 ５７ｂ 第２の絶縁膜 ５９ 凹部 ６１ ｎ＋ 領域 ６３ 底面 ７１ ベースコンタクト領域 ７２ エミッタ層 ７３ ベース電極 ７４ エミッタ電極 ７６ コレクタ電極 ７７ａ 第１の側壁絶縁膜 ７７ｂ 第２の側壁絶縁膜 ７９ ベース層 ８０ コレクタ層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 畠山 哲夫
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝研究開発センター内
Ｆターム(参考） 4M104 AA03 BB20 BB21 BB24 BB25
BB26 BB27 BB28 CC01 CC03
DD34 DD37 DD84 FF35 GG03
GG06 GG12
5F003 BA92 BA93 BB02 BE02 BH07
BH99 BM01 BP33 BP42 BP93
5F102 FA01 FA03 FB01 GB04 GC07
GC09 GD04 GJ02 GL02 GR07
HC01 HC07 HC11 HC16 HC21
Claims (16)
- 【請求項１】 第１導電型高抵抗の炭化珪素基板と、 前記炭化珪素基板の上部に形成された第２導電型領域
と、 前記炭化珪素基板の上部において前記第２導電型領域の
外側に形成された第２導電型の接合終端領域と、 前記炭化珪素基板の上部において前記接合終端領域の外
側に形成された第１導電型低抵抗の空乏層制限領域と、 前記第２導電型領域及び前記接合終端領域に接続され、
且つ当該接合終端領域の内側に表出した前記炭化珪素基
板の上面にショットキー接続された、少なくともショッ
トキー接続界面に配置された高融点金属のシリサイド膜
を有するアノード電極と、 前記空乏層制限領域にオーミック接続された空乏層制限
電極と、 前記炭化珪素基板の下面にオーミック接続されたカソー
ド電極とを有することを特徴とする半導体装置。 - 【請求項２】 前記シリサイド膜は、前記高融点金属を
Ｍとした場合、ＭＳｉ２ 構造から成るダイシリサイド
膜であることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記空乏層制限電極は、前記アノード電
極と同一の膜構造を有することを特徴とする請求項１又
は２記載の半導体装置。 - 【請求項４】 第１導電型高抵抗の炭化珪素基板を用意
する工程と、 前記炭化珪素基板の上部に選択的に第２導電型不純物を
拡散させて、第２導電型領域を形成する工程と、 前記炭化珪素基板の上部に選択的に第２導電型不純物を
拡散させて、前記第２電極領域の外側に接合終端領域を
形成する工程と、 前記炭化珪素基板の上部に選択的に第１導電型不純物を
高濃度に拡散させて、前記接合終端領域の外側に空乏層
制限領域を形成する工程と、 前記第２導電型領域、前記接合終端領域、及び当該接合
終端領域の内側に表出した前記炭化珪素基板の上面に、
シリコン膜を形成する工程と、 前記シリコン膜の上に、高融点金属膜を化学量論的組成
比が１：２（＝高融点金属：シリコン）となるように形
成する工程と、 所定の熱処理を施して、前記シリコン膜と前記高融点金
属膜とのシリサイド反応から、アノード電極となるシリ
サイド膜を生成する工程と、 前記空乏層制限領域にオーミック接続する空乏層制限電
極を形成する工程と、 前記炭化珪素基板の下面にオーミック接続するカソード
電極を形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項５】 前記所定の熱処理は、真空または不活性
ガスの雰囲気で６００乃至１１００℃の温度の加熱処理
であることを特徴とする請求項４記載の半導体装置の製
造方法。 - 【請求項６】 前記空乏層制限電極は、前記アノード電
極を形成する工程において、当該アノード電極と同時に
形成されることを特徴とする請求項４又は５記載の半導
体装置の製造方法。 - 【請求項７】 第１導電型高抵抗の炭化珪素基板と、 前記炭化珪素基板の上部に埋め込まれ、当該炭化珪素基
板の上面にショットキー接続された第１アノード電極
と、 前記炭化珪素基板の上部において前記第１アノード電極
の外側に形成された第２導電型の接合終端領域と、 前記接合終端領域に接続された接合終端電極と、 前記接合終端領域の内側に表出した前記炭化珪素基板の
上面にショットキー接続され、且つ前記第１アノード電
極及び前記接合終端電極に接続された、少なくともショ
ットキー接続界面に配置された高融点金属のシリサイド
膜を有する第２アノード電極と、 前記炭化珪素基板の上部において前記接合終端領域の外
側に形成された第１導電型低抵抗の空乏層制限領域と、 前記空乏層制限領域にオーミック接続された空乏層制限
電極と、 前記炭化珪素基板の下面にオーミック接続されたカソー
ド電極とを有し、 前記第１アノード電極とのショットキー接続界面におけ
る前記炭化珪素基板のバリアハイトは、前記第２アノー
ド電極とのショットキー接続界面における当該炭化珪素
基板のバリアハイトよりも高いことを特徴とする半導体
装置。 - 【請求項８】 前記シリサイド膜は、前記高融点金属を
Ｍとした場合、ＭＳｉ２ 構造から成るダイシリサイド
膜であることを特徴とする請求項７記載の半導体装置。 - 【請求項９】 前記空乏層制限電極は、前記第２アノー
ド電極と同一の膜構造を有することを特徴とする請求項
７又は８記載の半導体装置。 - 【請求項１０】 第１導電型高抵抗の炭化珪素基板を用
意する工程と、 前記炭化珪素基板の上部に選択的に第２導電型不純物を
拡散させて、接合終端領域を形成する工程と、 前記炭化珪素基板の上部に選択的に第１導電型不純物を
高濃度に拡散させて、前記接合終端領域の外側に空乏層
制限領域を形成する工程と、 前記接合終端領域の内側に表出した前記炭化珪素基板の
上面に、シリコン膜を選択的に形成する工程と、 前記シリコン膜、前記接合終端領域、及び当該接合終端
領域の内側に表出した前記炭化珪素基板の上面に、高融
点金属膜を化学量論的組成比が１：２（＝高融点金属：
シリコン）となるように形成する工程と、 所定の熱処理を施して、 前記炭化珪素基板及び前記接合終端領域と前記高融点金
属膜とのシリサイド反応から第１アノード電極及び接合
終端電極となる第１のシリサイド膜を生成すると同時
に、 前記シリコン膜と前記高融点金属膜とのシリサイド反応
から第２アノード電極となる第２のシリサイド膜を生成
する工程と、 前記空乏層制限領域にオーミック接続する空乏層制限電
極を形成する工程と、 前記炭化珪素基板の下面にオーミック接続するカソード
電極を形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項１１】 前記所定の熱処理は、真空または不活
性ガスの雰囲気で６００乃至１１００℃の温度の加熱処
理であることを特徴とする請求項１０記載の半導体装置
の製造方法。 - 【請求項１２】 前記空乏層制限電極は、前記第２アノ
ード電極を形成する工程において、当該第２アノード電
極と同時に形成されることを特徴とする請求項１０又は
１１記載の半導体装置の製造方法。 - 【請求項１３】 第１導電型高抵抗の炭化珪素基板と、 前記炭化珪素基板の上部に形成された第１導電型低抵抗
のソース領域と、 前記炭化珪素基板の上部において前記ソース領域の外側
に形成された第２導電型のゲート領域と、 前記炭化珪素基板の上部において前記ゲート領域の外側
に形成された第２導電型の接合終端領域と、 前記炭化珪素基板の上部において前記接合終端領域の外
側に形成された第１導電型低抵抗の空乏層制限領域と、 前記ソース領域にオーミック接続された、少なくともオ
ーミック接続界面に配置された高融点金属のシリサイド
膜を有するソース電極と、 前記ゲート領域にオーミック接続された、少なくともオ
ーミック接続界面に配置された高融点金属のシリサイド
膜を有するゲート電極と、 前記空乏層制限領域にオーミック接続された空乏層制限
電極と、 前記炭化珪素基板の下面にオーミック接続されたドレイ
ン電極とを有することを特徴とする半導体装置。 - 【請求項１４】 第１導電型高抵抗の炭化珪素基板を用
意する工程と、 前記炭化珪素基板の上部に選択的に第１導電型不純物を
高濃度に拡散させて、ソース領域を形成する工程と、 前記炭化珪素基板の上部に選択的に第２導電型不純物を
拡散させて、前記ソース領域の外側にゲート領域を形成
する工程と、 前記炭化珪素基板の上部に選択的に第２導電型不純物を
拡散させて、前記ゲート領域の外側に接合終端領域を形
成する工程と、 前記炭化珪素基板の上部に選択的に第１導電型不純物を
高濃度に拡散させて、前記接合終端領域の外側に空乏層
制限領域を形成する工程と、 前記ソース領域及び前記ゲート領域の上にシリコン膜を
形成する工程と、 前記シリコン膜の上に高融点金属膜を、化学量論的組成
比が１：２（＝高融点金属：シリコン）となるように形
成する工程と、 所定の熱処理を施して、前記シリコン膜と前記高融点金
属膜とのシリサイド反応から、ソース電極及びゲート電
極となるシリサイド膜を生成する工程と、 前記空乏層制限領域にオーミック接続する空乏層制限電
極を形成する工程と、 前記炭化珪素基板の下面にオーミック接続するドレイン
電極を形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項１５】 第１導電型高抵抗の炭化珪素基板と、 前記炭化珪素基板の上部に形成された第１導電型低抵抗
のソース領域と、 前記炭化珪素基板の上部において前記ソース領域の外側
に形成された前記炭化珪素基板の凹部と、 前記凹部の底面に形成された第２導電型のゲート領域
と、 前記炭化珪素基板の上部において前記ゲート領域の外側
に形成された第２導電型の接合終端領域と、 前記炭化珪素基板の上部において前記接合終端領域の外
側に形成された第１導電型低抵抗の空乏層制限領域と、 前記ソース領域にオーミック接続された、少なくともオ
ーミック接続界面に配置された高融点金属のシリサイド
膜を有するソース電極と、 前記ゲート領域にオーミック接続された、少なくともオ
ーミック接続界面に配置された高融点金属のシリサイド
膜を有するゲート電極と、 前記空乏層制限領域にオーミック接続された空乏層制限
電極と、 前記炭化珪素基板の下面にオーミック接続されたドレイ
ン電極とを有し、 前記シリサイド膜は、前記高融点金属をＭとした場合、
ＭＳｉ２ 構造から成るダイシリサイド膜であることを
特徴とする半導体装置。 - 【請求項１６】 第１導電型高抵抗の炭化珪素基板を用
意する工程と、 前記炭化珪素基板の上部に選択的に第１導電型不純物を
高濃度に拡散させて、ソース領域を形成する工程と、 前記炭化珪素基板の上部を選択的に除去して、前記ソー
ス領域の外側に凹部を形成する工程と、 凹部の底面から選択的に第２導電型不純物を拡散させて
ゲート領域を形成する工程と、 前記炭化珪素基板の上部に選択的に第２導電型不純物を
拡散させて、前記ゲート領域の外側に接合終端領域を形
成する工程と、 前記炭化珪素基板の上部に選択的に第１導電型不純物を
高濃度に拡散させて、前記接合終端領域の外側に空乏層
制限領域を形成する工程と、 表出している前記ソース領域及び前記ゲート領域の上に
選択的にシリコン膜を形成する工程と、 前記シリコン膜の上に高融点金属膜を、化学量論的組成
比が１：２（＝高融点金属：シリコン）となるように形
成する工程と、 所定の熱処理を施して、前記シリコン膜と前記高融点金
属膜とのシリサイド反応から、ソース電極及びゲート電
極となるシリサイド膜を生成する工程と、 前記空乏層制限領域にオーミック接続する空乏層制限電
極を形成する工程と、 前記炭化珪素基板の下面にオーミック接続するドレイン
電極を形成する工程とを有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
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