JP2018049866A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2018049866A
JP2018049866A JP2016182773A JP2016182773A JP2018049866A JP 2018049866 A JP2018049866 A JP 2018049866A JP 2016182773 A JP2016182773 A JP 2016182773A JP 2016182773 A JP2016182773 A JP 2016182773A JP 2018049866 A JP2018049866 A JP 2018049866A
Authority
JP
Japan
Prior art keywords
semiconductor region
region
type
semiconductor
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016182773A
Other languages
English (en)
Other versions
JP6677615B2 (ja
Inventor
朋宏 玉城
Tomohiro Tamaki
朋宏 玉城
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2016182773A priority Critical patent/JP6677615B2/ja
Priority to US15/447,125 priority patent/US10892351B2/en
Priority to CN201710383242.7A priority patent/CN107845677B/zh
Publication of JP2018049866A publication Critical patent/JP2018049866A/ja
Application granted granted Critical
Publication of JP6677615B2 publication Critical patent/JP6677615B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】寄生トランジスタが動作し難い半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、第１導電形の第１半導体領域、第２導電形の第２半導体領域、第２導電形の第３半導体領域、第１電極、第２導電形の第４半導体領域、第１導電形の第５半導体領域、ゲート電極、第２導電形の第６半導体領域、第２電極、および第３電極を有する。第２半導体領域および第３半導体領域は、第１半導体領域の下に設けられている。第３半導体領域の第２導電形のキャリア濃度は、第２半導体領域の第２導電形のキャリア濃度よりも低い。ゲート電極は、第４半導体領域と対面している。第６半導体領域は、第１半導体領域の上に設けられ、第３半導体領域の上に位置している。第２電極は、第１絶縁層を介して第６半導体領域と対面している。第３電極は、第２電極と電気的に接続されている。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
ＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置は、寄生バイポーラトランジスタ（以下、単に寄生トランジスタという）を有する。このような半導体装置では、寄生トランジスタが動作し難いことが望ましい。
特開２０１５−２３１１８号公報
本発明が解決しようとする課題は、寄生トランジスタが動作し難い半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１電極と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、ゲート電極と、第２導電形の第６半導体領域と、第２電極と、第３電極と、を有する。前記第２半導体領域は、前記第１半導体領域の一部の下に設けられている。前記第３半導体領域は、前記第１半導体領域の他の一部の下に設けられている。前記第３半導体領域の第２導電形のキャリア濃度は、前記第２半導体領域の第２導電形のキャリア濃度よりも低い。前記第１電極は、前記第２半導体領域および前記第３半導体領域の下に設けられている。前記第４半導体領域は、前記第１半導体領域の上に設けられ、前記第２半導体領域の上に位置している。前記第５半導体領域は、前記第４半導体領域の上に選択的に設けられている。前記ゲート電極は、ゲート絶縁層を介して前記第４半導体領域と対面している。前記第６半導体領域は、前記第１半導体領域の上に設けられ、少なくとも一部が前記第３半導体領域の上に位置している。前記第２電極は、第１絶縁層を介して前記第６半導体領域と対面している。前記第３電極は、前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域の上に設けられている。前記第３電極は、前記第４半導体領域、前記第５半導体領域、前記第６半導体領域、および前記第２電極と電気的に接続されている。
第１実施形態に係る半導体装置の平面図である。 図１のＡ−Ａ’断面を含む斜視断面図である。 図１のＢ−Ｂ’断面図である。 第１実施形態の第１変形例に係る半導体装置の一部を表す斜視断面図である。 第１実施形態の第２変形例に係る半導体装置の一部を表す斜視断面図である。 第２実施形態に係る半導体装置の一部を表す斜視断面図である。 図６のＡ−Ａ’線を含むＸ−Ｚ面における断面図である。 第２実施形態の変形例に係る半導体装置の一部を表す斜視断面図である。 第３実施形態に係る半導体装置の一部を表す斜視断面図である。 第３実施形態の変形例に係る半導体装置の一部を表す斜視断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ−形半導体領域１からｐ形ベース領域４に向かう方向をＺ方向（第３方向）とし、Ｚ方向に対して垂直であり相互に直交する２方向をＸ方向（第２方向）およびＹ方向（第１方向）とする。
以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１〜図３を用いて、第１実施形態に係る半導体装置１００の一例について説明する。
図１は、第１実施形態に係る半導体装置１００の平面図である。
図２は、図１のＡ−Ａ’断面を含む斜視断面図である。
図３は、図１のＢ−Ｂ’断面図である。
なお、図２では、エミッタ電極３１を透過して表している。
半導体装置１００は、ＩＧＢＴである。
図１〜図３に表すように、半導体装置１００は、ｎ−形（第１導電形）半導体領域１（第１半導体領域）、ｐ＋形（第２導電形）コレクタ領域２（第２半導体領域）、ｐ形コレクタ領域３（第３半導体領域）、ｐ形ベース領域４（第４半導体領域）、ｎ＋形エミッタ領域５（第５半導体領域）、ｐ形半導体領域６（第６半導体領域）、ｎ形バリア領域７、ｎ形バッファ領域８、ｐ形半導体領域９、ゲート電極２０、ゲート絶縁層２１、フィールドプレート電極（以下、ＦＰ電極という）２５（第２電極）、絶縁層２６、コレクタ電極３０（第１電極）、エミッタ電極３１（第３電極）、およびゲートパッド３２を有する。
図１に表すように、エミッタ電極３１およびゲートパッド３２は、半導体装置１００の上面に、互いに離間して設けられている。エミッタ電極３１は、Ｘ方向において複数設けられており、ゲートパッド３２は、エミッタ電極３１同士の間をＹ方向に延びる複数のゲート配線３２ａを有する。
図２に表すように、コレクタ電極３０は、半導体装置１００の下面に設けられている。
ｐ＋形コレクタ領域２は、コレクタ電極３０の一部の上に設けられ、ｐ形コレクタ領域３は、コレクタ電極３０の他の一部の上に設けられている。ｐ＋形コレクタ領域２およびｐ形コレクタ領域３は、コレクタ電極３０と電気的に接続されている。また、ｐ＋形コレクタ領域２およびｐ形コレクタ領域３は、Ｙ方向に交互に設けられ、それぞれがＸ方向に延びている。
ｎ形バッファ領域８は、ｐ＋形コレクタ領域２およびｐ形コレクタ領域３の上に設けられている。
ｎ−形半導体領域１は、ｎ形バッファ領域８の上に設けられている。
ｐ形ベース領域４は、ｎ−形半導体領域１の一部の上に設けられ、ｐ＋形コレクタ領域２の上に位置している。
ｎ＋形エミッタ領域５は、ｐ形ベース領域４の上に選択的に設けられている。
ゲート電極２０は、ゲート絶縁層２１を介して、ｐ形ベース領域４およびｎ＋形エミッタ領域５とＹ方向において対面している。また、ゲート電極２０は、図示されない部分でゲートパッド３２のゲート配線３２ａと接続されている。
ｐ形ベース領域４、ｎ＋形エミッタ領域５、およびゲート電極２０は、Ｙ方向において複数設けられ、それぞれがＸ方向に延びている。
ｐ形半導体領域６は、ｎ−形半導体領域１の他の一部の上に設けられている。ｐ形半導体領域６の少なくとも一部は、ｐ形コレクタ領域３の上に位置している。ｐ形半導体領域６は、ｐ形ベース領域４と、図２に表されていない部分で繋がっていてもよい。
ＦＰ電極２５は、絶縁層２６を介して、ｐ形半導体領域６とＹ方向において対面している。
ｐ形半導体領域６およびＦＰ電極２５は、Ｙ方向において複数設けられ、それぞれがＸ方向に延びている。
ゲート電極２０は、Ｙ方向において、ｐ形ベース領域４同士の間に設けられている。
ＦＰ電極２５は、Ｙ方向において、ｐ形ベース領域４とｐ形半導体領域６との間またはｐ形半導体領域６同士の間に設けられている。
ｎ形バリア領域７は、ｎ−形半導体領域１とｐ形ベース領域４との間およびｎ−形半導体領域１とｐ形半導体領域６との間に設けられている。
なお、図２に表す例では、１つのゲート電極２０と３つのＦＰ電極２５とが、Ｙ方向において交互に設けられているが、交互に設けられるゲート電極２０およびＦＰ電極２５の数は、適宜変更可能である。ｐ＋形コレクタ領域２およびｐ形コレクタ領域３の幅（Ｘ方向における長さ）は、交互に設けられるゲート電極２０およびＦＰ電極２５の数に応じて、適宜変更される。
ｐ形コレクタ領域３同士のＹ方向における間隔Ｄ１は、例えば、ゲート電極２０とＦＰ電極２５、ゲート電極２０同士、またはＦＰ電極２５同士のＹ方向における間隔Ｄ２よりも長い。なお、ｐ形コレクタ領域３のＹ方向における間隔Ｄ１は、例えば、ｐ＋形コレクタ領域２のｐ形不純物濃度とｐ形コレクタ領域３のｐ形不純物濃度の中間のｐ形不純物濃度を有する領域同士の間隔で定義される。
ｐ形コレクタ領域３のｐ形不純物濃度は、ｐ＋形コレクタ領域２のｐ形不純物濃度よりも低く、ｐ形コレクタ領域３のｐ形不純物総量は、ｐ＋形コレクタ領域２のｐ形不純物総量よりも小さい。
この関係のもと、ｐ＋形コレクタ領域２のｐ形不純物濃度は、１．０×１０１６ａｔｏｍ／ｃｍ３以上、１．０×１０１８ａｔｏｍ／ｃｍ３以下、ｐ形コレクタ領域３のｐ形不純物濃度は、ｐ＋形コレクタ領域２のｐ形不純物濃度の１／２倍以下に設定される。また、ｐ＋形コレクタ領域２のｐ形不純物総量は、５．０×１０１２ａｔｏｍ／ｃｍ２以上、１．０×１０１４ａｔｏｍ／ｃｍ２以下、ｐ形コレクタ領域３のｐ形不純物総量は、１．０×１０１２ａｔｏｍ／ｃｍ２以上、１．０×１０１３ａｔｏｍ／ｃｍ２以下に設定される。
エミッタ電極３１は、ｐ形ベース領域４、ｎ＋形エミッタ領域５、およびｐ形半導体領域６の上に設けられ、これらの半導体領域およびＦＰ電極２５と電気的に接続されている。ゲート電極２０とエミッタ電極３１との間には、ゲート絶縁層２１が設けられ、これらの電極は電気的に分離されている。
図３に表すように、ゲート電極２０は、ゲート配線３２ａの下において上方に引き出され、ゲート配線３２ａと接続されている。ｐ形半導体領域９は、ｎ−形半導体領域１上のゲート絶縁層２１同士の間に設けられ、ゲート配線３２ａの下に位置している。
ｐ形コレクタ領域３は、ｐ形半導体領域９およびゲート配線３２ａの下方にも設けられている。
なお、図３では、ｎ−形半導体領域１中に設けられたゲート電極２０およびゲート絶縁層２１が、ゲート配線３２ａの下で上方に引き上げられている場合の例を表しているが、ゲート電極２０およびゲート絶縁層２１は、ゲート配線３２ａの下でＸ方向に連続的に延びていてもよい。
ここで、半導体装置１００の動作について説明する。
エミッタ電極３１に対してコレクタ電極３０に正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加されると、半導体装置１００がオン状態となる。このとき、ｐ形ベース領域４のゲート絶縁層２１近傍の領域にチャネル（反転層）が形成される。電子は、このチャネルを通ってｎ＋形エミッタ領域５からｎ−形半導体領域１に注入され、正孔は、ｐ＋形コレクタ領域２およびｐ形コレクタ領域３からｎ−形半導体領域１に注入される。
その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域４におけるチャネルが消滅し、半導体装置がオフ状態になる。
半導体装置１００がオフ状態であり、かつエミッタ電極３１に対してコレクタ電極３０に正の電圧が印加されているときは、ＦＰ電極２５（エミッタ電極３１）とコレクタ電極３０との電位差により、絶縁層２６からｎ−形半導体領域１に向けて空乏層が広がる。これにより、半導体装置１００の耐圧を向上させることができる。
次に、各構成要素の材料の一例を説明する。
ｎ−形半導体領域１、ｐ＋形コレクタ領域２、ｐ形コレクタ領域３、ｐ形ベース領域４、ｎ＋形エミッタ領域５、ｐ形半導体領域６、ｎ形バリア領域７、ｎ形バッファ領域８、およびｐ形半導体領域９は、半導体材料として、シリコンまたは炭化シリコンを含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極２０およびＦＰ電極２５は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層２１および絶縁層２６は、酸化シリコンなどの絶縁材料を含む。
コレクタ電極３０およびエミッタ電極３１は、アルミニウムなどの金属を含む。
本実施形態による効果について説明する。
サージ電圧などによってエミッタ電極３１に対してコレクタ電極３０に大きな電圧が印加されると、ゲート絶縁層２１の底部や絶縁層２６の底部でインパクトイオン化が発生し、ｎ−形半導体領域１で電子および正孔が生成される。このとき生じた正孔は、コレクタ電極３０に向けてドリフトし、ｐ＋形コレクタ領域２またはｐ形コレクタ領域３近傍の直上におけるｎ−形半導体領域１の電位を低下させる。ｎ−形半導体領域１と、ｐ＋形コレクタ領域２またはｐ形コレクタ領域３との間の内蔵電位が低下することで、ｐ＋形コレクタ領域２またはｐ形コレクタ領域３からｎ−形半導体領域１へ正孔が注入される。
インパクトイオン化の生じやすさは、ゲート絶縁層２１および絶縁層２６の深さや形状などのばらつきにより、ゲート絶縁層２１および絶縁層２６ごとに異なる。一部のゲート絶縁層２１および絶縁層２６に集中的にインパクトイオン化が発生すると、その箇所に集中的に電流が流れ、電流フィラメントが生じる。
電流フィラメントが発生した場所では、温度が上昇していく。温度が上昇すると、キャリアの平均自由行程が短くなるため、インパクトイオン化が生じにくくなる。従って、温度が上昇すると、電流フィラメントは、隣接する温度が低い領域に移動していく。
電流フィラメントが発生し、電流フィラメントに流れる電流が大きくなっていくと、ｎ＋形エミッタ領域５、ｐ形ベース領域４、およびｎ−形半導体領域１（ｎ形バリア領域７）から構成される寄生トランジスタが動作する可能性がある。寄生トランジスタが動作すると、さらに大きな電流が局所的に流れるため、半導体装置が破壊される可能性がある。
この点について、本実施形態に係る半導体装置１００では、ｎ−形半導体領域１の下に、ｐ＋形コレクタ領域２およびｐ形コレクタ領域３が設けられている。
ｐ形コレクタ領域３のｐ形不純物濃度は、ｐ＋形コレクタ領域２のｐ形不純物濃度よりも低い。従って、ｐ＋形コレクタ領域２またはｐ形コレクタ領域３をｐｎｐバイポーラトランジスタのエミッタに、ｎ−形半導体領域１をベースに、ｐ形ベース領域４またはｐ形半導体領域６をコレクタに見立てた場合、ｐ＋形コレクタ領域２の上に形成されたｐｎｐバイポーラトランジスタに比べて、ｐ形コレクタ領域３の上に形成されたｐｎｐバイポーラトランジスタの方が、エミッタにおける正孔の注入効率が低い。よって、フィラメント電流が生じた際に、ｐ形コレクタ領域３からｎ−形半導体領域１へ注入される正孔の量は、ｐ＋形コレクタ領域２からｎ−形半導体領域１へ注入される正孔の量よりも少ない。ｐ形コレクタ領域３からｎ−形半導体領域１へ流れ込む正孔が少ないと、ｐ形コレクタ領域３の上に位置するｎ−形半導体領域１の電位は低下し、正孔電流がｐ形コレクタ領域３の上のｎ−形半導体領域１に集中して流れる。すなわち、ｐ形コレクタ領域３が設けられた領域では、ｐ＋形コレクタ領域２が設けられた領域よりも電流が流れやすい。
このため、電流フィラメントがｐ形コレクタ領域３の上に移動した場合、温度上昇が生じても、電流フィラメントが他の領域に移動し難くなる。そして、ｐ形コレクタ領域３上に位置するｐ形半導体領域６は、エミッタ電極３１と電気的に接続されたＦＰ電極２５と対面しており、ｐ形半導体領域６上にはｎ＋形エミッタ領域５が設けられていない。すなわち、ｐ形コレクタ領域３が設けられた領域には、寄生トランジスタが無い。
このように、本実施形態によれば、寄生トランジスタが設けられていない領域に電流フィラメントが留まりやすくなるため、寄生トランジスタが動作し難くなり、半導体装置の破壊が生じる可能性を低減することが可能となる。
また、ゲート配線３２ａが設けられた領域は、コレクタ電極３０からエミッタ電極３１への通電を行う素子領域として利用できないため、ｎ＋形エミッタ領域５が設けられていない。このため、図３に表すように、ゲート配線３２ａの下方にもｐ形コレクタ領域３を設けることで、ゲート配線３２ａの下に移動してきた電流フィラメントをゲート配線３２ａの下に留め、寄生トランジスタをより動作させ難くすることができる。
（第１変形例）
図４は、第１実施形態の第１変形例に係る半導体装置１１０の一部を表す斜視断面図である。
なお、図４では、エミッタ電極３１が透過して表されている。
半導体装置１１０は、ｎ＋形エミッタ領域５の配置が半導体装置１００と異なる。
具体的には、ｐ形ベース領域４上のｎ＋形エミッタ領域５は、Ｘ方向において、互いに離間して複数設けられている。すなわち、ｐ形ベース領域４の一部とｎ＋形エミッタ領域５とが、Ｘ方向において交互に設けられている。なお、Ｘ方向においてｎ＋形エミッタ領域５同士の間の領域には、ｐ形ベース領域４よりもｐ形不純物濃度が高い領域が形成されていてもよい。
本変形例においても、半導体装置１００と同様に、ｎ−形半導体領域１の一部の下にｐ形コレクタ領域３が設けられ、ｐ形コレクタ領域３の上にはｐ形半導体領域６およびＦＰ電極２５が設けられている。すなわち、ｐ形コレクタ領域３の上には、ｎ＋形エミッタ領域５が設けられておらず、寄生トランジスタが無い。このため、寄生トランジスタが動作し難く、半導体装置の破壊が生じる可能性を低減することができる。
（第２変形例）
図５は、第１実施形態の第２変形例に係る半導体装置１２０の一部を表す斜視断面図である。
なお、図５では、ｎ−形半導体領域１、ｎ形バッファ領域８、およびエミッタ電極３１が透過して表されている。
半導体装置１２０は、ｐ形コレクタ領域３の配置が半導体装置１００と異なる。
具体的には、ｐ形コレクタ領域３は、Ｘ方向およびＹ方向において、互いに離間して複数設けられている。すなわち、ｐ形半導体領域６およびＦＰ電極２５の下において、ｐ＋形コレクタ領域２の一部とｐ形コレクタ領域３とが、Ｘ方向において交互に設けられている。
上述したように、ｐ形コレクタ領域３が設けられた領域に移動した電流フィラメントは、ｐ＋形コレクタ領域２が設けられた領域へ移動し難くなる。しかし、ｐ形コレクタ領域３が設けられた領域内では、電流フィラメントは移動する。また、電流フィラメントは、半導体装置内において複数発生し、各々が半導体装置内を移動していく。
従って、ｐ形コレクタ領域３が設けられた領域内を電流フィラメントが移動し、複数の電流フィラメントが同じ領域に移動して大きな電流が流れる可能性がある。ｐ形コレクタ領域３の上にはｎ＋形エミッタ領域５が設けられていないものの、局所的に大きな電流が流れることで、半導体装置の温度が上昇し、熱暴走が発生する可能性がある。
この点について、本変形例では、ｐ形半導体領域６およびＦＰ電極２５の下において、複数のｐ形コレクタ領域３が、Ｘ方向に互いに離間して設けられている。このため、電流フィラメントを分散させた状態でそれぞれのｐ形コレクタ領域３に留め、電流フィラメントによる電流密度の増加を抑制することができ、この結果、半導体装置の熱暴走の発生を抑制することができる。
（第２実施形態）
図６は、第２実施形態に係る半導体装置２００の一部を表す斜視断面図である。
図７は、図６のＡ−Ａ’線を含むＸ−Ｚ面における断面図である。
なお、図６では、ｎ−形半導体領域１、ｎ形バッファ領域８、およびエミッタ電極３１が透過して表されている。
半導体装置２００は、ｐ＋形コレクタ領域２およびｐ形コレクタ領域３の配置が、半導体装置１１０と異なる。
図６に表すように、ｎ−形半導体領域１の一部の下に設けられたｐ＋形コレクタ領域２と、ｎ−形半導体領域１の他の一部の下に設けられたｐ形コレクタ領域３と、がＸ方向に交互に設けられ、それぞれがＹ方向に延びている。
図７に表すように、ｐ形ベース領域４は、第１部分４ａを有する。第１部分４ａは、Ｘ方向においてｎ＋形エミッタ領域５と並んでおり、第１部分４ａとｎ＋形エミッタ領域５とは、Ｘ方向において交互に設けられている。また、第１部分４ａは、ｐ形コレクタ領域３の上に位置し、ｎ＋形エミッタ領域５は、ｐ＋形コレクタ領域２の上に位置している。第１部分４ａにおけるｐ形不純物濃度は、ｎ＋形エミッタ領域５および第１部分４ａよりも下方のｐ形ベース領域４におけるｐ形不純物濃度より高くてもよい。
ｐ形コレクタ領域３のＸ方向における長さＬ１は、ｎ＋形エミッタ領域５同士のＸ方向における間隔Ｄ３よりも短い。ｐ＋形コレクタ領域２のＸ方向における長さＬ２は、ｎ＋形エミッタ領域５のＸ方向における長さＬ３よりも長い。
本実施形態では、ｐ形コレクタ領域３の上にｐ形ベース領域４およびゲート電極２０が設けられている。しかし、ｐ形コレクタ領域３の直上には、ｐ形ベース領域４の第１部分４ａが設けられ、第１部分４ａはｎ＋形エミッタ領域５とＸ方向において並んでいる。すなわち、ｐ形コレクタ領域３の直上に、ｎ＋形エミッタ領域５が設けられておらず、寄生トランジスタが無い。このため、本実施形態によれば、第１実施形態と同様に、寄生トランジスタが動作し難くなり、半導体装置の破壊が生じる可能性を低減することができる。
（変形例）
図８は、第２実施形態の変形例に係る半導体装置２１０の一部を表す斜視断面図である。
なお、図８では、ｎ−形半導体領域１、ｎ形バッファ領域８、およびエミッタ電極３１が透過して表されている。
半導体装置２１０は、ｐ形半導体領域６およびＦＰ電極２５の下方においてｐ形コレクタ領域３がＸ方向に延びている点で、半導体装置２００と異なる。
図８に表すように、ｐ形コレクタ領域３は、第２部分３ｂおよび第３部分３ｃを有する。第２部分３ｂは、Ｘ方向においてｐ＋形コレクタ領域２同士の間に設けられている。第２部分３ｂとｐ＋形コレクタ領域２は、Ｘ方向において交互に設けられている。また、第３部分３ｃは、Ｙ方向において複数の第２部分３ｂと並び、ｐ形半導体領域６およびＦＰ電極２５の下をＸ方向に延びている。Ｙ方向において第３部分３ｃ同士の間には、複数のｐ＋形コレクタ領域２が設けられている。第２部分３ｂのＸ方向における長さは、例えば、第３部分３ｃのＹ方向における長さよりも短い。
このように、第１部分４ａの下方に加えて、ｐ形半導体領域６およびＦＰ電極２５の下方にｐ形コレクタ領域３が設けられていることで、ｐ形コレクタ領域３の面積を増加させ、半導体装置内に発生した電流フィラメントが移動した際に、よりｐ形コレクタ領域３の上に移動し易くなる。また、複数の第２部分３ｂが、第３部分３ｃによって繋がれていることで、ｐ形コレクタ領域３内において電流フィラメントが移動できる領域が広がる。
上述したように、ｐ形コレクタ領域３の第２部分３ｂの上にはｎ＋形エミッタ領域５が設けられておらず、寄生トランジスタは動作し難い。しかし、ｎ−形半導体領域１に注入された正孔は、僅かながらもｎ＋形エミッタ領域５を通して排出される。また、電流フィラメントによってｐ形ベース領域４に大きな電流が流れ続けると、ｐ形ベース領域４の温度が上昇してｎ＋形エミッタ領域５とｐ形ベース領域４との間の内蔵電位が低下する。半導体領域の温度が上昇すると電流フィラメントは別の場所に移動するが、移動できる領域が狭いと、電流フィラメントが移動した後、温度が十分に下がらないうちに再度電流フィラメントが移動してくる。この結果、寄生トランジスタが動作する可能性がある。
複数の第２部分３ｂが、第３部分３ｃによって繋がれていることで、電流フィラメントが移動する領域が広がる。このため、電流フィラメントが別の場所に移動し、再び同じ場所に移動してきた場合でも、その間の時間を長くし、電流フィラメントが発生していた場所の温度を十分に下げることができる。
このため、本変形例によれば、半導体装置２００に比べて、寄生トランジスタをより動作し難くし、半導体装置の破壊が生じる可能性をさらに低減することが可能である。
（第３実施形態）
図９は、第３実施形態に係る半導体装置３００の一部を表す斜視断面図である。
なお、図９では、エミッタ電極３１が透過して表されている。
半導体装置３００は、ゲート電極２０が各半導体領域の上に設けられたプレーナゲート型構造を有する。
コレクタ電極３０、ｐ＋形コレクタ領域２、ｐ形コレクタ領域３、およびｎ形バッファ領域８は、半導体装置１００と同様に、ｎ−形半導体領域１の下に設けられている。
ｐ形ベース領域４は、ｎ−形半導体領域１の一部の上に設けられ、ｐ＋形コレクタ領域２の上に位置している。ｐ形ベース領域４の上には、ｎ＋形エミッタ領域５およびｐ＋形コンタクト領域１０が選択的に設けられている。また、ｐ形ベース領域４のｐ形半導体領域６側には、ｎ＋形エミッタ領域５が設けられていない。
ｐ形半導体領域６は、ｎ−形半導体領域１の他の一部の上に設けられている。ｐ形半導体領域６の少なくとも一部は、ｐ形コレクタ領域３の上に位置しており、ｐ形半導体領域６の上にはｐ＋形コンタクト領域１０が選択的に設けられ、ｎ＋形エミッタ領域５は設けられていない。
ゲート電極２０は、ｐ形ベース領域４およびｐ形半導体領域６の上にゲート絶縁層２１を介して設けられ、これらの半導体領域とＺ方向において対面している。
ｐ＋形コレクタ領域２およびｐ形コレクタ領域３は、Ｙ方向において交互に設けられ、それぞれがＸ方向に延びている。ｐ形ベース領域４、ｎ＋形エミッタ領域５、ｐ形半導体領域６、ｐ＋形コンタクト領域１０、およびゲート電極２０は、Ｙ方向において複数設けられ、それぞれがＸ方向に延びている。
本実施形態に係る半導体装置においても、ｐ形コレクタ領域３の直上にｎ＋形エミッタ領域５が設けられておらず、寄生トランジスタが無い。このため、本実施形態によれば、他の実施形態と同様に、寄生トランジスタが動作し難くなり、半導体装置の破壊が生じる可能性を低減することができる。
（変形例）
図１０は、第３実施形態の変形例に係る半導体装置３１０の一部を表す斜視断面図である。
なお、図１０では、エミッタ電極３１が透過して表されている。
半導体装置３１０では、ｐ＋形コレクタ領域２とｐ形コレクタ領域３がＸ方向において交互に設けられている。また、ｐ形半導体領域６に代えてｐ形ベース領域４が設けられている。ｎ＋形エミッタ領域５は、ｐ形ベース領域４の上において、Ｘ方向およびＹ方向に複数設けられている。ｐ＋形コンタクト領域１０の一部は、Ｙ方向において、ｎ＋形エミッタ領域５同士の間に設けられている。また、ｎ＋形エミッタ領域５は、Ｘ方向において互いに離間している。ｎ＋形エミッタ領域５と、ｐ形ベース領域４の第１部分４ａと、がＸ方向において交互に設けられている。第１部分４ａは、ｐ形コレクタ領域３の上に位置し、ｎ＋形エミッタ領域５は、ｐ＋形コレクタ領域２の上に位置している。
本変形例においても同様に、ｐ形コレクタ領域３の直上に寄生トランジスタが無いため、半導体装置の破壊が生じる可能性を低減することができる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
なお、以上で説明した各実施形態については、種々の変形を行うことが可能である。例えば、ｎ−形半導体領域１中に複数のｐ−形半導体領域が設けられ、スーパージャンクション構造が形成されていてもよい。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ−形半導体領域１、ｐ＋形コレクタ領域２、ｐ形コレクタ領域３、ｐ形ベース領域４、ｎ＋形エミッタ領域５、ｐ形半導体領域６、ｎ形バリア領域７、ｎ形バッファ領域８、ｐ形半導体領域９、ｐ＋形コンタクト領域１０、ゲート電極２０、ゲート絶縁層２１、ＦＰ電極２５、絶縁層２６、コレクタ電極３０、エミッタ電極３１、およびゲートパッド３２などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１００〜１２０、２００、２１０、３００、３１０ 半導体装置、 １ ｎ−形半導体領域、 ２ ｐ＋形コレクタ領域、 ３ ｐ形コレクタ領域、 ４ ｐ形ベース領域、 ５ ｎ＋形エミッタ領域、 ６ ｐ形半導体領域、 ７ ｎ形バリア領域、 ８ ｎ形バッファ領域、 ２０ ゲート電極、 ２５ フィールドプレート電極

Claims (8)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域の一部の下に設けられた第２導電形の第２半導体領域と、
    前記第１半導体領域の他の一部の下に設けられ、前記第２半導体領域よりも第２導電形のキャリア濃度が低い第２導電形の第３半導体領域と、
    前記第２半導体領域および前記第３半導体領域の下に設けられた第１電極と、
    前記第１半導体領域の上に設けられ、前記第２半導体領域の上に位置する第２導電形の第４半導体領域と、
    前記第４半導体領域の上に選択的に設けられた第１導電形の第５半導体領域と、
    ゲート絶縁層を介して前記第４半導体領域と対面するゲート電極と、
    前記第１半導体領域の上に設けられ、少なくとも一部が前記第３半導体領域の上に位置する第２導電形の第６半導体領域と、
    第１絶縁層を介して前記第６半導体領域と対面する第２電極と、
    前記第４半導体領域、前記第５半導体領域、および前記第６半導体領域の上に設けられ、前記第４半導体領域、前記第５半導体領域、前記第６半導体領域、および前記第２電極と電気的に接続された第３電極と、
    を備えた半導体装置。
  2. 前記ゲート電極と前記第２電極は、第１方向において離間し、
    前記第２半導体領域および前記第３半導体領域は、それぞれ、前記第１方向において複数設けられ、
    前記第２半導体領域と前記第３半導体領域とは、前記第１方向において交互に設けられた請求項１記載の半導体装置。
  3. 前記ゲート電極と前記第２電極は、第１方向において離間し、
    前記第３半導体領域は、前記第６半導体領域の下において、前記第１方向と交差する第２方向に複数設けられた請求項１記載の半導体装置。
  4. 第１導電形の第１半導体領域と、
    前記第１半導体領域の一部の下に設けられた第２導電形の第２半導体領域と、
    前記第１半導体領域の他の一部の下に設けられ、前記第２半導体領域よりも第２導電形のキャリア濃度が低い第２導電形の第３半導体領域と、
    前記第２半導体領域および前記第３半導体領域の下に設けられた第１電極と、
    前記第３半導体領域の上に位置する第１部分を有し、前記第１半導体領域の上に設けられた第２導電形の第４半導体領域と、
    前記第４半導体領域の上に選択的に設けられ、前記第２半導体領域の上に位置し、前記第１半導体領域から前記第４半導体領域に向かう第３方向に対して垂直な第２方向において前記第１部分と並ぶ第５半導体領域と、
    前記第４半導体領域とゲート絶縁層を介して対面するゲート電極と、
    前記第４半導体領域および前記第５半導体領域の上に設けられ、前記第４半導体領域および前記第５半導体領域と電気的に接続された第３電極と、
    を備えた半導体装置。
  5. 前記第５半導体領域および前記第１部分は、それぞれ、前記第２方向において複数設けられ、
    前記第５半導体領域および前記第１部分は、前記第２方向において交互に設けられた請求項４記載の半導体装置。
  6. 前記第２半導体領域および前記第３半導体領域は、それぞれ、前記第２方向において複数設けられ、
    前記複数の第１部分のそれぞれは、前記複数の第３半導体領域のそれぞれの上に位置し、
    前記複数の第５半導体領域のそれぞれは、前記複数の第２半導体領域のそれぞれの上に位置し、
    前記第２半導体領域および前記第３半導体領域は、前記第２方向において交互に設けられた請求項５記載の半導体装置。
  7. 前記第２半導体領域は、前記第２方向において複数設けられ、
    前記第３半導体領域は、
    前記第２方向において前記第２半導体領域同士の間に設けられた複数の第２部分と、
    前記第３方向に対して垂直であり、前記第２方向と交差する第１方向において前記複数の第２部分と並び、前記第２方向に延びる第３部分と、
    を有する請求項５記載の半導体装置。
  8. 前記第１半導体領域の上に設けられ、少なくとも一部が前記第２部分の上に位置する第２導電形の第６半導体領域と、
    前記第６半導体領域と第１絶縁層を介して対面し、前記第３電極と電気的に接続された第１電極と、
    をさらに備えた請求項７記載の半導体装置。
JP2016182773A 2016-09-20 2016-09-20 半導体装置 Active JP6677615B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016182773A JP6677615B2 (ja) 2016-09-20 2016-09-20 半導体装置
US15/447,125 US10892351B2 (en) 2016-09-20 2017-03-02 Semiconductor device
CN201710383242.7A CN107845677B (zh) 2016-09-20 2017-05-26 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016182773A JP6677615B2 (ja) 2016-09-20 2016-09-20 半導体装置

Publications (2)

Publication Number Publication Date
JP2018049866A true JP2018049866A (ja) 2018-03-29
JP6677615B2 JP6677615B2 (ja) 2020-04-08

Family

ID=61620618

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016182773A Active JP6677615B2 (ja) 2016-09-20 2016-09-20 半導体装置

Country Status (3)

Country Link
US (1) US10892351B2 (ja)
JP (1) JP6677615B2 (ja)
CN (1) CN107845677B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112020007265T5 (de) 2020-05-29 2023-03-09 Mitsubishi Electric Corporation Halbleitereinheit und Leistungsvorrichtung
US11721750B2 (en) 2021-03-11 2023-08-08 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11393812B2 (en) * 2017-12-28 2022-07-19 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
DE212021000185U1 (de) 2020-08-11 2022-01-13 Rohm Co., Ltd. Halbleiterbauelement

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015023118A (ja) * 2013-07-18 2015-02-02 株式会社東芝 半導体装置
JP2015072950A (ja) * 2013-10-01 2015-04-16 株式会社東芝 半導体装置
JP2015177057A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
JP2017041573A (ja) * 2015-08-21 2017-02-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0430476A (ja) 1990-05-25 1992-02-03 Fuji Electric Co Ltd 絶縁ゲートバイポーラトランジスタ
JP3321185B2 (ja) * 1990-09-28 2002-09-03 株式会社東芝 高耐圧半導体装置
JP4635304B2 (ja) * 2000-07-12 2011-02-23 富士電機システムズ株式会社 双方向超接合半導体素子およびその製造方法
JP4212288B2 (ja) * 2002-04-01 2009-01-21 株式会社東芝 半導体装置およびその製造方法
JP3919591B2 (ja) 2002-04-23 2007-05-30 株式会社豊田中央研究所 半導体装置の製造方法
JP2004022941A (ja) 2002-06-19 2004-01-22 Toshiba Corp 半導体装置
JP5604892B2 (ja) 2010-02-10 2014-10-15 トヨタ自動車株式会社 絶縁ゲートバイポーラトランジスタ
JP5569162B2 (ja) * 2010-06-10 2014-08-13 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2012069579A (ja) * 2010-09-21 2012-04-05 Toshiba Corp 逆通電型の絶縁ゲート型バイポーラトランジスタ
US8384151B2 (en) 2011-01-17 2013-02-26 Infineon Technologies Austria Ag Semiconductor device and a reverse conducting IGBT
JP5105385B1 (ja) 2011-03-31 2012-12-26 ネット株式会社 遊技機
JP5832670B2 (ja) 2013-01-08 2015-12-16 三菱電機株式会社 電力用半導体装置
JP6139312B2 (ja) 2013-07-18 2017-05-31 株式会社東芝 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015023118A (ja) * 2013-07-18 2015-02-02 株式会社東芝 半導体装置
JP2015072950A (ja) * 2013-10-01 2015-04-16 株式会社東芝 半導体装置
JP2015177057A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置
JP2017041573A (ja) * 2015-08-21 2017-02-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112020007265T5 (de) 2020-05-29 2023-03-09 Mitsubishi Electric Corporation Halbleitereinheit und Leistungsvorrichtung
US11721750B2 (en) 2021-03-11 2023-08-08 Kabushiki Kaisha Toshiba Semiconductor device

Also Published As

Publication number Publication date
CN107845677A (zh) 2018-03-27
US20180083131A1 (en) 2018-03-22
US10892351B2 (en) 2021-01-12
CN107845677B (zh) 2021-08-10
JP6677615B2 (ja) 2020-04-08

Similar Documents

Publication Publication Date Title
JP7428211B2 (ja) 半導体装置
US10818782B2 (en) Insulated-gate bipolar transistor (IGBT) including a branched gate trench
US11094808B2 (en) Semiconductor device
US10741547B2 (en) Semiconductor device
CN108417614B (zh) 半导体装置
JP7230969B2 (ja) 半導体装置
JP5768028B2 (ja) 半導体装置
US20160064537A1 (en) Igbt using trench gate electrode
JP6677615B2 (ja) 半導体装置
CN110310990B (zh) 半导体装置
JP2020177973A (ja) 半導体装置
US20160064536A1 (en) Semiconductor device
JP7115000B2 (ja) 半導体装置
JP7327672B2 (ja) 半導体装置
JP6588774B2 (ja) 半導体装置
JP6658955B2 (ja) 半導体装置
US8853775B2 (en) Insulated gate bipolar transistor having control electrode disposed in trench
JP2016149429A (ja) 逆導通ｉｇｂｔ
JP7222758B2 (ja) 半導体装置
WO2021049351A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170911

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20170912

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171031

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180830

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190507

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200131

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200214

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200313

R150 Certificate of patent or registration of utility model

Ref document number: 6677615

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150