JP6658955B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
複数のセルアレイを有するパワーＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）が知られている。セル密度が他のセルアレイ領域より低いセルアレイ領域においては、注入されたホール（正孔）がソース電極を通じて除去されにくい。これにより、ホールの電流密度が高くなり、ラッチアップ動作の原因となり得る。したがって、低密度のセルアレイ領域における基板の裏面側のＰ型のドーピング濃度を他のセルアレイ領域における基板の裏面側のＰ型のドーピング濃度より低くしたり、低密度のセルアレイ領域における基板の裏面側にＮ型のドーパントをドープしたりして、ラッチアップを防止する技術が知られている（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１２−１８２４７０号公報
 解決しようとする課題
トランジスタ部のベース領域より深いウェル領域を備える半導体装置においては、深いウェル領域が設けられる部分での耐圧が低くなる。特に、逆導通型絶縁ゲートバイポーラトランジスタ（ＲＣ−ＩＧＢＴ）のように、トランジスタ部とダイオード部とを有する半導体装置においては、深いウェル領域が設けられる部分と、高耐圧のダイオード部との間の耐圧差が大きくなる。したがって、半導体装置全体の耐圧を高めるためには、深いウェル領域が設けられる部分での耐圧を高めることが望ましい。
一般的開示
本発明の第１の態様においては、トランジスタ部とダイオード部とを備える半導体装置を提供する。トランジスタ部は、第１導電型のドリフト領域、第２導電型のベース領域、および第２導電型のコレクタ領域を有してよい。ドリフト領域は、半導体基板の内部に形成されてよい。ベース領域は、半導体基板の内部においてドリフト領域の上方に設けられてよい。コレクタ領域は、半導体基板の内部においてドリフト領域の下方に設けられてよい。半導体装置は、第２導電型のウェル領域を有してよい。第２導電型のウェル領域は、半導体基板の内部において、ベース領域より下方まで設けられてよい。半導体装置は、ウェル領域の下方の少なくとも一部の領域において、注入量制限部を有してよい。注入量制限部は、単位面積あたりの第２導電型のキャリア注入量がコレクタ領域に比べて小さくてよい。
トランジスタ部は、絶縁ゲートバイポーラトランジスタを含んでよい。ダイオード部は、絶縁ゲートバイポーラトランジスタに電気的に接続される還流ダイオードを含んでよい。
半導体装置は、信号パッド領域を有してよい。信号パッド領域は、トランジスタ部またはダイオード部に隣接してよい。信号パッド領域は、絶縁膜を有してよい。絶縁膜は、半導体基板のおもて面に形成されてよい。信号パッド領域は、導電部を有してよい。導電部は、絶縁膜上に形成されてよい。ウェル領域は、導電部の下方に設けられてよい。
注入量制限部は、第１導電型の導電層を含んでよい。第１導電型の導電層は、ウェル領域の下方においてコレクタ領域と同じ深さに設けられてよい。
第１導電型の導電層は、ドリフト領域における第１導電型のドーピング濃度より高い第１導電型のドーピング濃度を有してよい。
注入量制限部は、第２導電型の導電層を含んでよい。第２導電型の導電層は、ウェル領域の下方において設けられてよい。第２導電型の導電層は、コレクタ領域における第２導電型のドーピング濃度より低い第２導電型のドーピング濃度を有してよい。
トランジスタ部は、裏面電極を有してよい。裏面電極は、半導体基板の裏面に設けられてコレクタ領域と電気的に接続してよい。注入量制限部は、絶縁膜を含んでよい。絶縁膜は、半導体基板と裏面電極との間に設けられてよい。
ウェル領域は、ベース領域の第２導電型のドーピング濃度より高い第２導電型のドーピング濃度を有してよい。
注入量制限部は、ウェル領域の下方全域に設けられてよい。
注入量制限部は、トランジスタ部と、ダイオード部と、信号パッド領域との境界点の下方において設けられてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の実施形態に係る半導体装置１００のおもて面を模式的に示す図である。 図１におけるＡ−Ａ'断面の一例を示す図である。 図１におけるＢ−Ｂ'断面の一例を示す図である。 図１におけるＣ−Ｃ'断面の一例を示す図である。 比較例における半導体装置３００の断面の一例を示す図である。 本発明の実施形態に係る半導体装置１００における伝導電流の分布とインパクトイオン化率の分布についてのシミュレーション結果を示す図である。 比較例の半導体装置３００における伝導電流の分布とインパクトイオン化率の分布についてのシミュレーション結果を示す図である。 Ｐ＋ウェル領域１１０と、コレクタ領域２２との位置関係を示す図である。 注入量制限部２８の幅ｗと、Ｐ＋ウェル領域１１０の端部１１２における温度との関係の一例を示す図である。 本発明の第２実施形態における半導体装置１００におけるＣ−Ｃ'断面の一例を示す図である。 本発明の第３実施形態における半導体装置１００におけるＣ−Ｃ'断面の一例を示す図である。 本発明の第４実施液体における半導体装置１００におけるＣ−Ｃ'断面の一例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本例においてＸ軸およびＹ軸は、半導体基板の上面と平行な面内において互いに直交する軸である。また、Ｘ軸およびＹ軸と直交する軸をＺ軸とする。なお、本明細書においては、Ｚ軸と平行な方向を半導体基板の深さ方向と称する場合がある。
なお、本明細書において、「上」、「下」、「上方」および「下方」の用語は、重力方向における上下方向に限定されない。これらの用語は、予め定められた軸に対する相対的な方向を指すに過ぎない。
本明細書および添付図面においては、ＮまたはＰと記載した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮおよびＰに付す＋および−は、それぞれそれが付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味する。
図１は、本発明の実施形態に係る半導体装置１００のおもて面を模式的に示す図である。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。トランジスタ部７０は、絶縁ゲートバイポーラトランジスタを含んでよい。ダイオード部８０は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に電気的に接続される還流ダイオード（ＦＷＤ）を含んでよい。
トランジスタ部７０とダイオード部８０とは活性領域において周期的に形成されてよい。ダイオード部８０は、半導体基板のおもて面においてトランジスタ部７０と隣接して設けられる。ＦＷＤは、ＩＧＢＴに逆並列に接続されている。半導体装置１００は、活性領域を取り囲むエッジ終端構造５０を備えてよい。エッジ終端構造５０は、ガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造の一つ以上を有する。半導体装置１００は、トランジスタ部７０またはダイオード部８０と隣接する信号パッド領域９０を備える。半導体装置１００において、トランジスタ部７０と、ダイオード部８０と、信号パッド領域９０との境界点９７が存在してよい。図１は、境界点９７の一例を示す。
信号パッド領域９０は、半導体基板のおもて面に形成された絶縁膜と、絶縁膜上に形成された導電部と、半導体基板の内部において導電部の下方に設けられた第２導電型のウェル領域とを備える。一例として、半導体基板は、Ｓｉ基板であってよく、炭化シリコンＳｉＣおよび窒化ガリウムＧａＮ等の化合物半導体基板であってよい。一例として、絶縁膜は、シリコン酸化膜等の酸化膜またはシリコン窒化膜等の窒化膜であってよい。導電部は、一例として、金属材料で形成される。信号パッド領域９０は、このような絶縁膜、導電部、およびウェル領域が形成された領域であれば、導電部としてパッド以外の配線が形成された領域も含まれる。一例として、信号パッド領域９０は、センサ用パッド領域９１、９２、９３、ゲート用パッド領域９４、温度センサ配線領域９５、およびゲートランナー領域９６のうちの少なくとも一つを含んでよい。
センサ用のパッド領域９１、９２は、温度検出部用のパッドが形成された領域である。センサ用のパッド領域９３は、電流検出用のパッドが形成された領域である。ゲート用パッド領域９４は、トランジスタ部７０のゲート金属層と接続するゲートパッドが形成される領域である。温度センサ配線領域９５は、温度センサ自体が形成される領域であってもよく、温度センサに接続される配線が形成される領域であってもよい。ゲートランナー領域９６は、トランジスタ部７０のゲート金属層と接続するゲートランナーが形成される領域である。
図２は、図１におけるＡ−Ａ'断面の一例を示す図である。図２は、トランジスタ部７０の構造の一例を示す。トランジスタ部７０は、エミッタ領域１２、ベース領域１４、コンタクト領域１５、ドリフト領域１８、バッファ領域２０、コレクタ領域２２、裏面電極２４、およびトレンチゲート３０を備える。トランジスタ部７０の定義として、活性領域において、おもて面側に対して、半導体基板１０の裏面に垂直にコレクタ領域２２を投影したときの投影領域であって、エミッタ領域１２およびコンタクト領域１５を含む所定の単位構成が規則的に配置された領域とする。
ドリフト領域１８は、半導体基板１０の内部に形成される。ドリフト領域１８は、Ｎ−型である。本例においては、第１導電型をＮ型として、第２導電型をＰ型とする。ただし、他の例においては、第１導電型をＰ型として、第２導電型をＮ型としてもよい。コレクタ領域２２は、半導体基板１０の内部においてドリフト領域１８の下方に設けられる。コレクタ領域２２は、Ｐ型である。本例では、ドリフト領域１８の下面にはＮ型のバッファ領域２０が設けられる。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度より高くてよい。バッファ領域２０は、フィールドストップ層として機能してもよい。フィールドストップ層は、ベース領域１４の下面から広がる空乏層が、コレクタ領域２２に到達することを防ぐ。コレクタ領域２２は、バッファ領域２０の下面に設けられてよい。
ベース領域１４は、半導体基板１０の内部においてドリフト領域１８の上方に設けられる。ベース領域１４は、Ｐ型である。エミッタ領域１２は、半導体基板１０の内部においてベース領域１４の上方に設けられる。ベース領域１４のおもて面に、コンタクト領域１５が形成されてよい。コンタクト領域１５は、ドーピング濃度がベース領域１４より高いＰ＋型であってよい。コンタクト領域１５は、ベース領域１４とエミッタ電極５２とのコンタクト抵抗を低減する。
トレンチゲート３０は、半導体基板１０のおもて面からベース領域１４を貫通して、ドリフト領域１８に達する。トランジスタ部７０においては、複数のトレンチゲート３０が、予め定められた間隔で設けられている。トレンチゲート３０は、半導体基板１０に設けられたゲートトレンチ３３、ゲート絶縁膜３２、およびゲート導電部３４を有する。ゲート絶縁膜３２は、ゲートトレンチ３３の内壁を覆って設けられる。ゲート絶縁膜３２は、ゲートトレンチ３３の内壁の半導体を酸化または窒化することにより形成してよい。
ゲート導電部３４は、ゲートトレンチ３３の内部においてゲート絶縁膜３２よりも内側に設けられる。つまりゲート絶縁膜３２は、ゲート導電部３４と半導体基板１０とを絶縁する。ゲート導電部３４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ３３は、半導体基板１０のおもて面において、層間絶縁膜３８によって覆われる。エミッタ電極５２が、半導体基板１０のおもて面上および層間絶縁膜３８上に位置する。層間絶縁膜３８は、エミッタ電極５２とトレンチゲート３０との間を電気的に絶縁する。エミッタ電極５２は、金属等の導電材料で形成される。
トレンチゲート３０内のゲート導電部３４は、ゲートランナー領域９６に形成されるゲートランナーを介してゲート金属層に電気的に接続される。裏面電極２４は、半導体基板１０の裏面に設けられる。裏面電極２４は、Ｐ＋型のコレクタ領域２２と接触してよい。裏面電極２４は、Ｐ＋型のコレクタ領域２２と電気的に接続されてコレクタ電極として機能する。裏面電極２４は、金属等の導電材料で形成される。
図３は、図１におけるＢ−Ｂ'断面の一例を示す図である。図３は、ダイオード部８０の構造の一例を示す。上述したＰ型のベース領域１４、ドリフト領域１８、バッファ領域２０、層間絶縁膜３８、およびエミッタ電極５２は、トランジスタ部７０からダイオード部８０まで設けられている。ダイオード部８０は、トレンチ部４０およびカソード領域８２を備える。ダイオード部８０には、Ｎ＋型のエミッタ領域１２およびＰ＋型のコンタクト領域１５は設けられていない。
なお、ダイオード部８０の定義として、活性領域において、カソード領域８２に一致する裏面の領域、または、おもて面側に対して、半導体基板の裏面に垂直にカソード領域８２を投影したときの投影領域とする。Ｐ型のベース領域１４は、半導体基板１０の内部においてドリフト領域１８の上方に設けられる。ダイオード部８０においては、Ｐ型のベース領域１４は、ＦＷＤのＰ型のアノード領域を兼ねる。また、エミッタ電極５２の一部は、アノード電極を兼ねており、ベース領域１４に接する。
トレンチ部４０は、半導体基板１０のおもて面からベース領域１４（アノード領域）を貫通して、ドリフト領域１８に達する。ダイオード部８０においては、複数のトレンチ部４０が、予め定められた間隔で設けられている。トレンチ部４０は、半導体基板１０に設けられたトレンチ４３、トレンチ絶縁膜４２、およびトレンチ導電部４４を有する。トレンチ絶縁膜４２は、トレンチ４３の内壁を覆って設けられる。トレンチ絶縁膜４２は、トレンチ４３の内壁の半導体を酸化または窒化することにより形成してよい。
トレンチ導電部４４は、トレンチ４３の内部においてトレンチ絶縁膜４２よりも内側に設けられる。トレンチ絶縁膜４２は、トレンチ導電部４４と半導体基板１０とを絶縁する。トレンチ導電部４４は、ポリシリコン等の導電材料で形成される。トレンチ部４０内のトレンチ導電部４４は、ゲートランナーには接続されない。トレンチ導電部４４は、コンタクトホール等を通じて、アノード電極として機能するエミッタ電極５２に電気的に接続される。ダイオード部８０は、半導体基板１０の内部においてドリフト領域１８の下方にカソード領域８２を備える。カソード領域８２は、Ｎ＋型である。カソード領域８２は、バッファ領域２０の下面に設けられる。
半導体装置１００は、図２および図３で示されるトランジスタ部７０とダイオード部８０とが周期的に配置された構造を有する。トランジスタ部７０における複数のトレンチゲート３０等のピッチが広い場合には、トレンチゲート３０に依存して活性領域の等電位面も周期的に変化し、トレンチゲート３０の底部の電界強度が高くなる。したがって、トレンチゲート３０の底部の部分の耐圧が低くなるため、半導体装置１００全体の耐圧も、活性領域内の耐圧で決まる場合が多い。しかしながら、トレンチゲート３０のピッチが微細化されると、等電位面が大きく変化しないため、活性領域での耐圧が高くなる。したがって、信号パッド領域９０における耐圧が、半導体装置１００全体の耐圧を決定する場合が生じる。そこで、本例の半導体装置１００は、信号パッド領域９０における耐圧を向上して、半導体装置１００全体の耐圧を高める。
図４は、図１におけるＣ−Ｃ'断面の一例を示す図である。図４は、主として、信号パッド領域９０における構造を示している。信号パッド領域９０は、絶縁膜５６、導電部５４、およびＰ＋ウェル領域１１０を有する。Ｐ＋ウェル領域１１０は、エミッタ電極５２と電気的に接続されて、エミッタ電位が与えられてよい。また、信号パッド領域９０は、上述したドリフト領域１８および裏面電極２４を有してよい。したがって、ドリフト領域１８および裏面電極２４は、信号パッド領域９０とトランジスタ部７０とにまたがって広がってよい。
絶縁膜５６は、半導体基板１０のおもて面に形成されている。絶縁膜５６は、図２で説明したゲート絶縁膜３２と一体的に形成されてよい。この場合、絶縁膜５６とゲート絶縁膜３２と同一材料であってよく、ゲート絶縁膜３２と同一の厚さを有してよい。絶縁膜５６は、半導体基板１０のおもて面を酸化または窒化することにより形成してよい。導電部５４は、半導体基板１０のおもて面に絶縁膜５６を介して設けられる。導電部５４は、金属またはポリシリコン等の導電性材料で形成されてよい。本例では、導電部５４は、アルミニウム等の金属膜である。導電部５４は、パッド層であってもよく、配線であってもよく、センサ部であってもよい。
Ｐ＋ウェル領域１１０は、半導体基板１０の内部において、導電部５４の下方に設けられる。Ｐ＋ウェル領域１１０は、半導体基板１０のおもて面から下方に向かって形成されてよい。Ｐ＋ウェル領域１１０は、トランジスタ部７０におけるベース領域１４より下方まで設けられる。すなわち、Ｐ＋ウェル領域１１０は、半導体基板１０の厚み方向（Ｚ軸方向）の深さが、トランジスタ部７０おけるベース領域１４より深くてよい。Ｐ＋ウェル領域１１０は、トランジスタ部７０におけるＰ型のベース領域１４のＰ型のドーピング濃度より高いＰ＋型のドーピング濃度を有してよい。
Ｐ＋ウェル領域１１０の下方の少なくとも一部の領域において、半導体装置１００は、単位面積あたりの第２導電型のキャリア注入量がコレクタ領域２２に比べて小さい注入量制限部２８を有する。本例では、注入量制限部２８は、Ｐ＋ウェル領域１１０の下方においてコレクタ領域２２と同じ深さに設けられたＮ型の導電層を含む。同じ深さとは、半導体基板１０の厚み方向（Ｚ軸方向）における、それぞれのおもて面および裏面が一致する場合のみならず、半導体基板１０の厚み方向（Ｚ軸方向）の何れかの位置で共に領域が存在する場合が含まれる。
本例では、Ｎ型の導電層として、バッファ領域２０が設けられる。信号パッド領域９０におけるバッファ領域２０は、第１バッファ領域２１と第２バッファ領域２３とを含んでよい。第１バッファ領域２１は、トランジスタ部７０におけるバッファ領域２０と同じ深さに設けられる。第２バッファ領域２３は、コレクタ領域２２と同じ深さに設けられて裏面電極２４に接触する。
Ｐ＋ウェル領域１１０の下方においてコレクタ領域２２と同じ深さに設けられたＮ型の導電層は、ドリフト領域１８におけるＮ型のドーピング濃度より高いＮ型のドーピング濃度を有してよい。本例では、第２バッファ領域２３のＮ型のドーピング濃度が、ドリフト領域１８におけるＮ型のドーピング濃度より高い。これにより、Ｎ型の導電層と裏面電極２４との間のコンタクト抵抗が低くできる。第１バッファ領域２１および第２バッファ領域２３の双方のＮ型のドーピング濃度が、ドリフト領域１８におけるＮ型のドーピング濃度より高くてもよい。
コレクタ領域２２と同じ深さに設けられたＮ型の導電層は、バッファ領域２０に限られない。半導体装置１００が、バッファ領域２０を有しない場合には、ドリフト領域１８が、コレクタ領域２２と同じ深さに設けられたＮ型の導電層であってよい。
本例においては、注入量制限部２８は、Ｐ＋ウェル領域１１０の下方全域に設けられる。上面視において、Ｐ＋ウェル領域１１０を少なくとも包含するように注入量制限部２８は区画されてよい。上面視において、注入量制限部２８の端部１１４の位置が、Ｐ＋ウェル領域１１０の端部１１２の位置と一致してよい。上面視とは、半導体基板１０のおもて面から見る場合を意味する。
本例によれば、Ｐ＋ウェル領域１１０が設けられている。Ｐ＋ウェル領域１１０によって抵抗率を下げることができる。抵抗率が下がることによって電流が流れるときの電圧降下（起電力）も低くなる。したがって、隣接するトランジスタ部７０から、絶縁膜５６の平行する面（ＸＹ平面）に沿って電流が流れる場合に生じる起電力も低くなるため、信号パッド領域９０の絶縁膜５６が損傷を受けることを防止することができる。
Ｐ＋ウェル領域１１０は、トランジスタ部７０におけるベース領域１４よりも深く形成されているので、Ｐ＋ウェル領域１１０が設けられる信号パッド領域９０での耐圧が低くなりやすい。しかし、本例の半導体装置１００によれば、Ｐ＋ウェル領域１１０の下方の領域においては、コレクタ領域２２が存在しない。換言すれば、半導体装置１００は、Ｐ＋ウェル領域１１０の下方の少なくとも一部の領域において、単位面積あたりの第２導電型のキャリア注入量がコレクタ領域２２に比べて小さい注入量制限部２８を有する。
Ｐ＋ウェル領域１１０の下方の領域への裏面電極２４からの第２導電型のキャリアの注入量が減ると、耐圧が高くなる。半導体基板１０の内部において、空乏層はキャリアのない部分に広がりやすい。したがって、裏面電極２４から第２導電型のキャリアの注入があると、空乏層が広がりにくくなる。これにより、裏面電極２４から第２導電型のキャリアの注入がある場合における耐圧はキャリアの注入のない場合における耐圧と比べて低下する。逆に、局所的に裏面電極２４から第２導電型のキャリア注入がない部分を作れば、空乏層が広がる。したがって、その部分で耐圧が高くなる。
本例の半導体装置１００によれば、Ｐ＋ウェル領域１１０の存在によって耐圧が低くなりやすい領域において、第２導電型のキャリアの注入が抑制される。したがって、Ｐ＋ウェル領域１１０の存在によって耐圧が低くなりやすい領域における耐圧を高めることができる。これにより、半導体装置１００内での耐圧差を軽減し、半導体装置１００内の耐圧を高くすることができる。
注入量制限部２８は、必ずしも、信号パッド領域９０の全体に設けなくてもよい。注入量制限部２８は、トランジスタ部７０と、ダイオード部８０と、信号パッド領域９０との境界点９７の下方において少なくとも設けられてよい。特に、半導体装置１００がＲＣ−ＩＧＢＴである場合、裏面電極２４側からのキャリアの注入がないダイオード部８０の耐圧が高いので、図１に示したような境界点９７において耐圧差が生じやすい。境界点９７の下方において、注入量制限部２８を設けることによって、半導体装置１００内での耐圧差を少なくすることができる。
本例の半導体装置１００の製造方法の一例を説明する。まず、半導体装置１００のおもて面において、エミッタ領域１２およびベース領域１４などのドーパント領域が形成される。また、Ｐ＋ウェル領域１１０等のドーパント領域も形成される。エミッタ領域１２は、リン等のドーパントを注入することによって形成されてよい。ベース領域１４は、ボロン等のドーパントを注入することによって形成されてよい。Ｐ＋ウェル領域１１０は、ボロン等のドーパントを注入して形成されてよい。また、ドーパント領域が形成された後にトレンチゲート３０等形成される。そして、各トレンチゲート３０を覆う層間絶縁膜３８を形成される。
次に、エミッタ電極５２が形成される。エミッタ電極５２はスパッタリングにより形成してよい。スパッタリングの際、半導体基板１０の温度を３５０℃から４５０℃程度としてよい。次に、半導体基板１０のおもて面と反対側の面を研削して、半導体基板１０の厚みを調整する。半導体基板１０の厚みは、半導体装置１００が有するべき耐圧に応じて設定される。
次に、半導体装置１００の裏面構造を形成する。下面構造とは、例えばコレクタ領域２２およびカソード領域８２である。コレクタ領域２２は、ボロン等のＰ型ドーパントを注入して形成してよい。コレクタ領域２２の形成時に、Ｐ＋ウェル領域１１０の下方に相当する領域、すなわち、信号パッド領域９０には、ボロン等のＰ型ドーパントが注入されないようにマスクが形成されてよい。この結果、Ｐ＋ウェル領域１１０の下方にはコレクタ領域２２が形成されない。次に、半導体基板１０の裏面からプロトンを注入して、バッファ領域２０を形成する。半導体基板１０をアニールして、バッファ領域２０に注入したプロトンを活性化させる。
以上のように構成される本例の半導体装置１００の効果を説明する。本例の半導体装置１００の効果を説明するにために比較例を参照する。図５は、比較例における半導体装置３００の断面の一例を示す図である。半導体装置３００では、Ｐ型のコレクタ領域２２が、Ｐ＋ウェル領域１１０の下方まで設けられている。
図６は、本発明の実施形態に係る半導体装置１００における伝導電流の分布とインパクトイオン化率の分布についてのシミュレーション結果を示す図である。図６の上段は、電圧クランプした状態における伝導電流の分布を示す。図６の下段は、電圧クランプした状態におけるインパクトイオン化率の分布を示す。同様に、図７は、比較例の半導体装置３００における伝導電流の分布とインパクトイオン化率の分布についてのシミュレーション結果を示す図である。図６および図７において、縦軸は深さ方向（Ｚ軸方向）を示し、横軸は半導体基板１０のおもて面における面内方向（Ｘ方向）を示す。
区分２０１が最も小さい伝導電流の区分を示し、区分２０１、区分２０２、区分２０３、区分２０４、および区分２０５の順で伝導電流が大きくなる。区分２０５が最も大きい伝導電流を示す。図７に示されるように、比較例の半導体装置３００においては、Ｐ＋ウェル領域１１０が存在する信号パッド領域９０における伝導電流は、最も大きい値の区分２０５を示す。これに対して、図６に示されるように、本例の半導体装置１００においては、Ｐ＋ウェル領域１１０が存在する信号パッド領域９０における伝導電流は、区分２０１および区分２０２を示す。
アバランシェ現象等のブレークダウンの指標になるインパクトイオン化率については、区分２１１が最も低い区分を示し、区分２１１、区分２１２、区分２１３、区分２１４、区分２１５、および区分２１６の順でインパクトイオン化率が大きくなる。区分２１６が最も高いインパクトイオン化率を示す。図７に示されるように、比較列の半導体装置３００においては、Ｐ＋ウェル領域１１０が存在する信号パッド領域９０におけるインパクトイオン化率は、最も高い値の区分２１６を示す。これに対して、図６に示されるように、本例の半導体装置１００においては、Ｐ＋ウェル領域１１０が存在する信号パッド領域９０におけるインパクトイオン化率は、区分２１１および区分２１２を示す。
図７に示される比較例の半導体装置３００は、Ｐ＋ウェル領域１１０が存在する信号パッド領域９０において、インパクトイオン化率が高値を示すことから、アバランシェ現象が起こっていることを示している。この結果、比較例の半導体装置３００では、Ｐ＋ウェル領域１１０が存在する領域に電流が集中する。一方、図６に示される本実施形態の半導体装置１００では、アバランシェ現象が防止されており、Ｐ＋ウェル領域１１０が存在する領域への電流集中を避けることがきる。
図８は、Ｐ＋ウェル領域１１０と、コレクタ領域２２との位置関係を示す図である。本例では、Ｐ＋ウェル領域１１０は、幅が３６．５μｍのマスクを用いてイオン注入し、イオン注入後のアニール処理により形成された場合を一例として示している。Ｐ＋ウェル領域１１０の幅ｄは、アニール処理による拡散部分を含めて、予め定められた値に設定される。本例では、Ｐ＋ウェル領域１１０の幅ｄは４３μｍである。注入量制限部２８の幅ｗは、コレクタ領域２２がない部分の幅に対応する。
注入量制限部２８の幅ｗがＰ＋ウェル領域１１０の幅ｄより小さい場合には、コレクタ領域２２が、Ｐ＋ウェル領域１１０の下方の領域まで拡がっている。したがって、上面視においてコレクタ領域２２とＰ＋ウェル領域１１０とが重なる。そして、注入量制限部２８の幅ｗがＰ＋ウェル領域１１０の幅ｄに近づくように増加するにしたがって、上面視においてコレクタ領域２２とＰ＋ウェル領域１１０とが重なる部分が小さくなる。注入量制限部２８の幅ｗがＰ＋ウェル領域１１０の幅ｄ以上である場合には、Ｐ＋ウェル領域１１０の下方の領域全体において、コレクタ領域２２がない。換言すれば、注入量制限部２８は、Ｐ＋ウェル領域１１０の下方全域に設けられる。この場合、上面視においてコレクタ領域２２とＰ＋ウェル領域１１０とが重ならない。
図９は、注入量制限部２８の幅ｗと、Ｐ＋ウェル領域１１０の端部１１２における温度との関係の一例を示す図である。注入量制限部２８の幅ｗがゼロの場合、すなわち、Ｐ型のコレクタ領域２２が、Ｐ＋ウェル領域１１０の下方全域に設けられている場合には、Ｐ＋ウェル領域１１０の端部１１２の温度は、２００℃程度に上昇する。これは、図５に示された比較例の半導体装置３００に対応する。Ｐ＋ウェル領域１１０が存在する領域に電流が集中することで、温度上昇が生じる。
注入量制限部２８の幅ｗがＰ＋ウェル領域１１０の幅ｄに近づくように増加するにしたがって、Ｐ＋ウェル領域１１０の端部１１２の温度が減少する。すなわち、上面視においてコレクタ領域２２とＰ＋ウェル領域１１０とが重なる部分が小さくなるにつれて、Ｐ＋ウェル領域１１０の端部１１２の温度が減少する。そして、注入量制限部２８の幅ｗがＰ＋ウェル領域１１０の幅ｄに達すると、上面視においてコレクタ領域２２とＰ＋ウェル領域１１０とが重ならなくなり、Ｐ＋ウェル領域１１０の端部１１２の温度は最低値を示す。
本例によれば、注入量制限部２８の幅ｗがＰ＋ウェル領域１１０の幅ｄの６０％の場合、すなわち、注入量制限部２８が、Ｐ＋ウェル領域１１０の下方の領域の６０％の領域に設けられる場合には、Ｐ＋ウェル領域１１０の端部１１２の温度を１００℃以下に抑えることができる。注入量制限部２８の幅ｗがＰ＋ウェル領域１１０の幅ｄの９０％の場合、すなわち、注入量制限部２８がＰ＋ウェル領域１１０の下方の領域の９０％の領域に設けられる場合には、Ｐ＋ウェル領域１１０の端部１１２の温度を５０℃以下に抑えることができる。さらに、注入量制限部２８の幅ｗがＰ＋ウェル領域１１０の幅ｄ以上の場合、すなわち、注入量制限部２８がＰ＋ウェル領域１１０の下方全域に設けられる場合には、Ｐ＋ウェル領域１１０の端部１１２の温度は室温程度に抑制できる。したがって、注入量制限部２８は、好ましくは、Ｐ＋ウェル領域１１０を半導体基板１０の裏面に投影したときの投影領域の６０％以上の領域に設けられ、より好ましくは、投影領域の９０％以上の領域に設けられ、さらに好ましくは、投影領域の９０％以上の全域に設けられる。
本例の半導体装置１００によれば、電流集中による発熱を抑制して、発熱に伴う信号パッド領域９０の損傷を未然に防止することができる。特に、電流集中による発熱による絶縁膜５６の損傷を未然に防止することができる。この結果、耐量を改善することができる。また、信号パッド領域９０においてのみ、コレクタ領域２２を設けないようにしているので、トランジスタ部７０におけるＩＧＢＴ特性への影響は少ない。
図１０は、本発明の第２実施形態における半導体装置１００におけるＣ−Ｃ'断面の一例を示す図である。第１実施形態の半導体装置１００では、Ｐ＋ウェル領域１１０の下方においてコレクタ領域２２と同じ深さに設けられた第１導電型の導電層を含む場合を説明した。これに対し、本例では、注入量制限部は、Ｐ＋ウェル領域１１０の下方において設けられた第２導電型の導電層２９を備える。第２導電型の導電層２９は、コレクタ領域２２における第２導電型のドーピング濃度より低いＰ型のドーピング濃度より低い第２導電型のドーピング濃度を有する。導電層２９は、Ｐ型である。
本例においては、注入量制限部として機能する第２導電型の導電層２９は、Ｐ＋ウェル領域１１０の下方全域に設けられる。上面視において、Ｐ＋ウェル領域１１０を少なくとも包含するように第２導電型の導電層２９は区画されてよい。上面視において、導電層２９の端部の位置が、Ｐ＋ウェル領域１１０の端部１１２の位置と一致してよい。本例では、導電層２９は、コレクタ領域２２と同じ深さに設けられる。導電層２９は、裏面電極２４と接触してよい。注入量制限部の構造を除いて、本例の半導体装置１００は、第１実施形態の半導体装置１００の構造と同様である。したがって、繰り返しの説明は省略する。
本例の半導体装置１００は、種々の製造方法により製造することができる。例えば、半導体装置１００の裏面構造を形成するときに、コレクタ領域２２と、Ｐ＋ウェル領域１１０の下方に相当する領域（すなわち、信号パッド領域９０）に共通に第１のドーピング濃度となるようにＰ型ドーパントを注入する。次いで、Ｐ＋ウェル領域１１０の下方に相当する領域、すなわち、信号パッド領域９０を覆うマスクが形成される。次いで、コレクタ領域２２に追加的にＰ型ドーパントを注入して、第１のドーピング濃度より高い第２のドーピング濃度としてよい。このような製造方法によって第２実際形態の半導体装置１００を製造することがきる。
本例の半導体装置１００において、導電層２９は、第２導電型のＰ型ドーパントのドーピング濃度がコレクタ領域２２に比べて低い。Ｐ型ドーパントのドーピング濃度の違いに起因して、導電層２９は、単位面積あたりの第２導型のキャリア注入量がコレクタ領域２２に比べて小さい。したがって、導電層２９は、注入量制限部として機能する。本例によっても、Ｐ＋ウェル領域１１０が設けられた部分への第２導電型のキャリアの注入量が低減することで、耐圧を高めることができる。
図１１は、本発明の第３実施形態における半導体装置１００におけるＣ−Ｃ'断面の一例を示す図である。本例では、注入量制限部は、Ｐ＋ウェル領域１１０の下方において、半導体基板１０と裏面電極２４との間に設けられた絶縁膜２７を含む。絶縁膜２７は、一例として、シリコン酸化膜等の酸化膜またはシリコン窒化膜等の窒化膜で形成される。
本例においては、注入量制限部として機能する絶縁膜２７は、Ｐ＋ウェル領域１１０の下方全域に設けられる。上面視において、Ｐ＋ウェル領域１１０を少なくとも包含するように絶縁膜２７は区画されてよい。上面視において、絶縁膜２７の端部１１６の位置が、Ｐ＋ウェル領域１１０の端部１１２の位置と一致してよい。本例では、Ｐ型のコレクタ領域２２は、Ｐ＋ウェル領域１１０の下方まで設けられてよい。絶縁膜２７は、コレクタ領域２２に接触するように設けられてよい。注入量制限部の構造を除いて、本例の半導体装置１００は、第１および第２実施形態の半導体装置１００の構造と同様である。したがって、繰り返しの説明は省略する。
本例の半導体装置１００は、種々の製造方法により製造することができる。例えば、半導体装置１００の裏面にコレクタ領域２２を形成した後、コレクタ領域２２に絶縁膜を形成する。絶縁膜をパターニングして信号パッド領域９０に絶縁膜２７を残す。これにより、トランジスタ部７０では、コレクタ領域２２が露出する。露出したコレクタ領域２２と絶縁膜２７を覆うにように裏面電極２４が形成される。必要に応じて裏面電極２４は平坦化されてもよい。絶縁膜２７と裏面電極２４との間は電気的に導通しない。したがって、絶縁膜２７が設けられた領域においては、裏面電極２４を設けないようにしてもよい。
本例の半導体装置１００によれば、Ｐ＋ウェル領域１１０が設けられた部分への第２導電型のキャリアの注入が絶縁膜２７によって制限される。したがって、本例によっても、耐圧を高めることができる。
図１２は、本発明の第４実施形態における半導体装置１００におけるＣ−Ｃ'断面の一例を示す図である。本例では、注入量制限部２８は、Ｐ＋ウェル領域１１０の下方においてコレクタ領域２２と同じ深さに設けられたＮ型の導電層を含む。本例では、Ｎ型の導電層として、バッファ領域２０が設けられる。本例では、注入量制限部２８が設けられる領域が、Ｐ＋ウェル領域１１０を半導体基板１０の裏面に投影したときの投影領域よりも広い。この結果、注入量制限部２８の端部１１４は、Ｐ＋ウェル領域１１０の端部１１２よりも、トランジスタ部７０側に位置している。したがって、トランジスタ部７０においても、部分的にコレクタ領域２２が存在しない部分がある。注入量制限部２８の端部１１４（コレクタ領域２２の端部）と、Ｐ＋ウェル領域１１０の端部１１２とは、上面視で距離Ｑだけ離れている。距離Ｑは、０μｍ以上、５０μｍ以下であってよい。距離Ｑが５０μｍ以上となると、トランジスタ部７０の特性に影響する場合があるので、距離Ｑは、５０μｍ以下であることが望ましい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。各実施の形態は組み合わされてもよい。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・第１バッファ領域、２２・・・コレクタ領域、２３・・・第２バッファ領域、２４・・・裏面電極、２７・・・絶縁膜、２８・・・注入量制限部、２９・・・導電層、３０・・・トレンチゲート、３２・・・ゲート絶縁膜、３３・・・ゲートトレンチ、３４・・・ゲート導電部、３８・・・層間絶縁膜、４０・・・トレンチ部、４２・・・トレンチ絶縁膜、４３・・・トレンチ、４４・・・トレンチ導電部、５０・・・エッジ終端構造、５２・・エミッタ電極、５４・・・導電部、５６・・・絶縁膜、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、９０・・・信号パッド領域、９１・・・パッド領域、９２・・・パッド領域、９３・・・パッド領域、９４・・・ゲート用パッド領域、９５・・・温度センサ配線領域、９６・・・ゲートランナー領域、９７・・・境界点、１００・・・半導体装置、１１０・・・Ｐ＋ウェル領域、１１２・・・端部、１１４・・・端部、１１６・・・端部、２０１・・・区分、２０２・・・区分、２０３・・・区分、２０４・・・区分、２０５・・・区分、２１１・・・区分、２１２・・・区分、２１３・・・区分、２１４・・・区分、２１５・・・区分、２１６・・・区分、３００・・・半導体装置

Claims (9)

  1. トランジスタ部とダイオード部とを備える半導体装置であって、
    前記トランジスタ部は、半導体基板の内部に形成される第１導電型のドリフト領域と、前記半導体基板の内部において前記ドリフト領域の上方に設けられた第２導電型のベース領域と、前記半導体基板の内部において前記ドリフト領域の下方に設けられた第２導電型のコレクタ領域と、を有しており、
    前記半導体基板の内部において、前記ベース領域より下方まで設けられた第２導電型のウェル領域と、
    前記ウェル領域の下方の少なくとも一部の領域において、単位面積あたりの第２導電型のキャリア注入量が前記コレクタ領域に比べて小さい注入量制限部を有し、
    前記トランジスタ部は、前記半導体基板の裏面に設けられて前記コレクタ領域と電気的に接続する裏面電極を更に備え、
    前記注入量制限部は、前記半導体基板と前記裏面電極との間に設けられた絶縁膜を含む、
    半導体装置。
  2. トランジスタ部とダイオード部とを備える半導体装置であって、
    前記トランジスタ部は、半導体基板の内部に形成される第１導電型のドリフト領域と、前記半導体基板の内部において前記ドリフト領域の上方に設けられた第２導電型のベース領域と、前記半導体基板の内部において前記ドリフト領域の下方に設けられた第２導電型のコレクタ領域と、を有しており、
    前記半導体基板の内部において、前記ベース領域より下方まで設けられた第２導電型のウェル領域と、
    前記ウェル領域の下方の少なくとも一部の領域において、単位面積あたりの第２導電型のキャリア注入量が前記コレクタ領域に比べて小さい注入量制限部を有し、
    前記半導体装置は、前記トランジスタ部または前記ダイオード部に隣接した信号パッド領域を有し、
    前記信号パッド領域は、
    前記半導体基板のおもて面に形成された絶縁膜と、
    前記絶縁膜上に形成された導電部と、を有し、
    前記ウェル領域は、前記導電部の下方に設けられる、
    前記注入量制限部は、前記トランジスタ部と、前記ダイオード部と、前記信号パッド領域との境界点の下方において設けられている、
    半導体装置。
  3. 前記トランジスタ部は、絶縁ゲートバイポーラトランジスタを含み、
    前記ダイオード部は、前記絶縁ゲートバイポーラトランジスタに電気的に接続される還流ダイオードを含む、
    請求項１または２に記載の半導体装置。
  4. 前記トランジスタ部または前記ダイオード部に隣接した信号パッド領域を有し、
    前記信号パッド領域は、
    前記半導体基板のおもて面に形成された絶縁膜と、
    前記絶縁膜上に形成された導電部と、を有し、
    前記ウェル領域は、前記導電部の下方に設けられる、
    請求項１に記載の半導体装置。
  5. 前記注入量制限部は、前記ウェル領域の下方において前記コレクタ領域と同じ深さに設けられた第１導電型の導電層を含む、
    請求項２に記載の半導体装置。
  6. 前記第１導電型の導電層は、前記ドリフト領域における第１導電型のドーピング濃度より高い第１導電型のドーピング濃度を有する、
    請求項５に記載の半導体装置。
  7. 前記注入量制限部は、前記ウェル領域の下方において設けられた第２導電型の導電層を含み、
    前記第２導電型の導電層は、前記コレクタ領域における第２導電型のドーピング濃度より低い第２導電型のドーピング濃度を有する、
    請求項２に記載の半導体装置。
  8. 前記ウェル領域は、前記ベース領域の第２導電型のドーピング濃度より高い第２導電型のドーピング濃度を有する、
    請求項１から７の何れか１項に記載の半導体装置。
  9. 前記注入量制限部は、前記ウェル領域の下方全域に設けられている、
    請求項１から８の何れか１項に記載の半導体装置。
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JP2022182509A (ja) * 2021-05-28 2022-12-08 株式会社デンソー 半導体装置およびその製造方法
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JP5206541B2 (ja) * 2008-04-01 2013-06-12 株式会社デンソー 半導体装置およびその製造方法
KR101060128B1 (ko) * 2009-09-11 2011-08-29 (주) 트리노테크놀로지 모스 게이트 전력 반도체 소자
JP5694285B2 (ja) * 2012-12-28 2015-04-01 トヨタ自動車株式会社 半導体装置
CN103094332B (zh) * 2013-01-30 2016-03-30 华为技术有限公司 一种绝缘栅双极晶体管
JP2015176927A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置および絶縁ゲート型バイポーラトランジスタ
CN105895679A (zh) * 2015-01-22 2016-08-24 肖胜安 一种绝缘栅双极晶体管的结构和制造方法
JP6274154B2 (ja) * 2015-05-27 2018-02-07 トヨタ自動車株式会社 逆導通ｉｇｂｔ

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