JP2018032757A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】貫通電極と半導体基板との間の絶縁性能の低下を抑制し、歩留まり及び信頼性を向上しうる半導体装置及びその製造方法を提供する。【解決手段】半導体基板の上に第１のマスクを形成する工程と、第１のマスクをマスクとして半導体基板をエッチングし、半導体基板に、開口幅が底面に向けて狭くなるテーパー形状の第１の開口部を形成する工程と、半導体基板の上に、少なくとも第１の開口部の側面を覆い、第１の開口部の底面を露出する第２のマスクを形成する工程と、第２のマスクをマスクとして半導体基板をエッチングし、第１の開口部に連通する第２の開口部を形成する工程と、少なくとも第１の開口部の側面及び第２の開口部の側面を覆う絶縁膜を形成する工程と、絶縁膜が形成された第１の開口部及び第２の開口部の中に導電部材を形成する工程とを有する。【選択図】図４

Description

本発明は、半導体装置及びその製造方法に関する。
固体撮像装置等の半導体装置は、トランジスタ等の素子やこれら素子に接続された配線部が設けられた半導体基板を含む。配線部は、ある素子を他の素子に接続する配線パターンや、素子に電力を供給するための配線パターン等を含む。また、半導体装置は、一部の配線部を外部装置（他の半導体装置や回路基板等）に接続するための電極部を更に備えている。
半導体装置を、例えばフリップチップ接続等により外部装置に接続する場合に、半導体基板の裏面側（配線部が設けられた半導体基板の表面側とは反対側）から電極部に渡って設けられた電極を介して半導体装置と外部装置との電気的な接続を行うことがある。この電極は、半導体基板を貫通するように形成されることから「貫通電極」と称される。貫通電極は、例えば、半導体基板の裏面側からエッチングを行って半導体基板と配線層間絶縁膜とを貫き電極部を露出する開口部を形成した後、この開口部に導電部材を埋め込むことによって形成される。
特許文献１には、貫通電極を形成する際に、開口部の壁面を絶縁するための絶縁部材や開口部に埋め込む導電部材の成膜を容易にする観点から、テーパー状の開口部と円筒状の開口部とを組み合わせた２段構成の開口部を用いることが提案されている。
特開２０１６−００１７５９号公報
特許文献１には、一のマスクパターンを用いて、等方性のエッチングを行ってテーパー状の開口部を形成した後、異方性のエッチングを行って円筒状の開口部を形成することにより、前述の２段構成の開口部を形成する方法が示されている。
しかしながら、この方法について本発明者が鋭意検討を行ったところ、開口部の側面に、テーパー状の開口部と円筒状の開口部との境界部分から深さ方向に伸びる細溝状の空洞部が生じうることが初めて確認された。このような細溝状の空洞部が開口部の側面に存在すると、半導体基板と貫通電極との間を絶縁するための絶縁部材による被覆が不十分となって絶縁耐圧が低下し、ひいては短絡による歩留まり低下や長期的な信頼性の低下をもたらすことがあった。
本発明の目的は、貫通電極と半導体基板との間の絶縁性能の低下を抑制し、歩留まり及び信頼性を向上しうる半導体装置及びその製造方法を提供することにある。
本発明の一観点によれば、半導体基板の上に第１のマスクを形成する工程と、前記第１のマスクをマスクとして前記半導体基板をエッチングし、前記半導体基板に、開口幅が底面に向けて狭くなるテーパー形状の第１の開口部を形成する工程と、前記半導体基板の上に、少なくとも前記第１の開口部の側面を覆い、前記第１の開口部の前記底面を露出する第２のマスクを形成する工程と、前記第２のマスクをマスクとして前記半導体基板をエッチングし、前記第１の開口部に連通する第２の開口部を形成する工程と、少なくとも前記第１の開口部の側面及び前記第２の開口部の側面を覆う絶縁膜を形成する工程と、前記絶縁膜が形成された前記第１の開口部及び前記第２の開口部の中に導電部材を形成する工程とを有する半導体装置の製造方法が提供される。
また、本発明の他の一観点によれば、第１面と、前記第１面とは反対の第２面とを有し、前記第１面から前記第２面まで貫通する貫通孔が設けられた半導体基板と、前記貫通孔の中に設けられた導電部材と、を備え、前記貫通孔は、開口幅が前記第１面から離れるにつれて狭くなるテーパー形状の第１の開口部と、前記第１の開口部よりも前記第２面の側に位置する第２の開口部と、を有し、前記第２の開口部の開口幅の最大値と最小値の差は、前記第１の開口部の開口幅の最大値と最小値の差よりも小さく、前記導電部材と前記第１の開口部の前記側面との間及び前記導電部材と前記第２の開口部の前記側面との間に位置する第１の絶縁膜と、前記第１の絶縁膜と前記第１の開口部の前記側面との間に位置する第２の絶縁膜と、が設けられており、前記第２の絶縁膜は、記第２の開口部の前記側面の少なくとも一部を覆わない、半導体装置が提供される。
本発明によれば、貫通電極と半導体基板との間の絶縁性能の低下を抑制することができ、歩留まり及び長期的な信頼性の高い半導体装置を実現することができる。
本発明の第１実施形態による半導体装置の構造を示す概略断面図である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第４実施形態による半導体装置の製造方法を示す工程断面図である。 本発明の第４実施形態による半導体装置の製造方法の効果を説明する図である。
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について、図１乃至図５を用いて説明する。図１は、本実施形態による半導体装置の構造を示す概略断面図である。図２乃至図５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
はじめに、本実施形態による半導体装置の構造について、図１を用いて説明する。
本実施形態による半導体装置は、半導体基板１０を含む。半導体基板１０のおもて面側（図１において上側）には、半導体素子１２が設けられている。半導体素子１２が設けられた半導体基板１０のおもて面上には、半導体素子１２に接続されたコンタクトプラグ２６、コンタクトプラグ２６に接続された配線層２８、パッド電極３０等がその中に配された層間絶縁層２０が設けられている。層間絶縁層２０上には、接着層４２を介して支持基板４０が貼り合わされている。
半導体基板１０及び層間絶縁層２０には、おもて面側とは反対側の半導体基板１０のうら面側からパッド電極３０に達するビアホール６４が設けられている。ビアホール６４は、半導体基板１０のおもて面から裏面まで貫通する貫通孔である。ビアホール６４の側面及び半導体基板１０のうら面には、絶縁膜５０が設けられている。絶縁膜５０が設けられたビアホール６４内には、半導体基板１０を貫くように配された貫通電極７０が設けられている。貫通電極７０は、一端部がパッド電極３０に電気的に接続され、他端部が半導体基板１０のうら面上に配された絶縁膜５０上に延在している。貫通電極７０の当該他端部上には、はんだボール７４が設けられている。
半導体基板１０は、例えばシリコン基板である。半導体素子１２は、半導体装置の所定の機能を実現するための素子であり、ＭＯＳトランジスタ等を含む。半導体基板１０には、半導体素子１２以外の素子、例えば容量素子や抵抗素子が更に設けられていてもよい。層間絶縁層２０は、半導体素子１２を含む半導体基板１０のおもて面側の全面に設けられ、例えば、酸化シリコン、窒化シリコン等の絶縁性の材料により構成される。
配線層２８は、層間絶縁層２０の中に配されている。図１には１層の配線層２８のみを示しているが、複数の配線層が配されていてもよい。その場合、各配線層の間は、ビアプラグを介して相互に接続される。配線層２８は、例えば、銅やアルミニウム等の金属材料により構成することができる。パッド電極３０は、配線層の一部に接続された引き出し電極部であり、配線層２８のいずれかの層と同層、同一材料で形成することができる。コンタクトプラグ２６は、例えば、タングステン等の金属材料により構成することができる。また、ここでは図示は省略するが、コンタクトプラグ２６の構成金属が半導体基板１０中に拡散しないように、チタン、タンタル、それらの窒化物等で構成されたバリアメタルが更に用いられてもよい。
貫通電極７０は、半導体基板１０のうら面側から、半導体基板１０のおもて面側に形成されたパッド電極３０に向かって延在している。貫通電極７０は、テーパー形状を有する開口部５６と、半導体基板１０の途中からパッド電極３０まで垂直形状を有する開口部６０とを含む２段形状のビアホール６４の中に形成されている。開口部６０は、半導体基板１０のおもて面に達する開口部である。開口部５６は、半導体基板１０のうら面に達する開口部である。開口部５６と開口部６０とは半導体基板１０内で連通している。この開口部５６及び開口部６０の内部に導電部材が埋め込まれることで貫通電極７０が構成される。導電部材としては、銅やアルミニウム等を用いることができ、これら金属材料が半導体基板１０中に拡散しないように、チタン、タンタル、それらの窒化物等で構成されたバリアメタルを更に設けてもよい。
なお、開口部６０に関する垂直形状という表現は、開口部５６のテーパー形状との関係を明確化するために用いたものであり、厳密に垂直な形状を意図しているものではない。上記記載は、開口部６０の開口幅の最大値と最小値の差が、開口部５６の開口部の最大値と最小値の差よりも小さいことを意図するものである。
開口部５６の側面及び開口部６０の側面を含む半導体基板１０のうら面側には、絶縁膜５０が配されている。絶縁膜５０により、貫通電極７０と半導体基板１０との間の絶縁性が保持されている。絶縁膜５０としては、例えば、酸化シリコン、窒化シリコン等の絶縁材料を用いることができる。
なお、本出願の図面は、各部の構造が理解しやすいように描いた概念図であり、各部の大きさの比率は、必ずしも実際の半導体装置のスケールに準じたものではない。例えば、実際の半導体装置では、層間絶縁層２０の厚さは例えば数ミクロン程度以下であるのに対して、半導体基板１０の厚さは例えば数十ミクロン以上である。
次に、本実施形態による半導体装置の製造方法について、図２乃至図５を用いて説明する。なお、半導体装置の製造には、公知の半導体製造プロセスを用いることができる。また、ここでは説明を省略するが、後述する各工程の間に、必要に応じてその他の工程、例えば熱処理工程や洗浄処理工程等を行ってもよい。
まず、半導体基板１０の一方の表面であるおもて面側に、製造しようとする半導体装置に応じた所定の半導体素子１２を形成する（図２（ａ））。半導体基板１０には、ＳＴＩ（Shallow Trench Isolation）法等により素子分離部１４を形成してもよい。各半導体素子１２は、素子分離部１４によって隣接する他の素子から電気的に分離することができる。図２（ａ）には、一例として、素子分離部１４により画定された活性領域に設けられた半導体素子１２としてＭＯＳトランジスタを示している。
次いで、半導体素子１２が形成された半導体基板１０の上に、層間絶縁層２０と、層間絶縁層２０の中に配されたコンタクトプラグ２６、配線層２８、パッド電極３０等の導電部材を形成する（図２（ｂ））。層間絶縁層２０としては、酸化シリコン、窒化シリコン、酸窒化シリコン等の絶縁材料を適用することができる。
例えば、まず、準常圧ＣＶＤ法によりＢＰＳＧ（Boro-Phospho-Silicate Glass）膜を堆積し、ＢＰＳＧ膜よりなる絶縁膜２２を形成する。次いで、絶縁膜２２内に、半導体素子１２に電気的に接続されたコンタクトプラグ２６を形成する。コンタクトプラグ２６は、絶縁膜２２に形成したコンタクトホールにタングステン等の導電材料を埋め込むことにより形成することができる。次いで、コンタクトプラグ２６が配された絶縁膜２２の上に、コンタクトプラグ２６に電気的に接続された配線層２８やパッド電極３０を形成する。配線層２８及びパッド電極３０は、アルミニウム等からなる導電膜をスパッタリング法等により成膜した後、この導電膜をドライエッチングによりパターニングすることにより形成することができる。次いで、配線層２８及びパッド電極３０が配された絶縁膜２２の上に、プラズマＣＶＤ法により酸化シリコン膜を堆積し、酸化シリコン膜よりなる絶縁膜２４を形成する。こうして、絶縁膜２２，２４よりなり、その中にコンタクトプラグ２６、配線層２８及びパッド電極３０が配された層間絶縁層２０を形成する。
次いで、必要に応じて、半導体素子１２や層間絶縁層２０等を形成した半導体基板１０のおもて面側に、接着層４２を介して支持基板４０を貼り合わせる（図２（ｃ））。支持基板４０は、特に限定されるものではないが、ここでは厚さ０．５ｍｍの石英ガラス基板を用いるものとする。
次いで、必要に応じて、おもて面側とは反対側の表面である半導体基板１０のうら面側から半導体基板１０のバックグラインド処理を行い、半導体基板１０を薄化する（図３（ａ））。例えば、バックグラインド処理により、半導体基板を厚さ０．２ｍｍ程度まで薄化する。
次いで、半導体基板１０のうら面側に、例えばプラズマＣＶＤ法により、膜厚が０．６μｍ〜２．４μｍ程度、例えば１．２μｍの酸化シリコン膜を堆積し、酸化シリコン膜よりなるマスク膜５２を形成する。マスク膜５２は、少なくとも、後述する開口部５６を形成する際のエッチングで消失しない膜厚とする。
次いで、フォトリソグラフィ及びドライエッチングによりマスク膜５２をパターニングし、パッド電極３０に接続される貫通電極７０の形成領域に開口部５４を形成する。酸化シリコンよりなるマスク膜５２のエッチングには、例えば、ＣＦ4／Ｃ４Ｆ８／Ｏ２混合ガスをエッチングガスに用いた容量結合型ＲＩＥ（Reactive Ion Etching）を用いることができる。
次いで、パターニングしたマスク膜５２をマスクとして、開口部５４の内側の領域の半導体基板１０をエッチングし、半導体基板１０に開口部５６を形成する（図３（ｂ））。開口部５６は、開口幅が底面に向けて狭くなるテーパー形状になるように形成する。例えば、ＳＦ６／Ｃ４Ｆ８／Ｏ２混合ガスをエッチングガスに用いた誘導結合型ＲＩＥにより、テーパー形状の開口部５６を形成することができる。また、開口部５６の底面が半導体基板１０の途中に位置するように、半導体基板１０のエッチング量を適宜調整する。ここでは一例として、２００μｍ厚の半導体基板１０に底面の深さが９０μｍの開口部５６を形成するものとする。開口部５６の深さやテーパー角度等のテーパー形状は、貫通電極７０を形成する際にシードメタル層が不連続に形成されないように、シードメタル層の堆積条件等に応じて適宜設定する。
なお、本実施形態では、フォトリソグラフィにより形成したフォトレジストのパターンをマスク膜５２に転写して開口部５６を形成する際のマスクに用いる例を示すが、フォトリソグラフィにより形成したフォトレジストをそのままマスク膜として用いてもよい。ただし、マスク膜を本実施形態のように無機絶縁材料で構成した場合、後の工程において必ずしも除去する必要はなく、また、残存することで半導体装置の完成後には貫通電極７０と半導体基板１０との間の絶縁膜としても利用可能なため、好適である。マスク膜５２としてフォトレジストを用い、後述するマスク膜５８として無機絶縁材料を用いる場合には、開口部５６のエッチング後にマスク膜５２を除去する。
次いで、開口部５６の側面及び底面を含む半導体基板１０のうら面側に、例えばプラズマＣＶＤ法により膜厚が１．０μｍ〜４．０μｍ程度、例えば２．０μｍの酸化シリコン膜を堆積し、酸化シリコン膜よりなるマスク膜５８を形成する（図３（ｃ））。この際、開口部５６の内部ほど原料ガスの供給量は少なくなるため、開口部５６内に形成されるマスク膜５８の膜厚は、マスク膜５２上に形成される膜厚よりも薄くなる。例えば一実施例では、表面のマスク膜５２上におけるマスク膜５８の膜厚が２．０μｍのとき、開口部５６の底面におけるマスク膜５８の膜厚は、表面の膜厚の６０％程度の１．２μｍとなる。
次いで、マスク膜５８をエッチバックし、開口部５６の底面のマスク膜５８を選択的に除去する（図４（ａ））。上述のように、マスク膜５８は、表面のマスク膜５２上に比べて開口部５６の底面では薄く形成されている。この膜厚差を利用することで、開口部５６の底面のマスク膜５８を選択的に除去することができる。酸化シリコンよりなるマスク膜５８のエッチングには、例えば、ＣＦ４／Ｃ４Ｆ８／Ｏ２／Ａｒ混合ガスをエッチングガスに用いた容量結合型ＲＩＥを用いることができる。
例えば、膜厚１．４μｍ相当の酸化シリコンのエッチングを行うことにより、開口部５６の底面のマスク膜５８を除去しつつ、表面のマスク膜５２上には０．６μｍ程度、開口部５６の側面には膜厚０．４μｍ程度のマスク膜５８を残存させることができる。その結果、開口部５６の側面とマスク膜５２はマスク膜５８で覆われ、うら面側の半導体基板１０は開口部５６の底面だけに露出した状態となる。
次いで、マスク膜５８をマスクとして半導体基板１０及び層間絶縁層２０をうら面側からエッチングすることにより、開口部５６から連通し、パッド電極３０に達する開口部６０を形成する。これにより、開口部５６，６０からなり、うら面側から半導体基板１０及び層間絶縁層２０を貫きパッド電極３０に達するビアホール６４を形成する（図４（ｂ））。
開口部６０は、半導体基板１０の深部に向かう方向（法線方向）に沿って開口幅がほぼ一定な垂直形状になるように、異方性エッチングにより形成する。膜厚が１００μｍを越えるような厚い半導体基板１０は、例えば、いわゆるボッシュプロセスを用いてエッチングすることができる。層間絶縁層２０は、例えば、ＣＦ４／Ｃ４Ｆ８／Ｏ２／Ａｒ混合ガスをエッチングガスに用いた容量結合型ＲＩＥによりエッチングすることができる。
ボッシュプロセスとは、（１）等方的なエッチングステップ、（２）保護膜成膜ステップ、（３）ビア底面の保護膜除去ステップ、の３ステップを１サイクルとして、各ステップを短時間ずつ高速に切り替え、このサイクルを繰り返す手法である。等方的なエッチングステップでは、ＳＦ６等のガスを用い、主にラジカルを反応種としてエッチングを進行する。このステップを長時間行うとサイドエッチングが大きくなってしまうため、短時間（数秒程度）で保護膜成膜ステップに切り替える。保護膜成膜ステップでは、プラズマ中でＣ４Ｆ８等のガスを分解することでＣＦ重合膜を堆積する。このステップも数秒程度の短時間で次のステップに切り替える。ビア底面の保護膜除去ステップでは、ＳＦ６等のガスを用い、半導体基板１０が設置されているステージ側に比較的高いバイアスパワーを印加することで、異方性をもったイオンを半導体基板１０に入射し、底面の保護膜を除去する。このとき、側面部にはイオンがほとんど入射しないため、側面の保護膜は除去されない。次のサイクルの等方的なエッチングステップにおいて、側面部は保護膜によってエッチングから保護され、開口部６０の底面のみエッチングが進行する。このサイクルを繰り返すことで、半導体基板１０の深さ方向に少しずつ垂直にエッチングを進めることができる。
開口部５６がテーパー形状を有する場合、ボッシュプロセスにより開口部６０を垂直に形成する際に、上述の保護膜除去ステップにおいて開口部５６の側面であるテーパー面にもイオンが入射する。前述の細溝状の空洞部は、テーパー面に露出した半導体基板１０が深さ方向にエッチングされることにより生じるものである。しかしながら、本実施形態では、開口部５６のテーパー面上にはマスク膜５８が形成されているため、開口部５６のテーパー面がエッチングされて上述の細溝状の空洞部が発生するのを抑制することができる。
次いで、ビアホール６４の側面及び底面（パッド電極３０の露出面）を含む半導体基板１０のうら面側に、絶縁膜６２を形成する（図４（ｃ））。絶縁膜６２には、酸化シリコンや窒化シリコン等の絶縁性の材料を適用することができる。例えば、プラズマＣＶＤ法により、膜厚が０．７μｍ〜３．０μｍ程度、例えば１．５μｍの酸化シリコン膜を堆積し、酸化シリコンよりなる絶縁膜６２を形成する。本実施形態では、ビアホール６４内に細溝状の空洞部が発生するのを防止できるため、絶縁膜６２の被覆性を向上することができる。
この際、開口部６０の内部ほど原料ガスの供給量は少なくなるため、ビアホール６４内に形成される絶縁膜６２の膜厚は、表面のマスク膜５８上に形成される膜厚よりも薄くなる。例えば一実施例では、表面のマスク膜５８上における膜厚が１．５μｍのとき、開口部５６のテーパー面における膜厚は、表面の膜厚の７０％程度の１．１μｍとなる。開口部６０の側面における膜厚は、表面の膜厚の３０％程度の０．５μｍとなる。開口部６０の底面（パッド電極３０上）における膜厚は、表面の膜厚の４０％程度の０．６μｍとなる。
次いで、絶縁膜６２をエッチバックし、開口部６０の底面の絶縁膜６２を選択的に除去する。上述のように、絶縁膜６２は、表面のマスク膜５８上に比べて開口部６０の底面では薄く形成されている。この膜厚差を利用することで、開口部６０の底面の絶縁膜６２を選択的に除去することができる。酸化シリコンよりなる絶縁膜６２のエッチングは、例えば、ＣＦ４／Ｃ４Ｆ８／Ｏ２／Ａｒ混合ガスをエッチングガスに用いた容量結合型ＲＩＥにより実施することができる。
例えば、パッド電極３０上の絶縁膜６２の膜厚０．６μｍに対し、製造ばらつきを考慮して膜厚０．８μｍ相当のエッチングを行う。これにより、パッド電極３０上の絶縁膜６２を除去しつつ、表面のマスク膜５８上には０．７μｍ程度、開口部５６の側面（テーパー面）には０．２μｍ程度、開口部６０の側面には０．５μｍ程度の絶縁膜６２を残存させることができる。
このようにして、ビアホール６４の底面にはパッド電極３０を露出しつつ、ビアホール６４の側面をマスク膜５８及び絶縁膜６２により被覆する（図５（ａ））。
本実施形態のように開口部５６がテーパー形状を有している場合、絶縁膜６２のエッチバック工程ではテーパー面にもイオンが入射するため、開口部５６のテーパー面上において絶縁膜６２の膜厚が薄くなりやすい。その結果、本エッチバック工程におけるプロセスマージンが狭くなることが懸念される。
しかしながら、本実施形態のようにマスク膜５２，５８を絶縁材料で形成する場合、絶縁膜６２に加えてマスク膜５２，５８も、貫通電極７０と半導体基板１０との間を絶縁する絶縁膜５０として機能する。すなわち、絶縁膜５０は、開口部５６の側面に接するマスク膜５８と、開口部６０の側面に接し、開口部５６の側面に設けられたマスク膜５８の上に延在する絶縁膜６２とを含む。また、マスク膜５８及び絶縁膜６２は、マスク膜５２が設けられた半導体基板１０のうら面上に延在している。
このように、本実施形態では開口部５６のテーパー面上に絶縁性を有するマスク膜５８が残存しているため、仮にテーパー面上の絶縁膜６２が消失した場合でも絶縁性を維持することができる。言い換えると、本実施形態の半導体装置の製造方法には、絶縁膜６２をエッチバックする際のプロセスマージンを広くできるという利点もある。
次いで、ビアホール６４内に銅やアルミニウム等の金属材料を埋め込み、貫通電極７０を形成する（図５（ｂ））。例えば、スパッタリング法等により銅よりなるメタルシード層（不図示）を形成後、貫通電極７０の形成予定領域を露出するフォトレジスト膜（図示せず）をマスクとして電解メッキ法により銅を成膜する。レジスト膜を除去した後、不要な部分のメタルシード層を除去することで、銅よりなる貫通電極７０を形成する。なお、ビアホール６４内に埋め込まれた金属材料が半導体基板１０中に拡散しないように、絶縁膜６２と貫通電極７０との間に、チタン、タンタル、それらの窒化物等で構成されたバリアメタルを設けてもよい。
本実施形態では、ビアホール６４にテーパー形状を設けるとともに、マスク膜５８によって細溝状の空洞部の発生を防止しているため、絶縁膜６２による被覆性の向上と相俟って、メタルシード層が不連続に形成されることを効果的に抑制することができる。これにより、貫通電極７０の配線形成不良を防止することができる。
次いで、半導体基板１０のうら面側にソルダーレジスト７２を塗布し、パターニングにより貫通電極７０を露出する開口部を形成後、露出した貫通電極７０上にはんだボール７４を設置する（図５（ｃ））。この後、ダイシング等の工程を経て、本実施形態による半導体装置が完成する。
このように、本実施形態によれば、貫通電極と半導体基板との間の絶縁性能の低下を抑制することができ、歩留まり及び長期的な信頼性の高い半導体装置を実現することができる。
［第２実施形態］
本発明の第２実施形態による半導体装置の製造方法について、図２乃至図５を用いて説明する。第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
第１実施形態では、マスク膜５８を、層間絶縁層２０と同じ酸化シリコン系の絶縁膜により構成する例を示した。しかしながら、パッド電極３０下の層間絶縁層２０の膜厚によっては、パッド電極３０に達するまで層間絶縁層２０をエッチングして開口部６０を形成する過程でマスク膜５８までもがエッチングされ、場合によっては消失することも考えられる。層間絶縁層２０のエッチング過程では半導体基板１０もマスクとして機能するため、マスク膜５８が消失することは、層間絶縁層２０に開口部６０を形成するうえでは特に問題はない。マスク膜５８は、層間絶縁層２０のエッチングの際に除去するようにしてもよい。
しかしながら、第１実施形態で説明したように、開口部５６のテーパー面にマスク膜５８を残存させることには、絶縁膜６２をエッチバックする際のプロセスマージンを拡大できるという利点がある。そこで、本実施形態では、マスク膜５８の消失を積極的に防止し、絶縁膜６２をエッチバックする際のプロセスマージンを確保する方法を示す。
マスク膜５８の消失を防止する方法としては、例えば、マスク膜５８を、半導体基板１０及び層間絶縁層２０とはエッチング特性の異なる絶縁材料、例えば窒化シリコンにより形成する方法が挙げられる。
例えば、図３（ｃ）に示す工程において、例えばプラズマＣＶＤ法により、膜厚が１．０μｍ〜４．０μｍ程度、例えば２．０μｍの窒化シリコン膜を堆積し、窒化シリコン膜よりなるマスク膜５８を形成する。この際、開口部５６の内部ほど原料ガスの供給量は少なくなるため、開口部５６内に形成されるマスク膜５８の膜厚は、マスク膜５２上に形成される膜厚よりも薄くなる。例えば、表面のマスク膜５２上におけるマスク膜５８の膜厚が２．０μｍのとき、開口部５６の底面におけるマスク膜５８の膜厚は、表面の膜厚の６０％程度の１．２μｍとなる。
続く図４（ａ）に示す工程では、マスク膜５８をエッチバックし、開口部５６の底面のマスク膜５８を選択的に除去する。窒化シリコンよりなるマスク膜５８のエッチングは、例えば、ＣＨＦ３／ＣＨ２Ｆ２／Ｏ２／Ａｒ混合ガスをエッチングガスに用いた容量結合型ＲＩＥにより実施することができる。例えば、膜厚１．４μｍ相当の窒化シリコンのエッチングを行うことにより、開口部５６の底面のマスク膜５８を除去しつつ、表面のマスク膜５２上には０．６μｍ程度、開口部５６の側面には膜厚０．４μｍ程度のマスク膜５８を残存させることができる。
図４（ｂ）に示す工程における層間絶縁層２０のエッチング過程では、マスク膜５８を構成する窒化シリコンに対する選択性の高いエッチング条件を用いて、層間絶縁層２０をエッチングする。仮に、パッド電極３０下の層間絶縁層２０の膜厚が１．５μｍであり、２０％のプロセスばらつきを考慮して１．８μｍ相当のエッチングを行うことを想定する。Ｃ４Ｆ８／ＣＯ／Ｏ２／Ａｒ混合ガスをエッチングガスに用いた酸化シリコンのＲＩＥでは、窒化シリコンに対する酸化シリコンのエッチング選択比は、例えば５程度である。このエッチング条件で１．８μｍ相当の酸化シリコンのエッチングを行うことを想定すると、窒化シリコンよりなるマスク膜５８は、表面において０．３６μｍ程度エッチングされることになる。テーパー面におけるエッチングレートは表面に対して０．６倍程度のため、マスク膜５８はテーパー面において０．２２μｍ程度エッチングされることになる。
したがって、開口部６０を開口した後も、マスク膜５８を、表面上において０．２４μｍ程度、テーパー面上において０．１８μｍ程度、残存させることができる。また、窒化シリコンよりなるマスク膜５８は、酸化シリコンよりなる絶縁膜６２をエッチバックする過程においては、エッチングストッパとして利用することもできる。これにより、絶縁膜６２をエッチバックする際のプロセスマージンを拡大することができる。
このように、本実施形態によれば、貫通電極と半導体基板との間の絶縁性能の低下を抑制することができ、歩留まり及び長期的な信頼性の高い半導体装置を実現することができる。
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について、図６及び図７を用いて説明する。第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図６及び図７は、本実施形態による半導体装置の製造方法を示す工程断面図である。
本実施形態では、図１に示す第１実施形態による半導体装置の他の製造方法を示す。
まず、図２（ａ）乃至図３（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、半導体素子１２、パッド電極３０等を形成した半導体基板１０をバックグラインド処理し、半導体基板を例えば２００μｍ厚まで薄化する。
次いで、半導体基板１０のうら面側に、フォトリソグラフィにより、開口部６８を有するマスク膜６６を形成する。開口部６８の形成場所は、パッド電極３０に接続される貫通電極７０の形成場所に対応する。マスク膜６６は、膜厚が１．７μｍ〜７．０μｍ程度、例えば３．５μｍのノボラック樹脂系のフォトレジストにより形成することができる。なお、マスク膜６６は、第１実施形態のマスク膜５２と同様の絶縁材料により形成してもよい。
次いで、マスク膜６６をマスクとして、開口部６８内の半導体基板１０をエッチングし、半導体基板１０に開口部５６を形成する（図６（ａ））。開口部５６は、開口幅が底面に向けて狭くなるテーパー形状になるように形成する。例えば、ＳＦ６／Ｃ４Ｆ８／Ｏ２混合ガスをエッチングガスに用いた誘導結合型ＲＩＥにより、テーパー形状の開口部５６を形成することができる。また、開口部５６の底面が半導体基板１０の途中に位置するように、半導体基板１０のエッチング量を適宜調整する。本実施形態においても第１実施形態と同様に、２００μｍ厚の半導体基板１０に底面の深さが９０μｍの開口部５６を形成するものとする。
本実施形態では、第１実施形態とは異なり、水平方向にもエッチングが進行する等方的なエッチング条件を用いて半導体基板１０をエッチングすることにより、側面がテーパー形状である開口部５６を形成する。半導体基板のうちマスク膜６６で覆われた部分でもエッチングが進行するエッチング条件を用いることで、マスク膜６６の下方にサイドエッチングが進行し、マスク膜６６が開口部５６上に庇状に張り出した状態となる。第１実施形態のようにマスク膜５２の開口部５４の内側にテーパー形状の側面を有する開口部５６を形成するエッチング条件は、典型的にはエッチングレートが遅いエッチング条件であり、処理に長時間を要する。本実施形態のような等方的なエッチング条件を用いることにより、エッチング時間を短縮することができる。なお、本明細書において水平方向とは、半導体基板１０の表面に平行な方向である。
次いで、例えばアッシングにより、マスク膜６６を除去する。本実施形態のようにマスク膜６６をフォトレジストにより形成し、かつ、この後に形成するマスク膜５８を無機絶縁材料により形成する場合、この時点でマスク膜６６を除去する。一方、マスク膜６６を酸化シリコン等の無機絶縁材料を用いて形成する場合は、必ずしもマスク膜６６を除去する必要はない。ただし、マスク膜６６が図６（ａ）に示すような庇状に残存していると、後工程中に剥落して異物となること、マスク膜５８を開口部５６の側面に形成しづらくなること、マスク膜６６によってメタルシード層の段切れが発生すること、などの懸念がある。そのため、マスク膜６６はこの時点で除去するのが好適である。
次いで、図３（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、開口部５６の側面及び底面を含む半導体基板１０のうら面側に、酸化シリコン膜よりなるマスク膜５８を形成する（図６（ｂ））。なお、マスク膜５８は、第２実施形態に示したように、半導体基板１０及び層間絶縁層２０とはエッチング特性の異なる絶縁材料により形成してもよい。
次いで、図４（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、マスク膜５８をエッチバックし、開口部５６の底面のマスク膜５８を選択的に除去する（図６（ｃ））。
次いで、図４（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、マスク膜５８をマスクとして半導体基板１０及び層間絶縁層２０をエッチングし、パッド電極３０に達する開口部６０を形成する（図７（ａ））。
次いで、図４（ｃ）乃至図５（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、このようにして形成したビアホール６４の側面をマスク膜５８及び絶縁膜６２により被覆する（図７（ｂ））。
次いで、図５（ｂ）乃至図５（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、貫通電極７０、ソルダーレジスト７２、はんだボール７４等を形成する（図７（ｃ））。
このように、本実施形態によれば、貫通電極と半導体基板との間の絶縁性能の低下を抑制することができ、歩留まり及び長期的な信頼性の高い半導体装置を実現することができる。
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について、図８及び図９を用いて説明する。第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
図８は、本実施形態による半導体装置の製造方法を示す工程断面図である。図９は、本実施形態による半導体装置の製造方法の効果を説明する図である。なお、図８には、貫通電極７０の形成部分のみを示している。他の部分は第１実施形態と同様であるため、本実施形態ではそれらについての図示及び説明を省略する。
まず、図６（ａ）に示す第３実施形態による半導体装置の製造方法と同様にして、半導体基板１０のうら面側に、マスク膜６６及び開口部５６を形成する（図８（ａ））。
次いで、マスク膜６６をマスクとして半導体基板１０の異方性エッチングを行い、開口部５６の底面を垂直方向に掘り下げ、深さＴ１の開口部７６を形成する（図８（ｂ））。開口部５６の側面と底面との間に形成される開口部７６の側面の、半導体基板１０の表面に対する傾斜角は、半導体基板１０の表面に対する開口部５６の側面の傾斜角よりも大きくなる。一例では、開口部７６の開口幅は、深さ方向に均一である。開口部７６の深さＴ１は、１μｍ以上、１０μｍ以下が好適である。その理由については後述する。なお、本明細書において垂直方向とは、半導体基板１０の法線と平行な方向である。
次いで、例えばアッシングにより、マスク膜６６を除去する。
次いで、図３（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、開口部５６の側面並びに開口部７６の側面及び底面を含む半導体基板１０のうら面側に、酸化シリコン膜よりなるマスク膜５８を形成する（図８（ｃ））。この際、開口部５６，７６内に形成されるマスク膜５８の膜厚は、表面のマスク膜５２上に形成される膜厚よりも薄くなる。例えば、半導体基板１０の平坦部におけるマスク膜５８の膜厚が２．０μｍのとき、開口部７６の底面におけるマスク膜５８の膜厚は、表面の膜厚の６０％程度の１．２μｍとなる。
次いで、図４（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、マスク膜５８をエッチバックし、開口部７６の底面のマスク膜５８を選択的に除去する（図８（ｄ））。
次いで、図４（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、マスク膜５８をマスクとして半導体基板１０及び層間絶縁層２０をエッチングし、パッド電極３０に達する開口部６０を形成する（図８（ｅ））。
次いで、図４（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、半導体基板１０のうら面側に絶縁膜６２を形成する（図８（ｆ））。
次いで、図５（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、絶縁膜６２をエッチバックし、開口部５６，６０からなるビアホール６４の側面をマスク膜５８及び絶縁膜６２で被覆する（図８（ｇ））。
次いで、図５（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、貫通電極７０を形成する（図８（ｈ））。
図９は、第３実施形態による半導体装置の製造方法と比較した本実施形態による半導体装置の製造方法の効果を説明する図である。図９（ａ）及び図９（ｂ）が図８（ｄ）の工程に対応する部分拡大図であり、図９（ｃ）が図８（ｅ）の工程に対応する部分拡大図である。図９（ｄ），（ｅ），（ｆ）は、それぞれ図９（ａ），（ｂ），（ｃ）に対応する第３実施形態の工程における部分拡大図である。
本実施形態では、前述のように、開口部５６の底部に、深さ方向に開口幅の均一な開口部７６を形成している。開口部７６を形成することで、マスク膜５８の端面を垂直に形成することができる（図９（ｂ）参照）。マスク膜５８をこのように形成することで、マスク膜５８をマスクとして半導体基板１０をエッチングする際、マスク膜５８の端部が後退しにくくなる。
一方、開口部５６の底部に開口部７６を設けない場合、マスク膜５８の端面は図９（ｅ）に示すように傾斜形状となりやすく、開口部６０を形成するエッチングの際にマスク膜５８の端部が後退して局所的に開口部５６のテーパー面が露出する虞がある。開口部５６のテーパー面が露出すると、この露出部が開口部６０を形成する際のエッチングに曝され、細溝状の空洞部が発生する原因となる。
本実施形態のように開口部７６を形成することで、マスク膜５８の端面を垂直に形成することができ、マスク膜５８の後退による開口部５６のテーパー面に細溝状の空洞部が発生することを抑制することが可能となる。
マスク膜５８の端面を垂直にするという観点においては、開口部７６の深さＴ１は１μｍ以上あればよい。ただし、マスク膜６６を残したまま開口部７６を連続的に形成する場合、マスク膜６６と開口部７６との間には空間が生じているため開口部５６のテーパー面がエッチングに曝されて細溝状の空洞部が発生する虞がある。よって、開口部７６の深さは最小限に留めるのが好ましく、開口部７６の深さＴ１は１０μｍ以下であるのが好ましい。以上まとめると、開口部７６の深さは、１μｍ以上１０μｍ以下が好適である。
このように、本実施形態によれば、貫通電極と半導体基板との間の絶縁性能の低下を抑制することができ、歩留まり及び長期的な信頼性の高い半導体装置を実現することができる。
［変形実施形態］
本発明は、上記実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で、その一部が変更され又は調整されうる。
例えば、上記第１実施形態では、絶縁材料よりなるマスク膜５２を残存し、半導体基板１０と貫通電極７０との間の絶縁部材として利用する例を示したが、マスク膜５２は、開口部５６の形成後、マスク膜５８の形成前に除去してもよい。
また、上記第１実施形態では、電解メッキ法を用いてビアホール６４を充填するように貫通電極７０を形成したが、貫通電極７０は、必ずしもビアホール６４を充填するように形成する必要はない。例えば、ビアホール６４の内面に沿って半導体基板１０の表面上に延在するように膜状の貫通電極を形成してもよい。このような場合にも、本発明によれば、メタルシード層を形成する場合と同様、貫通電極が不連続に形成されることを抑制することができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。また、本明細書中の各用語は、本発明を説明する目的で用いられたものに過ぎず、その均等物をも含み得、本発明は、その用語の厳密な意味に限定されるものでない。
１０…半導体基板
２０…層間絶縁層
２６…コンタクトプラグ
２８…配線層
３０…パッド電極
５０，６２…絶縁膜
５２，５８…マスク膜
５４，５６，７６…開口部
６４…ビアホール
７０…貫通電極

Claims (14)

  1. 半導体基板の上に第１のマスクを形成する工程と、
    前記第１のマスクをマスクとして前記半導体基板をエッチングし、前記半導体基板に、開口幅が底面に向けて狭くなるテーパー形状の第１の開口部を形成する工程と、
    前記半導体基板の上に、少なくとも前記第１の開口部の側面を覆い、前記第１の開口部の前記底面を露出する第２のマスクを形成する工程と、
    前記第２のマスクをマスクとして前記半導体基板をエッチングし、前記第１の開口部に連通する第２の開口部を形成する工程と、
    少なくとも前記第１の開口部の側面及び前記第２の開口部の側面を覆う絶縁膜を形成する工程と、
    前記絶縁膜が形成された前記第１の開口部及び前記第２の開口部の中に導電部材を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第２の開口部の開口幅の最大値と最小値の差は、前記第１の開口部の開口幅の最大値と最小値の差よりも小さい
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第２のマスクを形成する前に、前記第１のマスクをマスクとして前記第１の開口部の前記底面をエッチングし、前記第１の開口部の前記底面を掘り下げることにより、前記第１の開口部の前記側面と前記底面との間に前記第１の開口部の前記側面の傾斜角よりも大きい傾斜角を有する側面を形成する
    ことを特徴とする請求項１又は２記載の半導体装置の製造方法。
  4. １μｍ以上、１０μｍ以下の深さで前記第１の開口部の前記底面を掘り下げる
    ことを特徴とする請求項３記載の半導体装置の製造方法。
  5. 前記第１の開口部を形成する工程では、前記半導体基板のうち前記第１のマスクで覆われた部分でもエッチングが進行するエッチング条件で前記半導体基板をエッチングすることにより、前記第１の開口部を形成する
    ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記半導体基板に対して、前記第１のマスクとは反対側に、電極が配されており、
    前記第２の開口部を形成する工程では、前記第２の開口部が前記電極に達する
    ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
  7. 前記半導体基板と前記電極との間には絶縁層が配されており、前記第２のマスクは、前記絶縁層とは異なる絶縁材料により構成されている
    ことを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記第２のマスクは、絶縁材料により構成されている
    ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
  9. 前記第２のマスクを形成する工程よりも前に、前記第１のマスクを除去する
    ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
  10. 前記第２のマスクを形成する工程では、前記第２のマスクとなる膜を前記第１の開口部の前記側面及び前記底面の上に形成した後、前記膜をエッチバックして前記底面の前記膜を選択的に除去することにより、前記第２のマスクを形成する
    ことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記導電部材を形成する工程の後、前記第１の開口部の前記側面と前記導電部材との間に前記第２のマスクが残存している
    ことを特徴とする請求項７又は８記載の半導体装置の製造方法。
  12. 第１面と、前記第１面とは反対の第２面とを有し、前記第１面から前記第２面まで貫通する貫通孔が設けられた半導体基板と、
    前記貫通孔の中に設けられた導電部材と、
    を備え、
    前記貫通孔は、
    開口幅が前記第１面から離れるにつれて狭くなるテーパー形状の第１の開口部と、
    前記第１の開口部よりも前記第２面の側に位置する第２の開口部と、を有し、
    前記第２の開口部の開口幅の最大値と最小値の差は、前記第１の開口部の開口幅の最大値と最小値の差よりも小さく、
    前記導電部材と前記第１の開口部の側面との間及び前記導電部材と前記第２の開口部の側面との間に位置する第１の絶縁膜と、前記第１の絶縁膜と前記第１の開口部の前記側面との間に位置する第２の絶縁膜と、が設けられており、
    前記第２の絶縁膜は、記第２の開口部の前記側面の少なくとも一部を覆わない
    ことを特徴とする半導体装置。
  13. 前記第１の絶縁膜及び前記第２の絶縁膜は、前記半導体基板の前記第１面の上に延在している
    ことを特徴とする請求項１２記載の半導体装置。
  14. 前記第１の絶縁膜と前記第２の絶縁膜は、互いに異なる絶縁材料からなる
    ことを特徴とする請求項１２又は１３記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022524205A (ja) * 2019-08-02 2022-04-28 長江存儲科技有限責任公司 三次元メモリデバイスおよびその製作方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10727216B1 (en) 2019-05-10 2020-07-28 Sandisk Technologies Llc Method for removing a bulk substrate from a bonded assembly of wafers
CN113539946B (zh) 2020-04-16 2023-07-07 长鑫存储技术有限公司 半导体结构及其形成方法
US20220231067A1 (en) * 2021-01-18 2022-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Stilted pad structure

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5789225A (en) * 1980-08-25 1982-06-03 Gen Electric Method of rapidly isolating and diffusing
JPS5831531A (ja) * 1981-08-19 1983-02-24 Hitachi Ltd エツチング方法
JPH11307627A (ja) * 1997-08-01 1999-11-05 Nippon Steel Corp 半導体装置及びその製造方法
JP2013239589A (ja) * 2012-05-15 2013-11-28 Rohm Co Ltd 半導体装置およびその製造方法、電子部品
JP2016001759A (ja) * 2015-09-16 2016-01-07 凸版印刷株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5259197B2 (ja) * 2008-01-09 2013-08-07 ソニー株式会社 半導体装置及びその製造方法
JP2012059881A (ja) 2010-09-08 2012-03-22 Toshiba Corp 撮像素子、撮像モジュール及び撮像素子の製造方法
JP2012164711A (ja) 2011-02-03 2012-08-30 Renesas Electronics Corp 半導体装置及びその製造方法
JP5810921B2 (ja) 2012-01-06 2015-11-11 凸版印刷株式会社 半導体装置の製造方法
JP6002008B2 (ja) 2012-11-19 2016-10-05 富士電機株式会社 半導体装置の製造方法
JP2015002299A (ja) 2013-06-17 2015-01-05 株式会社ザイキューブ 漏斗状の貫通電極およびその製造方法
KR102411064B1 (ko) * 2015-03-10 2022-06-21 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그의 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5789225A (en) * 1980-08-25 1982-06-03 Gen Electric Method of rapidly isolating and diffusing
JPS5831531A (ja) * 1981-08-19 1983-02-24 Hitachi Ltd エツチング方法
JPH11307627A (ja) * 1997-08-01 1999-11-05 Nippon Steel Corp 半導体装置及びその製造方法
JP2013239589A (ja) * 2012-05-15 2013-11-28 Rohm Co Ltd 半導体装置およびその製造方法、電子部品
JP2016001759A (ja) * 2015-09-16 2016-01-07 凸版印刷株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022524205A (ja) * 2019-08-02 2022-04-28 長江存儲科技有限責任公司 三次元メモリデバイスおよびその製作方法
JP7254956B2 (ja) 2019-08-02 2023-04-10 長江存儲科技有限責任公司 三次元メモリデバイスおよびその製作方法

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