JP2018032757A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 207
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 122
- 238000005530 etching Methods 0.000 claims abstract description 66
- 238000000034 method Methods 0.000 claims description 56
- 239000011810 insulating material Substances 0.000 claims description 16
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract description 11
- 230000003247 decreasing effect Effects 0.000 abstract description 3
- 230000006866 deterioration Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 50
- 230000008569 process Effects 0.000 description 30
- 239000011229 interlayer Substances 0.000 description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 229910052814 silicon oxide Inorganic materials 0.000 description 23
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 230000007423 decrease Effects 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 230000007774 longterm Effects 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000007769 metal material Substances 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000000470 constituent Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000009623 Bosch process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000008034 disappearance Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229920006254 polymer film Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
- H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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Abstract
Description
本発明の第1実施形態による半導体装置及びその製造方法について、図1乃至図5を用いて説明する。図1は、本実施形態による半導体装置の構造を示す概略断面図である。図2乃至図5は、本実施形態による半導体装置の製造方法を示す工程断面図である。
本実施形態による半導体装置は、半導体基板10を含む。半導体基板10のおもて面側(図1において上側)には、半導体素子12が設けられている。半導体素子12が設けられた半導体基板10のおもて面上には、半導体素子12に接続されたコンタクトプラグ26、コンタクトプラグ26に接続された配線層28、パッド電極30等がその中に配された層間絶縁層20が設けられている。層間絶縁層20上には、接着層42を介して支持基板40が貼り合わされている。
本発明の第2実施形態による半導体装置の製造方法について、図2乃至図5を用いて説明する。第1実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
本発明の第3実施形態による半導体装置及びその製造方法について、図6及び図7を用いて説明する。第1及び第2実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図6及び図7は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、図2(a)乃至図3(a)に示す第1実施形態による半導体装置の製造方法と同様にして、半導体素子12、パッド電極30等を形成した半導体基板10をバックグラインド処理し、半導体基板を例えば200μm厚まで薄化する。
本発明の第4実施形態による半導体装置及びその製造方法について、図8及び図9を用いて説明する。第1乃至第3実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
次いで、図3(c)に示す第1実施形態による半導体装置の製造方法と同様にして、開口部56の側面並びに開口部76の側面及び底面を含む半導体基板10のうら面側に、酸化シリコン膜よりなるマスク膜58を形成する(図8(c))。この際、開口部56,76内に形成されるマスク膜58の膜厚は、表面のマスク膜52上に形成される膜厚よりも薄くなる。例えば、半導体基板10の平坦部におけるマスク膜58の膜厚が2.0μmのとき、開口部76の底面におけるマスク膜58の膜厚は、表面の膜厚の60%程度の1.2μmとなる。
本発明は、上記実施形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で、その一部が変更され又は調整されうる。
20…層間絶縁層
26…コンタクトプラグ
28…配線層
30…パッド電極
50,62…絶縁膜
52,58…マスク膜
54,56,76…開口部
64…ビアホール
70…貫通電極
Claims (14)
- 半導体基板の上に第1のマスクを形成する工程と、
前記第1のマスクをマスクとして前記半導体基板をエッチングし、前記半導体基板に、開口幅が底面に向けて狭くなるテーパー形状の第1の開口部を形成する工程と、
前記半導体基板の上に、少なくとも前記第1の開口部の側面を覆い、前記第1の開口部の前記底面を露出する第2のマスクを形成する工程と、
前記第2のマスクをマスクとして前記半導体基板をエッチングし、前記第1の開口部に連通する第2の開口部を形成する工程と、
少なくとも前記第1の開口部の側面及び前記第2の開口部の側面を覆う絶縁膜を形成する工程と、
前記絶縁膜が形成された前記第1の開口部及び前記第2の開口部の中に導電部材を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第2の開口部の開口幅の最大値と最小値の差は、前記第1の開口部の開口幅の最大値と最小値の差よりも小さい
ことを特徴とする請求項1記載の半導体装置の製造方法。 - 前記第2のマスクを形成する前に、前記第1のマスクをマスクとして前記第1の開口部の前記底面をエッチングし、前記第1の開口部の前記底面を掘り下げることにより、前記第1の開口部の前記側面と前記底面との間に前記第1の開口部の前記側面の傾斜角よりも大きい傾斜角を有する側面を形成する
ことを特徴とする請求項1又は2記載の半導体装置の製造方法。 - 1μm以上、10μm以下の深さで前記第1の開口部の前記底面を掘り下げる
ことを特徴とする請求項3記載の半導体装置の製造方法。 - 前記第1の開口部を形成する工程では、前記半導体基板のうち前記第1のマスクで覆われた部分でもエッチングが進行するエッチング条件で前記半導体基板をエッチングすることにより、前記第1の開口部を形成する
ことを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。 - 前記半導体基板に対して、前記第1のマスクとは反対側に、電極が配されており、
前記第2の開口部を形成する工程では、前記第2の開口部が前記電極に達する
ことを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置の製造方法。 - 前記半導体基板と前記電極との間には絶縁層が配されており、前記第2のマスクは、前記絶縁層とは異なる絶縁材料により構成されている
ことを特徴とする請求項6記載の半導体装置の製造方法。 - 前記第2のマスクは、絶縁材料により構成されている
ことを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置の製造方法。 - 前記第2のマスクを形成する工程よりも前に、前記第1のマスクを除去する
ことを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置の製造方法。 - 前記第2のマスクを形成する工程では、前記第2のマスクとなる膜を前記第1の開口部の前記側面及び前記底面の上に形成した後、前記膜をエッチバックして前記底面の前記膜を選択的に除去することにより、前記第2のマスクを形成する
ことを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置の製造方法。 - 前記導電部材を形成する工程の後、前記第1の開口部の前記側面と前記導電部材との間に前記第2のマスクが残存している
ことを特徴とする請求項7又は8記載の半導体装置の製造方法。 - 第1面と、前記第1面とは反対の第2面とを有し、前記第1面から前記第2面まで貫通する貫通孔が設けられた半導体基板と、
前記貫通孔の中に設けられた導電部材と、
を備え、
前記貫通孔は、
開口幅が前記第1面から離れるにつれて狭くなるテーパー形状の第1の開口部と、
前記第1の開口部よりも前記第2面の側に位置する第2の開口部と、を有し、
前記第2の開口部の開口幅の最大値と最小値の差は、前記第1の開口部の開口幅の最大値と最小値の差よりも小さく、
前記導電部材と前記第1の開口部の側面との間及び前記導電部材と前記第2の開口部の側面との間に位置する第1の絶縁膜と、前記第1の絶縁膜と前記第1の開口部の前記側面との間に位置する第2の絶縁膜と、が設けられており、
前記第2の絶縁膜は、記第2の開口部の前記側面の少なくとも一部を覆わない
ことを特徴とする半導体装置。 - 前記第1の絶縁膜及び前記第2の絶縁膜は、前記半導体基板の前記第1面の上に延在している
ことを特徴とする請求項12記載の半導体装置。 - 前記第1の絶縁膜と前記第2の絶縁膜は、互いに異なる絶縁材料からなる
ことを特徴とする請求項12又は13記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016164540A JP6838893B2 (ja) | 2016-08-25 | 2016-08-25 | 半導体装置及びその製造方法 |
US15/664,057 US10607886B2 (en) | 2016-08-25 | 2017-07-31 | Semiconductor device with conductive member in tapered through-hole in semiconductor substrate and method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016164540A JP6838893B2 (ja) | 2016-08-25 | 2016-08-25 | 半導体装置及びその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2018032757A true JP2018032757A (ja) | 2018-03-01 |
JP2018032757A5 JP2018032757A5 (ja) | 2020-09-17 |
JP6838893B2 JP6838893B2 (ja) | 2021-03-03 |
Family
ID=61243429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016164540A Active JP6838893B2 (ja) | 2016-08-25 | 2016-08-25 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10607886B2 (ja) |
JP (1) | JP6838893B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2022524205A (ja) * | 2019-08-02 | 2022-04-28 | 長江存儲科技有限責任公司 | 三次元メモリデバイスおよびその製作方法 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10727216B1 (en) | 2019-05-10 | 2020-07-28 | Sandisk Technologies Llc | Method for removing a bulk substrate from a bonded assembly of wafers |
CN113539946B (zh) | 2020-04-16 | 2023-07-07 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
US20220231067A1 (en) * | 2021-01-18 | 2022-07-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stilted pad structure |
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JP2016001759A (ja) * | 2015-09-16 | 2016-01-07 | 凸版印刷株式会社 | 半導体装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
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JP5259197B2 (ja) * | 2008-01-09 | 2013-08-07 | ソニー株式会社 | 半導体装置及びその製造方法 |
JP2012059881A (ja) | 2010-09-08 | 2012-03-22 | Toshiba Corp | 撮像素子、撮像モジュール及び撮像素子の製造方法 |
JP2012164711A (ja) | 2011-02-03 | 2012-08-30 | Renesas Electronics Corp | 半導体装置及びその製造方法 |
JP5810921B2 (ja) | 2012-01-06 | 2015-11-11 | 凸版印刷株式会社 | 半導体装置の製造方法 |
JP6002008B2 (ja) | 2012-11-19 | 2016-10-05 | 富士電機株式会社 | 半導体装置の製造方法 |
JP2015002299A (ja) | 2013-06-17 | 2015-01-05 | 株式会社ザイキューブ | 漏斗状の貫通電極およびその製造方法 |
KR102411064B1 (ko) * | 2015-03-10 | 2022-06-21 | 삼성전자주식회사 | 관통전극을 갖는 반도체 소자 및 그의 제조방법 |
-
2016
- 2016-08-25 JP JP2016164540A patent/JP6838893B2/ja active Active
-
2017
- 2017-07-31 US US15/664,057 patent/US10607886B2/en active Active
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JP7254956B2 (ja) | 2019-08-02 | 2023-04-10 | 長江存儲科技有限責任公司 | 三次元メモリデバイスおよびその製作方法 |
Also Published As
Publication number | Publication date |
---|---|
US20180061710A1 (en) | 2018-03-01 |
US10607886B2 (en) | 2020-03-31 |
JP6838893B2 (ja) | 2021-03-03 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7425 Effective date: 20171214 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20180126 |
|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200630 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200806 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R151 | Written notification of patent or utility model registration |
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