KR20210028801A - 반도체 소자 - Google Patents

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KR20210028801A
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via structure
conductive
etch stop
semiconductor device
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황재원
김진남
문광진
박건상
박명주
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Abstract

본 발명의 실시예들에 따른 반도체 소자는 서로 대향하는 제1 면 및 제2 면을 갖는 결정질 기판; 상기 결정질 기판의 상기 제1 면 상에 배치된 절연층; 상기 결정질 기판 및 상기 절연층 사이에 개재된 식각 정지막; 상기 결정질 기판 및 상기 절연층 내의 도전성 관통 비아(through via) 구조체; 및 상기 도전성 관통 비아 구조체와 상기 기판 사이에 개재되고, 상기 도전성 관통 비아 구조체를 향하는 내측벽 및 상기 내측벽과 대향되는 외측벽을 갖는 절연성 분리막을 포함하고, 상기 절연성 분리막은: 상기 도전성 관통 비아 구조체와 상기 결정질 기판 사이에 개재된 제1 부분; 및 상기 도전성 관통 비아 구조체와 상기 식각 정지막 사이에 개재된 제2 부분을 포함하고, 상기 제2 부분의 상기 외측벽은 상기 제1 부분의 외측벽보다 돌출될 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 관통 비아 및 그 제조방법에 관한 것이다.
반도체 소자는 관통 비아를 통해 다른 반도체 소자 내지 인쇄회로기판과 전기적으로 연결될 수 있다. 관통 비아는 3차원 실장에 사용될 수 있고 기존의 솔더볼이나 솔더 범프에 비해 빠른 전송 속도를 구현할 수 있다. 반도체 소자가 고집적화됨에 따라, 물리적 및 전기적으로 신뢰성 있는 관통 비아의 개발이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 반도체 소자가 제공된다. 본 발명에 따르면, 반도체 소자는 서로 대향하는 제1 면 및 제2 면을 갖는 결정질 기판; 상기 결정질 기판의 상기 제1 면 상에 배치된 절연층; 상기 결정질 기판 및 상기 절연층 사이에 개재된 식각 정지막; 상기 결정질 기판 및 상기 절연층 내의 도전성 관통 비아(through via) 구조체; 및 상기 도전성 관통 비아 구조체와 인접하여 배치되며, 상기 도전성 관통 비아 구조체를 향하는 내측벽 및 상기 내측벽과 대향되는 외측벽을 갖는 절연성 분리막을 포함하고, 상기 절연성 분리막은: 상기 도전성 관통 비아 구조체와 상기 결정질 기판 사이에 개재된 제1 부분; 및 상기 도전성 관통 비아 구조체와 상기 식각 정지막 사이에 개재된 제2 부분을 포함하고, 상기 제2 부분의 상기 외측벽은 상기 제1 부분의 외측벽보다 돌출될 수 있다.
본 발명에 따르면, 반도체 소자는 결정질 반도체 기판; 상기 결정질 반도체 기판의 제1 면 상에 제공된 식각 정지막; 상기 결정질 반도체 기판 및 상기 식각 정지막을 관통하는 도전성 관통 비아 구조체; 및 상기 도전성 관통 비아 구조체 및 상기 결정질 반도체 기판 사이에 제공되는 절연성 분리막을 포함하되, 상기 절연성 분리막의 하부는 상기 식각 정지막의 일부와 접촉할 수 있다.
본 발명에 따르면, 반도체 소자는 기판; 상기 기판 상에 배치된 제1 반도체 소자; 및 상기 제1 반도체 소자 상에 배치된 제2 반도체 소자를 포함하고, 상기 제1 반도체 소자는 제1 결정질 반도체 기판; 상기 제1 결정질 반도체 기판의 제1 면 상에 제공된 제1 식각 정지막; 상기 제1 결정질 반도체 기판 및 상기 제1 식각 정지막을 관통하며, 10μm 내지 100μm의 높이를 갖는 제1 도전성 관통 비아 구조체; 및 상기 제1 도전성 관통 비아 구조체 및 상기 제1 결정질 반도체 기판 사이에 제공되는 제1 절연성 분리막을 포함하되, 상기 제1 절연성 분리막의 하부는 상기 제1 식각 정지막의 일부와 접촉할 수 있다.
본 발명의 실시예들에 따르면, 식각 정지막이 반도체 기판과 배선 패턴 사이에 형성될 수 있다. 제1 식각 공정, 제2 식각 공정, 및 제3 식각 공정을 통해 관통홀이 형성되어, 배선 패턴을 노출시킬 수 있다. 관통홀의 형성이 제1 내지 제3 식각 공정들을 통해 수행되므로, 관통홀의 식각이 보다 양호하게 제어될 수 있다. 이에 따라, 배선 패턴 또는 분리막의 원하지 않는 식각이 방지될 수 있다.
도 1은 실시예들에 따른 반도체 소자를 도시한 단면도이다.
도 2a는 실시예들에 따른 반도체 소자를 도시한 단면도이다.
도 2b는 도 2a의 B영역을 확대 도시한 도면이다.
도 2c는 실시예들에 따른 관통 비아 구조체 및 배선 패턴을 설명하기 위한 도면이다.
도 3a, 도 3c, 도 3d, 도 3e, 도 3f, 도 3h, 도 3i, 및 도 3j는 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 도면들이다.
도 3b는 도 3a의 B영역을 확대 도시하였다.
도 3g는 도 3f의 B영역을 확대 도시하였다.
도 4a, 도 4b, 및 도 4d는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 4c는 도 4b의 B영역을 확대 도시한 도면이다.
도 4e는 도 4d의 B영역을 확대 도시한 도면이다.
도 5a는 실시예들에 따른 반도체 소자를 도시한 도면이다.
도 5b는 도 5a의 영역을 확대 도시하였다.
도 6a 내지 도 6d는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 7은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법을 설명한다.
도 1은 실시예들에 따른 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 반도체 소자는 반도체 기판(100), 배선층(200), 식각 정지막(300), 분리막(400), 및 관통 비아(through via) 구조체(500)를 포함할 수 있다. 반도체 소자는 메모리칩, 로직칩, 또는 이들의 조합을 포함하는 반도체칩일 수 있다. 반도체 기판(100)은 웨이퍼 레벨 혹은 칩 레벨의 기판일 수 있다. 반도체 기판(100)은 결정질 반도체 기판일 수 있다. 예를 들어, 반도체 기판(100)은 단결정 상태일 수 있다. 반도체 기판(100)은 실리콘, 게르마늄, 또는 실리콘-게르마늄을 포함할 수 있다. 반도체 기판(100)은 서로 대향하는 제1 면(101) 및 제2 면(102)을 가질 수 있다. 반도체 기판(100)의 제1 면(101)은 전면이고, 제2 면(102)은 후면일 수 있다. 반도체 기판(100)의 제2 면(102)은 제1 면(101)과 평행할 수 있다.
식각 정지막(300) 및 배선층(200)은 반도체 기판(100)의 제1 면(101) 상에 제공될 수 있다. 식각 정지막(300)은 반도체 기판(100) 및 배선층(200) 사이에 개재될 수 있다. 다른 예로, 배선층(200)은 복수의 절연층들을 포함하고, 식각 정지막(300)은 절연층들 사이에 개재될 수 있다.
관통 비아 구조체(500)가 반도체 기판(100) 내에 형성되며, 배선층(200)의 적어도 일부 및 식각 정지막(300)을 관통할 수 있다. 관통 비아 구조체(500)는 도전성 관통 비아 구조체일 수 있다. 분리막(400)이 관통 비아 구조체(500)와 반도체 기판(100) 사이에 개재될 수 있다. 분리막(400)은 절연성 분리막일 수 있다. 연결 단자(610)가 배선층(200)의 하면 상에 제공될 수 있다. 연결 단자(610)는 솔더볼을 포함할 수 있다. 연결 단자(610)는 도전 물질, 예를 들어, 금속을 포함할 수 있다. 연결 단자(610)는 예를 들어, 주석, 은, 비스무트, 및/또는 이들의 합금을 포함할 수 있다. 연결 단자(610)는 관통 비아 구조체(500)와 전기적으로 연결될 수 있다. 본 명세서에서 전기적으로 연결된다/접속한다는 것은 직접적인 연결/접속 또는 다른 도전 구성요소를 통한 간접적인 연결/접속을 포함한다. 관통 비아 구조체(500) 및 연결 단자(610)는 반도체 소자로 또는 반도체 소자로부터 전기적 신호를 전달할 수 있다. 본 명세서에서, 반도체 소자와 전기적으로 연결된다는 것은 반도체 소자의 집적 회로들 중에서 적어도 하나와 전기적으로 연결되는 것을 의미할 수 있다. 이하, 실시예들에 따른 반도체 소자에 관하여 보다 상세하게 설명한다.
도 2a는 실시예들에 따른 반도체 소자를 도시한 단면도로, 도 1의 A영역을 확대 도시한 도면이다. 도 2b는 도 2a의 B영역을 확대 도시한 도면이다. 도 2c는 실시예들에 따른 관통 비아 구조체 및 배선 패턴을 설명하기 위한 도면으로, 도 2a의 B영역을 확대 도시한 도면에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1, 도 2a, 및 도 2b를 참조하면, 반도체 소자는 기판(100), 집적 회로들(150), 배선층(200), 식각 정지막(300), 분리막(400), 및 관통 비아 구조체(500)를 포함할 수 있다.
배선층(200)은 반도체 기판(100)의 제1 면(101) 상에 배치될 수 있다. 배선층(200)은 제1 절연층(211), 제2 절연층(212), 및 배선 구조체(250)를 포함할 수 있다. 집적 회로들(150)이 반도체 기판(100) 내에 또는 반도체 기판(100)의 제1 면(101) 상에 제공될 수 있다. 집적 회로들(150)은 예를 들어, 트랜지스터들을 포함할 수 있다. 집적 회로들(150)은 도핑 영역(105)을 포함할 수 있고, 상기 도핑 영역(105)은 트랜지스터의 소스/드레인 영역으로 기능할 수 있다. 제1 절연층(211)은 반도체 기판(100)의 제1 면(101) 상에서 식각 정지막(300) 및 집적 회로들(150)을 덮을 수 있다. 제1 절연층(211)은 반도체 산화물을 포함할 수 있다. 상기 반도체 산화물은 실리콘 산화물, 실리콘 실리콘 질화산화물, 또는 실리콘 탄화산화물을 포함할 수 있다. 제1 절연층(211)은 비정질일 수 있다. 제1 절연층(211)은 다중층일 수 있다. 제2 절연층(212)이 제1 절연층(211)의 하면 상에 제공될 수 있다. 제2 절연층(212)은 복수의 적층된 제2 절연층들(212)을 포함할 수 있다. 제2 절연층들(212)은 비정질일 수 있다. 제2 절연층들(212)은 실리콘 산화물, 실리콘 실리콘 질화산화물, 또는 실리콘 탄화산화물과 같은 반도체 산화물을 포함할 수 있다.
배선 구조체(250)가 반도체 기판(100)의 제1 면(101) 상에 배치되며, 제1 및 제2 절연층들(211, 212) 내에 또는 절연층들(211, 212) 사이에 제공될 수 있다. 배선 구조체(250)는 콘택 플러그(251), 금속 비아들(252), 및 배선 패턴들(253)을 포함할 수 있다. 배선 구조체(250)는 도전 물질, 예를 들어, 구리 또는 텅스텐을 포함할 수 있다. 콘택 플러그(251)가 제1 절연층(211)을 관통하며, 집적 회로들(150)과 접속할 수 있다. 배선 패턴들(253)은 절연층들(211, 212) 사이에 제공될 수 있다. 배선 패턴들(253) 중 적어도 하나는 콘택 플러그(251)와 전기적으로 연결될 수 있다. 금속 비아들(252)은 제2 절연층들(212) 중에서 적어도 하나를 관통하며, 배선 패턴들(253) 중 대응되는 것과 접속할 수 있다.
식각 정지막(300)이 반도체 기판(100)의 제1 면(101) 상에 제공될 수 있다. 식각 정지막(300)은 반도체 기판(100)의 제1 면(101)과 물리적으로 접촉할 수 있다. 식각 정지막(300)은 배선 패턴들(253) 중 어느 하나 및 반도체 기판(100) 사이에 제공될 수 있다. 식각 정지막(300)은 반도체 기판(100) 및 제1 절연층(211) 사이에 개재될 수 있다. 식각 정지막(300)은 반도체 기판(100) 및 제1 절연층(211)과 다른 물질을 포함할 수 있다. 식각 정지막(300)은 반도체 기판(100) 및 제1 절연층(211)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 식각 정지막(300)은 알루미늄(Al), 실리콘(Si), 탄소(C), 산소(O), 질소(N), 및/또는 수소(H)를 포함할 수 있다. 예를 들어, 식각 정지막(300)은 실리콘 질화물(SiNx), 실리콘 탄화 질화물(SiCxNy), 및/또는 알루미늄 산화물(AlOx)을 포함할 수 있다. (여기에서 x, y는 각각 독립적으로 양의 실수이다)
관통 비아 구조체(500)가 반도체 기판(100), 식각 정지막(300), 및 제1 절연층(211) 내에 제공될 수 있다. 예를 들어, 관통홀(490)이 반도체 기판(100), 식각 정지막(300), 및 제1 절연층(211)을 관통하고, 관통 비아 구조체(500)는 상기 관통홀(490) 내에 제공될 수 있다. 관통 비아 구조체(500)는 배선 구조체(250)와 접속할 수 있다. 예를 들어, 관통 비아 구조체(500)는 상기 어느 하나의 배선 패턴(253)과 접촉할 수 있다. 관통 비아 구조체(500)의 높이(H)는 금속 비아들(252)의 높이들 및 콘택 플러그(251)의 높이들보다 매우 클 수 있다. 예를 들어, 관통 비아 구조체(500)의 높이(H)는 대략 10μm 내지 대략 100μm일 수 있다.
관통 비아 구조체(500)는 배리어 패턴(510), 씨드 패턴(520), 및 도전 비아(530)를 포함할 수 있다. 배리어 패턴(510)은 관통 비아 구조체(500)의 측벽(500c) 및 바닥면(500b)을 따라 제공될 수 있다. 배리어 패턴(510)은 도전 비아(530)와 기판(100) 사이, 도전 비아(530)와 식각 정지막(300) 사이, 도전 비아(530)와 제1 절연층(211) 사이, 및 도전 비아(530)와 상기 어느 하나의 배선 패턴(253) 사이에 개재될 수 있다. 배리어 패턴(510)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 루테늄, 코발트, 및 이들의 합금 중에서 적어도 하나를 포함할 수 있다.
씨드 패턴(520)은 배리어 패턴(510) 상에서 배리어 패턴(510)을 따라 연장될 수 있다. 씨드 패턴(520)은 배리어 패턴(510)과 도전 비아(530) 사이에 개재될 수 있다. 씨드 패턴(520)은 금속과 같은 도전 물질을 포함할 수 있다. 씨드 패턴(520)은 예를 들어, 구리, 텅스텐, 망간, 티타늄, 또는 이들의 합금을 포함할 수 있다.
도전 비아(530)는 씨드 패턴(520) 상에 제공되고, 관통홀(490)을 채울 수 있다. 도전 비아(530)는 구리 또는 텅스텐과 같은 금속을 포함할 수 있다. 도전 비아(530)의 최상부면은 씨드 패턴(520)의 최상부면, 배리어 패턴(510)의 최상부면, 및 분리막(400)의 최상부면과 실질적으로 동일한 레벨에 배치될 수 있다.
도 2b 및 도 2c와 같이, 배선 패턴(253)은 배리어 금속막(256), 씨드 금속막(255), 및 금속 패턴(254)을 포함할 수 있다. 금속 패턴(254)은 서로 대향하는 제1 면(254a) 및 제2 면(254b)을 가질 수 있다. 금속 패턴(254)의 제1 면(254a)은 반도체 기판(100)의 제1 면(101)을 향할 수 있다. 금속 패턴(254)은 구리 또는 텅스텐을 포함할 수 있다. 배리어 금속막(256) 및 씨드 금속막(255)이 금속 패턴(254)과 제1 절연층(211) 사이에 개재될 수 있다. 예를 들어, 배리어 금속막(256)이 금속 패턴(254)의 제1 면(254a)과 제1 절연층(211) 사이에 및 금속 패턴(254)과 관통 비아 구조체(500) 사이에 개재될 수 있다. 관통 비아 구조체(500)는 배리어 패턴(510)과 직접 접촉할 수 있다. 예를 들어, 배리어막(511)은 배리어 패턴(510)과 직접 접촉할 수 있다. 배리어 금속막(256)은 금속 패턴(254)의 측면(254c) 상으로 더 연장되어, 금속 패턴(254) 및 제2 절연층들(212) 중 대응되는 것 사이에 개재될 수 있다. 배리어 금속막(256)은 예를 들어, 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨(Ta), 및 탄탈륨질화물(TaN) 중에서 적어도 하나를 포함할 수 있다. 씨드 금속막(255)이 금속 패턴(254) 및 배리어 금속막(256) 사이에 제공될 수 있다. 씨드 금속막(255)은 금속 패턴(254)의 제1 면(254a) 및 측면(254c)을 덮되, 금속 패턴(254)의 제2 면(254b)을 덮지 않을 수 있다. 씨드 금속막(255)은 예를 들어, 구리, 망간, 티타늄, 또는 이들의 합금을 포함할 수 있다.
도 2b와 같이 관통 비아 구조체(500)의 바닥면(500b)은 라운드질 수 있다. 관통 비아 구조체(500)의 바닥면(500b)은 배리어 패턴(510)의 바닥면에 해당할 수 있다. 관통 비아 구조체(500)의 바닥면(500b)은 아래로 볼록할 수 있다. 관통 비아 구조체(500)의 바닥면(500b)은 센터 부분 및 엣지 부분을 가질 수 있다. 관통 비아 구조체(500)의 바닥면(500b)의 엣지 부분은 평면적 관점에서 관통 비아 구조체(500)의 바닥면(500b)의 센터 부분과 관통 비아 구조체(500)의 측벽(500c) 사이에 개재될 수 있다. 관통 비아 구조체(500)의 바닥면(500b)의 센터 부분은 관통 비아 구조체(500)의 바닥면(500b)의 엣지 부분보다 더 낮은 레벨에 배치될 수 있다. 관통 비아 구조체(500)의 바닥면(500b)은 라운드짐에 따라, 관통 비아 구조체(500) 및 배선 패턴(253) 사이의 접촉 면적이 증가될 수 있다. 이에 따라, 관통 비아 구조체(500) 및 배선 패턴(253)이 양호하게 전기적으로 연결될 수 있다.
일 예로, 관통 비아 구조체(500)는 씨드 금속막(255) 내로 더 연장되어, 배리어 패턴(510)이 씨드 금속막(255)과 직접 접촉할 수 있다. 다른 예로, 관통 비아 구조체(500)의 바닥면(500b)은 배리어 패턴(510) 내에 제공되고, 관통 비아 구조체(500)는 씨드 금속막(255)과 직접 접촉하지 않을 수 있다.
도 2c와 같이 관통 비아 구조체(500)의 바닥면(500b)은 실질적으로 평평할 수 있다. 관통 비아 구조체(500)의 바닥면(500b)의 센터 부분은 관통 비아 구조체(500)의 바닥면(500b)의 엣지 부분과 실질적으로 동일한 레벨에 배치될 수 있다. 관통 비아 구조체(500)는 배리어 금속막(256)과 직접 접촉하되, 씨드 금속막(255) 및 금속 패턴(254)과 직접 접촉하지 않을 수 있다.
도 2a와 같이 배선 패턴(253)은 복수의 배선 패턴들(253)을 포함할 수 있다. 간소화를 위해 도 2b, 도 2c, 도 3b, 도 3g, 도 4c, 도 4e, 및 도 5b를 제외한 도면에서는 금속 패턴(254), 씨드 금속막(255), 및 배리어 금속막(256)을 구분하여 도시하지 않았으나, 배선 패턴들(253) 각각은 도 2b 및 도 2c와 같은 금속 패턴(254), 씨드 금속막(255), 및 배리어 금속막(256)을 포함할 수 있다. 배선 패턴들(253) 각각에서, 배리어 금속막(256)은 금속 패턴(254)의 제1 면(254a) 상에 배치될 수 있다. 이하, 설명의 간소화를 위해 단수의 배선 패턴(253), 배리어 금속막(256), 및 씨드 금속막(255)에 대해 기술한다.
분리막(400)은 관통 비아 구조체(500)의 측벽(500c) 상에서 관통 비아 구조체(500)의 측벽(500c)을 둘러쌀 수 있다. 분리막(400)은 관통 비아 구조체(500)와 인접하여 배치될 수 있다. 분리막(400)이 관통 비아 구조체(500)와 인접하여 배치된다는 것은 분리막(400)이 관통 비아 구조체(500)와 물리적으로 접촉하는 것을 포함할 수 있다. 분리막(400)은 제1 부분(410) 및 제2 부분(420)을 포함할 수 있다. 분리막(400)의 제1 부분(410)은 관통 비아 구조체(500) 및 반도체 기판(100) 사이에 제공될 수 있다. 분리막(400)의 제2 부분(420)은 관통 비아 구조체(500) 및 식각 정지막(300) 사이에 개재될 수 있다. 분리막(400)의 제2 부분(420)은 제1 부분(410)과 동일한 물질을 포함하고, 경계면 없이 연결될 수 있다. 도 2b와 같이 분리막(400)은 제2 부분(420)은 반도체 기판(100)의 제1 면(101)과 제1 절연층(211) 사이에 개재될 수 있다. 분리막(400)은 제1 절연층(211) 내에 제공되지 않을 수 있다. 예를 들어, 분리막(400)의 최하부면은 식각 정지막(300)의 하면과 실질적으로 동일한 레벨에 배치될 수 있다.
분리막(400)은 관통 비아 구조체(500)를 향하는 내측벽 및 상기 내측벽과 대향되는 외측벽을 가질 수 있다. 도 2b와 같이, 분리막(400)의 내측벽은 제1 부분(410)의 제1 내측벽(410c) 및 제2 부분(420)의 제2 내측벽(420c)을 포함할 수 있다. 분리막(400)의 외측벽은 제1 부분(410)의 제1 외측벽(410d) 및 제2 부분(420)의 제2 외측벽(420d)을 포함할 수 있다. 분리막(400)의 제1 내측벽(410c) 및 제2 내측벽(420c)은 배리어 패턴(510)과 물리적으로 접촉할 수 있다. 분리막(400)의 제2 내측벽(420c)은 제1 내측벽(410c)과 연결될 수 있다. 분리막(400)의 제2 부분(420)의 제2 외측벽(420d)은 제1 부분(410)의 제1 외측벽(410d)과 정렬되지 않을 수 있다. 분리막(400)의 제2 부분(420)은 돌출부일 수 있다. 분리막(400)의 제2 부분(420)은 식각 정지막(300)을 향하여 돌출될 수 있다. 예를 들어, 분리막(400)의 제2 부분(420)의 제2 외측벽(420d)은 제1 부분(410)의 제1 외측벽(410d)보다 옆으로 돌출될 수 있다. 분리막(400)의 제2 부분(420)의 제2 외측벽(420d)과 관통 비아 구조체(500)의 측벽(500c) 사이의 제2 간격(D2)은 제1 부분(410)의 제1 외측벽(410d)과 관통 비아 구조체(500)의 측벽(500c) 사이의 제1 간격(D1) 보다 클 수 있다. 분리막(400)은 식각 정지막(300)의 일부와 접촉할 수 있다. 예를 들어, 분리막(400)의 하부는 식각 정지막(300)의 일부와 접촉할 수 있고, 분리막(400)의 하부는 제2 부분(420)에 해당할 수 있다.
관통 비아 구조체(500)는 측벽(500c)는 제1 측벽 및 상기 제1 측벽과 대향하는 제2 측벽을 포함할 수 있다. 분리막(400)은 도 2b와 같이, 제1 절연성 분리 패턴(401) 및 제2 절연성 분리 패턴(402)을 포함할 수 있다. 제1 절연성 분리 패턴(401)은 관통 비아 구조체(500)의 제1 측벽 상에 배치될 수 있다. 제2 절연성 분리 패턴(402)은 관통 비아 구조체(500)의 제2 측벽 상에 배치될 수 있다. 상기 제1 절연성 분리 패턴(401) 및 제2 절연성 분리 패턴(402) 각각은 제1 부분(410) 및 제2 부분(420)을 포함할 수 있다.
분리막(400)은 반도체 기판(100)과 관통 비아 구조체(500)를 전기적으로 분리할 수 있다. 관통 비아 구조체(500)의 누설 전류 발생이 분리막(400)에 의해 방지될 수 있다. 분리막(400)은 절연 물질을 포함할 수 있다. 예를 들어, 분리막(400)은 반도체 산화물을 포함할 수 있다. 반도체 산화물은 실리콘 산화물 또는 실리콘 산화 질화물을 포함할 수 있다.
관통 비아 구조체(500)는 집적 회로들(150)과 소정의 간격으로 이격될 수 있다. 예를 들어, 관통 비아 구조체(500)는 도핑 영역(105)과 수평적으로 이격될 수 있다. 본 명세서에서 수평적은 반도체 기판(100)의 제1 면(101)과 평행한 것을 의미할 수 있다.
제3 절연층(910)이 반도체 기판(100)의 제2 면(102) 상에 더 제공되어, 반도체 기판(100)의 제2 면(102)을 덮을 수 있다. 관통 비아 구조체(500)는 제3 절연층(910) 내에 제공될 수 있다. 제3 절연층(910)은 관통 비아 구조체(500)의 상면을 노출시킬 수 있다. 제3 절연층(910)은 SOC(spin on carbon hard mask) 물질과 같은 탄소 함유 물질을 포함할 수 있다. 상기 탄소 함유 물질은 비정질일 수 있다. 다른 예로, 제3 절연층(910)은 생략될 수 있다.
도전 패드(620)가 반도체 기판(100)의 제2 면(102) 상에 제공되며, 관통 비아 구조체(500)의 상면 및 제3 절연층(910)의 상면을 덮을 수 있다. 도전 패드(620)는 관통 비아 구조체(500)와 전기적으로 연결될 수 있다. 도전 패드(620)는 관통 비아 구조체(500) 및 배선 구조체(250)를 통해 집적 회로들(150)와 전기적으로 연결될 수 있다. 도전 패드(620)는 외부 장치와 전기적으로 연결되는 단자로 기능할 수 있다. 상기 외부 장치는 예를 들어, 반도체칩, 수동 소자, 기판, 또는 보드일 수 있다. 도전 패드(620)는 구리, 알루미늄, 티타늄, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다.
단자 패드(260)가 배선층(200)의 하면 상에 배치될 수 있다. 단자 패드(260)는 배선 구조체(250)를 통해 집적 회로들(150) 또는 관통 비아 구조체(500)와 전기적으로 연결될 수 있다. 단자 패드(260)는 예를 들어, 구리, 티타늄, 또는 알루미늄과 같은 금속 물질을 포함할 수 있다. 연결 단자(610)가 단자 패드(260) 상에 더 제공될 수 있다. 연결 단자(610)는 단자 패드(260)와 전기적으로 연결될 수 있다
보호층(700)이 배선층(200)의 하면 상에 더 제공될 수 있다. 보호층(700)은 단자 패드(260) 및 연결 단자(610)를 노출시키는 단자 오프닝을 가질 수 있다. 보호층(700)은 절연 물질, 예를 들어, 절연성 폴리머를 포함할 수 있다.
도 3a, 도 3c, 도 3d, 도 3e, 도 3f, 도 3h, 도 3i, 및 도 3j는 실시예들에 따른 반도체 소자 제조 방법을 설명하기 위한 도면들이다. 도 3b는 도 3a의 B영역을 확대 도시하였다. 도 3g는 도 3f의 B영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 도 3a의 기술에 있어서, 상면, 하면, 최하부, 및 최상부는 도 3a를 기준으로 기술하나, 도 3a에 기술된 상면, 하면, 최하부, 및 최상부는 도 2a 내지 도 2b 및 도 3c 내지 도 3j에 도시된 상면, 하면, 최하부, 및 최상부와 반대일 수 있다.
도 3a 및 도 3b를 참조하면, 식각 정지막(300) 및 배선층(200)이 반도체 기판(100)의 제1 면(101) 상에 형성될 수 있다. 실시예들에 따르면, 결정질 구조를 갖는 반도체 기판(100)이 준비될 수 있다. 반도체 기판(100)의 제1 면(101) 상에 도전형 불순물의 주입 공정이 수행되어, 도핑 영역(105)이 형성될 수 있다. 집적 회로들(150)이 반도체 기판(100)의 제1 면(101) 상에 또는 반도체 기판(100) 내에 형성될 수 있다. 집적 회로들(150)을 형성하는 것은 도핑 영역(105)을 형성하는 것을 포함할 수 있다.
식각 정지막(300)이 반도체 기판(100)의 제1 면(101) 상에 형성되어, 반도체 기판(100)의 제1 면(101)을 덮을 수 있다. 식각 정지막(300)은 반도체 기판(100)의 제1 면(101)과 물리적으로 접촉할 수 있다.
제1 절연층(211)이 식각 정지막(300) 상에 형성되어, 집적 회로들(150)을 덮을 수 있다. 제1 절연층(211)은 복수의 층들을 포함할 수 있다. 콘택 플러그(251)가 제1 절연층(211)을 관통하며, 집적 회로들(150)과 접속할 수 있다. 콘택 플러그(251)는 식각 정지막(300)을 더 관통할 수 있다. 제2 절연층(212)이 제1 절연층(211) 상에 형성될 수 있다.
도 3b와 같이 트렌치(213)가 제2 절연층(212) 내에 형성되어, 제1 절연층(211)을 노출시킬 수 있다. 배리어 금속막(256)이 트렌치(213) 내에 형성되어, 트렌치(213)의 바닥면 및 측벽을 콘포말하게 덮을 수 있다. 씨드 금속막(255)이 배리어 금속막(256) 상에 형성될 수 있다. 상기 씨드 금속막(255)을 전극으로 사용한 전기 도금 공정을 실시하여, 금속 패턴(254)이 씨드 금속막(255) 상에 형성될 수 있다. 이후, 배리어 금속막(256), 씨드 금속막(255), 및 금속 패턴(254)의 패터닝 공정이 더 수행될 수 있다. 패터닝 공정은 제2 절연층(212)의 상면 상의 배리어 금속막(256), 씨드 금속막(255), 및 금속 패턴(254)을 제거하는 것을 포함할 수 있다. 이에 따라, 배리어 금속막(265), 씨드 금속막(255), 및 금속 패턴(254)은 트렌치(213) 내에 국소화될 수 있다. 이에 따라, 배선 패턴(253)의 제조가 완성될 수 있다.
제2 절연층(212)의 형성 및 배선 패턴(253)의 형성은 반복하여 수행될 수 있다. 이에 따라, 도 3a와 같이 복수의 적층된 제2 절연층들(212)이 형성되고, 배선 패턴들(253)이 제2 절연층들(212) 사이에 형성될 수 있다. 도 3a에 도시되지 않았으나, 배선 패턴들(253) 각각은 배리어 금속막(256), 씨드 금속막(255), 및 금속 패턴(254)을 포함할 수 있다. 배선 패턴들(253) 각각에서, 배리어 금속막(256)은 반도체 기판(100) 및 금속 패턴(254) 사이에 개재될 수 있다. 금속 비아들(252)이 형성되어, 제2 절연층들(212) 중에서 적어도 하나를 관통할 수 있다. 배선 패턴들(253) 및 금속 비아들(252)은 예를 들어, 다마신 공정에 의해 형성될 수 있으나, 이에 제한되지 않는다. 이하, 단수의 배선 패턴(253)에 대해 기술한다.
단자 패드(260)가 최상부 제2 절연층(212) 상에 형성되어, 배선 구조체(250)와 접속할 수 있다. 보호층(700)이 배선층(200) 상에 더 형성될 수 있다. 보호층(700)은 단자 패드(260)의 적어도 일부를 노출시킬 수 있다.
도 3c를 참조하면, 반도체 기판(100)의 제2 면(102)이 위를 향하도록, 반도체 기판(100)이 뒤집어질 수 있다. 이후, 반도체 기판(100)의 일부가 제거되어, 반도체 기판(100)이 박형화될 수 있다. 상기 반도체 기판(100)을 박형화하는 것은 반도체 기판(100)의 제2 면(102) 상에 평탄화 공정을 수행하는 것을 포함할 수 있다. 평탄화 공정은 화학적 기계적 연마 공정일 수 있다.
도 3d를 참조하면, 제1 마스크 패턴(911) 및 제2 마스크 패턴(920)이 박형화된 반도체 기판(100)의 제2 면(102) 상에 형성될 수 있다. 제1 마스크 패턴(911)은 반도체 기판(100)의 제2 면(102)을 덮을 수 있다. 제1 마스크 패턴(911)은 하드 마스크막일 수 있다. 제1 마스크 패턴(911)은 SOC(spin on carbon hard mask) 물질과 같은 탄소 함유 물질을 포함할 수 있다. 제2 마스크 패턴(920)이 제1 마스크 패턴(911) 상에 형성될 수 있다. 제2 마스크 패턴(920)의 형성은 포토 레지스트 물질을 제1 마스크 패턴(911) 상에 도포하여 마스크막을 형성하는 것 및 상기 마스크막 상에 패터닝 공정을 수행하여, 제2 마스크 패턴(920)을 형성하는 것을 포함 수 있다. 패터닝 공정은 노광 및 현상 공정을 포함할 수 있다. 제2 마스크 패턴(920)은 가이드 가이드 오프닝(929)을 가질 수 있다. 제2 마스크 패턴(920)을 사용한 식각 공정에 의해 제1 마스크 패턴(911) 내에 제1 오프닝(919)이 형성될 수 있다. 제1 오프닝(919)은 가이드 오프닝(929)과 정렬되고, 반도체 기판(100)의 제2 면(102)을 노출시킬 수 있다.
도 3e를 참조하면, 관통홀(490)이 반도체 기판(100) 내에 형성되어, 식각 정지막(300)을 노출시킬 수 있다. 실시예들에 따르면, 제1 식각 공정이 제1 오프닝(919)에 의해 노출된 반도체 기판(100)의 제2 면(102) 상에 수행되어, 관통홀(490)을 형성할 수 있다. 제1 식각 공정은 이방성 식각 공정일 수 있다. 제1 식각 공정은 예를 들어, 불소 함유 가스를 사용한 건식 식각 공정을 포함할 수 있다. 건식 식각 공정에서 식각 정지막(300)은 반도체 기판(100)에 대해 식각 선택성을 가질 수 있다. 예를 들어, 식각 정지막(300)은 매우 낮은 식각률을 갖거나 식각되지 않을 수 있다. 이에 따라, 제1 식각 공정이 완료된 후, 관통홀(490)은 식각 정지막(300)의 상면을 노출시킬 수 있다.
제1 식각 공정에서, 관통홀(490)의 측벽 상에 계면 결함이 형성될 수 있다. 예를 들어, 계면 결함은 관통홀(490)에 의해 노출된 반도체 기판(100)의 측벽(100c) 상에 형성될 수 있다.
관통홀(490)은 집적 회로들(150)과 소정의 간격으로 이격될 수 있다. 이에 따라, 제1 식각 공정에 의해 집적 회로들(150)의 손상이 방지될 수 있다.
도 3f 및 도 3g를 참조하면, 식각 정지막(300)이 제거되어, 관통홀(490)이 식각 정지막(300) 내로 연장될 수 있다. 실시예들에 따르면, 제2 식각 공정이 관통홀(490) 내에 및 식각 정지막(300) 상에 수행될 수 있다. 제2 식각 공정은 습식 식각 공정을 포함할 수 있다. 제2 식각 공정 동안 예를 들어, 암모늄 함유 물질이 식각액으로 사용될 수 있다. 상기 제2 식각 공정에 의해 식각 정지막(300)이 제거될 수 있다. 이에 따라, 관통홀(490)이 식각 정지막(300) 내로 연장될 수 있다. 제2 식각 공정에서, 반도체 기판(100) 및 제1 절연층(211)은 식각 정지막(300)에 대해 식각 선택성을 가질 수 있다. 예를 들어, 제2 식각 공정 동안 반도체 기판(100) 및 제1 절연층(211)은 매우 낮은 식각률을 갖거나 식각되지 않을 수 있다. 관통홀(490)은 제1 절연층(211)의 상면을 노출시킬 수 있다.
제2 식각 공정은 등방성 식각 공정일 수 있다. 관통홀(490)에 노출된 식각 정지막(300)이 수평적으로 더 제거되어, 리세스 부분(495)이 형성될 수 있다. 리세스 부분(495)은 관통홀(490)과 연결될 수 있다. 리세스 부분(495)은 반도체 기판(100)의 측벽(100c)으로부터 식각 정지막(300)을 향하여 함몰될 수 있다. 리세스 부분(495)은 식각 정지막(300)의 내측면(300c)을 노출시킬 수 있다. 리세스 부분(495)은 반도체 기판(100)의 제1 면(101) 및 제1 절연층(211) 사이에 형성될 수 있다.
도 3h를 참조하면, 분리막(400)이 관통홀(490) 및 리세스 부분(495) 내에 형성될 수 있다. 분리막(400)의 형성은 예를 들어, 원자층 증착 공정과 같은 증착 공정에 의해 형성될 수 있다. 분리막(400)은 관통홀(490)의 바닥면과 측벽을 콘포말하게 덮을 수 있다. 예를 들어, 분리막(400)은 노출된 반도체 기판(100)의 측벽(100c), 제1 절연층(211)의 상면, 및 제2 마스크 패턴(920)의 상면을 콘포말하게 덮을 수 있다. 분리막(400)은 리세스 부분(495) 내에 제공될 수 있다. 분리막(400)은 리세스 부분(495)을 채울 수 있다. 예를 들어, 분리막(400)은 식각 정지막(300)의 내측면(300c) 및 반도체 기판(100)의 노출된 제1 면(101)을 덮을 수 있다.
분리막(400)은 제1 부분(410), 제2 부분(420), 및 제3 부분(430)을 포함할 수 있다. 분리막(400)의 제1 부분(410)은 반도체 기판(100)의 측벽(100c) 상에 제공될 수 있다. 제2 부분(420)은 리세스 부분(495) 내에 제공될 수 있다. 제3 부분(430)은 제1 절연층(211)의 상면 상에 제공되고, 리세스 부분(495) 내로 연장되지 않을 수 있다. 제3 부분(430)은 평면적 관점에서 제1 부분(410)에 의해 둘러싸일 수 있다.
도 3h 및 도 3i를 참조하면, 분리막(400)의 제3 부분(430) 및 일부의 제1 절연층(211)이 제거되어, 관통홀(490)이 제1 절연층(211) 내로 연장될 수 있다. 실시예들에 따르면, 제3 식각 공정이 관통홀(490) 내의 분리막(400) 상에 수행될 수 있다. 제3 식각 공정은 예를 들어, 이방성 식각 공정일 수 있다. 제3 식각 공정은 불소 함유 가스를 사용한 건식 식각 공정에 의해 수행될 수 있다. 제3 식각 공정에 의해 분리막(400)의 제3 부분(430) 및 및 일부의 제1 절연층(211)이 제거될 수 있다. 제거된 일부의 제1 절연층(211)은 분리막(400)의 제3 부분(430) 및 어느 하나의 배선 패턴(253) 사이에 개재된 부분일 수 있다. 제3 식각 공정에 의해 관통홀(490)이 제1 절연층(211) 내로 연장되며, 배선 패턴(253)을 상기 노출시킬 수 있다. 이하의 설명에서 별도의 언급이 없는 한, 배선 패턴(253)은 복수의 배선 패턴들(253) 중 관통 비아 구조체(500)와 접속하는 것 또는 관통 비아 구조체(500)와 접속하기 위한 것을 의미할 수 있다. 제3 식각 공정 동안, 배선 패턴(253)의 상부가 일부 더 식각될 수 있다. 이에 따라, 관통홀(490)에 노출된 배선 패턴(253)의 상면(253a)이 리세스될 수 있다. 관통홀(490)에 노출된 배선 패턴(253)의 상면(253a)은 제1 절연층(211)에 덮인 배선 패턴(253)의 상면(253a)보다 더 낮은 레벨에 배치될 수 있다. 배선 패턴(253)의 리세스된 상면(253a)은 라운드질 수 있다. 예를 들어, 배선 패턴(253)의 리세스된 상면(253a)은 아래로 볼록할 수 있다. 도시된 바와 달리, 관통홀(490)에 노출된 배선 패턴(253)의 상면(253a)은 실질적으로 편평할 수 이 있다.
제3 식각 공정에 의해 제2 마스크 패턴(920) 상의 분리막(400)이 더 제거되어, 제2 마스크 패턴(920)이 노출될 수 있다. 제3 식각 공정이 완료된 후, 분리막(400)의 제1 부분(410) 및 제2 부분(420)은 남아 있을 수 있다.
식각 정지막(300)이 생략되고, 관통홀(490)이 단일 식각 공정에 의해 반도체 기판(100) 및 제1 절연층(211) 내에 형성되는 경우, 식각 공정을 제어하기 어려울 수 있다. 예를 들어, 식각 공정 동안, 배선 패턴(253)이 손상될 수 있다. 또는 분리막(400)의 식각 공정에서, 분리막(400)이 손상될 수 있다. 실시예들에 따르면, 식각 정지막(300)이 반도체 기판(100)과 배선 패턴(253) 사이에 형성되고, 식각 정지막(300)은 반도체 기판(100) 및 제1 절연층(211)과 다른 식각 선택비를 가질 수 있다. 이에 따라, 제1 식각 공정, 제2 식각 공정, 및 제3 식각 공정을 통해 관통홀(490)이 형성되어, 배선 패턴(253)을 노출시킬 수 있다. 관통홀(490)의 형성이 복수의 식각 공정들을 통해 수행되므로, 관통홀(490)의 식각이 보다 정밀하게 제어될 수 있다. 이에 따라, 배선 패턴(253) 또는 분리막(400)의 의도하지 않은 식각이 감소 또는 방지될 수 있다.
도 3j를 참조하면, 배리어막(511), 씨드막(521), 및 관통 비아막(531)이 관통홀(490) 내에 및 반도체 기판(100)의 제2 면(102) 상에 형성될 수 있다. 실시예들에 따르면, 배리어막(511)이 증착 공정에 의해 형성되어, 관통홀(490)의 내측벽 및 바닥면을 콘포말하게 덮을 수 있다. 예를 들어, 배리어막(511)은 배선 패턴(253)의 상면(252a), 제1 절연층(211)의 내측벽, 분리막(400)의 제1 부분(410)의 제1 내측벽 및 제2 부분(420)의 제2 내측벽 상에 형성될 수 있다. 배리어막(511)은 분리막(400)의 제2 부분(420)에 의해 식각 정지막(300)과 수평적으로 이격될 수 있다. 배리어막(511)은 분리막(400)의 제1 부분(410)에 의해 반도체 기판(100)과 수평적으로 이격될 수 있다. 배리어막(511)은 반도체 기판(100)의 제2 면(102) 상으로 더 연장되어, 제2 마스크 패턴(920)을 덮을 수 있다. 씨드막(521)이 배리어막(511) 상에 형성될 수 있다. 씨드막(521)은 관통홀(490) 내에 및 반도체 기판(100)의 제2 면(102) 상에서, 배리어막(511)을 콘포말하게 덮을 수 있다.
관통 비아막(531)이 씨드막(521) 상에 형성되어, 관통홀(490)을 채울 수 있다. 관통 비아막(531)의 형성은 씨드막(521)을 전극으로 사용한 전기 도금 공정을 실시하는 것을 포함할 수 있다. 관통 비아막(531)은 반도체 기판(100)의 제2 면(102) 상으로 연장되어, 씨드막(521)을 덮을 수 있다.
다시 도 2a 및 도 2b를 참조하면, 평탄화 공정이 관통 비아막(531) 상에 수행되어, 관통 비아 구조체(500)가 형성될 수 있다. 관통 비아 구조체(500)는 배리어 패턴(510), 씨드 패턴(520), 및 도전 비아(530)를 포함할 수 있다. 실시예들에 따르면, 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 포함할 수 있다. 배리어막(511), 씨드막(521), 및 관통 비아막(531)이 평탄화되어, 배리어 패턴(510), 씨드 패턴(520), 및 도전 비아(530)를 각각 형성할 수 있다. 상기 평탄화 공정에 의해 반도체 기판(100)의 제2 면(102) 상의 배리어막(511), 씨드막(521), 관통 비아막(531), 및 분리막(400)이 제거될 수 있다. 관통 비아 구조체(500)는 관통홀(490) 내에 국소화될 수 있다. 평탄화 공정에 의해 제2 마스크 패턴(920), 분리막(400)의 상부, 및 제1 마스크 패턴(911)의 상부가 제거될 수 있다. 평탄화 공정의 결과, 남아 있는 제1 마스크 패턴(911)의 하부는 제3 절연층(910)을 형성할 수 있다. 관통 비아 구조체(500)의 상면은 제3 절연층(910)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다. 도시된 바와 달리, 평탄화 공정은 반도체 기판(100)이 노출될 때까지 수행될 있다.
앞서 설명한 바와 같이 식각 정지막(300)이 생략되고, 관통홀(490)이 단일 식각 공정에 형성되면, 배선 패턴(253)의 손상으로 인해 관통 비아 구조체(500) 및 배선 패턴(253) 사이의 접촉 저항이 증가될 수 있다. 또는 관통 비아 구조체(500)가 관통홀(490) 내를 양호하게 채우기 어려울 수 있다. 분리막(400)이 과도하게 식각되는 경우, 관통 비아 구조체(500)의 적어도 일부가 반도체 기판(100)과 직접 접촉할 수 있다. 이에 따라, 관통 비아 구조체(500) 및 반도체 기판(100)의 전기적 분리가 불충분할 수 있다.
실시예들에 따르면, 관통홀(490)이 제1 내지 제3 식각 공정들에 의해 형성되어, 배선 패턴(253) 및 분리막(400)의 원하지 않는 식각이 방지될 수 있다. 이에 따라, 관통 비아 구조체(500)가 관통홀(490) 내를 양호하게 채우고, 관통 비아 구조체(500) 및 배선 패턴(253) 사이의 접촉 저항이 개선될 수 있다. 관통 비아 구조체(500)는 분리막(400)에 의해 반도체 기판(100)과 이격되고, 전기적으로 분리될 수 있다. 반도체 소자의 신뢰성이 향상될 수 있다.
관통 비아 구조체(500)는 비아 라스트 공정에 의해 형성될 수 있다. 예를 들어, 집적 회로들(150) 및 배선층(200)의 형성 공정 및 반도체 기판(100)의 박형화 공정 후, 관통 비아 구조체(500)가 형성될 수 있다.
도전 패드(620)가 관통 비아 구조체(500)의 상면 상에 및 제3 절연층(910) 상에 형성되어, 관통 비아 구조체(500)와 전기적으로 연결될 수 있다. 도시되지 않았으나, 상부 보호층이 제3 절연층(910) 상에 더 형성될 수 있다. 연결 단자(610)가 단자 패드(260)의 하면 상에 형성될 수 있다. 지금까지 설명한 바에 따라, 반도체 소자의 제조가 완성될 수 있다.
도 4a, 도 4b, 및 도 4d는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 A영역을 확대 도시한 도면들에 대응된다. 도 4c는 도 4b의 B영역을 확대 도시한 도면이다. 도 4e는 도 4d의 B영역을 확대 도시한 도면이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3a 내지 도 3g를 참조하면, 식각 정지막(300) 및 배선층(200)이 반도체 기판(100)의 제1 면(101) 상에 형성될 수 있다. 제1 및 제2 마스크 패턴들(910, 920)이 반도체 기판(100)의 제2 면(102) 상에 형성될 수 있다. 제1 식각 공정에 의해 관통홀(490)이 반도체 기판(100) 내에 형성될 수 있다. 제2 식각 공정에 의해 관통홀(490)이 식각 정지막(300) 내로 연장되고, 리세스 부분(495)이 형성될 수 있다. 분리막(400)이 관통홀(490)의 바닥면과 내측벽 상에 및 리세스 부분(495) 내에 형성될 수 있다. 분리막(400)은 제2 마스크 패턴(920)의 측벽 및 상면 상으로 연장될 수 있다.
도 4a를 참조하면, 캐핑 패턴(930)이 제2 마스크 패턴(920)의 상면 상에 및 측벽 상에 형성되어, 분리막(400)을 덮을 수 있다. 캐핑 패턴(930)은 가이드 오프닝(929)의 입구의 일부를 막을 수 있다. 캐핑 패턴(930)은 제2 오프닝(939)을 가질 수 있고, 제2 오프닝(939)은 관통홀(490)과 연결될 수 있다. 제2 오프닝(939)의 너비(W20)는 반도체 기판(100)의 제2 면(102)에서의 관통홀(490)의 너비(W10)보다 더 좁을 수 있다. 제2 오프닝(939)은 평면적 관점에서 관통홀(490)의 센터 영역과 중첩될 수 있다.
캐핑 패턴(930)은 분리막(400)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 캐핑 패턴(930)은 질소 함유 물질을 포함할 수 있다. 캐핑 패턴(930)은 예를 들어, 실리콘 질화물, 실리콘 탄화질화물, 및/또는 실리콘 산화탄화질화물을 포함할 수 있다.
도 4b 및 도 4c를 참조하면, 제3 식각 공정이 제2 오프닝(939)에 의해 노출된 분리막(400) 상에 수행될 수 있다. 제3 식각 공정은 예를 들어, 등방성 건식 식각 공정일 수 있다. 제3 식각 공정에 의해 분리막(400)의 제3 부분(430) 및 일부의 제1 절연층(211)이 제거되고, 배선 패턴(253)의 상면이 노출될 수 있다. 이 때, 제거되는 분리막(400)의 제3 부분(430) 및 일부의 제1 절연층(211)은 제2 오프닝(939)과 수직적으로 중첩될 수 있다. 제2 오프닝(939)은 반도체 기판(100)의 측벽(100c) 상의 분리막(400)과 수직적으로 중첩되지 않을 수 있다. 캐핑 패턴(930)은 제3 식각 공정에서 분리막(400)의 제1 부분(410)이 식각되는 것을 방지할 수 있다. 본 명세서에서 “수직적”은 반도체 기판(100)의 제1 면(101)에 대해 수직한 방향과 나란한 것을 의미할 수 있다. 제3 식각 공정에 의해 관통홀(490)은 제1 절연층(211) 내로 연장될 수 있다.
제2 오프닝(939)이 관통홀(490)보다 더 좁은 너비(W20)를 가지므로, 제1 절연층(211) 내의 관통홀(490)의 너비는 반도체 기판(100) 내의 관통홀(490)의 너비보다 더 작을 수 있다. 예를 들어, 도 4c와 같이 제1 절연층(211) 내의 관통홀(490)의 최대 너비(W12)는 반도체 기판(100) 내의 관통홀(490)의 최소 너비(W11)보다 더 작을 수 있다.
제3 식각 공정에 의해 노출된 배선 패턴(253)의 상면이 도 3i를 참조한 도전 패드(620)의 예에서 설명한 바와 같이 더 리세스될 수 있다. 도시된 바와 달리, 관통홀(490)에 노출된 배선 패턴(253)의 상면은 실질적으로 편평할 수 있다.
도 4d 및 도 4e를 참조하면, 캐핑 패턴(930)이 제거되고, 관통 비아 구조체(500)가 관통홀(490) 내에 형성될 수 있다. 관통 비아 구조체(500)의 형성은 도 2a, 도 2b, 및 도 3j에서 설명한 바와 실질적으로 동일할 수 있다. 관통 비아 구조체(500)의 형성 공정은 도 3j에서 설명한 바와 같이 배리어막(511), 씨드막(521), 및 관통 비아막(531)을 형성하는 것 및 배리어막(511), 씨드막(521), 및 관통 비아막(531)을 평탄화하여, 배리어 패턴(510), 씨드 패턴(520), 및 도전 비아(530)를 각각 형성하는 것을 포함할 수 있다. 상기 평탄화 공정 동안, 제2 마스크 패턴(920), 제1 마스크 패턴(911)의 상부, 및 분리막(400)의 상부가 함께 제거될 수 있다. 평탄화 공정 후, 남아 있는 제1 마스크 패턴(911)의 하부는 제3 절연층(910)을 형성할 수 있다.
실시예에 따르면, 관통 비아 구조체(500)는 관통홀(490)과 대응되는 형상을 가질 수 있다. 도 4e와 같이, 제1 절연층(211) 내의 관통 비아 구조체(500)의 최대 너비(W22)는 반도체 기판(100) 내의 관통 비아 구조체(500)의 최소 너비(W21)보다 더 작을 수 있다. 관통 비아 구조체(500)의 바닥면(500b)은 아래로 볼록할 수 있다. 배선 패턴(253)의 상면은 관통 비아 구조체(500)와 접촉하는 제1 상면 및 제1 절연층(211)과 접촉하는 제2 상면을 가질 수 있다. 제1 상면은 제2 상면보다 더 낮은 레벨에 배치될 수 있다. 지금까지 설명한 예들에 의해, 반도체 소자가 제조될 수 있다.
도 5a는 실시예들에 따른 반도체 소자를 도시한 도면으로, 도 1의 A영역을 확대 도시한 도면에 대응된다. 도 5b는 도 5a의 영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a 및 도 5b를 참조하면, 반도체 소자는 반도체 기판(100), 배선층(200), 식각 정지막(300), 분리막(400), 및 관통 비아 구조체(500)를 포함할 수 있다. 반도체 기판(100), 배선층(200), 및 관통 비아 구조체(500)는 앞서 도 2a 내지 도 2c를 참조하여 설명한 바와 동일 또는 유사할 수 있다. 배선층(200)은 제1 절연층(211), 제2 절연층들(212), 및 배선 구조체(250)를 포함할 수 있다. 배선 구조체(250)는 콘택 플러그(251), 금속 비아(252), 및 배선 패턴(253)을 포함할 수 있다. 배선 패턴(253)은 도 5b와 같이 배리어 금속막(256), 씨드 금속막(255), 및 금속 패턴(254)을 포함할 수 있다.
다만, 식각 정지막(300)은 제1 절연층(211)과 최상부 제2 절연층(212) 사이 그리고 제1 절연층(211)과 배선 패턴(253) 사이에 제공될 수 있다. 식각 정지막(300)은 상기 배선 패턴(253)의 상면과 물리적으로 접촉할 수 있다. 예를 들어, 식각 정지막(300)은 도 5b와 같이 배리어 금속막(256)과 물리적으로 접촉할 수 있다.
관통 비아 구조체(500)는 반도체 기판(100), 제1 절연층(211), 및 식각 정지막(300) 내에 제공될 수 있다. 관통 비아 구조체(500)는 집적 회로들(150)과 수평적으로 이격될 수 있다. 관통 비아 구조체(500)는 배리어 패턴(510), 씨드 패턴(520), 및 도전 비아(530)를 포함할 수 있다. 도 5b와 같이, 관통 비아 구조체(500)의 바닥면(500b)은 실질적으로 편평할 수 있다. 관통 비아 구조체(500)의 바닥면(500b)은 배리어 금속막(256)과 접촉할 수 있다. 관통 비아 구조체(500)는 씨드 금속막(255)과 접촉하지 않을 수 있다.
분리막(400)이 관통 비아 구조체(500)의 측벽을 둘러쌀 수 있다. 분리막(400)은 반도체 기판(100)과 관통 비아 구조체(500) 사이 및 제1 절연층(211)과 관통 비아 구조체(500) 사이에 개재될 수 있다. 분리막(400)은 식각 정지막(300) 내로 연장되지 않을 수 있다. 도 5b와 같이, 분리막(400)의 최하부면(400b)은 식각 정지막(300)의 상면과 실질적으로 동일하거나 더 높은 레벨에 배치될 수 있다. 분리막(400)은 식각 정지막(300)의 내측면(300c)을 노출시킬 수 있다. 분리막(400)의 내측벽(400c) 및 식각 정지막(300)의 내측면(300c)은 관통 비아 구조체(500)와 물리적으로 접촉할 수 있다. 분리막(400)은 식각 정지막(300)의 일부와 접촉할 수 있다. 예를 들어, 분리막(400)의 하부는 식각 정지막(300)의 일부와 접촉할 수 있고, 분리막(400)의 하부는 최하부면(400b)을 포함하는 부분일 수 있다.
도 6a 내지 도 6e는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6a를 참조하면, 배선층(200) 및 식각 정지막(300)이 반도체 기판(100)의 제1 면(101) 상에 형성될 수 있다. 배선층(200)의 형성은 앞서 도 2a를 참조하여 설명한 바와 실질적으로 동일한 방법에 의해 수행될 수 있다. 다만, 식각 정지막(300)은 제1 절연층(211)과 어느 하나의 배선 패턴(253) 사이 및 제1 절연층(211)과 제2 절연층(212) 사이에 형성될 수 있다. 박형화 공정이 반도체 기판(100)의 제2 면(102) 상에 수행되어, 반도체 기판(100)의 일부가 제거될 수 있다. 제1 마스크 패턴(911) 및 제2 마스크 패턴(920)이 박형화된 반도체 기판(100)의 제2 면(102) 상에 형성될 수 있다.
도 6b를 참조하면, 제1 식각 공정이 반도체 기판(100) 상에 수행되어, 관통홀(490)이 반도체 기판(100) 및 제1 절연층(211) 내에 형성될 수 있다. 제1 식각 공정에서 마스크 패턴들(911, 920)이 식각 마스크로 사용될 수 있다. 제1 식각 공정에서, 식각 정지막(300)은 반도체 기판(100) 및 제1 절연층(211)에 대해 식각 선택성을 가질 수 있다. 제1 식각 공정이 완료된 후, 관통홀(490)은 식각 정지막(300)의 상면을 노출시킬 수 있다.
도 6c를 참조하면, 분리막(400)이 관통홀(490) 내에 형성되어, 관통홀(490)의 바닥면과 측벽을 덮을 수 있다. 예를 들어, 분리막(400)은 노출된 반도체 기판(100)의 측벽(100c), 제1 절연층(211)의 측벽, 및 식각 정지막(300)의 상면을 콘포말하게 덮을 수 있다. 분리막(400)은 제2 마스크 패턴(920)의 상면 상으로 연장될 수 있다.
도 6d를 참조하면, 제3 식각 공정이 수행되어, 분리막(400)의 일부가 제거될 수 있다. 상기 분리막(400)의 일부는 식각 정지막(300)의 상면 상의 분리막(400)의 부분 및 제2 마스크 패턴(920) 상의 분리막(400)의 부분을 포함할 수 있다. 실시예들에 따르면, 제3 식각 공정은 이방성 건식 식각 공정을 포함하고, 도 3i의 제3 식각 공정의 예와 동일한 조건으로 수행될 수 있다. 제3 식각 공정에서 식각 정지막(300)은 분리막(400)에 대해 식각 선택성을 가질 수 있다. 제3 식각 공정 후, 관통홀(490)은 식각 정지막(300)의 상면을 노출시킬 수 있다. 분리막(400)은 반도체 기판(100)의 측벽(100c) 및 제1 절연층(211)의 측벽 상에 남아 있을 수 있다.
도 6e를 참조하면, 제2 식각 공정이 수행되어, 노출된 식각 정지막(300)이 제거될 수 있다. 제2 식각 공정은 습식 식각 공정을 포함할 수 있다. 이에 따라, 관통홀(490)이 식각 정지막(300) 내로 연장될 수 있다. 식각 정지막(300)의 내측면(300c)은 관통홀(490)에 노출될 수 있다.
제2 식각 공정에서 배선 패턴(253)은 식각되지 않을 수 있다. 제2 식각 공정 후, 관통홀(490)은 배선 패턴(253)의 상면(253a)을 노출시킬 수 있다. 노출된 배선 패턴(253)의 상면(253a)은 실질적으로 편평할 수 있다.
도 5a 및 도 5b를 다시 참조하면, 관통 비아 구조체(500)가 관통홀(490) 내에 형성될 수 있다. 관통 비아 구조체(500)의 형성은 도 2a, 도 2b, 및 도 3j를 참조하여 설명한 바와 실질적으로 동일한 방법으로 수행될 수 있다. 관통 비아 구조체(500)의 형성은 도 3j를 참조하여 설명한 바 같이 배리어막(511), 씨드막(521), 및 관통 비아막(531)을 형성하는 것 및 상기 배리어막(511), 씨드막(521), 및 관통 비아막(531)을 평탄화하여, 배리어 패턴(510), 씨드 패턴(520), 및 도전 비아(530)를 각각 형성하는 것을 포함할 수 있다. 제2 마스크 패턴(920), 제1 마스크 패턴(911)의 상부, 및 분리막(400)의 상부가 상기 평탄화 공정에서 제거될 수 있다. 평탄화 공정 후, 남이 있는 제1 마스크 패턴(911)의 하부는 제3 절연층(910)을 형성할 수 있다. 이후, 도전 패드(620) 및 연결 단자(610)가 형성될 수 있다. 지금까지 설명한 예들에 의해, 반도체 소자가 제조될 수 있다.
도 7은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7을 참조하면, 반도체 패키지(1)는 패키지 기판(1000), 제1 내지 제4 반도체 소자들(11, 12, 13, 14), 및 몰딩막(5000)을 포함할 수 있다. 패키지 기판(1000)은 인쇄회로기판 또는 재배선층을 포함할 수 있다. 외부 단자(1600)가 패키지 기판(1000)의 하면 상에 배치될 수 있다. 금속 패드(1700)가 패키지 기판(1000)의 상면 상에 배치될 수 있다. 금속 패드(1700)는 내부 배선(1800)을 통해 외부 단자(1600)와 전기적으로 연결될 수 있다.
제1 내지 제3 반도체 소자들(11, 12, 13) 각각은 도 1의 반도체 소자와 동일할 수 있다. 제1 내지 제3 반도체 소자들(11, 12, 13) 중 적어도 하나는 도 2a 내지 도 2c의 설명한 반도체 소자, 도 4d 및 도 4e의 반도체 소자, 또는 도 5a 및 도 5b의 반도체 소자와 동일할 수 있다. 제1 반도체 소자(11)는 제1 반도체 기판(1100), 제1 배선층(1200), 제1 식각 정지막(1300), 제1 분리막(1400), 및 제1 관통 비아 구조체(1500)를 포함할 수 있다. 제2 반도체 소자(12)는 제2 반도체 기판(2100), 제2 배선층(2200), 제2 식각 정지막(2300), 제2 분리막(2400), 및 제2 관통 비아 구조체(2500)를 포함할 수 있다. 제3 반도체 소자(13)는 제3 반도체 기판(3100), 제3 배선층(3200), 제3 식각 정지막(3300), 제3 분리막(3400), 및 제3 관통 비아 구조체(3500)를 포함할 수 있다.
제1 반도체 기판(1100), 제2 반도체 기판(2100), 제3 반도체 기판(3100), 및 제4 반도체 기판(4100)은 앞서 도 1의 예, 도 2a 내지 도 2c 의 예, 도 4d 및 도 4e 의 예, 또는 도 5a 및 도 5b의 예에서 설명한 반도체 기판(100)과 실질적으로 동일할 수 있다. 제1 배선층(1200), 제2 배선층(2200), 제3 배선층(3200), 및 제4 배선층(4200)은 앞서 도 1의 예, 도 2a 내지 도 2c 의 예, 도 4d 및 도 4e 의 예, 또는 도 5a 및 도 5b의 예에서 설명한 배선층(200)과 실질적으로 동일할 수 있다. 제1 식각 정지막(1300), 제2 식각 정지막(2300), 및 제3 식각 정지막(3300)은 앞서 도 1의 예, 도 2a 내지 도 2c 의 예, 도 4d 및 도 4e 의 예, 또는 도 5a 및 도 5b의 예에서 설명한 식각 정지막(300)과 실질적으로 동일할 수 있다. 제1 분리막(1400), 제2 분리막(2400), 및 제3 분리막(3400)은 앞서 설명한 분리막(400)과 실질적으로 동일할 수 있다. 제1 관통 비아 구조체(1500), 제2 관통 비아 구조체(2500), 및 제3 관통 비아 구조체(3500)는 앞서 도 1의 예, 도 2a 내지 도 2c 의 예, 도 4d 및 도 4e 의 예, 또는 도 5a 및 도 5b의 예에서 설명한 관통 비아 구조체(500)과 실질적으로 동일할 수 있다.
제1 반도체 소자(11)는 패키지 기판(1000) 상에 실장될 수 있다. 예를 들어, 제1 연결 단자(1610)가 금속 패드(1700)와 접속하고, 제1 반도체 소자(11)는 제1 연결 단자(1610)를 통해 외부 단자(1600)와 전기적으로 연결될 수 있다. 제1 연결 단자(1610)는 도 1 및 도 2a를 참조하여 설명한 연결 단자(610)와 실질적으로 동일할 수 있다.
제2 반도체 소자(12)가 제1 반도체 소자(11) 상에 실장될 수 있다. 제2 연결 단자(2610)가 제1 반도체 소자(11) 및 제2 반도체 소자(12) 사이에 제공될 수 있다. 제2 반도체 소자(12)는 제2 연결 단자(2610)를 통해 제1 반도체 소자(11) 및 패키지 기판(1000)과 전기적으로 연결될 수 있다. 제2 연결 단자(2610)는 도 1 및 도 2a를 참조하여 설명한 연결 단자(610)와 실질적으로 동일할 수 있다.
제3 반도체 소자(13)가 제2 반도체 소자(12) 상에 실장될 수 있다. 제3 연결 단자(3610)가 제2 반도체 소자(12) 및 제3 반도체 소자(13) 사이에 개재될 수 있다. 제3 반도체 소자(13)는 제3 연결 단자(3610)를 통해 제1 반도체 소자(11), 제2 반도체 소자(12), 또는 패키지 기판(1000)과 전기적으로 연결될 수 있다. 제3 연결 단자(3610)는 도 1 및 도 2a를 참조하여 설명한 연결 단자(610)와 실질적으로 동일할 수 있다.
제4 반도체 소자(14)는 최상부 반도체 소자일 수 있다. 제4 반도체 소자(14)는 제4 반도체 기판(4100) 및 제4 배선층(4200)을 포함하되, 관통 비아 구조체를 포함하지 않을 수 있다. 제4 연결 단자(4610)가 제4 반도체 소자(14) 및 제3 반도체 소자(13) 사이에 개재될 수 있다. 제4 반도체 소자(14)는 제4 연결 단자(4610)를 통해 제1 반도체 소자(11), 제2 반도체 소자(12), 제3 반도체 소자(13). 또는 패키지 기판(1000)과 전기적으로 연결될 수 있다. 제4 연결 단자(4610)는 도 1 및 도 2a를 참조하여 설명한 연결 단자(610)와 실질적으로 동일할 수 있다.
반도체 소자들(11, 12, 13, 14)의 개수는 도시된 바에 제한되지 않는다.
몰딩막(5000)이 패키지 기판(1000) 상에 제공되어, 제1 내지 제4 반도체 소자들(11, 12, 13, 14)을 덮을 수 있다. 몰딩막(5000)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 서로 대향하는 제1 면 및 제2 면을 갖는 결정질 기판;
    상기 결정질 기판의 상기 제1 면 상에 배치된 절연층;
    상기 결정질 기판 및 상기 절연층 사이에 개재된 식각 정지막;
    상기 결정질 기판 및 상기 절연층을 관통하는 도전성 관통 비아(through via) 구조체; 및
    상기 도전성 관통 비아 구조체와 인접하여 배치되며, 상기 도전성 관통 비아 구조체를 향하는 내측벽 및 상기 내측벽과 대향되는 외측벽을 갖는 절연성 분리막을 포함하고,
    상기 절연성 분리막은:
    상기 도전성 관통 비아 구조체와 상기 결정질 기판 사이에 개재된 제1 부분; 및
    상기 도전성 관통 비아 구조체와 상기 식각 정지막 사이에 개재된 제2 부분을 포함하고,
    상기 제2 부분의 상기 외측벽은 상기 제1 부분의 외측벽보다 돌출된 반도체 소자.
  2. 제1 항에 있어서,
    상기 제2 부분의 상기 외측벽과 상기 도전성 관통 비아 구조체 사이의 제2 간격은 상기 제1 부분의 상기 외측벽과 상기 도전성 관통 비아 구조체의 사이의 제1 간격보다 큰 반도체 소자.
  3. 제1 항에 있어서,
    상기 절연층의 하면 상에 배치된 배선 패턴을 더 포함하고,
    상기 도전성 관통 비아 구조체는 상기 배선 패턴과 접속하는 반도체 소자.
  4. 제3 항에 있어서,
    상기 배선 패턴은:
    금속 패턴; 및
    상기 금속 패턴과 상기 절연층 사이에 개재된 배리어 금속막을 포함하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 절연성 분리막은 상기 관통 비아 구조체를 둘러싸는 반도체 소자.
  6. 제1 항에 있어서,
    상기 결정질 기판 내에 또는 상기 결정질 기판의 제1 면 상에 배치된 트랜지스터들을 포함하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 도전성 관통 전극 구조체의 높이는 10μm 내지 100μm인 반도체 소자.
  8. 제1 항에 있어서,
    상기 절연성 분리막의 하부면은 상기 절연층 상면과 동일하거나 더 높은 레벨에 배치되는 반도체 소자.
  9. 제1 항에 있어서,
    상기 식각 정지막은 상기 절연층과 다른 물질을 포함하는 반도체 소자
  10. 결정질 반도체 기판; 상기 결정질 반도체 기판의 제1 면 상에 제공된 식각 정지막;
    상기 결정질 반도체 기판 및 상기 식각 정지막을 관통하는 도전성 관통 비아 구조체; 및
    상기 도전성 관통 비아 구조체 및 상기 결정질 반도체 기판 사이에 제공되는 절연성 분리막을 포함하되,
    상기 절연성 분리막의 하부는 상기 식각 정지막의 일부와 접촉하는 반도체 소자.
  11. 제10 항에 있어서,
    상기 식각 정지막 하부에 형성된 배선 패턴을 더 포함하는 반도체 소자.
  12. 제11 항에 있어서,
    상기 식각 정지막과 상기 배선 패턴 사이에 제공되며, 상기 식각 정지막에 대해 식각 선택비를 갖는 절연층을 더 포함하고,
    상기 도전성 관통 비아 구조체는 상기 절연층을 관통하는 반도체 소자.
  13. 제12 항에 있어서,
    상기 절연성 분리막은:
    상기 도전성 관통 비아 구조체와 상기 결정질 반도체 기판 사이에 개재된 제1 부분; 및
    상기 도전성 관통 비아 구조체와 상기 식각 정지막 사이에 개재되고, 상기 제1 부분과 연결된 제2 부분을 포함하고,
    상기 제2 부분은 상기 식각 정지막의 단부를 향해 돌출된 반도체 소자.
  14. 제12 항에 있어서,
    상기 절연성 분리막은
    상기 도전성 관통 비아 구조체의 제1 측벽 상에 배치된 제1 절연성 분리 패턴; 및
    상기 도전성 관통 비아 구조체의 제2 측벽 상에 배치된 제2 절연성 분리 패턴을 포함하고, 상기 제2 측벽은 상기 제1 측벽과 대향되고,
    상기 제1 절연성 분리 패턴 및 상기 제2 절연성 분리 패턴 각각은;
    상기 도전성 관통 비아 구조체와 상기 결정질 반도체 기판 사이에 개재된 제1 부분; 및
    상기 도전성 관통 비아 구조체와 상기 식각 정지막 사이에 개재되고, 상기 제1 부분과 연결된 제2 부분을 포함하고,
    상기 제2 부분은 상기 식각 정지막의 단부를 향해 돌출된 반도체 소자.
  15. 제12 항에 있어서,
    상기 도전성 관통 비아 구조체의 높이는 10μm 내지 100μm인 반도체 소자.
  16. 제12 항에 있어서,
    상기 절연층 내에서의 상기 도전성 관통 비아 구조체의 최대 너비가 상기 결정질 반도체 기판 내에서의 상기 도전성 관통 비아 구조체의 최소 너비보다 작은 반도체 소자.
  17. 제10 항에 있어서,
    상기 식각 정지막의 하면 상에 배치된 복수의 절연층들 및 전극 구조체를 포함하는 배선층;
    상기 배선층의 하부에 배치된 연결 단자; 및
    상기 도전성 관통 비아 구조체의 상면 상에 배치된 도전 패드를 더 포함하고,
    상기 도전성 관통 비아 구조체는 상기 연결 단자와 전기적으로 연결된 반도체 소자.
  18. 기판;
    상기 기판 상에 배치된 제1 반도체 소자; 및
    상기 제1 반도체 소자 상에 배치된 제2 반도체 소자를 포함하고,
    상기 제1 반도체 소자는:
    제1 결정질 반도체 기판;
    상기 제1 결정질 반도체 기판의 제1 면 상에 제공된 제1 식각 정지막;
    상기 제1 결정질 반도체 기판 및 상기 제1 식각 정지막을 관통하며, 10μm 내지 100μm의 높이를 갖는 제1 도전성 관통 비아 구조체; 및
    상기 제1 도전성 관통 비아 구조체 및 상기 제1 결정질 반도체 기판 사이에 제공되는 제1 절연성 분리막을 포함하되,
    상기 제1 절연성 분리막의 하부는 상기 제1 식각 정지막의 일부와 접촉하는 반도체 소자.
  19. 제 18항에 있어서,
    상기 제2 반도체 소자는:
    제2 결정질 반도체 기판;
    상기 제2 결정질 반도체 기판 상에 제공된 제2 식각 정지막;
    상기 제2 결정질 반도체 기판 및 상기 제2 식각 정지막을 관통하며, 10μm 내지 100μm의 높이를 갖는 제2 도전성 관통 비아 구조체; 및
    상기 제2 도전성 관통 비아 구조체 및 상기 제2 결정질 반도체 기판 사이에 제공되는 제2 절연성 분리막을 포함하되,
    상기 제2 절연성 분리막은 상기 제2 식각 정지막의 일부와 접촉하는 반도체 소자.
  20. 제18 항에 있어서,
    상기 제1 절연성 분리막은:
    상기 제1 도전성 관통 비아 구조체와 상기 제1 결정질 반도체 기판 사이에 개재된 제1 부분; 및
    상기 제1 도전성 관통 비아 구조체와 상기 제1 식각 정지막 사이에 개재되고, 상기 제1 부분과 연결된 제2 부분을 포함하고,
    상기 제2 부분은 상기 제1 식각 정지막의 단부를 향해 돌출된 반도체 소자.
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