JPH11307627A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】電気的特性を向上させたトレンチ型素子分離構
造を有する半導体装置と、その製造方法を提供する。 【解決手段】ｐ型シリコン半導体基板１に、所定角度の
均一な斜面５を側壁として有する第１の溝４を形成した
後、斜面５を熱酸化膜６によってマスクする。その後、
第１の溝４の底面に露出したｐ型シリコン半導体基板１
をさらに除去することで、側壁がｐ型シリコン半導体基
板１に対して略垂直である第２の溝７を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上の素
子形成領域を画定する方法のうち、トレンチ型素子分離
構造による素子分離領域を備えた半導体装置と、その製
造方法に関するものである。

【０００２】

【従来の技術】半導体基板上の素子間の電気的な分離を
図るための構造の１つとして、トレンチ型素子分離構造
が知られている。この素子分離構造は、例えばシリコン
からなる半導体基板に形成された溝内に、酸化膜等から
なる絶縁膜層を埋め込んで素子活性領域を画定するもの
である。

【０００３】このようなトレンチ型素子分離構造におい
ては、素子分離領域の端部への電界集中が起こり易く、
ＭＯＳトランジスタのしきい値電圧の低下が従来から問
題となっていた。

【０００４】この問題を解決するために、トレンチ型素
子分離構造における溝の側壁の上部をテーパー状に形成
し、下部は垂直に形成することによって素子分離領域の
端部への電界集中を緩和する構造が、特開昭６３−３０
５５２７号公報及び特開平１−１０７５５４号公報に開
示されている。

【０００５】また、トレンチ型素子分離構造における溝
の側壁の上部から下部に渡る全体をテーパー状に形成す
る構造が特開平６−１７７２３９号公報に開示されてい
る。

【０００６】更に、特開平７−１６１８０８号公報に
は、溝の上端部においてウエットエッチングによって側
壁の角度を緩和させる方法が記載されている。

【０００７】特開昭６３−３０５５２７号公報に開示さ
れた方法においては、半導体基板上に形成された溝内
を、半導体基板表面まで達しないように絶縁膜で埋め込
んだ後、溝の側壁と半導体基板の表面からなるエッジを
等方性エッチングで除去することによって、溝の側壁の
上端部にテーパーを形成している。

【０００８】特開平１−１０７５５４号公報に開示され
た方法においては、半導体基板上に酸化膜を形成し、こ
の酸化膜を溝を形成する際のマスク形状に加工した後、
溝を形成する前に等方性のプラズマエッチングを行う。
これによって、溝の側壁の上端部にあらかじめテーパー
を形成しておき、その後に異方性エッチングを行って溝
を形成することで、テーパーを上端に有する溝を完成さ
せている。

【０００９】特開平６−１７７２３９号公報に開示され
た方法においては、キャップ酸化膜をマスクとして窒素
ガスと酸素ガスを用いたドライエッチングを行って、側
壁全体がテーパー形状である溝を形成している。

【００１０】

【発明が解決しようとする課題】特開昭６３−３０５５
２７号公報に開示された方法では、エッチング条件のプ
ロセスウィンドウが狭い上に、ウエットエッチングによ
って溝側壁と半導体基板の表面のエッジを丸めるため、
一定した斜面からなるテーパー面を形成するのは困難で
あった。

【００１１】また、特開平１−１０７５５４号公報に開
示された方法では、等方性のプラズマエッチングでテー
パーを形成するため、やはり所望の斜面を形成すること
ができなかった。さらに、テーパーを形成した後にその
まま異方性エッチングを行って溝を深くするため、この
異方性エッチング工程でテーパーの形状がより不均一に
なる恐れもあった。

【００１２】さらに、上述した特開昭６３−３０５５２
７号公報と特開平１−１０７５５４号公報における方法
では、テーパーを形成した後に半導体基板上に直接酸化
膜を形成して溝を埋め、エッチバックをして溝内にこの
酸化膜を残すようにしなければならないため、エッチバ
ックの際の有効なストッパー膜がないという欠点もあ
る。

【００１３】従って、エッチバック後の溝を埋めた酸化
膜の表面は半導体基板の表面と同一面に形成されてしま
う。そして、溝を埋めた酸化膜の上部にＭＯＳトランジ
スタのゲート配線が形成された場合にゲート配線と半導
体基板との距離が近くなるため、溝の上部にテーパーを
形成しておいたとしても電界の集中が生じてしまうとい
った問題が発生していた。

【００１４】特開平７−１６１８０８号公報に開示され
た方法においては、ウエットエッチングによって溝の上
端に斜面を形成するため、溝幅が必要以上に拡大されて
素子分離面積が大きくなるという問題があった。これに
より、半導体装置の微細化の障害となるばかりでなく、
溝に露出する半導体基板にダメージを与えるという問題
もあった。

【００１５】このように、上記３つの従来例においては
溝の上端に形成されたテーパ角度を均一に制御すること
ができず、その上素子分離領域の表面と半導体基板の表
面が同一面に形成されるため、素子分離領域の端部にお
ける電界の集中を効果的に緩和させることはできなかっ
た。

【００１６】従って、この２つの従来例におけるトレン
チ型素子分離構造を適用してＭＯＳトランジスタを形成
した場合には、しきい値電圧のばらつきの発生を抑える
ことができず、またしきい値電圧の低下も避けられない
問題となっていた。

【００１７】また、特開平６−１７７２３９号公報に開
示された方法では、溝の側壁全体をテーパー面としてい
るため、一定したアスペクト比を有する溝以外は形成す
ることができない。すなわち、溝幅によって溝の深さが
おのずから定まってしまうという問題が生じていた。従
って、素子分離性能を十分に確保しようとすると、素子
分離領域の幅を大きくとる必要があり、素子の微細化に
対して大きな障害となっていた。

【００１８】更に、トレンチ型素子分離構造の別の問題
として、溝を形成するためのマスクとなる積層膜を除去
する際に、あるいはその後の洗浄工程において、溝を埋
め込んだ絶縁膜の端が除去されて半導体基板の表面より
も低く陥没してしまうという問題が発生していた。

【００１９】そして、この陥没した部位を跨ぐようにＭ
ＯＳトランジスタのゲート電極が形成された場合には、
絶縁膜と半導体基板の境界部、すなわちトレンチ型素子
分離構造の素子分離端において電界集中が発生し、トラ
ンジスタのしきい値の低下、リーク電流の増大といった
問題が発生していた。

【００２０】この問題を防止する方法が、特開平６−２
１２１０号公報あるいは特開平７−２７３１８０号公報
に記載されている。

【００２１】これらの公報の記載によれば、半導体基板
に溝を形成するためのマスクとなる積層膜を形成し、溝
を形成する部位を選択的に除去して開孔部を形成した
後、半導体基板上の全面にＣＶＤ法によるシリコン酸化
膜を形成して一旦この開孔部を埋めている。

【００２２】そして、異方性エッチングを施して積層膜
上のシリコン酸化膜を除去することにより、開孔部にお
ける積層膜の側壁にシリコン酸化膜からなるサイドウォ
ールを形成する。そして、半導体基板に溝を形成する際
にはこのサイドウォールと積層膜をマスクとしてエッチ
ングを行っている。

【００２３】溝を形成した後は、ＣＶＤ法によりシリコ
ン酸化膜を形成して溝を埋め込んで、積層膜上のシリコ
ン酸化膜を除去する。そして、マスクとして用いた積層
膜除去することによりトレンチ型素子分離構造を完成さ
せている。

【００２４】この方法によれば、積層膜よりもサイドウ
ォールが形成されている分だけ開孔部が狭められている
ため、積層膜を除去した際には、溝に埋め込まれたシリ
コン酸化膜の側縁部位にシリコン酸化膜からなるサイド
ウォールも残されることになる。従って、形成されるト
レンチ型素子分離構造は半導体基板上においては溝幅よ
りもサイドウォールの幅だけ広く形成されることにな
る。

【００２５】従って、積層膜の除去の際、あるいはその
後の洗浄工程の際には、溝を埋め込んだシリコン酸化膜
が除去される前に、サイドウォールが除去されることと
なるため、サイドウォールが保護膜の役割を果して、素
子分離端において上述したような陥没部が形成されるこ
とを抑えることができる。

【００２６】しかしながら、上述したようにシリコン酸
化膜からなるサイドウォールを形成して、トレンチ型素
子分離構造の幅を広げたとしても、サイドウォールを形
成するシリコン酸化膜はエッチングあるいは洗浄に対す
る保護膜としての機能を十分に果していなかった。

【００２７】すなわち、上述した例ではサイドウォール
としてＣＶＤ法により形成したシリコン酸化膜を用いて
いる。そして、溝形成のマスク膜として通常用いられて
いるシリコン窒化膜を除去するには熱リン酸が用いられ
ており、ＣＶＤ法によるシリコン酸化膜ではシリコン窒
化膜に対して十分にエッチング選択比をとることができ
なかった。

【００２８】同様に、後工程での洗浄に対しても、シリ
コン酸化膜からなるサイドウォールでは、溝を埋め込ん
だシリコン酸化膜を十分に保護することができなかっ
た。

【００２９】従って、熱リン酸によるシリコン窒化膜の
除去の際、あるいはその後のエッチング、洗浄工程の際
に、サイドウォールが完全に除去されてしまい、溝を埋
め込んだシリコン酸化膜と半導体基板の境界においてや
はり陥没部が形成されるという問題が発生していた。

【００３０】これにより、陥没部を跨ぐようにＭＯＳト
ランジスタのゲート電極が形成された場合には、トレン
チ型素子分離構造の素子分離端において電界集中が発生
し、トランジスタのしきい値の低下、リーク電流の増大
といった問題を回避することができなかった。

【００３１】本発明は、このような問題を解決するため
に成されたものであり、トレンチ型素子分離構造を有す
る半導体装置において、素子分離端における電界集中の
発生を抑止することにより、電気的特性及び信頼性を向
上させた半導体装置とその製造方法を提供することを目
的とする。

【００３２】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成された溝と、前記溝を埋め込んだ絶
縁膜とを備え、前記溝の側壁は、上部に形成された前記
半導体基板の表面に対して所定角度を有する斜面と下部
に形成された前記半導体基板の表面に対して略垂直な面
とからなり、前記溝の底面が平坦に形成されている。

【００３３】本発明の半導体装置の一態様例において
は、前記斜面は、前記溝のほぼ半分の深さまで形成され
ている。

【００３４】本発明の半導体装置の一態様例において
は、前記所定角度は前記半導体基板の表面に対して６０
°〜７０°の範囲内である。

【００３５】本発明の半導体装置の一態様例において
は、前記絶縁膜は前記半導体基板の表面よりも突出して
形成されており、前記半導体基板上の前記絶縁膜の側縁
部位は、多結晶シリコン膜を熱酸化して形成された熱酸
化膜によって覆われている。

【００３６】本発明の半導体装置の一態様例において
は、前記熱酸化膜と前記絶縁膜の間にＣＶＤ法により形
成されたシリコン酸化膜が形成されている。

【００３７】本発明の半導体装置の一態様例において
は、前記半導体基板の表面近傍において、前記所定角度
が小さくなるように形成されている。

【００３８】本発明の半導体装置は、半導体基板の溝を
埋め込む絶縁膜からなるトレンチ型素子分離構造を有す
る半導体装置であって、前記絶縁膜は前記半導体基板の
表面よりも突出して形成されており、前記半導体基板上
の前記絶縁膜の側縁部位は、多結晶シリコン膜を熱酸化
して形成された熱酸化膜によって覆われている。

【００３９】本発明の半導体装置の一態様例において
は、前記熱酸化膜と前記絶縁膜の間にＣＶＤ法により形
成されたシリコン酸化膜が形成されている。

【００４０】本発明の半導体装置の製造方法は、半導体
基板上に第１の絶縁膜を形成する第１の工程と、前記第
１の絶縁膜を選択的に除去して、前記半導体基板の一部
を露出させる第２の工程と、前記第１の絶縁膜の形状に
倣って露出した前記半導体基板を除去して、前記半導体
基板の表面に対して所定角度に形成された斜面からなる
側壁を有する第１の溝を形成する第３の工程と、前記斜
面を含む前記第１の溝の内壁面を覆う第２の絶縁膜を形
成する第４の工程と、前記第１の溝の底面における前記
第２の絶縁膜を除去して、前記第１の溝の底面において
前記半導体基板を露出させる第５の工程と、前記第１の
溝の底面に露出した前記半導体基板を除去して、前記第
１の溝の側壁から続く溝であって前記半導体基板の表面
に対して略垂直な側壁を有する第２の溝を形成する６の
工程と、前記第１の溝及び前記第２の溝内を含む全面に
第３の絶縁膜を形成して、前記第１の溝及び前記第２の
溝を埋め込む第７の工程と、前記第１の絶縁膜が露出す
るまで前記第３の絶縁膜を除去する第８の工程と、前記
第１の絶縁膜を除去する第９の工程とを有する。

【００４１】本発明における半導体装置の製造方法の一
態様例においては、前記第３の工程において形成する前
記第１の溝の斜面の角度は前記半導体基板の表面に対し
て６０°〜７０°の範囲内である。

【００４２】本発明における半導体装置の製造方法の一
態様例においては、前記第３の工程において形成する前
記第１の溝の深さと、前記第６の工程において形成する
前記第２の溝の深さが略同じである。

【００４３】本発明における半導体装置の製造方法の一
態様例においては、前記第８の工程において、前記第３
の絶縁膜を化学機械研磨法によって研磨して除去する。

【００４４】本発明における半導体装置の製造方法の一
態様例においては、前記第１の工程の前に、前記半導体
基板上にパッド絶縁膜を形成する第１０の工程を有し、
前記第１の工程において前記パッド絶縁膜を介して前記
第１の絶縁膜を形成し、前記第２の工程において、前記
第１の絶縁膜とともに前記パッド絶縁膜を選択的に除去
し、前記第９の工程の後に前記半導体基板上に残された
前記パッド絶縁膜を除去する第１１の工程を更に有す
る。

【００４５】本発明における半導体装置の製造方法の一
態様例においては、前記第６の工程と前記第７の工程の
間に、前記第２の溝の内壁面を覆う第４の絶縁膜を形成
する第１２の工程を更に有する。

【００４６】本発明における半導体装置の製造方法の一
態様例においては、前記第３の工程において、少なくと
も塩素を含む雰囲気中でドライエッチングを行って前記
半導体基板を除去し、前記斜面からなる側壁を有する第
１の溝を形成する。

【００４７】本発明における半導体装置の製造方法の一
態様例においては、前記第３の工程において、臭化水素
と塩素の混合雰囲気中でドライエッチングを行う。

【００４８】本発明における半導体装置の製造方法の一
態様例においては、前記６の工程において、臭化水素と
酸素の混合雰囲気中でドライエッチングを行って前記半
導体基板を除去し、前記第２の溝を形成する。

【００４９】本発明における半導体装置の製造方法の一
態様例においては、前記第１の絶縁膜はシリコン窒化膜
である。

【００５０】本発明における半導体装置の製造方法の一
態様例においては、前記第４の工程において、前記第１
の溝において露出した前記半導体基板を熱酸化すること
により前記第２の絶縁膜を形成する。

【００５１】本発明における半導体装置の製造方法の一
態様例においては、窒素希釈雰囲気中において前記半導
体基板を熱酸化する。

【００５２】本発明における半導体装置の製造方法は、
半導体基板上に第１の絶縁膜を形成する第１の工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する第２の工
程と、前記第２の絶縁膜を選択的に除去して前記第１の
絶縁膜を露出させる開孔部を形成する第３の工程と、前
記半導体基板上の全面に酸化容易な膜を形成する第４の
工程と、前記開孔部において前記第１の絶縁膜が露出す
るまで前記酸化容易な膜を除去して、前記開孔部におけ
る前記第２の絶縁膜の側壁部位に前記酸化容易な膜から
なる第１のサイドウォールを形成する第５の工程と、前
記半導体基板上の全面に第３の絶縁膜を形成する第６の
工程と、前記開孔部において前記半導体基板が露出する
まで前記第３の絶縁膜を除去して、前記第１のサイドウ
ォールを覆うように前記第３の絶縁膜からなる第２のサ
イドウォールを形成する第７の工程と、前記第２の絶縁
膜及び前記第２のサイドウォールをマスクとして前記開
孔部において露出した前記半導体基板を除去して、前記
半導体基板に溝を形成する第８の工程と、前記半導体基
板上の全面に第４の絶縁膜を形成して、前記溝を埋め込
む第９の工程と、前記第２の絶縁膜が露出するまで前記
第４の絶縁膜を除去する第１０の工程と、前記第１及び
第２の絶縁膜を除去して、下層の前記半導体基板を露出
させる第１１の工程と、前記半導体基板に熱処理を施し
て、前記酸化容易な膜からなる前記第１のサイドウォー
ルを熱酸化する第１２の工程とを有する。

【００５３】本発明における半導体装置の製造方法の一
態様例においては、前記第１２の工程において、前記第
１のサイドウォール膜を熱酸化するとともに前記半導体
基板表面を熱酸化することにより前記半導体基板の表面
にゲート酸化膜を形成する。

【００５４】本発明における半導体装置の製造方法の一
態様例においては、前記第１０の工程において、化学機
械研磨法により前記第４の絶縁膜を除去する。

【００５５】本発明における半導体装置の製造方法の一
態様例においては、前記第８の工程と前記第９の工程の
間に、前記溝の内壁面を覆う第５の絶縁膜を形成する第
１３の工程を更に有する。

【００５６】本発明の半導体装置の製造方法は、半導体
基板上に第１の絶縁膜を形成する第１の工程と、前記第
１の絶縁膜を選択的に除去して前記半導体基板を露出さ
せる開孔部を形成する第２の工程と、前記半導体基板上
の全面に酸化容易な膜を形成する第３の工程と、前記半
導体基板に熱処理を施して、前記酸化容易な膜からなる
熱酸化膜を形成する第４の工程と、前記第１の絶縁膜上
の前記熱酸化膜を除去して、前記開孔部における前記第
１の絶縁膜の側壁部位に前記熱酸化膜からなるサイドウ
ォールを形成する第５の工程と、前記第１の絶縁膜、前
記サイドウォールをマスクとして前記開孔部に露出した
前記半導体基板を除去して、前記半導体基板に溝を形成
する第６の工程と、前記半導体基板上の全面に第２の絶
縁膜を形成して、前記溝を埋め込む第７の工程と、前記
第１の絶縁膜が露出するまで前記第２の絶縁膜を除去す
る第８の工程と、前記第１の絶縁膜を除去して、下層の
前記半導体基板を露出させる第９の工程とを有する。

【００５７】本発明における半導体装置の製造方法の一
態様例においては、前記第１の工程において、パッド絶
縁膜を介して前記第１の絶縁膜を形成し、前記第２の工
程において、前記第１の絶縁膜とともに前記パッド絶縁
膜を選択的に除去して前記開孔部を形成し、前記第９の
工程において、前記第１の絶縁膜とともに前記パッド絶
縁膜を除去する。

【００５８】本発明における半導体装置の製造方法の一
態様例においては、前記第９の工程後、前記半導体基板
表面を熱酸化することにより前記半導体基板の表面にゲ
ート酸化膜を形成する。

【００５９】本発明における半導体装置の製造方法の一
態様例においては、前記第８の工程において、化学機械
研磨法により前記第２の絶縁膜を除去する。

【００６０】本発明における半導体装置の製造方法の一
態様例においては、前記第６の工程と前記第７の工程の
間に、前記溝の内壁面を覆う第３の絶縁膜を形成する第
１０の工程を更に有する。

【００６１】本発明の半導体装置の製造方法は、半導体
基板上に第１の絶縁膜を形成する第１の工程と、前記第
１の絶縁膜上に第２の絶縁膜を形成する第２の工程と、
前記第２の絶縁膜を選択的に除去して前記第１の絶縁膜
を露出させる開孔部を形成する第３の工程と、前記半導
体基板上の全面に酸化容易な膜を形成する第４の工程
と、前記開孔部において前記第１の絶縁膜が露出するま
で前記酸化容易な膜を除去して、前記開孔部における前
記第２の絶縁膜の側壁部位に前記酸化容易な膜からなる
第１のサイドウォールを形成する第５の工程と、前記半
導体基板上の全面に第３の絶縁膜を形成する第６の工程
と、前記開孔部において前記半導体基板が露出するまで
前記第３の絶縁膜及び前記第１の絶縁膜を除去して、前
記第１のサイドウォールを覆うように前記第３の絶縁膜
からなる第２のサイドウォールを形成する第７の工程
と、前記第２の絶縁膜及び前記第２のサイドウォールを
マスクとして前記開孔部において露出した前記半導体基
板を除去して、前記半導体基板の表面に対して所定角度
に形成された斜面からなる側壁を有する第１の溝を形成
する第８の工程と、前記斜面を含む前記第１の溝の内壁
面に第４の絶縁膜を形成する第９の工程と、前記第１の
溝の底面における前記第４の絶縁膜を除去して、前記第
１の溝の底面において前記半導体基板を露出させる第１
０の工程と、前記第１の溝の底面に露出した前記半導体
基板を除去して、前記第１の溝の側壁から続く溝であっ
て前記半導体基板の表面に対して略垂直な側壁を有する
第２の溝を形成する１１の工程と、前記第１の溝及び前
記第２の溝内を含む全面に第５の絶縁膜を形成して、前
記第１の溝及び前記第２の溝を埋め込む第１２の工程
と、前記第２の絶縁膜が露出するまで前記第５の絶縁膜
を除去する第１３の工程と、前記第１及び第２の絶縁膜
を除去して、下層の前記半導体基板を露出させる第１４
の工程と、前記半導体基板に熱処理を施して、前記酸化
容易な膜からなる前記第１のサイドウォールを熱酸化す
る第１５の工程とを有する。

【００６２】本発明における半導体装置の製造方法の一
態様例においては、前記第８の工程において形成する前
記第１の溝の斜面の角度は前記半導体基板の表面に対し
て６０°〜７０°の範囲内である。

【００６３】本発明における半導体装置の製造方法の一
態様例においては、前記第１３の工程において、前記第
５の絶縁膜を化学機械研磨法によって研磨して除去す
る。

【００６４】本発明における半導体装置の製造方法の一
態様例においては、前記第８の工程において、少なくと
も塩素を含む雰囲気中でドライエッチングを行って前記
半導体基板を除去し、前記斜面からなる側壁を有する第
１の溝を形成する。

【００６５】本発明における半導体装置の製造方法の一
態様例においては、前記第１１の工程と前記第１２の工
程の間に、前記第２の溝の内壁面を覆う第６の絶縁膜を
形成する第１６の工程を更に有する。

【００６６】本発明の半導体装置の製造方法は、半導体
基板上に第１の絶縁膜を形成する第１の工程と、前記第
１の絶縁膜を選択的に除去して前記半導体基板を露出さ
せる開孔部を形成する第２の工程と、前記半導体基板上
の全面に酸化容易な膜を形成する第３の工程と、前記半
導体基板に熱処理を施して、前記酸化容易な膜からなる
熱酸化膜を形成する第４の工程と、前記開孔部において
前記半導体基板の表面が露出するまで前記熱酸化膜を除
去して、前記開孔部における前記第１及び第２の絶縁膜
の側壁部位に前記熱酸化膜からなるサイドウォールを形
成する第５の工程と、前記第１の絶縁膜及び前記サイド
ウォールをマスクとして前記開孔部において露出した前
記半導体基板を除去して、前記半導体基板の表面に対し
て所定角度に形成された斜面からなる側壁を有する第１
の溝を形成する第６の工程と、前記斜面を含む前記第１
の溝の内壁面に第２の絶縁膜を形成する第７の工程と、
前記第１の溝の底面における前記第２の絶縁膜を除去し
て、前記第１の溝の底面において前記半導体基板を露出
させる第８の工程と、前記第１の溝の底面に露出した前
記半導体基板を除去して、前記第１の溝の側壁から続く
溝であって前記半導体基板の表面に対して略垂直な側壁
を有する第２の溝を形成する９の工程と、前記第１の溝
及び前記第２の溝内を含む全面に第３の絶縁膜を形成し
て、前記第１の溝及び前記第２の溝を埋め込む第１０の
工程と、前記第１の絶縁膜が露出するまで前記第３の絶
縁膜を除去する第１１の工程と、前記第１の絶縁膜を除
去する第１２の工程とを有する。

【００６７】本発明における半導体装置の製造方法の一
態様例においては、前記第６の工程において形成する前
記第１の溝の斜面の角度は前記半導体基板の表面に対し
て６０°〜７０°の範囲内である。

【００６８】本発明における半導体装置の製造方法の一
態様例においては、前記第１１の工程において、前記第
３の絶縁膜を化学機械研磨法によって研磨して除去す
る。

【００６９】本発明における半導体装置の製造方法の一
態様例においては、前記第６の工程において、少なくと
も塩素を含む雰囲気中でドライエッチングを行って前記
半導体基板を除去し、前記斜面からなる側壁を有する第
１の溝を形成する。

【００７０】本発明における半導体装置の製造方法の一
態様例においては、前記第９の工程と前記第１０の工程
の間に、前記第２の溝の内壁面を覆う第４の絶縁膜を形
成する第１３の工程を更に有する。

【００７１】本発明における半導体装置の製造方法の一
態様例においては、前記第１の工程において、パッド絶
縁膜を介して前記第１の絶縁膜を形成し、前記第２の工
程において、前記第１の絶縁膜とともに前記パッド絶縁
膜を選択的に除去して前記開孔部を形成し、前記第１２
の工程において、前記第１の絶縁膜とともに前記パッド
絶縁膜を除去する。

【００７２】

【作用】本発明においては、半導体基板に側壁が均一な
斜面からなる第１の溝を形成した後、この斜面のみを第
２の絶縁膜で覆ってエッチングを行うことで、底面に露
出した半導体基板を除去して第２の溝を形成する。従っ
て、上半部には半導体基板の表面に対して所定の角度に
均一に形成された斜面を有し、下半部には略垂直な側壁
を有する溝を制御性良く形成することができる。

【００７３】第１の溝を形成する際、好ましくは塩素雰
囲気中、あるいは臭化水素及び塩素の混合雰囲気中でド
ライエッチングを行うことで、安定的に第１の溝の側壁
を斜面として形成することができる。また、第２の溝を
形成する際に、臭化水素と酸素の混合雰囲気中でドライ
エッチングを行うことで、第２の溝の側壁を半導体基板
の表面に対してほぼ垂直な面とすることができる。

【００７４】このように、溝の側壁の上端部に均一な斜
面を形成することによって、仮に素子分離領域の端部に
電界が生じても、この制御性良く形成された斜面によっ
て段階的に電界を分散させることができるため、電界の
集中を緩和することができる。

【００７５】また、溝の側壁の下半部が半導体基板表面
に対して垂直に形成されるため、溝の深さを十分とるこ
とができる。従って、確実に素子分離を行うことも可能
となる。

【００７６】更に、本発明においては、トレンチ型素子
分離構造の形成の際、開孔部を有するマスク膜と、この
開孔部側壁に形成された酸化容易な膜（第１のサイドウ
ォール）を覆う第２のサイドウォールをマスクとして半
導体基板に溝を形成する。そして、溝を絶縁膜で充填し
た後、マスク膜を除去する。これにより、半導体基板上
において溝を充填する絶縁膜の側縁部位に第２のサイド
ウォールを介して酸化容易な膜を残存させることができ
る。そして、この酸化容易な膜を熱酸化することによ
り、溝を充填する絶縁膜の側縁部位を熱酸化膜で覆って
保護することができる。

【００７７】また、本発明においては、トレンチ型素子
分離構造の形成の際、開孔部を有するマスク膜と、この
開孔部に形成された熱酸化膜からなるサイドウォールを
マスクとして半導体基板に溝を形成する。そして、溝を
絶縁膜で充填した後、マスク膜を除去する。これによ
り、半導体基板上において溝を充填する絶縁膜の側縁部
位を熱酸化膜で覆って保護することができる。

【００７８】この場合、好ましくは酸化容易な膜として
多結晶シリコン膜を用いる。多結晶シリコン膜を熱酸化
して形成した熱酸化膜のエッチングレートは、ＣＶＤ法
により形成したシリコン酸化膜の１／６と小さいため、
エッチング、洗浄等によってもほとんど除去されること
がない。これにより、マスク膜の除去工程、あるいは後
工程におけるエッチング、洗浄工程において、熱酸化膜
が保護膜として機能して溝内の絶縁膜が除去されること
を抑止することができる。

【００７９】

【発明の実施の形態】以下、本発明に係るトレンチ型素
子分離構造を適用したｎＭＯＳトランジスタの構造と製
造方法を図１〜図８を参照しながら共に説明する。

【００８０】先ず、図１（ａ）に示すように、ｐ型シリ
コン半導体基板１の表面を熱酸化して厚さ３００Å程度
の熱酸化膜２を形成し、続いてこの熱酸化膜２上に、低
圧ＣＶＤ法により厚さ２０００Å程度のシリコン窒化膜
３を形成する。

【００８１】次に、図１（ｂ）に示すように、フォトリ
ソグラフィ、及びこれに続くドライエッチングによっ
て、素子分離される領域のｐ型シリコン半導体基板１を
露出させる開口部２６を形成するようにシリコン窒化膜
３及び熱酸化膜２を除去する。

【００８２】続いて、図２（ａ）に示すように、シリコ
ン窒化膜３をマスクとして塩素（Ｃｌ₂ ）雰囲気中でド
ライエッチングを行い、開口部２６におけるｐ型シリコ
ン半導体基板１を除去して深さ２０００Å程度の第１の
溝４を形成する。

【００８３】第１の溝４の形成にあたっては、塩素雰囲
気中のドライエッチングの代わりに、臭化水素（ＨＢ
ｒ）と塩素の混合雰囲気中でドライエッチングを行って
も良い。

【００８４】このような条件下でドライエッチングを行
うことで、図２（ａ）に示すように、ｐ型シリコン半導
体基板１の表面に対する角度（θ）が７０°程度の均一
な斜面５を、第１の溝４の側壁として形成することがで
きる。

【００８５】このように、第１の溝４に斜面５を形成し
て素子分離を行うことで、ｐ型シリコン半導体基板１の
斜面５の近傍に電界が生じたとしても、斜面に沿った深
さ方向に段階的に分散させることが可能となる。

【００８６】しかも、上述したようなドライエッチング
によって高い精度で所定角度を有する斜面５を形成する
ことができるので、電界集中の緩和により効果的であ
る。斜面の角度（θ）は６０°より小さくすると必要以
上に溝幅をとることになり、７０°より大きいと電界集
中が大きくなる。従って、斜面の角度（θ）を６０°か
ら７０°の範囲に形成することで、素子の微細化を可能
とし、かつ電界の集中を抑止した最適の構造を得ること
ができる。

【００８７】また、斜面５の角度（θ）を７０°以上と
すると、ＭＯＳトランジスタのゲート電圧に対するドレ
イン電流（Ｉ_d −Ｖ_g ）の特性図において、キンク電流
が生じてＭＯＳトランジスタの電気的特性が劣化する度
合いが顕著になる。本実施形態のように斜面５の角度
（θ）を７０°以下に形成することで、キンク電流の発
生を抑止して、良好なＩ_d −Ｖ_g 特性を有するＭＯＳト
ランジスタを形成することが可能である。

【００８８】そして、上述したように第１の溝４の深さ
を２０００Å程度とし、斜面５の角度を６０°以上に形
成することにより、第１の溝４の側壁部位の水平方向距
離を０．２μｍ以上確保することができる。これによ
り、電界集中を緩和してリークを抑止することができ、
且つ、斜面５の水平方向の張出しを最小限に抑えること
により素子分離面積の縮小を図ることが可能である。

【００８９】次に、図２（ｂ）に示すように、熱酸化処
理を施すことにより、第１の溝４の内壁面に露出したｐ
型シリコン半導体基板１の表面領域に、厚さ５００Å程
度の熱酸化膜６を形成する。

【００９０】次に、図３（ａ）に示すように、第１の溝
４の底面のみ熱酸化膜６を除去する。ここでは、異方性
エッチングを行うことで、第１の溝４の底面に形成され
た熱酸化膜６だけを除去することができる。従って、第
１の溝４の側壁である斜面５には、熱酸化膜６が残され
てｐ型シリコン半導体基板１の表面をそのまま覆ってお
くことができる。

【００９１】次に、図３（ｂ）に示すように、シリコン
窒化膜３及び斜面５に残された熱酸化膜６をマスクとし
て、臭化水素（ＨＢｒ）と酸素（Ｏ₂ ）との混合雰囲気
中でドライエッチングを行って、第１の溝４から深さ方
向に延長された第２の溝７を形成する。

【００９２】このドライエッチングにおける臭化水素と
酸素のガス流量比は、ＨＢｒ：Ｏ₂＝２０：１〜２０
０：１程度が適当である。

【００９３】このような条件下でドライエッチングを行
うことにより、第２の溝７の側壁８はｐ型シリコン半導
体基板１の表面に対して８０°〜９０°程度の角度をも
って形成される。

【００９４】このように、側壁８はｐ型シリコン半導体
基板１の表面に対してほぼ垂直に形成されるため、第２
の溝７は深さによって溝幅が狭くなることはない。従っ
て、第２の溝７を十分に深くすることで素子分離を確実
に行うことができる。

【００９５】ここでは、第２の溝７の深さは２０００Å
程度に形成するのが好ましい。従って、第１の溝４の深
さとあわせた全体での溝の深さは、ｐ型シリコン半導体
基板１の表面から４０００Å程度となる。

【００９６】次に、図４（ａ）に示すように、第２の溝
７の内壁面に露出したｐ型シリコン半導体基板１の表面
領域を熱酸化処理して、厚さ２００Å程度の熱酸化膜９
を形成する。この熱酸化膜９は、エッチングによって第
２の溝７の内壁の表面領域に形成されたダメージ層の拡
散を防止する。

【００９７】次に、図４（ｂ）に示すように、低圧ＣＶ
Ｄ法により第１の溝４及び第２の溝７内を含む全面に、
厚さ７０００Å程度のシリコン酸化膜１０を形成する。
これによって、第１の溝４及び第２の溝７はシリコン酸
化膜１０によって完全に埋め込まれる。

【００９８】次に、図５（ａ）に示すように、化学機械
研磨（ＣＭＰ）法によりシリコン酸化膜１０を研磨して
除去する。そして、シリコン窒化膜３が露出したところ
でシリコン窒化膜３をストッパーとして研磨を停止させ
る。

【００９９】次に、図５（ｂ）に示すように、シリコン
窒化膜３を異方性のドライエッチング、又はウエットエ
ッチングによって除去する。シリコン酸化膜１０をウェ
ットエッチング耐性の高いＨＴＯ膜等により形成した場
合、ウエットエッチングによりシリコン窒化膜３を除去
することが可能である。続いて、フッ化水素によるウエ
ットエッチング、又はドライエッチングにより熱酸化膜
２を除去する。これにより、第１の溝４及び第２の溝７
内にシリコン酸化膜１０を残して、トレンチ型素子分離
構造１１が完成する。そして、このトレンチ型素子分離
構造１１によって素子形成領域１２が画定される。

【０１００】次に、図６（ａ）に示すように、熱酸化処
理により素子形成領域１２上に熱酸化膜１３を形成した
後、全面に低圧ＣＶＤ法によりリン（Ｐ）等の不純物を
添加させながら導電性を有する多結晶シリコン膜１４を
形成する。

【０１０１】次に、多結晶シリコン膜１４上にシリコン
酸化膜１５を形成した後、フォトリソグラフィ、及びこ
れに続くドライエッチングにより、シリコン酸化膜１５
及び多結晶シリコン膜１４をパターニングして図６
（ｂ）に示すような、多結晶シリコン膜１４からなるゲ
ート電極１７を形成する。

【０１０２】次に、図７（ａ）に示すように、トレンチ
型素子分離構造１１及びシリコン酸化膜１５をマスクと
して、ｐ型シリコン半導体基板１の表面領域に、ｎ型の
不純物であるヒ素（Ａｓ）を低濃度にイオン注入して低
濃度の不純物拡散層１９を形成する。

【０１０３】次に、低圧ＣＶＤ法により全面にシリコン
酸化膜を形成する。そして、フォトリソグラフィ及びこ
れに続く異方性ドライエッチングにより、図７（ｂ）に
示すように、ゲート電極１７及びシリコン酸化膜１５の
側面に、このシリコン酸化膜から成る側壁絶縁膜２０を
形成する。これと同時に熱酸化膜１３をゲート電極１７
及び側壁絶縁膜２０の下に残して除去して、ゲート酸化
膜１６を形成する。

【０１０４】次に、図７（ｃ）に示すように、トレンチ
型素子分離構造１１、シリコン酸化膜１５及び側壁絶縁
膜２０をマスクにして、ｐ型シリコン半導体基板１の表
面領域にｎ型の不純物であるヒ素（Ａｓ）又はリン
（Ｐ）を高濃度にイオン注入して、高濃度の不純物拡散
層２１を形成する。その後、熱処理を行って、低濃度の
不純物拡散層１９及び高濃度の不純物拡散層２１の不純
物を活性化させる。

【０１０５】次に、図８（ａ）に示すように、全面にＢ
ＰＳＧ膜２２を厚く堆積させた後、リフロー処理を行
う。そして、高濃度の不純物拡散層２１及びゲート電極
１７まで達するコンタクトホール２３，２４を開孔す
る。

【０１０６】そして、スパッタ法によりアルミニウム配
線２５を蒸着して、コンタクトホール２３，２４を充填
しＢＰＳＧ膜２２上でパターニングすることにより、図
８（ｂ）に示すようなｎＭＯＳトランジスタを完成させ
る。

【０１０７】以上示したように、本実施形態において
は、塩素雰囲気中でドライエッチングを行うことで、第
１の溝４の側壁に安定的に斜面５を形成することができ
る。そして、この斜面５によって、ｐ型シリコン半導体
基板１の斜面５の近傍での電界の集中を防ぎ、トレンチ
型素子分離構造１に跨がる寄生トランジスタの形成を抑
止することができる。

【０１０８】従って、ｎＭＯＳトランジスタのしきい値
電圧を一定に保つことができ、またしきい値電圧のばら
つきも最小限に抑えることが可能となる。

【０１０９】さらに、臭化水素（ＨＢｒ）及び酸素の混
合雰囲気中でドライエッチングを行うことで、第２の溝
７の側壁８をｐ型シリコン半導体基板１の表面と略垂直
に形成することができる。これによって、第２の溝７の
深さを十分に深くすることが可能となり、隣接する素子
形成領域間の電気的な分離も確実に行うことができる。

【０１１０】従って、この第１の溝４及び第２の溝７を
有するトレンチ型素子分離構造１１によって画定された
素子形成領域１２上に、非常に優れた電気的特性を有す
るｎＭＯＳトランジスタを形成することができる。

【０１１１】（変形例）以下、第１の実施形態の変形例
について説明する。この変形例においては、第１の実施
形態に係るｎＭＯＳトランジスタの製造工程の内、第１
の溝４を形成した後の第１の溝４の内壁面を酸化する工
程が異なっている。

【０１１２】図９（ａ）は、この変形例において第１の
実施形態における図２（ａ）に相当する工程の概略断面
図である。

【０１１３】第１の実施形態においては、第１の溝４を
形成した後に熱酸化処理を施すことにより熱酸化膜６を
形成したが、変形例においてはこの熱酸化の条件を変え
て、より電界集中を緩和することのできる形状に第１の
溝４の斜面形状を加工する。

【０１１４】すなわち、第１の溝４を形成した後、窒素
希釈雰囲気中において酸素濃度１５％以下とし、温度１
０００℃〜１１００℃程度で１時間以上の酸化処理を行
うことにより、第１の溝４の内壁面を酸化する。これに
より、膜厚１５０Å程度の熱酸化膜６’を形成するとと
もに、図９（ａ）に示すように第１の溝４の斜面５の上
端部のエッジを丸めて形成することが可能となる。

【０１１５】このように、酸化条件を変えるだけで斜面
５の上端部形状をより電界集中の緩和に適した形状に変
えることができる。斜面５のエッジが丸められているた
め、エッジ部におけるｐ型シリコン半導体基板１の電界
集中を緩和して丸められたエッジの表面方向に分散させ
ることができる。

【０１１６】その後の工程は第１の実施形態と同様に行
うことにより、図９（ｂ）に示すように変形例に係るｎ
ＭＯＳトランジスタを完成させる。

【０１１７】（第２の実施形態）以下、本発明の第２の
実施形態に係るｎＭＯＳトランジスタの構造と製造方法
を図１０〜図１７を参照しながら共に説明する。これら
の図において、第１の実施形態と同一の構成要素につい
ては同一の符号を記す。

【０１１８】先ず、図１０（ａ）に示すように、ｐ型シ
リコン半導体基板１の表面を熱酸化して厚さ３００Å程
度の熱酸化膜２を形成し、続いてこの熱酸化膜２上に、
低圧ＣＶＤ法により厚さ２０００Å程度のシリコン窒化
膜３を形成する。ここで、熱酸化膜２はｐ型シリコン半
導体基板１とシリコン窒化膜３に生じる応力を緩和する
ためのパッド絶縁膜としての機能を果たす。

【０１１９】次に、図１０（ｂ）に示すように、フォト
リソグラフィ、及びこれに続くドライエッチングによっ
て、素子分離される領域のｐ型シリコン半導体基板１を
露出させる開口部２６を形成するようにシリコン窒化膜
３を除去する。

【０１２０】次に、図１１（ａ）に示すように、ｐ型シ
リコン半導体基板１上の全面に膜厚３００Å程度の多結
晶シリコン膜３１を形成する。これにより、開口部２６
の内壁面が多結晶シリコン膜３１によって覆われる。

【０１２１】次に、図１１（ｂ）に示すように、異方性
エッチングにより開口部２６において熱酸化膜２が露出
するまで多結晶シリコン膜３１を除去する。すなわち、
熱酸化膜２をエッチングの終点として異方性エッチング
を行う。これにより、多結晶シリコン膜３１は開口部２
６におけるシリコン窒化膜３の側壁部位のみに残存し、
多結晶シリコン膜３１からなるサイドウォール３２が形
成される。

【０１２２】次に、図１２（ａ）に示すように、ｐ型シ
リコン半導体基板１上の全面にＣＶＤ法によりシリコン
酸化膜３３を形成する。

【０１２３】次に、図１２（ｂ）に示すように、異方性
エッチングにより開口部２６においてｐ型シリコン半導
体基板１が露出するまでシリコン酸化膜３３を除去す
る。すなわち、ｐ型シリコン半導体基板１をエッチング
の終点として異方性エッチングを行う。これにより、サ
イドウォール３２を覆うようにシリコン酸化膜３３が残
存してシリコン酸化膜３３からなるサイドウォール３４
が形成される。

【０１２４】続いて、図１３（ａ）に示すように、シリ
コン窒化膜３をマスクとして塩素（Ｃｌ₂ ）雰囲気中で
ドライエッチングを行い、開口部２６におけるｐ型シリ
コン半導体基板１を除去して深さ２０００Å程度の第１
の溝４を形成する。

【０１２５】第１の溝４の形成にあたっては、塩素雰囲
気中のドライエッチングの代わりに、臭化水素（ＨＢ
ｒ）と塩素の混合雰囲気中でドライエッチングを行って
も良い。

【０１２６】このような条件下でドライエッチングを行
うことで、図１３（ａ）に示すように、ｐ型シリコン半
導体基板１の表面に対する角度（θ）が７０°程度の均
一な斜面５を、第１の溝４の側壁として形成することが
できる。

【０１２７】このように、第１の溝４に斜面５を形成し
て素子分離を行うことで、ｐ型シリコン半導体基板１の
斜面５の近傍に電界が生じたとしても、斜面に沿った深
さ方向に段階的に分散させることが可能となる。

【０１２８】しかも、上述したようなドライエッチング
によって高い精度で所定角度を有する斜面５を形成する
ことができるので、電界集中の緩和により効果的であ
る。斜面の角度（θ）は６０°より小さくすると必要以
上に溝幅をとることになり、７０°より大きいと電界集
中が大きくなる。従って、斜面の角度（θ）を６０°か
ら７０°の範囲に形成することで、素子の微細化を可能
とし、かつ電界の集中を抑止した最適の構造を得ること
ができる。

【０１２９】次に、図１３（ｂ）に示すように、熱酸化
処理を施すことにより、第１の溝４の内壁面に露出した
ｐ型シリコン半導体基板１の表面領域に、厚さ５００Å
程度の熱酸化膜６を形成する。

【０１３０】次に、図１４（ａ）に示すように、第１の
溝４の底面のみ熱酸化膜６を除去する。ここでは、異方
性エッチングを行うことで、第１の溝４の底面に形成さ
れた熱酸化膜６だけを除去することができる。従って、
第１の溝４の側壁である斜面５には、熱酸化膜６が残さ
れてｐ型シリコン半導体基板１の表面をそのまま覆って
おくことができる。

【０１３１】次に、図１４（ｂ）に示すように、シリコ
ン窒化膜３及び斜面５に残された熱酸化膜６をマスクと
して、臭化水素（ＨＢｒ）と酸素（Ｏ₂ ）との混合雰囲
気中でドライエッチングを行って、第１の溝４から深さ
方向に延長された第２の溝７を形成する。

【０１３２】このドライエッチングにおける臭化水素と
酸素のガス流量比は、ＨＢｒ：Ｏ₂＝２０：１〜２０
０：１程度が適当である。

【０１３３】このような条件下でドライエッチングを行
うことにより、第２の溝７の側壁８はｐ型シリコン半導
体基板１の表面に対して８０°〜９０°程度の角度をも
って形成される。

【０１３４】このように、側壁８はｐ型シリコン半導体
基板１の表面に対してほぼ垂直に形成されるため、第２
の溝７は深さによって溝幅が狭くなることはない。従っ
て、第２の溝７を十分に深くすることで素子分離を確実
に行うことができる。

【０１３５】ここでは、第２の溝７の深さは２０００Å
程度に形成するのが好ましい。従って、第１の溝４の深
さとあわせた全体での溝の深さは、ｐ型シリコン半導体
基板１の表面から４０００Å程度となる。

【０１３６】次に、図１５（ａ）に示すように、第２の
溝７の内壁面に露出したｐ型シリコン半導体基板１の表
面領域を熱酸化処理して、厚さ２００Å程度の熱酸化膜
９を形成する。この熱酸化膜９は、エッチングによって
第２の溝７の内壁の表面領域に形成されたダメージ層の
拡散を防止する。

【０１３７】次に、図１５（ｂ）に示すように、低圧Ｃ
ＶＤ法により第１の溝４及び第２の溝７内を含む全面
に、厚さ７０００Å程度のシリコン酸化膜３５を形成す
る。これによって、第１の溝４及び第２の溝７はシリコ
ン酸化膜３５によって完全に埋め込まれる。

【０１３８】次に、図１６（ａ）に示すように、化学機
械研磨（ＣＭＰ）法によりシリコン酸化膜１０を研磨し
て除去する。そして、シリコン窒化膜３が露出したとこ
ろでシリコン窒化膜３をストッパーとして研磨を停止さ
せる。

【０１３９】次に、図１６（ｂ）に示すように、シリコ
ン窒化膜３を異方性のドライエッチングによって除去
し、続いてフッ化水素によるウエットエッチング、又は
ドライエッチングにより熱酸化膜２を除去する。これに
より、第１の溝４及び第２の溝７内にシリコン酸化膜３
５を残して、トレンチ型素子分離構造１１が完成する。
そして、このトレンチ型素子分離構造１１によって素子
形成領域１２が画定される。

【０１４０】この際、第１の溝４及び第２の溝７を埋め
込んだシリコン酸化膜３５の側縁にサイドウォール３
２，３４が露出する。そして、図１６（ｂ）から明らか
なように、サイドウォール３２，３４は、第１の溝４よ
りも外側へ形成されている。

【０１４１】次に、図１７（ａ）に示すように、ｐ型シ
リコン半導体基板１の全面を熱処理することにより、サ
イドウォール３２，３４のうち多結晶シリコン膜３１か
らなるサイドウォール３２が熱酸化される。これにより
サイドウォール３２，３４のうち外側のサイドウォール
３２が熱酸化膜３６になる。

【０１４２】このようにトレンチ型素子分離構造１１を
構成するシリコン酸化膜３５の外側を覆うように、エッ
チングレートの小さい熱酸化膜３６を形成することがで
きるため、トレンチ型素子分離構造１１をエッチングに
対して強化した構造とすることができる。従って、後工
程でエッチングあるいは洗浄等を行ったとしても、熱酸
化膜３６によって確実にトレンチ型素子分離構造１１を
保護することができ、トレンチ型素子分離構造１１が除
去されることを抑止することができる。

【０１４３】熱酸化膜３６の形成と同時に、露出したｐ
型シリコン半導体基板１の表面が熱酸化されてゲート酸
化膜１５が形成される。

【０１４４】その後、ゲート電極１６を形成してパター
ニングした後、イオン注入によりゲート電極１６の両側
のｐ型シリコン半導体基板１の表面領域に不純物拡散層
２１を形成する。

【０１４５】その後、ＢＰＳＧ膜２２を堆積させ、コン
タクトホール２３，２４を開孔し、アルミニウム配線２
５を形成することにより、図１７（ｂ）に示すような、
ｎＭＯＳトランジスタを完成させる。

【０１４６】以上説明したように、本発明の第２の実施
形態においては、トレンチ型素子分離構造１１の外縁に
多結晶シリコン膜３１からなるサイドウォール３４を形
成することができる。そして、熱処理を施すことにより
サイドウォール３４を熱酸化して熱酸化膜３６を形成す
ることができる。

【０１４７】これにより、トレンチ型素子分離構造１１
の外縁がエッチングレートの低い熱酸化膜３６によって
覆われることになる。そして、後工程におけるエッチン
グ、あるいは洗浄等に対して強化したトレンチ型素子分
離構造１１を形成することができる。

【０１４８】従って、トレンチ型素子分離構造１１が除
去されてｐ型シリコン半導体基板１の表面よりも低く陥
没することがないため、トレンチ型素子分離構造１１か
ら素子活性領域を跨ぐようにゲート電極を形成しても、
素子分離端における電界集中を抑止することができる。

【０１４９】また、第１の実施形態と同様に、第１の溝
４の側壁に斜面５を形成することによって、ｐ型シリコ
ン半導体基板１の斜面５の近傍での電界の集中を防ぎ、
トレンチ型素子分離構造１１に跨がる寄生トランジスタ
の形成を抑止することができる。

【０１５０】従って、ｎＭＯＳトランジスタのしきい値
電圧を一定に保つことができ、またしきい値電圧のばら
つきも最小限に抑えることが可能となる。

【０１５１】さらに、臭化水素（ＨＢｒ）及び酸素の混
合雰囲気中でドライエッチングを行うことで、第２の溝
７の側壁８をｐ型シリコン半導体基板１の表面と略垂直
に形成することができる。これによって、第２の溝７の
深さを十分に深くすることが可能となり、隣接する素子
形成領域間の電気的な分離も確実に行うことができる。

【０１５２】従って、この第１の溝４及び第２の溝７を
有するトレンチ型素子分離構造１１によって画定された
素子形成領域１２上に、非常に優れた電気的特性を有す
るｎＭＯＳトランジスタを形成することができる。

【０１５３】これにより、しきい値の低下を抑止し、リ
ーク電流を最小限に抑えたＭＯＳトランジスタを形成す
ることが可能である。

【０１５４】（第３の実施形態）以下、本発明の第３の
実施形態を図面を参照しながら詳細に説明する。図１８
〜図２４は第３の実施形態に係るＭＯＳトランジスタの
製造方法を工程順に示す概略断面図である。

【０１５５】まず、図１８（ａ）に示すように、ｐ型シ
リコン半導体基板４１表面を熱酸化して膜厚３００Å程
度の熱酸化膜４２を形成する。そして、熱酸化膜４２上
に膜厚２０００Å程度のシリコン窒化膜４３を形成す
る。ここで、熱酸化膜４２はｐ型シリコン半導体基板４
１とシリコン窒化膜４３に生じる応力を緩和するための
パッド絶縁膜としての機能を果たす。

【０１５６】次に、図１８（ｂ）に示すように、フォト
リソグラフィー及びこれに続くドライエッチングによ
り、素子分離領域となる範囲のシリコン窒化膜４３を選
択的に除去して開孔部４４を形成する。

【０１５７】次に、図１９（ａ）に示すように、ｐ型シ
リコン半導体基板４１上の全面に膜厚３００Å程度の多
結晶シリコン膜４５を形成する。これにより、開孔部４
４の内壁面が多結晶シリコン膜４５によって覆われる。

【０１５８】次に、図１９（ｂ）に示すように、異方性
エッチングにより開孔部４４において熱酸化膜４２が露
出するまで多結晶シリコン膜４５を除去する。すなわ
ち、熱酸化膜４２をエッチングの終点として異方性エッ
チングを行う。これにより、多結晶シリコン膜４５は開
孔部４４におけるシリコン窒化膜４３の側壁部位のみに
残存し、多結晶シリコン膜４５からなるサイドウォール
４６が形成される。

【０１５９】次に、図２０（ａ）に示すように、ｐ型シ
リコン半導体基板４１上の全面にＣＶＤ法によりシリコ
ン酸化膜４７を形成する。

【０１６０】次に、図２０（ｂ）に示すように、異方性
エッチングにより開孔部４４においてｐ型シリコン半導
体基板４１が露出するまでシリコン酸化膜４７を除去す
る。すなわち、ｐ型シリコン半導体基板４１をエッチン
グの終点として異方性エッチングを行う。これにより、
サイドウォール４６を覆うようにシリコン酸化膜４７が
残存してシリコン酸化膜４７からなるサイドウォール４
８が形成される。

【０１６１】次に、図２１（ａ）に示すように、サイド
ウォール４６，４８及びシリコン窒化膜４３をマスクと
してエッチングを行うことにより、ｐ型シリコン半導体
基板４１の表面に垂直に深さ４０００Å程度の溝５０を
形成する。

【０１６２】ここで、シリコン酸化膜４７からなるサイ
ドウォール４８によって多結晶シリコン膜４５からなる
サイドウォール４６を覆っているため、ｐ型シリコン半
導体基板１を除去してもサイドウォール４６が除去され
ることはない。

【０１６３】次に、図２１（ｂ）に示すように、形成し
た溝５０の内壁面に形成されたダメージ層を取り込むた
め、溝の内壁面を熱酸化して膜厚２００Å程度の熱酸化
膜５１を形成する。

【０１６４】次に、図２２（ａ）に示すように、ＣＶＤ
法により膜厚８０００Å程度のシリコン酸化膜５２を形
成する。これにより、溝５０が完全に埋め込まれる。

【０１６５】次に、図２２（ｂ）に示すように、化学機
械研磨（ＣＭＰ）法によりシリコン窒化膜４３が露出す
るまでシリコン酸化膜５２を研磨して除去する。この際
シリコン窒化膜４３は研磨のストッパーとして機能す
る。これにより、溝５０内にシリコン酸化膜５２が残存
することになる。

【０１６６】次に、図２３（ａ）に示すように、熱リン
酸によるウエットエッチングにより、溝５０の形成のマ
スクとして用いたシリコン窒化膜４３を除去する。その
後、フッ酸等を用いて熱酸化膜４２を除去してｐ型シリ
コン半導体基板４１の表面を露出させる。そして、シリ
コン酸化膜５２からなるトレンチ型素子分離構造５３が
形成される。この際、溝５０を埋め込んだシリコン酸化
膜５２の側縁にサイドウォール４６，４８が露出する。
そして、図２３（ａ）から明らかなように、サイドウォ
ール４６，４８は溝５０よりも外側へ形成されている。

【０１６７】次に、図２３（ｂ）に示すように、ｐ型シ
リコン半導体基板４１の全面を熱処理することにより、
サイドウォール４６，４８のうち多結晶シリコン膜４５
からなるサイドウォール４６が熱酸化される。これによ
りサイドウォール４６，４８のうち外側のサイドウォー
ル４６が熱酸化膜５４になる。

【０１６８】このようにトレンチ型素子分離構造５３を
構成するシリコン酸化膜５２の外側を覆うように、エッ
チングレートの小さい熱酸化膜５４を形成することがで
きるため、トレンチ型素子分離構造５３をエッチングに
対して強化した構造とすることができる。従って、後工
程でエッチングあるいは洗浄等を行ったとしても、熱酸
化膜５４によって確実にトレンチ型素子分離構造５３を
保護することができ、トレンチ型素子分離構造５３が除
去されることを抑止することができる。

【０１６９】熱酸化膜５４の形成と同時に、露出したｐ
型シリコン半導体基板４１の表面が熱酸化されてゲート
酸化膜５５が形成される。

【０１７０】次に、図２４（ａ）に示すように、全面に
不純物をドープした多結晶シリコン膜５６を形成する。
そして、フォトリソグラフィー及びこれに続くドライエ
ッチングにより多結晶シリコン膜５６及び熱酸化膜５５
をゲート電極形状にパターニングする。

【０１７１】次に、図２４（ｂ）に示すように、トレン
チ型素子分離構造５３及びゲート電極となる多結晶シリ
コン膜５６をマスクとしてｎ型の不純物である砒素をイ
オン注入する。そして、熱処理を施すことによりゲート
電極となる多結晶シリコン膜５６の両側のｐ型シリコン
半導体基板１の表面領域に、ソース／ドレインとなる一
対の不純物拡散層５７を形成する。

【０１７２】そして、全面に層間絶縁膜としてのＢＰＳ
Ｇ膜５８を形成し、リフローすることにより平坦化した
後、ＢＰＳＧ膜５８に不純物拡散層５７に達するコンタ
クトホールを形成する。その後、スパッタ法によりアル
ミニウム膜５９を形成して、不純物拡散層５７に達する
コンタクトホールを充填しアルミニウム膜５９のパター
ニングを行うことにより、図２４（ｃ）に示すようなｎ
ＭＯＳトランジスタを完成させる。

【０１７３】以上説明したように、本発明の第３の実施
形態においては、トレンチ型素子分離構造５３の外縁に
多結晶シリコン膜４５からなるサイドウォール４６を形
成することができる。そして、熱処理を施すことにより
サイドウォール４６を熱酸化して熱酸化膜５４を形成す
ることができる。

【０１７４】これにより、トレンチ型素子分離構造５３
の外縁がエッチングレートの低い熱酸化膜５４によって
覆われることになる。そして、後工程におけるエッチン
グあるいは洗浄等に対して強化したトレンチ型素子分離
構造５３を形成することができる。

【０１７５】従って、トレンチ型素子分離構造５３が除
去されてｐ型シリコン半導体基板１の表面よりも低く陥
没することがないため、トレンチ型素子分離構造５３か
ら素子活性領域を跨ぐようにゲート電極を形成しても、
素子分離端における電界集中を抑止することができる。

【０１７６】これにより、しきい値の低下を抑止し、リ
ーク電流を最小限に抑えたＭＯＳトランジスタを形成す
ることが可能である。

【０１７７】（第４の実施形態）以下、本発明の第４の
実施形態を図面を参照しながら詳細に説明する。図２５
〜図３１は第４の実施形態に係るＭＯＳトランジスタの
製造方法を工程順に示す概略断面図である。

【０１７８】まず、図２５（ａ）に示すように、ｐ型シ
リコン半導体基板６１表面を熱酸化して膜厚３００Å程
度の熱酸化膜６２を形成する。そして、熱酸化膜６２上
に膜厚２０００Å程度のシリコン窒化膜６３を形成す
る。ここで、熱酸化膜６２はｐ型シリコン半導体基板６
１とシリコン窒化膜６３に生じる応力を緩和するための
パッド絶縁膜としての機能を果たす。

【０１７９】次に、図２５（ｂ）に示すように、フォト
リソグラフィー及びこれに続くドライエッチングによ
り、素子分離領域となる範囲のシリコン窒化膜６３及び
熱酸化膜６２を選択的に除去して、ｐ型シリコン半導体
基板６１を露出させる開孔部６４を形成する。

【０１８０】次に、図２６（ａ）に示すように、ｐ型シ
リコン半導体基板６１上の全面に膜厚５００Å程度の多
結晶シリコン膜７６を形成する。そして、ｐ型シリコン
半導体基板６１の全面に熱処理を施すことにより、多結
晶シリコン膜７６を熱酸化して膜厚７５０Å程度の熱酸
化膜６５を形成する。この状態を図２６（ｂ）に示す。

【０１８１】次に、図２７（ａ）に示すように、異方性
エッチングにより開孔部６４においてｐ型シリコン半導
体基板６１が露出するまで熱酸化膜６５を除去する。す
なわち、ｐ型シリコン半導体基板６１をエッチングの終
点として異方性エッチングを行う。これにより、熱酸化
膜６５は開孔部６４におけるシリコン窒化膜６３及び熱
酸化膜６２の側壁部位のみに残存し、熱酸化膜６５から
なるサイドウォール６６が形成される。

【０１８２】次に、図２７（ｂ）に示すように、サイド
ウォール６６及びシリコン窒化膜６３をマスクとしてエ
ッチングを行うことにより、ｐ型シリコン半導体基板６
１の表面に垂直に深さ４０００Å程度の溝６７を形成す
る。

【０１８３】次に、図２８（ａ）に示すように、形成し
た溝６７の内壁面に形成されたダメージ層を取り込むた
め、溝の内壁面を熱酸化して膜厚２００Å程度の熱酸化
膜６８を形成する。

【０１８４】次に、図２８（ｂ）に示すように、ＣＶＤ
法により膜厚８０００Å程度のシリコン酸化膜６９を形
成する。これにより、溝６７が完全に埋め込まれる。

【０１８５】次に、図２９（ａ）に示すように、化学機
械研磨（ＣＭＰ）法によりシリコン窒化膜６３が露出す
るまでシリコン酸化膜６９を研磨して除去する。この際
シリコン窒化膜６３は研磨のストッパーとして機能す
る。これにより、溝６７内にシリコン酸化膜６９が残存
することになる。

【０１８６】次に、図２９（ｂ）に示すように、熱リン
酸によるウエットエッチングにより、溝６７の形成のマ
スクとして用いたシリコン窒化膜６３を除去する。その
後、フッ酸等を用いて熱酸化膜６２を除去してｐ型シリ
コン半導体基板６１の表面を露出させる。そして、シリ
コン酸化膜６９からなるトレンチ型素子分離構造７０が
形成される。この際、溝６７を埋め込んだシリコン酸化
膜６９の側縁にサイドウォール６６が露出する。そし
て、図２９（ｂ）から明らかなように、サイドウォール
６６は溝６７よりも外側へ形成されている。

【０１８７】このようにトレンチ型素子分離構造７０を
構成するシリコン酸化膜６９の外側を覆うように、エッ
チングレートの小さい熱酸化膜６５からなるサイドウォ
ール６６を形成することができるため、トレンチ型素子
分離構造７０をエッチングに対して強化した構造とする
ことができる。従って、後工程でエッチングあるいは洗
浄等を行ったとしても、熱酸化膜６５によって確実にト
レンチ型素子分離構造７０を保護することができ、トレ
ンチ型素子分離構造７０が除去されることを抑止するこ
とができる。

【０１８８】次に、図３０（ａ）に示すように、露出し
たｐ型シリコン半導体基板６１の表面を熱酸化処理して
ゲート酸化膜７１を形成する。その後、全面に不純物を
ドープした多結晶シリコン膜７２を形成する。そして、
フォトリソグラフィー及びこれに続くドライエッチング
により多結晶シリコン膜７２及びゲート酸化膜３１をゲ
ート電極形状にパターニングする。

【０１８９】次に、図３０（ｂ）に示すように、トレン
チ型素子分離構造７０及びゲート電極となる多結晶シリ
コン膜７２をマスクとしてｎ型の不純物である砒素をイ
オン注入する。そして、熱処理を施すことによりゲート
電極となる多結晶シリコン膜７２の両側のｐ型シリコン
半導体基板６１の表面領域に、ソース／ドレインとなる
一対の不純物拡散層７３を形成する。

【０１９０】そして、全面に層間絶縁膜としてのＢＰＳ
Ｇ膜７４を形成し、リフローすることにより平坦化した
後、不純物拡散層７３に達するコンタクトホールを形成
する。その後、スパッタ法によりアルミニウム膜７５を
形成して、不純物拡散層７３に達するコンタクトホール
を充填しアルミニウム膜７５のパターニングを行うこと
により、図３１に示すようなｎＭＯＳトランジスタを完
成させる。

【０１９１】以上説明したように、本発明の第４の実施
形態においては、トレンチ型素子分離構造７０の外縁に
熱酸化膜６５からなるサイドウォール６６を形成するこ
とができる。

【０１９２】これにより、トレンチ型素子分離構造７０
の外縁がエッチングレートの低い熱酸化膜６５によって
覆われることになる。そして、後工程におけるエッチン
グあるいは洗浄等に対して強化したトレンチ型素子分離
構造７０を形成することができる。

【０１９３】従って、トレンチ型素子分離構造７０が除
去されてｐ型シリコン半導体基板６１の表面よりも低く
陥没することがないため、トレンチ型素子分離構造７０
から素子活性領域を跨ぐようにゲート電極を形成して
も、素子分離端における電界集中を抑止することができ
る。

【０１９４】これにより、しきい値の低下を抑止し、リ
ーク電流を最小限に抑えたＭＯＳトランジスタを形成す
ることが可能である。

【０１９５】（第５の実施形態）以下、本発明の第５の
実施形態を図面を参照しながら詳細に説明する。図３２
〜図３８は第５の実施形態に係るＭＯＳトランジスタの
製造方法を工程順に示す概略断面図である。なお、第４
の実施形態と同一の構成部材については、同一の符号を
記す。

【０１９６】まず、図３２（ａ）に示すように、ｐ型シ
リコン半導体基板８１表面を熱酸化して膜厚３００Å程
度の熱酸化膜８２を形成する。そして、熱酸化膜８２上
に膜厚２０００Å程度のシリコン窒化膜８３を形成す
る。ここで、熱酸化膜８２はｐ型シリコン半導体基板８
１とシリコン窒化膜８３に生じる応力を緩和するための
パッド絶縁膜としての機能を果たす。

【０１９７】そして、フォトリソグラフィー及びこれに
続くドライエッチングにより、素子分離領域となる範囲
のシリコン窒化膜８３及び熱酸化膜８２を選択的に除去
して、ｐ型シリコン半導体基板８１を露出させる開孔部
８４を形成する。

【０１９８】次に、図３２（ｂ）に示すように、ｐ型シ
リコン半導体基板８１上の全面に膜厚５００Å程度の多
結晶シリコン膜８７を形成する。そして、ｐ型シリコン
半導体基板８１の全面に熱処理を施すことにより、多結
晶シリコン膜８７を熱酸化して膜厚７５０Å程度の熱酸
化膜８５を形成する。この状態を図３３（ａ）に示す。

【０１９９】次に、図３３（ｂ）に示すように、異方性
エッチングにより開孔部８４においてｐ型シリコン半導
体基板８１が露出するまで熱酸化膜８５を除去する。す
なわち、ｐ型シリコン半導体基板８１をエッチングの終
点として異方性エッチングを行う。これにより、熱酸化
膜８５は開孔部８４におけるシリコン窒化膜８３及び熱
酸化膜８２の側壁部位のみに残存し、熱酸化膜８５から
なるサイドウォール８６が形成される。

【０２００】続いて、図３４（ａ）に示すように、シリ
コン窒化膜８３及びサイドウォール８６をマスクとして
塩素（Ｃｌ₂ ）雰囲気中でドライエッチングを行い、開
口部８４におけるｐ型シリコン半導体基板８１を除去し
て深さ２０００Å程度の第１の溝８８を形成する。

【０２０１】第１の溝８８の形成にあたっては、塩素雰
囲気中のドライエッチングの代わりに、臭化水素（ＨＢ
ｒ）と塩素の混合雰囲気中でドライエッチングを行って
も良い。

【０２０２】このような条件下でドライエッチングを行
うことで、図３４（ａ）に示すように、ｐ型シリコン半
導体基板８１の表面に対する角度（θ）が７０°程度の
均一な斜面８９を、第１の溝８８の側壁として形成する
ことができる。

【０２０３】このように、第１の溝８８に斜面８９を形
成して素子分離を行うことで、ｐ型シリコン半導体基板
８１の斜面８９の近傍に電界が生じたとしても、斜面に
沿った深さ方向に段階的に分散させることが可能とな
る。

【０２０４】しかも、上述したようなドライエッチング
によって高い精度で所定角度を有する斜面８９を形成す
ることができるので、電界集中の緩和により効果的であ
る。斜面８９の角度（θ）は６０°より小さくすると必
要以上に溝幅をとることになり、７０°より大きいと電
界集中が大きくなる。従って、斜面８９の角度（θ）を
６０°から７０°の範囲に形成することで、素子の微細
化を可能とし、かつ電界の集中を抑止した最適の構造を
得ることができる。

【０２０５】次に、図３４（ｂ）に示すように、熱酸化
処理を施すことにより、第１の溝８８の内壁面に露出し
たｐ型シリコン半導体基板８１の表面領域に、厚さ５０
０Å程度の熱酸化膜９０を形成する。

【０２０６】次に、図３５（ａ）に示すように、第１の
溝８８の底面のみ熱酸化膜９０を除去する。ここでは、
異方性エッチングを行うことで、第１の溝８８の底面に
形成された熱酸化膜９０だけを除去することができる。
従って、第１の溝８８の側壁である斜面８９には、熱酸
化膜９０が残されてｐ型シリコン半導体基板８１の表面
をそのまま覆っておくことができる。

【０２０７】次に、図３５（ｂ）に示すように、シリコ
ン窒化膜８３及び斜面８９に残された熱酸化膜９０をマ
スクとして、臭化水素（ＨＢｒ）と酸素（Ｏ₂ ）との混
合雰囲気中でドライエッチングを行って、第１の溝８８
から深さ方向に延長された第２の溝９１を形成する。

【０２０８】このドライエッチングにおける臭化水素と
酸素のガス流量比は、ＨＢｒ：Ｏ₂＝２０：１〜２０
０：１程度が適当である。

【０２０９】このような条件下でドライエッチングを行
うことにより、第２の溝９１の側壁９２はｐ型シリコン
半導体基板９１の表面に対して８０°〜９０°程度の角
度をもって形成される。

【０２１０】このように、側壁９２はｐ型シリコン半導
体基板９１の表面に対してほぼ垂直に形成されるため、
第２の溝９１は深さによって溝幅が狭くなることはな
い。従って、第２の溝９１を十分に深くすることで素子
分離を確実に行うことができる。

【０２１１】ここでは、第２の溝９２の深さは２０００
Å程度に形成するのが好ましい。従って、第１の溝８８
の深さとあわせた全体での溝の深さは、ｐ型シリコン半
導体基板８１の表面から４０００Å程度となる。

【０２１２】次に、図３６（ａ）に示すように、第２の
溝９１の内壁面に露出したｐ型シリコン半導体基板８１
の表面領域を熱酸化処理して、厚さ２００Å程度の熱酸
化膜９３を形成する。この熱酸化膜９３は、エッチング
によって第２の溝９１の内壁の表面領域に形成されたダ
メージ層の拡散を防止する。

【０２１３】次に、図３６（ｂ）に示すように、低圧Ｃ
ＶＤ法により第１の溝８８及び第２の溝９１内を含む全
面に、厚さ７０００Å程度のシリコン酸化膜９４を形成
する。これによって、第１の溝８８及び第２の溝９１は
シリコン酸化膜９４によって完全に埋め込まれる。

【０２１４】次に、図３７（ａ）に示すように、化学機
械研磨（ＣＭＰ）法によりシリコン酸化膜９４を研磨し
て除去する。そして、シリコン窒化膜８３が露出したと
ころでシリコン窒化膜８３をストッパーとして研磨を停
止させる。

【０２１５】次に、図３７（ｂ）に示すように、熱リン
酸によるウエットエッチングにより、シリコン窒化膜８
３を除去する。その後、フッ酸等を用いて熱酸化膜８２
を除去してｐ型シリコン半導体基板８１の表面を露出さ
せる。ここで、シリコン酸化膜９４、サイドウォール８
６からなるトレンチ型素子分離構造９５が形成される。
この際、第１の溝８８及び第２の溝９１を埋め込んだシ
リコン酸化膜９４の側縁にサイドウォール８６が露出し
ている。そして、図３７（ｂ）から明らかなように、サ
イドウォール８６は、第１の溝８８よりも外側へ形成さ
れている。

【０２１６】このようにトレンチ型素子分離構造９５を
構成するシリコン酸化膜９４の外側を覆うように、エッ
チングレートの小さい熱酸化膜８５からなるサイドウォ
ール８６を形成することができるため、トレンチ型素子
分離構造９５をエッチングに対して強化した構造とする
ことができる。従って、後工程でエッチングあるいは洗
浄等を行ったとしても、サイドウォール８６（熱酸化膜
８５）によって確実にトレンチ型素子分離構造９５を保
護することができ、トレンチ型素子分離構造９５が除去
されることを抑止することができる。

【０２１７】その後、第４の実施形態と同様の工程を経
ることにより、図３８に示すような、ｎＭＯＳトランジ
スタを完成させる。

【０２１８】以上説明したように、本発明の第４の実施
形態においては、トレンチ型素子分離構造７０の外縁に
熱酸化膜６５からなるサイドウォール６６を形成するこ
とができる。

【０２１９】これにより、トレンチ型素子分離構造７０
の外縁がエッチングレートの低い熱酸化膜６５によって
覆われることになる。そして、後工程におけるエッチン
グあるいは洗浄等に対して強化したトレンチ型素子分離
構造７０を形成することができる。

【０２２０】従って、トレンチ型素子分離構造７０が除
去されてｐ型シリコン半導体基板４１の表面よりも低く
陥没することがないため、トレンチ型素子分離構造７０
から素子活性領域を跨ぐようにゲート電極を形成して
も、素子分離端における電界集中を抑止することができ
る。

【０２２１】また、第１の実施形態と同様に、第１の溝
８８の側壁に斜面８９を形成することによって、ｐ型シ
リコン半導体基板８１の斜面８９の近傍での電界の集中
を防ぎ、トレンチ型素子分離構造９５に跨がる寄生トラ
ンジスタの形成を抑止することができる。

【０２２２】従って、ｎＭＯＳトランジスタのしきい値
電圧を一定に保つことができ、またしきい値電圧のばら
つきも最小限に抑えることが可能となる。

【０２２３】さらに、臭化水素（ＨＢｒ）及び酸素の混
合雰囲気中でドライエッチングを行うことで、第２の溝
９１の側壁９２をｐ型シリコン半導体基板８１の表面と
略垂直に形成することができる。これによって、第２の
溝９１の深さを十分に深くすることが可能となり、隣接
する素子形成領域間の電気的な分離も確実に行うことが
できる。

【０２２４】従って、この第１の溝８８及び第２の溝９
１を有するトレンチ型素子分離構造９５によって画定さ
れた素子形成領域上に、非常に優れた電気的特性を有す
るｎＭＯＳトランジスタを形成することができる。

【０２２５】これにより、しきい値の低下を抑止し、リ
ーク電流を最小限に抑えたＭＯＳトランジスタを形成す
ることが可能である。

【０２２６】なお、以上説明した実施形態に記載され
た、所定角度に形成された溝を、埋め込み型のフィール
ドシールド素子分離構造に適用してもよい。同様に、埋
め込み型のメモリキャパシタに適用してもよい。

【０２２７】

【発明の効果】本発明によれば、トレンチ型素子分離構
造を有する半導体装置において、素子分離端における電
界集中の発生を抑止することができる。従って、電気的
特性及び信頼性を向上させた半導体装置とその製造方法
を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るｎＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図２】本発明の第１の実施形態に係るｎＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図３】本発明の第１の実施形態に係るｎＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図４】本発明の第１の実施形態に係るｎＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図５】本発明の第１の実施形態に係るｎＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図６】本発明の第１の実施形態に係るｎＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図７】本発明の第１の実施形態に係るｎＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図８】本発明の第１の実施形態に係るｎＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図９】本発明の第１の実施形態の変形例に係るｎＭＯ
Ｓトランジスタを示す概略断面図である。

【図１０】本発明の第２の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１１】本発明の第２の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１２】本発明の第２の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１３】本発明の第２の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１４】本発明の第２の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１５】本発明の第２の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１６】本発明の第２の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１７】本発明の第２の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１８】本発明の第３の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１９】本発明の第３の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２０】本発明の第３の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２１】本発明の第３の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２２】本発明の第３の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２３】本発明の第３の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２４】本発明の第３の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２５】本発明の第４の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２６】本発明の第４の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２７】本発明の第４の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２８】本発明の第４の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２９】本発明の第４の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図３０】本発明の第４の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図３１】本発明の第４の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図３２】本発明の第５の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図３３】本発明の第５の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図３４】本発明の第５の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図３５】本発明の第５の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図３６】本発明の第５の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図３７】本発明の第５の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図３８】本発明の第５の実施形態に係るｎＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【符号の説明】

１，４１，６１，８１ ｐ型シリコン半導体基板 ２，６，６’，９，１３，３６，４２，５１，５４，６
２，６５，６８，８２，８５，９０，９３ 熱酸化膜 ３，４３，６３，８３ シリコン窒化膜 ４，８８ 第１の溝 ５，８９ 斜面 ７，９１ 第２の溝 ８，９２ 側壁 １０，１５，３３，３５，４７，５２，６９，９４ シ
リコン酸化膜 １１，５３，７０，９５ トレンチ型素子分離構造 １２ 素子形成領域 １４，３１，４５，５６，７６，７２，８７ 多結晶シ
リコン膜 １６，１７ ゲート電極 １９ 低濃度の不純物拡散層 ２０ 側壁絶縁膜 ２１，５７，７３ 高濃度の不純物拡散層 ２２，５８，７４ ＢＰＳＧ膜 ２３，２４ コンタクトホール ２５ アルミニウム配線 ２６，４４，６４，８４ 開口部 ３２，３４，４６，４８，６６，８６ サイドウォール ５０，６７ 溝 ５５，７１ ゲート酸化膜 ５９，７５ アルミニウム膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６２１

Claims (40)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された溝と、 前記溝を埋め込んだ絶縁膜とを備え、 前記溝の側壁は、上部に形成された前記半導体基板の表
   面に対して所定角度を有する斜面と下部に形成された前
   記半導体基板の表面に対して略垂直な面とからなり、前
   記溝の底面が平坦に形成されていることを特徴とする半
   導体装置。
2. 【請求項２】 前記斜面は、前記溝のほぼ半分の深さま
   で形成されていることを特徴とする請求項１に記載の半
   導体装置。
3. 【請求項３】 前記所定角度は前記半導体基板の表面に
   対して６０°〜７０°の範囲内であることを特徴とする
   請求項１又は２に記載の半導体装置。
4. 【請求項４】 前記絶縁膜は前記半導体基板の表面より
   も突出して形成されており、 前記半導体基板上の前記絶縁膜の側縁部位は、多結晶シ
   リコン膜を熱酸化して形成された熱酸化膜によって覆わ
   れていることを特徴とする請求項１〜３のいずれか１項
   に記載の半導体装置。
5. 【請求項５】 前記熱酸化膜と前記絶縁膜の間にＣＶＤ
   法により形成されたシリコン酸化膜が形成されているこ
   とを特徴とする請求項４に記載の半導体装置。
6. 【請求項６】 前記半導体基板の表面近傍において、前
   記所定角度が小さくなるように形成されていることを特
   徴とする請求項１〜５のいずれか１項に記載の半導体装
   置。
7. 【請求項７】 半導体基板の溝を埋め込む絶縁膜からな
   るトレンチ型素子分離構造を有する半導体装置であっ
   て、 前記絶縁膜は前記半導体基板の表面よりも突出して形成
   されており、 前記半導体基板上の前記絶縁膜の側縁部位は、多結晶シ
   リコン膜を熱酸化して形成された熱酸化膜によって覆わ
   れていることを特徴とする半導体装置。
8. 【請求項８】 前記熱酸化膜と前記絶縁膜の間にＣＶＤ
   法により形成されたシリコン酸化膜が形成されているこ
   とを特徴とする請求項７に記載の半導体装置。
9. 【請求項９】 半導体基板上に第１の絶縁膜を形成する
   第１の工程と、 前記第１の絶縁膜を選択的に除去して、前記半導体基板
   の一部を露出させる第２の工程と、 前記第１の絶縁膜の形状に倣って露出した前記半導体基
   板を除去して、前記半導体基板の表面に対して所定角度
   に形成された斜面からなる側壁を有する第１の溝を形成
   する第３の工程と、 前記斜面を含む前記第１の溝の内壁面を覆う第２の絶縁
   膜を形成する第４の工程と、 前記第１の溝の底面における前記第２の絶縁膜を除去し
   て、前記第１の溝の底面において前記半導体基板を露出
   させる第５の工程と、 前記第１の溝の底面に露出した前記半導体基板を除去し
   て、前記第１の溝の側壁から続く溝であって前記半導体
   基板の表面に対して略垂直な側壁を有する第２の溝を形
   成する６の工程と、 前記第１の溝及び前記第２の溝内を含む全面に第３の絶
   縁膜を形成して、前記第１の溝及び前記第２の溝を埋め
   込む第７の工程と、 前記第１の絶縁膜が露出するまで前記第３の絶縁膜を除
   去する第８の工程と、 前記第１の絶縁膜を除去する第９の工程とを有すること
   を特徴とする半導体装置の製造方法。
10. 【請求項１０】 前記第３の工程において形成する前記
    第１の溝の斜面の角度は前記半導体基板の表面に対して
    ６０°〜７０°の範囲内であることを特徴とする請求項
    ９に記載の半導体装置の製造方法。
11. 【請求項１１】 前記第３の工程において形成する前記
    第１の溝の深さと、前記第６の工程において形成する前
    記第２の溝の深さが略同じであることを特徴とする請求
    項９又は１０に記載の半導体装置の製造方法。
12. 【請求項１２】 前記第８の工程において、前記第３の
    絶縁膜を化学機械研磨法によって研磨して除去すること
    を特徴とする請求項９〜１１のいずれか１項に記載の半
    導体装置の製造方法。
13. 【請求項１３】 前記第１の工程の前に、前記半導体基
    板上にパッド絶縁膜を形成する第１０の工程を有し、 前記第１の工程において前記パッド絶縁膜を介して前記
    第１の絶縁膜を形成し、 前記第２の工程において、前記第１の絶縁膜とともに前
    記パッド絶縁膜を選択的に除去し、 前記第９の工程の後に前記半導体基板上に残された前記
    パッド絶縁膜を除去する第１１の工程を更に有すること
    を特徴とする請求項９〜１２のいずれか１項に記載の半
    導体装置の製造方法。
14. 【請求項１４】 前記第６の工程と前記第７の工程の間
    に、前記第２の溝の内壁面を覆う第４の絶縁膜を形成す
    る第１２の工程を更に有することを特徴とする請求項９
    〜１３のいずれか１項に記載の半導体装置の製造方法。
15. 【請求項１５】 前記第３の工程において、少なくとも
    塩素を含む雰囲気中でドライエッチングを行って前記半
    導体基板を除去し、前記斜面からなる側壁を有する第１
    の溝を形成することを特徴とする請求項９〜１４のいず
    れか１項に記載の半導体装置の製造方法。
16. 【請求項１６】 前記第３の工程において、臭化水素と
    塩素の混合雰囲気中でドライエッチングを行うことを特
    徴とする請求項１５に記載の半導体装置の製造方法。
17. 【請求項１７】 前記６の工程において、臭化水素と酸
    素の混合雰囲気中でドライエッチングを行って前記半導
    体基板を除去し、前記第２の溝を形成することを特徴と
    する請求項９〜１６のいずれか１項に記載の半導体装置
    の製造方法。
18. 【請求項１８】 前記第１の絶縁膜はシリコン窒化膜で
    あることを特徴とする請求項９〜１７のいずれか１項に
    記載の半導体装置の製造方法。
19. 【請求項１９】 前記第４の工程において、前記第１の
    溝において露出した前記半導体基板を熱酸化することに
    より前記第２の絶縁膜を形成することを特徴とする請求
    項９〜１８のいずれか１項に記載の半導体装置の製造方
    法。
20. 【請求項２０】 窒素希釈雰囲気中において前記半導体
    基板を熱酸化することを特徴とする請求項１９に記載の
    半導体装置の製造方法。
21. 【請求項２１】 半導体基板上に第１の絶縁膜を形成す
    る第１の工程と、 前記第１の絶縁膜上に第２の絶縁膜を形成する第２の工
    程と、 前記第２の絶縁膜を選択的に除去して前記第１の絶縁膜
    を露出させる開孔部を形成する第３の工程と、 前記半導体基板上の全面に酸化容易な膜を形成する第４
    の工程と、 前記開孔部において前記第１の絶縁膜が露出するまで前
    記酸化容易な膜を除去して、前記開孔部における前記第
    ２の絶縁膜の側壁部位に前記酸化容易な膜からなる第１
    のサイドウォールを形成する第５の工程と、 前記半導体基板上の全面に第３の絶縁膜を形成する第６
    の工程と、 前記開孔部において前記半導体基板が露出するまで前記
    第３の絶縁膜を除去して、前記第１のサイドウォールを
    覆うように前記第３の絶縁膜からなる第２のサイドウォ
    ールを形成する第７の工程と、 前記第２の絶縁膜及び前記第２のサイドウォールをマス
    クとして前記開孔部において露出した前記半導体基板を
    除去して、前記半導体基板に溝を形成する第８の工程
    と、 前記半導体基板上の全面に第４の絶縁膜を形成して、前
    記溝を埋め込む第９の工程と、 前記第２の絶縁膜が露出するまで前記第４の絶縁膜を除
    去する第１０の工程と、 前記第１及び第２の絶縁膜を除去して、下層の前記半導
    体基板を露出させる第１１の工程と、 前記半導体基板に熱処理を施して、前記酸化容易な膜か
    らなる前記第１のサイドウォールを熱酸化する第１２の
    工程とを有することを特徴とする半導体装置の製造方
    法。
22. 【請求項２２】 前記第１２の工程において、前記第１
    のサイドウォール膜を熱酸化するとともに前記半導体基
    板表面を熱酸化することにより前記半導体基板の表面に
    ゲート酸化膜を形成することを特徴とする請求項２１に
    記載の半導体装置の製造方法。
23. 【請求項２３】 前記第１０の工程において、化学機械
    研磨法により前記第４の絶縁膜を除去することを特徴と
    する請求項２１又は２２に記載の半導体装置の製造方
    法。
24. 【請求項２４】 前記第８の工程と前記第９の工程の間
    に、前記溝の内壁面を覆う第５の絶縁膜を形成する第１
    ３の工程を更に有することを特徴とする請求項２１〜２
    ３のいずれか１項に記載の半導体装置の製造方法。
25. 【請求項２５】 半導体基板上に第１の絶縁膜を形成す
    る第１の工程と、 前記第１の絶縁膜を選択的に除去して前記半導体基板を
    露出させる開孔部を形成する第２の工程と、 前記半導体基板上の全面に酸化容易な膜を形成する第３
    の工程と、 前記半導体基板に熱処理を施して、前記酸化容易な膜か
    らなる熱酸化膜を形成する第４の工程と、 前記第１の絶縁膜上の前記熱酸化膜を除去して、前記開
    孔部における前記第１の絶縁膜の側壁部位に前記熱酸化
    膜からなるサイドウォールを形成する第５の工程と、 前記第１の絶縁膜、前記サイドウォールをマスクとして
    前記開孔部に露出した前記半導体基板を除去して、前記
    半導体基板に溝を形成する第６の工程と、 前記半導体基板上の全面に第２の絶縁膜を形成して、前
    記溝を埋め込む第７の工程と、 前記第１の絶縁膜が露出するまで前記第２の絶縁膜を除
    去する第８の工程と、 前記第１の絶縁膜を除去して、下層の前記半導体基板を
    露出させる第９の工程とを有することを特徴とする半導
    体装置の製造方法。
26. 【請求項２６】 前記第１の工程において、パッド絶縁
    膜を介して前記第１の絶縁膜を形成し、 前記第２の工程において、前記第１の絶縁膜とともに前
    記パッド絶縁膜を選択的に除去して前記開孔部を形成
    し、 前記第９の工程において、前記第１の絶縁膜とともに前
    記パッド絶縁膜を除去することを特徴とする請求項２５
    に記載の半導体装置の製造方法。
27. 【請求項２７】 前記第９の工程後、前記半導体基板表
    面を熱酸化することにより前記半導体基板の表面にゲー
    ト酸化膜を形成することを特徴とする請求項２５又は２
    ６に記載の半導体装置の製造方法。
28. 【請求項２８】 前記第８の工程において、化学機械研
    磨法により前記第２の絶縁膜を除去することを特徴とす
    る請求項２５〜２７のいずれか１項に記載の半導体装置
    の製造方法。
29. 【請求項２９】 前記第６の工程と前記第７の工程の間
    に、前記溝の内壁面を覆う第３の絶縁膜を形成する第１
    ０の工程を更に有することを特徴とする請求項２５〜２
    ８のいずれか１項に記載の半導体装置の製造方法。
30. 【請求項３０】 半導体基板上に第１の絶縁膜を形成す
    る第１の工程と、 前記第１の絶縁膜上に第２の絶縁膜を形成する第２の工
    程と、 前記第２の絶縁膜を選択的に除去して前記第１の絶縁膜
    を露出させる開孔部を形成する第３の工程と、 前記半導体基板上の全面に酸化容易な膜を形成する第４
    の工程と、 前記開孔部において前記第１の絶縁膜が露出するまで前
    記酸化容易な膜を除去して、前記開孔部における前記第
    ２の絶縁膜の側壁部位に前記酸化容易な膜からなる第１
    のサイドウォールを形成する第５の工程と、 前記半導体基板上の全面に第３の絶縁膜を形成する第６
    の工程と、 前記開孔部において前記半導体基板が露出するまで前記
    第３の絶縁膜及び前記第１の絶縁膜を除去して、前記第
    １のサイドウォールを覆うように前記第３の絶縁膜から
    なる第２のサイドウォールを形成する第７の工程と、 前記第２の絶縁膜及び前記第２のサイドウォールをマス
    クとして前記開孔部において露出した前記半導体基板を
    除去して、前記半導体基板の表面に対して所定角度に形
    成された斜面からなる側壁を有する第１の溝を形成する
    第８の工程と、 前記斜面を含む前記第１の溝の内壁面に第４の絶縁膜を
    形成する第９の工程と、 前記第１の溝の底面における前記第４の絶縁膜を除去し
    て、前記第１の溝の底面において前記半導体基板を露出
    させる第１０の工程と、 前記第１の溝の底面に露出した前記半導体基板を除去し
    て、前記第１の溝の側壁から続く溝であって前記半導体
    基板の表面に対して略垂直な側壁を有する第２の溝を形
    成する１１の工程と、 前記第１の溝及び前記第２の溝内を含む全面に第５の絶
    縁膜を形成して、前記第１の溝及び前記第２の溝を埋め
    込む第１２の工程と、 前記第２の絶縁膜が露出するまで前記第５の絶縁膜を除
    去する第１３の工程と、 前記第１及び第２の絶縁膜を除去して、下層の前記半導
    体基板を露出させる第１４の工程と、 前記半導体基板に熱処理を施して、前記酸化容易な膜か
    らなる前記第１のサイドウォールを熱酸化する第１５の
    工程とを有することを特徴とする半導体装置の製造方
    法。
31. 【請求項３１】 前記第８の工程において形成する前記
    第１の溝の斜面の角度は前記半導体基板の表面に対して
    ６０°〜７０°の範囲内であることを特徴とする請求項
    ３０に記載の半導体装置の製造方法。
32. 【請求項３２】 前記第１３の工程において、前記第５
    の絶縁膜を化学機械研磨法によって研磨して除去するこ
    とを特徴とする請求項３０又は３１に記載の半導体装置
    の製造方法。
33. 【請求項３３】 前記第８の工程において、少なくとも
    塩素を含む雰囲気中でドライエッチングを行って前記半
    導体基板を除去し、前記斜面からなる側壁を有する第１
    の溝を形成することを特徴とする請求項３０〜３２のい
    ずれか１項に記載の半導体装置の製造方法。
34. 【請求項３４】 前記第１１の工程と前記第１２の工程
    の間に、前記第２の溝の内壁面を覆う第６の絶縁膜を形
    成する第１６の工程を更に有することを特徴とする請求
    項３０〜３３のいずれか１項に記載の半導体装置の製造
    方法。
35. 【請求項３５】 半導体基板上に第１の絶縁膜を形成す
    る第１の工程と、 前記第１の絶縁膜を選択的に除去して前記半導体基板を
    露出させる開孔部を形成する第２の工程と、 前記半導体基板上の全面に酸化容易な膜を形成する第３
    の工程と、 前記半導体基板に熱処理を施して、前記酸化容易な膜か
    らなる熱酸化膜を形成する第４の工程と、 前記開孔部において前記半導体基板の表面が露出するま
    で前記熱酸化膜を除去して、前記開孔部における前記第
    １及び第２の絶縁膜の側壁部位に前記熱酸化膜からなる
    サイドウォールを形成する第５の工程と、 前記第１の絶縁膜及び前記サイドウォールをマスクとし
    て前記開孔部において露出した前記半導体基板を除去し
    て、前記半導体基板の表面に対して所定角度に形成され
    た斜面からなる側壁を有する第１の溝を形成する第６の
    工程と、 前記斜面を含む前記第１の溝の内壁面に第２の絶縁膜を
    形成する第７の工程と、 前記第１の溝の底面における前記第２の絶縁膜を除去し
    て、前記第１の溝の底面において前記半導体基板を露出
    させる第８の工程と、 前記第１の溝の底面に露出した前記半導体基板を除去し
    て、前記第１の溝の側壁から続く溝であって前記半導体
    基板の表面に対して略垂直な側壁を有する第２の溝を形
    成する９の工程と、 前記第１の溝及び前記第２の溝内を含む全面に第３の絶
    縁膜を形成して、前記第１の溝及び前記第２の溝を埋め
    込む第１０の工程と、 前記第１の絶縁膜が露出するまで前記第３の絶縁膜を除
    去する第１１の工程と、 前記第１の絶縁膜を除去する第１２の工程とを有するこ
    とを特徴とする半導体装置の製造方法。
36. 【請求項３６】 前記第６の工程において形成する前記
    第１の溝の斜面の角度は前記半導体基板の表面に対して
    ６０°〜７０°の範囲内であることを特徴とする請求項
    ３５に記載の半導体装置の製造方法。
37. 【請求項３７】 前記第１１の工程において、前記第３
    の絶縁膜を化学機械研磨法によって研磨して除去するこ
    とを特徴とする請求項３５又は３６に記載の半導体装置
    の製造方法。
38. 【請求項３８】 前記第６の工程において、少なくとも
    塩素を含む雰囲気中でドライエッチングを行って前記半
    導体基板を除去し、前記斜面からなる側壁を有する第１
    の溝を形成することを特徴とする請求項３５〜３７のい
    ずれか１項に記載の半導体装置の製造方法。
39. 【請求項３９】 前記第９の工程と前記第１０の工程の
    間に、前記第２の溝の内壁面を覆う第４の絶縁膜を形成
    する第１３の工程を更に有することを特徴とする請求項
    ３５〜３８のいずれか１項に記載の半導体装置の製造方
    法。
40. 【請求項４０】 前記第１の工程において、パッド絶縁
    膜を介して前記第１の絶縁膜を形成し、 前記第２の工程において、前記第１の絶縁膜とともに前
    記パッド絶縁膜を選択的に除去して前記開孔部を形成
    し、 前記第１２の工程において、前記第１の絶縁膜とともに
    前記パッド絶縁膜を除去することを特徴とする請求項３
    ５〜３９のいずれか１項に記載の半導体装置の製造方
    法。