JP2017207042A - 半導体集積回路 - Google Patents
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Abstract
Description
車両用内燃機関の点火装置は、イグナイタ1を備えており、このイグナイタ1は、制御IC10と、パワースイッチとしてのIGBT(Insulated Gate Bipolar Transistor)2とを有している。なお、ここでは、パワースイッチとしてIGBT2を使用しているが、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)のような他のパワースイッチを用いることもできる。
図3はタイマ回路およびソフト遮断回路の構成例を示す図、図4はタイマ回路の構成例を示す図、図5はソフト遮断回路のロジック回路の構成例を示す図、図6は駆動回路の構成例を示す図である。
図7はタイマ回路およびソフト遮断回路の動作を説明する要部波形図であり、図8は点火装置の動作を説明する要部波形図である。
まず、エンジン制御装置からLレベルの制御信号Sinが入力されているとき、IGBT2のゲート電圧Vgおよびコレクタ電流Icは、ゼロであり、コレクタ電圧Vcは、バッテリ5の電圧VBと同じ電圧である。また、IGBT2は、オフ(遮断)なので、その電流を電圧に変換したセンス電圧Vsnsはゼロであり、スパークプラグ4に印加される電圧V2もゼロである。このとき、ソフト遮断回路11が出力する基準電圧Vrefは、その初期値のVo(1−1/2^n)である。
さらに、この制御IC10では、抵抗ラダー回路16、タイマ回路14のリセット回路14b、各回路をつなぐ信号配線が追加になるが、カウンタ回路14aの再利用とデジタル回路構成で小型化が容易である。また、デジタル回路を用いることで、良好なベースクロックを使用すれば、温度依存性および電源電圧依存性において、精度良く安定した特性が見込める。
このD/Aコンバータ16aは、第2の実施の形態に係る半導体集積回路のソフト遮断回路11が備える抵抗ラダー回路16に代わるものである。すなわち、このD/Aコンバータ16aは、抵抗ラダー回路16の抵抗R1−Rn,R11−R1nの領域をMOSトランジスタQ1−Qn,Q11−Q1n,Q21−Q2n+1で形成している。これらのMOSトランジスタQ1−Qn,Q11−Q1n,Q21−Q2n+1は、デプレッション形のものを使用して所定のオン抵抗を作り出しており、しかも、すべて同じ構成にされている。したがって、2Rの抵抗値に相当する抵抗は、MOSトランジスタQ1−Qn,Q11−Q1nを2個直列に配置することによって実現され、Rの抵抗値に相当する抵抗は、1個のMOSトランジスタQ21−Q2n+1によって実現される。
2 IGBT(パワースイッチ)
3 イグニッションコイル
4 スパークプラグ
5 バッテリ
10 制御IC
11 ソフト遮断回路
12 基準電圧源
13 駆動回路
14 タイマ回路
14a カウンタ回路
14b リセット回路
15 ロジック回路
16 抵抗ラダー回路
16a D/Aコンバータ
17 制御回路
AND1−ANDn+1 アンド回路
CLK クロック回路
DFF1−DFFN,DFFn+1 Dフリップフロップ
DLY 遅延回路
INV01,INV02,INV1−INVn,INV11 インバータ回路
Iccs 定電流源
LTC ラッチ回路
NAND1,NAND2 ナンド回路
OPA オペアンプ
Q トランジスタ
Q1−Qn,Q11−Q1n,Q21−Q2n+1 MOSトランジスタ
R1−Rn,R11−R1n,R21,R22 抵抗
Rsns センス抵抗(電流検出回路)
SW1,SW2 スイッチ
Claims (7)
- パワースイッチをオン/オフ制御する制御信号を入力し、前記制御信号が所定時間を超えて前記パワースイッチのオン制御が継続したときに、値が所定値から漸減する基準電圧を出力するソフト遮断回路と、
前記パワースイッチに流れる電流を入力信号として検出する電流検出回路と、
前記制御信号に基づいて前記パワースイッチをオン/オフ制御するとともに、前記基準電圧と前記電流検出回路が検出した電流に相当するセンス電圧とに基づいて前記パワースイッチに流れる電流を制限する駆動信号を出力する駆動回路と、
を備えた、半導体集積回路。 - 前記パワースイッチをオン制御する前記制御信号が入力されたときから前記所定時間をカウントするとともに、前記所定時間のカウントを終了後に、前記基準電圧を漸減するソフト遮断時間をカウントするタイマ回路を備えた請求項1記載の半導体集積回路。
- 前記タイマ回路は、前記所定時間をカウントするのに必要な多段構成のカウンタ回路と、前記カウンタ回路のカウント終了時に、前記カウンタ回路をリセットして、前記ソフト遮断時間をカウントするリセット回路とを有する、請求項2記載の半導体集積回路。
- 前記タイマ回路は、多段構成の前記カウンタ回路の少なくとも一部を用いて前記ソフト遮断時間のカウントを行う、請求項3記載の半導体集積回路。
- 前記ソフト遮断回路は、前記タイマ回路の前記カウンタ回路が出力したデジタル信号をアナログの前記基準電圧に変換するD/Aコンバータを有している、請求項3記載の半導体集積回路。
- 前記D/Aコンバータは、抵抗ラダー回路で構成されている、請求項5記載の半導体集積回路。
- 前記抵抗ラダー回路は、抵抗をデプレッション形のMOSトランジスタで構成している、請求項6記載の半導体集積回路。
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