以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.構成
図1は、本実施形態の回路装置20の第1の構成例である。回路装置20は、マスタークロック信号異常検出回路150、故障診断回路160、インターフェース回路130、制御回路110(処理回路)を含む。回路装置20は、例えば集積回路装置として構成される。
マスタークロック信号MCKは、回路装置20の動作用の(例えばロジック回路を同期動作させる)クロック信号である。例えば図4で後述するように、マスタークロック信号MCKは、回路装置20に設けられたマスタークロック信号生成回路120から回路装置20の各部に供給される。或いは、マスタークロック信号MCKは、回路装置20のクロック入力端子を介して回路装置20の外部(例えば発振器、発振回路、クロック生成回路等、或いはそれらのいずれかを含む回路装置等)から入力され、その入力されたマスタークロック信号MCKが回路装置20の各部に供給される。
制御回路110は、回路装置20の各部の制御や種々のデジタル信号処理を行う。制御回路110は、マスタークロック信号MCKに基づいて動作するロジック回路である。例えば制御回路110は、複数のフリップフロップ回路とそのフリップフロップ回路の間に設けられた組み合わせ回路を含む。そしてフリップフロップ回路がマスタークロック信号MCKで組み合わせ回路の出力を取り込む。このような同期動作が、マスタークロック信号MCKに基づく動作に対応する。例えば図13等で後述するように、角速度や加速度を検出する物理量検出装置300に回路装置20(20a)を適用した場合、制御回路110(110a)は、駆動回路30や検出回路60の動作の制御や、インターフェース回路130(130a)を介した通信の制御を行う。また制御回路110(110a)は、検出された角速度データや加速度データに対するフィルター処理や温度補償処理等をデジタル信号処理として行う。制御回路110は、ゲートアレイ等のASICにより実現してもよいし、プロセッサー(DSP、CPU)とプロセッサー上で動作するプログラム(プログラムモジュール)により実現してもよい。
故障診断回路160は、回路装置20の各部のエラー情報EF(エラー信号)を出力する回路である。具体的には、故障診断回路160は、エラー情報EFを記憶するレジスター部162(レジスター回路)を含む。このレジスター部162は、マスタークロック信号MCKに基づいてエラー情報EFを取り込み(ラッチし)、その取り込んだエラー情報EFをインターフェース回路130に出力する。故障診断回路160は例えばロジック回路等で構成され、その一部又は全部が制御回路110と一体に構成されてもよい。
エラー情報EFは、そのエラー情報EFに対応する回路や信号等に異常があるか否かを表す情報、或いは異常の種類を表す情報である。即ち故障診断回路160には回路装置20の各部から異常検出信号が入力され、その異常検出信号に基づいてエラー情報EFを生成する。故障診断回路160には例えば制御回路110の異常検出回路から異常検出信号FERが入力される。或いは図13等で後述するように、角速度や加速度を検出する物理量検出装置300に回路装置20(20a)を適用した場合、駆動回路30や検出回路60の異常検出回路から異常検出信号が故障診断回路160(160a)に入力される。故障診断回路160(160a)は、各部からの異常検出信号をそのままエラー情報EFとしてもよいし、異常検出信号を加工(例えば1又は複数の異常検出信号を論理演算)してエラー情報EFを生成してもよい。エラー情報EFは、例えばエラー信号(例えばエラーフラグ)であり、そのエラー信号に対応した回路に異常が検出された場合、或いは、そのエラー信号に対応した種類の異常が回路に検出された場合に、エラー信号がアクティブとなる。
マスタークロック信号異常検出回路150は、マスタークロック信号MCKとは異なるクロック信号であるエラー検出用クロック信号CKIに基づいて、マスタークロック信号MCKの異常を検出し、エラー情報EMK(エラー信号)をインターフェース回路130に出力する。エラー情報EMKは、マスタークロック信号MCKに異常があるか否かを表す情報であり、例えばエラー信号(例えばエラーフラグ)である。そのエラー信号はマスタークロック信号MCKの異常が検出された場合にアクティブになる。マスタークロック信号MCKの異常は、例えばマスタークロック信号MCKの停止であり、例えばマスタークロック信号MCKの論理レベルがハイレベル又はローレベルに固定されることである。このような異常の原因は、例えばマスタークロック信号MCKを生成する回路(例えば図4のマスタークロック信号生成回路120、或いは回路装置20の外部に設けられたマスタークロック信号生成回路)の異常(故障)、或いはマスタークロック信号MCKの伝送経路における断線やショート等である。
エラー検出用クロック信号CKIは、マスタークロック信号MCKとは独立したクロック信号である。即ち、マスタークロック信号MCKを生成する回路(例えば図4のマスタークロック信号生成回路120、或いは回路装置20の外部に設けられたマスタークロック信号生成回路)とは異なる回路から供給されるクロック信号である。エラー検出用クロック信号CKIは、回路装置20の内部回路から供給されてもよいし、回路装置20の外部回路から供給されてもよい。エラー検出用クロック信号CKIは、マスタークロック信号MCKがアクティブである間はアクティブとなっているクロック信号であることが望ましい。例えば、図14等で後述するように、角速度センサー(ジャイロセンサー)に回路装置20(20a)を適用した場合、振動子10を駆動する駆動回路30からの信号SYC(同期検波用の信号)がエラー検出用クロック信号CKIとして用いられる。或いは、図16等で後述するように、発振器500に回路装置20(20b)を適用した場合、振動子XTALを用いて発振信号OSCKを生成する発振信号生成回路530からの発振信号OSCKがエラー検出用クロック信号CKIとして用いられる。
インターフェース回路130は、回路装置20と外部装置200との間の通信(コマンドやデータの送受信)を行う回路である。外部装置200は、例えば回路装置20を制御するCPU(Central Processing Unit)やマイクロコンピューター等のプロセッサー、或いはASIC(Application Specific Integrated Circuit)、自動車のECU(Electronic Control Unit、又はEngine Control Unit)等である。インターフェース回路130には、外部装置200からのクロック信号である外部クロック信号EXCKがクロック線LCKを介して入力される。より詳細には、コマンドやデータの送受信を行う通信期間中においては、クロック線LCKを介して外部クロック信号EXCKのパルスが入力され、通信期間外においては、外部クロック信号が一定の電位に固定される。またインターフェース回路130と外部装置200はデータ線LDTを介してデータSDT(コマンドを含む)をやり取り(入出力)する。
インターフェース回路130は、外部クロック信号EXCKに基づいて動作するレジスター部134(レジスター回路)を含む。インターフェース回路130は、外部装置200からデータ線LDTを介して送信されたデータSDTをレジスター部134に格納する。またインターフェース回路130は、回路装置20の各部からの情報(データ)をレジスター部134に格納し、外部装置200からの読み出し要求コマンドに応じて、レジスター部134に格納した情報(データ)を含むデータSDTをデータ線LDTに出力する。例えば、レジスター部134は、マスタークロック信号異常検出回路150からのエラー情報EMKを外部クロック信号EXCKに基づいて取り込むマスタークロックエラー情報用レジスター136と、故障診断回路160からのエラー情報EFを外部クロック信号EXCKに基づいて取り込む故障診断用レジスター138とを含む。
以下、本実施形態の回路装置20の動作を説明する。図2は、故障診断回路160、インターフェース回路130の動作を説明するタイミングチャートである。なお、エラー情報EFのタイミングチャートは、エラー情報EFに対応するエラー信号のタイミングチャートである。
図2のA1に示すように、異常検出信号FERが非アクティブ(ローレベル、広義には第1の論理レベル)からアクティブ(ハイレベル、広義には第2の論理レベル)になったとする。なお、異常検出信号FERは例えばマスタークロック信号MCKに同期して(例えば立ち上がりエッジに同期して)変化するが、これに限定されない。例えばアナログ回路からの異常検出信号等ではマスタークロック信号MCKに非同期に変化してもよい。
A2に示すように、故障診断回路160のレジスター部162は、異常検出信号FERをマスタークロック信号MCKで取り込み、エラー情報EFとして出力する。例えば、異常検出信号FERがアクティブとなってから2回目のマスタークロック信号MCKの立ち上がりエッジで異常検出信号FERを取り込む。
A3に示すように、インターフェース回路130の故障診断用レジスター138は、エラー情報EFを外部クロック信号EXCKで取り込む。例えば、エラー情報EFに対応するエラー信号がアクティブとなってから2回目の外部クロック信号EXCKの立ち上がりエッジでエラー情報EFを取り込む。外部装置200からエラー情報EFの読み出し要求があった場合、この故障診断用レジスター138に格納されたエラー情報EFが外部装置200へ出力される。
図3は、マスタークロック信号MCKに異常が発生した場合のマスタークロック信号異常検出回路150、故障診断回路160、インターフェース回路130の動作を説明するタイミングチャートである。なお、エラー情報EF、EMKのタイミングチャートは、エラー情報EF、EMKに対応するエラー信号のタイミングチャートである。
図3のB1に示すように、マスタークロック信号MCKに異常が発生し、停止した(非アクティブになった)とする。B2に示すように、マスタークロック信号MCKが停止した後に異常検出信号FERがアクティブになった場合を考える。この場合、B3に示すように、マスタークロック信号MCKが停止しているので故障診断回路160のレジスター部162は異常検出信号FERを取り込めず、エラー情報EFに対応するエラー信号はアクティブにならない。従って、B4に示すように、外部クロック信号EXCKの立ち上がりエッジが来ても故障診断用レジスター138にはアクティブのエラー信号(エラー情報EF)が取り込まれず、外部装置200にはエラーが通知されないことになる。
このように、マスタークロック信号MCKに基づいてエラー情報EFを出力する場合、そのマスタークロック信号MCKが停止してしまうと外部装置200にエラー情報を送信できない可能性がある。また、マスタークロック信号MCKが停止すると回路装置20の多くの機能が停止する等の異常な状態となるが、外部装置200がエラー情報からその状態を知ることができなくなってしまう。
そこで本実施形態では、B5に示すように、マスタークロック信号MCKとは独立なエラー検出用クロック信号CKIでマスタークロック信号異常検出回路150が動作し、エラー情報EMKを出力する。具体的には、マスタークロック信号MCKが停止した後、エラー検出用クロック信号CKIのパルスが所定数だけ入力された場合にエラー情報EMKに対応するエラー信号がアクティブになる。図3では、マスタークロック信号MCKが停止した後、2つ目のエラー検出用クロック信号CKIの立ち上がりエッジでエラー情報EMKに対応するエラー信号がアクティブとなる場合を図示しているが、これに限定されず、所定数は2以外でもよい。B6に示すように、マスタークロックエラー情報用レジスター136は、外部クロック信号EXCKでエラー情報EMKを取り込む。例えば、エラー情報EMKに対応するエラー信号がアクティブとなってから2回目の外部クロック信号EXCKの立ち上がりエッジでエラー情報EMKを取り込む。外部装置200からエラー情報EMKの読み出し要求があった場合、このマスタークロックエラー情報用レジスター136に格納されたエラー情報EMKが外部装置200へ出力される。外部装置200は、そのエラー情報EMKに基づいて回路装置20をリセットする(再起動する)等の処置を行うことが可能である。なお、マスタークロックと異なるクロック信号に基づいてマスタークロックエラー情報用レジスター136に格納された値を定期的に監視する処理を回路装置20において行い、マスタークロックエラー情報用レジスター136に異常があったことを示すエラー情報EMKになった場合は、回路装置20が自己をリセットする(再起動する)等の処置を行ってもよい。
以上の本実施形態によれば、回路装置20は、マスタークロック信号MCKに基づいて動作する制御回路110と、レジスター部134を有し、外部から入力される外部クロック信号EXCKに基づいて外部にデータSDTを送信するインターフェース回路130と、を含む。レジスター部134は、マスタークロック信号MCKのエラー情報EMKを外部クロック信号EXCKに基づいて取り込み、取り込んだエラー情報EMKを記憶する。インターフェース回路130は、レジスター部134に記憶されたエラー情報EMKを含むデータSDTを外部に送信する。
このようにすれば、マスタークロック信号MCKに異常が発生した場合であっても、その異常を通知するエラー情報EMKを外部装置200に送信することが可能となる。即ち上述したように、マスタークロック信号MCKが異常となった場合には回路装置20のエラーを外部装置200に送信することが困難となる。この点、本実施形態では、インターフェース回路130が、マスタークロック信号MCKのエラー情報EMKを記憶するレジスター部134を有するので、そのエラー情報EMKを外部装置200に送信できる。これにより、外部装置200が少なくともマスタークロック信号MCKの異常を知ることが可能となり、そのエラーに対応した動作を行うことが可能となる。
また本実施形態では、回路装置20は、マスタークロック信号MCKの異常を検出するマスタークロック信号異常検出回路150を含む。マスタークロック信号異常検出回路150は、マスタークロック信号MCKの異常を検出した場合に、マスタークロック信号MCKが異常となったこと示すエラー情報EMKをレジスター部134に出力する。
エラー情報EMKは、エラー信号に対応している。そして、そのエラー情報EMKに対応するエラー信号をアクティブにすることが、マスタークロック信号MCKが異常となったことを示すエラー情報EMKを出力することに対応する。
このようにすれば、マスタークロック信号異常検出回路150がマスタークロック信号MCKの異常を検出した場合に、エラー情報EMKが、マスタークロック信号MCKが異常となったことを示す情報となり、そのエラー情報EMKが外部クロック信号EXCKに基づいてレジスター部134に取り込まれる。これにより、マスタークロック信号MCKが異常となったことを示すエラー情報EMKを外部装置200に送信できる。
また本実施形態では、レジスター部134は、マスタークロック信号異常検出回路150からのエラー情報EMKを、外部クロック信号EXCKに基づいて取り込む。
このようにすれば、マスタークロック信号MCKとは独立に供給される外部クロック信号EXCKに基づいて、エラー情報EMKがレジスター部134に取り込まれる。これにより、マスタークロック信号MCKが異常となった場合であっても、そのエラー情報EMKを外部装置200に送信することが可能となる。
また本実施形態では、マスタークロック信号異常検出回路150は、マスタークロック信号MCKとは異なるクロック信号であるエラー検出用クロック信号CKIに基づいて、マスタークロック信号MCKの異常の検出と、エラー情報EMKのレジスター部134への出力とを行う。
図3で説明したように、マスタークロック信号MCKで動作する故障診断回路160ではマスタークロック信号MCKが異常となった場合には動作が停止し、回路に異常が発生した場合であってもエラー情報EFに対応するエラー信号をアクティブにできない。この点、本実施形態ではマスタークロック信号MCKとは異なる(即ち独立な)エラー検出用クロック信号CKIに基づいてマスタークロック信号MCKの異常を検出できる。また、エラー検出用クロック信号CKIに基づいてエラー情報EMKをレジスター部134へ出力できる。これにより、マスタークロック信号MCKに異常がある場合に、それを表すエラー情報EMKに対応するエラー信号をアクティブにして、レジスター部134へ出力できる。
また本実施形態では、回路装置20は、振動子を発振させる(駆動する)駆動回路を含んでもよい。そして、エラー検出用クロック信号CKIは、振動子を発振させることで生成されたクロック信号であってもよい。
振動子は、物理量トランスデューサーとして用いられる場合の振動子である。駆動回路は、振動子に駆動信号を供給して発振させることにより振動子が物理量に対応した検出信号を出力する状態にするための回路である。振動子を発振させることで生成されたクロック信号は、例えば振動子の端子から出力される発振信号、或いは駆動回路が振動子を発振させている場合の駆動回路の内部信号等である。例えば図13で後述する物理量検出装置300では、コリオリ力を検出する角速度検出素子13が振動子に対応する。そして、駆動回路30が出力する同期信号SYCA(検出回路60が同期検波を行うための信号)が、振動子を発振させることで生成されたクロック信号に対応する。
このように回路装置20が、振動子を駆動する駆動回路を含む場合、その振動子を発振させることで生成されたクロック信号が回路装置20内に存在している。このクロック信号をエラー検出用クロック信号CKIとして用いることで、マスタークロック信号MCKとは独立なクロック信号によってマスタークロック信号MCKを監視することが可能となる。また、元々存在しているクロック信号を用いるので、冗長にクロック信号生成回路を設ける必要がない。
なお本実施形態のエラー検出用クロック信号CKIはマスタークロック信号MCKとは異なるクロック信号であればよく、物理量トランスデューサーを駆動して生成されたものに限定されない。例えば、回路装置20が、マスタークロック信号MCKを生成する回路(例えば図4のマスタークロック信号生成回路120、或いは回路装置20の外部に設けられたマスタークロック信号生成回路)とは別のクロック信号生成回路を含み、そのクロック信号生成回路が生成したクロック信号をエラー検出用クロック信号CKIとして用いてもよい。或いは、エラー検出用クロック信号CKIは、発振信号(基準周波数信号)を生成する発振器の振動子を発振させることで生成されたクロック信号であってもよい。例えば図16で後述する発振器500では、回路装置20(20b)は、振動子XTALを発振させる発振回路550を含み、その発振回路550からの発振信号OSCKがエラー検出用クロック信号CKIに対応する。
また図7等で後述するように、マスタークロック信号異常検出回路150は、第1のフリップフロップ回路151と第2のフリップフロップ回路152と排他的論理和回路154とカウンター155とを含んでもよい。そして第1のフリップフロップ回路151は、マスタークロック信号MCKに基づく入力クロック信号をエラー検出用クロック信号CKIに基づいてラッチする。第2のフリップフロップ回路152は、第1のフリップフロップ回路151からの第1の出力信号QF1をエラー検出用クロック信号CKIに基づいてラッチする。排他的論理和回路154は、第1の出力信号QF1と、第2のフリップフロップ回路152からの第2の出力信号QF2との排他的論理和を求める。カウンター155は、排他的論理和回路154の出力信号QXRが第1の論理レベル(ローレベル)となっている期間(図9のCKIパルスN個の期間)をエラー検出用クロック信号CKIに基づいてカウントし、カウント値が所定値(N)となった場合に、マスタークロック信号MCKが異常となったことを示すエラー情報EMKを出力する。
ここで、マスタークロック信号MCKに基づく入力クロック信号は、マスタークロック信号MCKそのものであってもよいし、マスタークロック信号MCKに基づいて生成されたクロック信号であってもよい。例えば、図7の例ではマスタークロック信号MCKが分周された分周クロック信号DMKである。
このようにしてマスタークロック信号異常検出回路150を構成することで、マスタークロック信号MCKが停止した場合に、それを検出することが可能となる。即ち、マスタークロック信号MCKの論理レベルが変化しなくなると排他的論理和回路154の出力信号QXRの論理レベルが変化しなくなる。カウンター155は、それが所定期間続いたことを検出した場合に、エラー情報EMKを、マスタークロック信号MCKが異常となったことを示す情報にする(エラー信号をアクティブにする)。
また本実施形態では、回路装置20は、マスタークロック信号MCKで動作する故障診断回路160を含む。レジスター部134は、故障診断回路160からのエラー情報EFを取り込む故障診断用レジスター138を有する。
このように故障診断回路160がマスタークロック信号MCKに基づいて動作する場合、マスタークロック信号MCKが異常となった場合に故障診断回路160の動作が停止する。そうすると、回路装置20にエラーが発生してもエラー情報EFに対応するエラー信号がアクティブにならず、故障診断用レジスター138に正しいエラー情報EFが取り込まれないので、外部装置200にエラーが通知されない。この点、本実施形態では少なくともマスタークロック信号MCKが異常となったことを外部装置200に通知することが可能である。
また本実施形態では、インターフェース回路130は、SPI(Serial Peripheral Interface)方式又はI2C(Inter-Integrated Circuit)方式のインターフェース回路である。
SPI方式は、シリアルクロック線と、単方向の2本のシリアルデータ線で通信する同期式のシリアル通信方式である。SPIのバスには複数のスレーブを接続できるが、それらを特定するためには、マスターは、スレーブセレクト線を用いてスレーブを選択する必要がある。図11で後述する例では、シリアルクロック信号SCKが外部クロック信号EXCKに対応し、受信シリアルデータMOSI、送信シリアルデータMISOがデータSDTに対応する。I2C方式は、シリアルクロック線と、双方向のシリアルデータ線の2本の信号線で通信を行う同期式のシリアル通信方式である。I2Cのバスには複数のスレーブを接続でき、マスターは、個別に決められたスレーブのアドレスを指定して、スレーブを選択した後に、当該スレーブと通信を行う。この場合、シリアルクロック線で伝送されるシリアルクロック信号が外部クロック信号EXCKに対応し、双方向のシリアルデータ線で伝送されるシリアルデータがデータSDTに対応する。
このような2線、3線、4線のシリアルインターフェースでは、シリアルクロック線を用いて通信が行われる。本実施形態では、このシリアルクロック線から入力されるシリアルクロック信号でマスタークロック信号MCKのエラー情報EMKをレジスター部134に取り込む。これにより、マスタークロック信号MCKのエラー情報EMKをシリアルインターフェースを介して外部装置200に送信できるようになる。
また本実施形態では、図13等で後述するように、回路装置20(20a)を物理量検出装置300に適用してもよい。物理量検出装置300は、回路装置20(20a)と物理量トランスデューサーを含む。図13の例では、物理量トランスデューサーは角速度検出素子13及び加速度検出素子16の少なくとも一方である。また物理量トランスデューサーが角速度検出素子13の場合、例えば物理量トランスデューサーは振動子(コリオリ力を検出する角速度検出素子)である。
物理量を検出する物理量検出装置では、物理量の検出処理においてデジタル信号処理を行う場合がある。このような場合、そのデジタル信号処理を行うロジック回路はマスタークロック信号で動作する。マスタークロック信号としては、例えば物理量検出装置に含まれる角速度検出素子である振動子を駆動して(発振させて)得られるクロック信号を用いる場合がある。しかしながら、物理量検出装置に含まれる回路装置内のロジック回路の動作周波数が駆動周波数で制限されてしまう。また、振動子を駆動して得られたクロック信号のみで物理量検出装置の回路装置を動作させることになるので、そのクロック信号に異常があった場合に回路装置の機能が停止してしまう。
この点、本実施形態では、振動子を駆動して(発振させて)得られるクロック信号とは異なるクロック信号であるマスタークロック信号MCKでロジック回路(制御回路110)が動作する。例えば、図4で後述するように回路装置20がマスタークロック信号生成回路120を含み、マスタークロック信号生成回路120が生成したマスタークロック信号MCKでロジック回路が動作する。これにより、振動子の駆動周波数等に依存せず、高速にロジック回路を動作させることが可能となる。また、マスタークロック信号MCKと振動子を駆動して得られたクロック信号という2つの独立したクロック信号が存在するので、いずれか一方が異常となった場合であっても、回路装置20の少なくとも一部の機能を維持できる可能性がある。そして、マスタークロック信号MCKを、振動子を駆動して得られたクロック信号で監視することで、マスタークロック信号MCKの異常を検出し、外部装置200に通知することが可能となる。
なお、物理量検出装置300が角速度検出素子13及び加速度検出素子16のうち加速度検出素子16のみを含む場合、エラー検出用クロック信号CKIは、例えばマスタークロック信号MCKを生成する回路(例えば図4のマスタークロック信号生成回路120、或いは回路装置20の外部に設けられたマスタークロック信号生成回路)とは別に設けられたクロック信号生成回路からのクロック信号である。或いは、回路装置20が、加速度検出素子16を搬送波の周波数で振動させる(駆動する)駆動回路を含み、その駆動回路が出力するクロック信号をエラー検出用クロック信号CKIとして用いてもよい。
本実施形態の回路装置20の構成は、図1に限定されるものでない。例えば以下の第2〜第4の構成例のように回路装置20を構成してもよい。
図4は、本実施形態の回路装置20の第2の構成例である。図4では、図1に対して回路装置20が、マスタークロック信号MCKを生成するマスタークロック信号生成回路120を更に含む。
マスタークロック信号生成回路120は、例えば振動子を用いずにマスタークロック信号MCKを生成する発振回路、或いは振動子を用いてマスタークロック信号MCKを生成する発振回路である。振動子を用いない発振回路は、例えば2状態が相互に切り替わることで発振するマルチバイブレーター、或いは奇数個の反転回路(ゲインが負の回路)をリング状に接続したリングオシレーター、反転回路の出力をCR回路(キャパシターと抵抗で構成される回路)で帰還させるCR発振回路等である。振動子を用いる発振回路は、例えば水晶振動子やセラミック振動子等を駆動して発振させる発振回路等である。なお、発振回路のうち回路装置20に内蔵される部分がマスタークロック信号生成回路120であり、発振回路を構成する要素の一部(例えばキャパシター等)や振動子が回路装置20の外部に設けられてもよい。
図5は、本実施形態の回路装置20の第3の構成例である。図5の回路装置20は、マスタークロック信号異常検出回路150、レジスター部180を含む。
マスタークロック信号異常検出回路150は、マスタークロック信号MCKの異常を検出する。具体的には、マスタークロック信号異常検出回路150は、マスタークロック信号MCKの異常を検出した場合に、マスタークロック信号MCKが異常となったことを示すエラー情報EMKをレジスター部180に出力する。マスタークロック信号異常検出回路150は、マスタークロック信号MCKとは異なるクロック信号であるエラー検出用クロック信号CKIに基づいて、マスタークロック信号MCKの異常の検出と、エラー情報EMKのレジスター部180への出力とを行う。
レジスター部180は、マスタークロック信号MCKのエラー情報EMKを、回路装置20の外部から入力される外部クロック信号CKPに基づいて取り込む。例えばレジスター部180は、外部クロック信号CKPがクロック端子に入力されるフリップフロップ回路(マスタークロックエラー情報用レジスター)を含み、そのフリップフロップ回路がエラー情報EMKを取り込む。例えば外部クロック信号CKPは、図1の外部装置200から供給される外部クロック信号EXCKであるが、これに限定されない。即ち、外部クロック信号CKPは、マスタークロック信号MCKやエラー検出用クロック信号CKIとは異なる(独立した)クロック信号であればよい。
図5の回路装置20は、レジスター部180に記憶されたエラー情報EMKを含むデータを、外部クロック信号CKPに基づいて外部に送信するインターフェース回路を更に含んでもよい。この場合、レジスター部180は図1と同様にインターフェース回路に含まれてもよいし、或いはレジスター部180はインターフェース回路とは別に設けられてもよい。
以上の第2、第3の構成例によれば、マスタークロック信号MCKに異常が発生した場合であっても、その異常を通知するエラー情報EMKを外部クロック信号(EXCK、CKP)に基づいてレジスター部(134、180)に取り込むことができる。これにより、そのマスタークロック信号MCKのエラー情報EMKを外部(例えば外部装置200)に送信することが可能となる。
図6は、本実施形態の回路装置20の第4の構成例である。図6の回路装置20は、異常検出回路156、レジスター部185を含む。
異常検出回路156は、第1のクロック信号CLK1の異常を、第1のクロック信号CLK1とは異なる第2のクロック信号CLK2に基づいて検出する。例えば第1のクロック信号CLK1が図1のマスタークロック信号MCKに対応し、第2のクロック信号CLK2が図1のエラー検出用クロック信号CKIに対応するが、これに限定されない。即ち、第1のクロック信号CLK1は、回路装置20の動作に用いられるクロック信号であればよく、ロジック回路の動作に用いられるクロック信号に限定されない。そして第1のクロック信号CLK1と第2のクロック信号CLK2は互いに異なる(独立した)クロック信号であればよい。例えば、図14のように角速度センサーに回路装置20を適用した場合において、振動子10を駆動する駆動回路30からの信号SYCが第1のクロック信号CLK1に対応し、第2のクロック信号CLK2が、制御回路110の動作に用いられるマスタークロック信号MCKであってもよい。
レジスター部185は、第1のクロック信号CLK1のエラー情報EK1を、回路装置20の外部から入力される外部クロック信号である第3のクロック信号CLK3に基づいて取り込む。例えばレジスター部185は、第3のクロック信号CLK3がクロック端子に入力されるフリップフロップ回路(クロックエラー情報用レジスター)を含み、そのフリップフロップ回路がエラー情報EK1を取り込む。例えば第3のクロック信号CLK3は、図1の外部装置200から供給される外部クロック信号EXCKであるが、これに限定されない。即ち、第3のクロック信号CLK3は、第1のクロック信号CLK1や第2のクロック信号CLK2とは異なる(独立した)クロック信号であればよい。
図6の回路装置20は、レジスター部185に記憶されたエラー情報EK1を含むデータを、第3のクロック信号CLK3に基づいて外部に送信するインターフェース回路を更に含んでもよい。この場合、レジスター部185は図1と同様にインターフェース回路に含まれてもよいし、或いはレジスター部185はインターフェース回路とは別に設けられてもよい。
以上の第4の構成例によれば、互いに独立した第1のクロック信号CLK1と第2のクロック信号CLK2が回路装置20に存在する場合に、その第1のクロック信号CLK1の異常を第2のクロック信号CLK2で検出できる。そして、更に独立した第3のクロック信号CLK3を用いることで、第1のクロック信号CLK1のエラー情報EK1をレジスター部185に取り込むことができる。これにより、その第1のクロック信号CLK1のエラー情報EK1を外部(例えば外部装置200)に送信することが可能となる。
なお、以上の回路装置20の動作は、マスタークロック信号の異常検出方法(回路装置の作動方法)として実行することが可能である。即ち、マスタークロック信号MCKの異常をマスタークロック信号MCK以外のクロック信号(例えばCKI)で検出し、マスタークロック信号MCKのエラー情報EMKを、外部から入力される外部クロック信号(例えばEXCK、CKP)に基づいてレジスター部(134、180)に取り込み、レジスター部に記憶されたエラー情報EMKを含むデータを、外部クロック信号に基づいて外部に送信する。
このような異常検出方法を回路装置20が実行することで、マスタークロック信号MCKに異常が発生した場合であっても、その異常を通知するエラー情報EMKを外部クロック信号(EXCK、CKP)に基づいてレジスター部(134、180)に取り込むことができる。これにより、そのマスタークロック信号MCKのエラー情報EMKを外部(例えば外部装置200)に送信することが可能となる。
2.マスタークロック信号異常検出回路
図7は、マスタークロック信号異常検出回路150の詳細な構成例である。マスタークロック信号異常検出回路150は、分周回路153、第1のフリップフロップ回路151、第2のフリップフロップ回路152、排他的論理和回路154(XOR回路)、カウンター155を含む。
図8は、マスタークロック信号MCKが停止していない場合のマスタークロック信号異常検出回路150の動作を説明するタイミングチャートである。なお、エラー情報EMKのタイミングチャートは、エラー情報EMKに対応するエラー信号のタイミングチャートである。
分周回路153は、マスタークロック信号MCKを分周し、その分周されたマスタークロック信号MCKを分周クロック信号DMKとして出力する。第1のフリップフロップ回路151は、エラー検出用クロック信号CKIに基づいて(立ち上がりエッジで)分周クロック信号DMKを取り込む。第2のフリップフロップ回路152は、エラー検出用クロック信号CKIに基づいて(立ち上がりエッジで)第1のフリップフロップ回路151の出力信号QF1を取り込む。排他的論理和回路154は、第1のフリップフロップ回路151の出力信号QF1と第2のフリップフロップ回路152の出力信号QF2との排他的論理和を求め、その結果を信号QXRとして出力する。
カウンター155は、エラー検出用クロック信号CKIに基づいてカウント動作を行う。具体的には、信号QXRがハイレベル(広義には第2論理レベル)となった場合にカウント値をリセット(ゼロに設定)する。そして、信号QXRがローレベル(広義には第1論理レベル)である場合に、エラー検出用クロック信号CKIのパルス(例えば立ち上がりエッジ)が入力されるとカウント値をインクリメントする。カウンター155は、カウント値が所定値となった場合にエラー情報EMKに対応するエラー信号をアクティブにする。図8のようにマスタークロック信号MCKに異常がない場合には、信号QXRがローレベルに固定されないので、エラー情報EMKに対応するエラー信号はアクティブにならない。
図9は、マスタークロック信号MCKが停止した場合のマスタークロック信号異常検出回路150の動作を説明するタイミングチャートである。なお、エラー情報EMKのタイミングチャートは、エラー情報EMKに対応するエラー信号のタイミングチャートである。
図9のD1に示すように、マスタークロック信号MCKが停止した場合には分周クロック信号DMKも停止する(例えばローレベルに固定される)。そうするとD2に示すように、排他的論理和回路154の出力信号QXRがローレベルのまま変化しなくなる。カウンター155にハイレベルの信号QXRが入力されないのでカウント値がリセットされない。そのためD3に示すように、カウント値が所定値N=8になったときにエラー情報EMKに対応するエラー信号がアクティブになる。なお、ここではN=8としたが、これに限定されず、Nは任意の1以上の整数(例えばN≧4)であってよい。
D4に示すように、マスタークロック信号MCKが停止状態から復帰した場合には、分周クロック信号DMKも復帰する。D5に示すように、排他的論理和回路154の出力信号QXRが変化するので、その信号QXRがハイレベルになったときにカウンター155のカウント値がリセットされる。そうするとD6に示すように、エラー情報EMKに対応するエラー信号がアクティブから非アクティブになる。
3.マスタークロック信号生成回路
図10は、マスタークロック信号生成回路120の詳細な構成例である。なお以下ではマルチバイブレーターを例に説明するが、マスタークロック信号生成回路120はマルチバイブレーターに限定されず、上述したような種々の発振回路を採用できる。
図10のマスタークロック信号生成回路120は、スイッチ素子SWA1、SWA2、電流源IGA1、IGA2(バイアス電流出力回路)、キャパシターCA1、CA2、コンパレーターCPA1、CPA2、論理反転回路IVA1、IVA2(インバーター)、否定論理積回路NAA1、NAA2(NAND回路)、バッファーBFA1を含む。スイッチ素子SWA1、SWA2は例えばトランジスターである。バッファーBFA1は、入力と同じ論理レベルを出力する回路である。なお、コンパレーターCPA1、CPA2に入力される基準電圧VRAはグランド電圧(低電位側電源電圧)よりも高い電圧である。
マスタークロック信号生成回路120は、以下の第1状態と第2状態が相互に切り替わることで発振する。
第1状態では、マスタークロック信号MCKはローレベルである。この場合、否定論理積回路NAA1の出力信号QA1はローレベルであり、否定論理積回路NAA2の出力信号QA2はハイレベルである。
出力信号QA2がハイレベルなのでスイッチ素子SWA2はオンになる。スイッチ素子SWA2がオンなのでキャパシターCA2の一端のノードNA2はグランド(低電位側電源)にショートされ、ノードNA2の電圧VA2はグランド電圧になる。コンパレーターCPA2は電圧VA2と基準電圧VRAを比較しており、電圧VA2が基準電圧VRAよりも小さい場合、コンパレーターCPA2の出力信号CQ2はローレベルである。論理反転回路IVA2の出力信号IVQ2はハイレベルである。
また、出力信号QA1がローレベルなのでスイッチ素子SWA1はオフになる。スイッチ素子SWA1がオフなのでキャパシターCA1には電流源IGA1からの電流(電荷)が蓄積されていき、ノードNA1の電圧VA1が上昇していく。コンパレーターCPA1は、電圧VA1と基準電圧VRAを比較し、電圧VA1が基準電圧VRAよりも大きくなったときに出力信号CQ1をローレベルからハイレベルにする。そうすると、論理反転回路IVA1の出力信号IVQ1がハイレベルからローレベルになり、否定論理積回路NAA1の出力信号QA1がローレベルからハイレベルになり、第2状態へ移行する。
第2状態では、マスタークロック信号MCKはハイレベルである。この場合、否定論理積回路NAA1の出力信号QA1はハイレベルであり、否定論理積回路NAA2の出力信号QA2はローレベルである。
出力信号QA1がハイレベルなのでスイッチ素子SWA1はオンになる。スイッチ素子SWA1がオンなのでキャパシターCA1の一端のノードNA1はグランド(低電位側電源)にショートされ、ノードNA1の電圧VA1はグランド電圧になる。電圧VA1が基準電圧VRAよりも小さい場合、コンパレーターCPA1の出力信号CQ1はローレベルである。論理反転回路IVA1の出力信号IVQ1はハイレベルである。
また、出力信号QA2がローレベルなのでスイッチ素子SWA2はオフになる。スイッチ素子SWA2がオフなのでキャパシターCA2には電流源IGA2からの電流(電荷)が蓄積されていき、ノードNA2の電圧VA2が上昇していく。電圧VA2が基準電圧VRAよりも大きくなったときにコンパレーターCPA2は出力信号CQ2をローレベルからハイレベルにする。そうすると、論理反転回路IVA2の出力信号IVQ2がハイレベルからローレベルになり、否定論理積回路NAA2の出力信号QA2がローレベルからハイレベルになり、第1状態へ移行する。
4.インターフェース回路
図11は、インターフェース回路130の詳細な構成例である。なお以下では4線のSPI方式の通信を行う場合を例に説明するが、インターフェース回路130が行う通信は4線のSPI方式に限定されない。即ち、回路装置20の外部からクロック信号が入力され、そのクロック信号に基づいてシリアルデータ通信を行う方式であればよい。
図11のインターフェース回路130は、SPI制御部132(SPI制御回路)、レジスター部134を含む。
SPI制御部132には、外部装置200からシリアルクロック線を介してシリアルクロック信号SCKが入力され、第1シリアルデータ線を介して受信シリアルデータMOSIが入力され、スレーブセレクト線を介してスレーブセレクト信号SSが入力される。またSPI制御部132は、外部装置200へ第2シリアルデータ線を介して送信シリアルデータMISOを出力する。具体的には、SPI制御部132は、物理層回路、通信処理回路を含む。例えば物理層回路は、シリアルクロック信号SCK、受信シリアルデータMOSI、送信シリアルデータMISO、スレーブセレクト信号SSの送受信を行うI/Oバッファー回路である。通信処理回路は、SPI通信の通信処理を行うロジック回路である。例えば通信処理回路は、受信シリアルデータMOSIのシリアルパラレル変換や、コマンドの解釈処理、送信シリアルデータMISOの生成処理、送信シリアルデータMISOのパラレルシリアル変換、レジスター部134の読み書き制御等を行う。
図12は、インターフェース回路130の動作を説明するタイミングチャートである。以下では、スレーブセレクト信号SSがアクティブ(ローレベル)になっている期間を通信期間と呼ぶ。
SPI制御部132は、1つの通信期間においてコマンドデータC1〜C4を受信シリアルデータMOSIとして受信し、その次の1つの通信期間において、コマンドデータC1〜C4に対応したレスポンスデータR1〜R4を送信シリアルデータMISOとして送信する。なお、図12のMOSI、MISOの「xx」はドントケアを表している。図12のハッチング部分に示すように、シリアルクロック信号SCKは通信期間においてアクティブとなり、SPI制御部132は、そのシリアルクロック信号SCKに基づいて、その通信期間における通信処理を行う。
第1の通信期間TT1では、外部装置200はコマンドデータC1としてデータ要求コマンドSQRを出力する。次の第2の通信期間TT2では、SPI制御部132は、レスポンスデータR1としてエラーデータERRを出力し、レスポンスデータR2、R3として出力データDATを出力する。エラーデータERRは、回路装置20に何らかのエラーが発生しているか否かを表すエラー情報である。出力データDATは、例えば図13で後述する物理量検出装置300では、検出された物理量データ(角速度データ、加速度データ等)である。即ち、物理量データの読み出し要求への応答の一部としてエラーデータERRが出力される。
エラーデータERRがエラーの発生を示すものであった場合、次の第3の通信期間TT3において、外部装置200はコマンドデータC1としてエラー詳細要求コマンドDERを出力する。次の第4の通信期間TT4では、SPI制御部132は、レスポンスデータR1としてエラーデータERRを出力し、レスポンスデータR2、R3としてエラー詳細データERDTを出力する。エラー詳細データERDTは、エラーの詳細な内容を表すデータであり、上述したマスタークロック信号MCKのエラー情報EMKや回路装置20の各部のエラー情報EFが含まれている。外部装置200は、このエラー詳細データERDTから、回路装置20にどのような種類のエラーが発生したかを知ることが可能である。
5.物理量検出装置
図13は、物理量検出装置300、物理量検出装置300に適用した場合の回路装置20aの詳細な構成例である。なお以下では物理量検出装置300が角速度と加速度を検出する複合センサーである場合を例に説明するが、これに限定されず、物理量検出装置300としては種々の物理量を検出するセンサーを想定できる。
物理量検出装置300は、角速度検出素子13、加速度検出素子16、回路装置20aを含む。回路装置20aは、マスタークロック信号異常検出回路150a、マスタークロック信号生成回路120a、インターフェース回路130a、故障診断回路160a、駆動回路30、検出回路60を含む。なお既に説明した構成要素と同一の構成要素には同一の符号(又は同一の符号にaを付した符号)を付し、その構成要素については適宜、説明を省略する。
角速度検出素子13は、所定軸を中心とする回転の角速度を電気信号に変換する素子(トランスデューサー)である。角速度検出素子13としては、例えば駆動振動させた状態でコリオリ力が印加されると検出振動が生じ、当該検出振動により圧電体に生じる電界を検出する方式の振動ジャイロセンサー素子、前記検出振動を静電容量の変化として検出する静電容量方式の振動ジャイロセンサー素子等を採用できる。
加速度検出素子16は、所定軸の方向の加速度を電気信号に変換する素子(トランスデューサー)である。加速度検出素子16としては、例えば静電容量方式のシリコンMEMS加速度検出素子や圧電方式、熱検知方式等の加速度検出素子を採用できる。
駆動回路30は、駆動信号DGAを出力して角速度検出素子13を駆動する。例えば駆動回路30は、角速度検出素子13からフィードバック信号DSAを受け、これに対応する駆動信号DGAを出力することで、角速度検出素子13を励振させる。
検出回路60は、角速度検出素子13からの検出信号SAに基づいて角速度を検出(抽出)する。また検出回路60は、加速度検出素子16からの検出信号SBに基づいて加速度を検出(抽出)する。具体的には検出回路60は、第1のAFE(Analog Front-End)回路61、第2のAFE回路62、第1のローパスフィルター87、第2のローパスフィルター88、マルチプレクサー90、A/D変換回路100、制御回路110aを含む。
第1のAFE回路61は、角速度検出素子13からの検出信号SAをアナログ信号処理する回路である。第1のAFE回路61は、検出信号SAの増幅や、角速度に対応した信号を検出信号SAから抽出する検波等を行う。
第1のローパスフィルター87は、例えばパッシブフィルター(抵抗、キャパシターで構成されるフィルター)であり、第1のAFE回路61の出力信号AVAをローパスフィルター処理する。第1のローパスフィルター87は、例えば同期検波で除去できなかった不要信号(例えば、角速度検出素子13の共振周波数と駆動周波数との差である離調周波数の信号)を減衰させるフィルター、或いは、A/D変換回路100のアンチエイリアスフィルターとして機能する。
第2のAFE回路62は、加速度検出素子16からの検出信号SBをアナログ信号処理する回路である。第2のAFE回路62は、検出信号SBの増幅等を行う。
第2のローパスフィルター88は、例えばパッシブフィルター(抵抗、キャパシターで構成されるフィルター)であり、第2のAFE回路62の出力信号AVBをローパスフィルター処理する。第2のローパスフィルター88は、例えばA/D変換回路100のアンチエイリアスフィルターとして機能する。
マルチプレクサー90は、第1のローパスフィルター87の出力信号AVA’と第2のローパスフィルター88の出力信号AVB’とを時分割に選択し、その選択された信号MQを出力する。
A/D変換回路100は、マルチプレクサー90の出力信号MQを時分割にA/D変換する。即ち、第1のローパスフィルター87の出力信号AVA’をA/D変換して角速度に対応するデータDTを出力し、次に第2のローパスフィルター88の出力信号AVB’をA/D変換して加速度に対応するデータDTを出力する。A/D変換方式としては、例えば逐次比較型、二重積分型、フラッシュ型、パイプライン型等を想定できる。制御回路110aは、マスタークロック信号MCKを分周してA/D変換回路100に供給し、A/D変換回路100は、その分周されたマスタークロック信号MCKでA/D変換動作を行う。
制御回路110aは、A/D変換回路100からのデータDT(デジタル信号)に対してデジタル信号処理(デジタルフィルター処理、補正処理等)を行い、検出された角速度に対応する角速度データ(角速度情報)と、検出された加速度に対応する加速度データ(加速度データ)を出力する。角速度データ、加速度データはインターフェース回路130aを介して外部装置200に送信される。また制御回路110aは、回路装置20aの制御処理を行う。例えば回路装置20aでの各種のスイッチ制御やモード設定等はこの制御回路110aにより行われる。
故障診断回路160aには、回路装置20aの各部から異常検出信号が入力される。例えば、制御回路110aは、デジタルフィルターの係数レジスター等の所定値を記憶するレジスターのレジスター値を監視する監視回路を含む。また、駆動回路30や検出回路60は、その内部信号を監視する監視回路を含む。故障診断回路160aは、これらの監視回路からの異常検出信号に基づくエラー情報を制御回路110aへ出力する。
マスタークロック信号異常検出回路150aは、第1のAFE回路61が同期検波を行うための同期信号SYCAに基づいてマスタークロック信号MCKの異常を検出する。同期信号SYCAは図1のエラー検出用クロック信号CKIに対応する。
なお、上記では物理量検出装置300が各1軸の角速度と加速度を検出する場合を例に説明したが、物理量検出装置300は角速度及び加速度の一方を検出してもよいし、多軸の角速度を検出してもよいし、多軸の加速度を検出してもよい。例えば1軸の角速度のみを検出する場合、加速度検出素子16、第2のAFE回路62、第2のローパスフィルター88、マルチプレクサー90が省略されてもよい。或いは多軸の角速度を検出する場合、複数の角速度検出素子13が設けられ、それに対応する複数の第1のAFE回路61、複数の第1のローパスフィルター87が設けられ、マルチプレクサー90が複数の第1のローパスフィルター87の出力信号を時分割に選択してもよい。
6.駆動回路、検出回路
図14は、角速度検出素子13を駆動する駆動回路30、角速度検出素子13からの検出信号を検出する検出回路60の詳細な構成例である。なお以下では角速度検出素子13が振動子10である場合を例に説明する。
駆動回路30は、振動子10からのフィードバック信号DIが入力される増幅回路32と、自動ゲイン制御を行うゲイン制御回路40と、駆動信号DQを振動子10に出力する駆動信号出力回路50を含む。また同期信号SYCを検出回路60に出力する同期信号出力回路52を含む。
増幅回路32(I/V変換回路)は、振動子10からのフィードバック信号DIを増幅する。例えば振動子10からの電流の信号DIを電圧の信号DVに変換して出力する。この増幅回路32は、演算増幅器、帰還抵抗素子、帰還キャパシターなどにより実現できる。
駆動信号出力回路50は、増幅回路32による増幅後の信号DVに基づいて、駆動信号DQを出力する。例えば駆動信号出力回路50が、矩形波(又は正弦波)の駆動信号を出力する場合には、駆動信号出力回路50はコンパレーター等により実現できる。
ゲイン制御回路40(AGC)は、駆動信号出力回路50に制御電圧DSを出力して、駆動信号DQの振幅を制御する。具体的には、ゲイン制御回路40は、信号DVを監視して、発振ループのゲインを制御する。例えば駆動回路30では、ジャイロセンサーの感度を一定に保つために、振動子10の駆動用振動部に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系の発振ループ内に、ゲインを自動調整するためのゲイン制御回路40が設けられる。ゲイン制御回路40は、振動子10からのフィードバック信号DIの振幅(振動子10の駆動用振動部の振動速度)が一定になるように、ゲインを可変に自動調整する。このゲイン制御回路40は、増幅回路32の出力信号DVを全波整流する全波整流器や、全波整流器の出力信号の積分処理を行う積分器などにより実現できる。
同期信号出力回路52は、増幅回路32による増幅後の信号DVを受け、同期信号SYC(参照信号)を検出回路60に出力する。この同期信号出力回路52は、正弦波(交流)の信号DVの2値化処理を行って矩形波の同期信号SYCを生成するコンパレーターや、同期信号SYCの位相調整を行う位相調整回路(移相器)などにより実現できる。
検出回路60は、増幅回路64、同期検波回路81、A/D変換回路100、制御回路110a(DSP部)を含む。増幅回路64は、振動子10からの第1、第2の検出信号IQ1、IQ2を受けて、電荷−電圧変換や差動の信号増幅やゲイン調整などを行う。同期検波回路81は、駆動回路30からの同期信号SYCに基づいて同期検波を行う。A/D変換回路100は、同期検波後の信号のA/D変換を行う。制御回路110aはA/D変換回路100からのデジタル信号に対してデジタルフィルター処理やデジタル補正処理(例えばゼロ点補正処理や感度補正処理など)を行う。
なお、図14の構成を図13に適用する場合、増幅回路64、同期検波回路81は図13の第1のAFE回路61に対応し、同期検波回路81とA/D変換回路100の間に第1のローパスフィルター87、マルチプレクサー90が設けられる。また、フィードバック信号DI、駆動信号DQ、同期信号SYCは、図13のフィードバック信号DSA、駆動信号DGA、同期信号SYCAに対応する。また第1、第2の検出信号IQ1、IQ2は、図13の検出信号SAに対応する。
図15は、加速度検出素子16からの検出信号を検出する検出回路60の詳細な構成例である。なお以下では加速度検出素子16が静電容量方式の加速度検出素子である場合を例に説明する。
加速度検出素子16は、加速度によって動く可動部と、固定電極を有する。可動部には、固定電極と向き合う電極が設けられており、加速度により可動部が動いて固定電極と可動部の電極との間の距離が変化し、それによって電極間の容量が変化する。加速度検出素子16は、電極間の容量変化によって生じる電荷(電極に蓄えられる電荷)の変化を検出信号CQとして出力する。
検出回路60は、加速度検出素子16からの検出信号CQに基づいて加速度を検出する。検出回路60は、C/V変換回路66(チャージアンプ)、サンプルホールド回路67、A/D変換回路100、制御回路110a(DSP部)を含む。
C/V変換回路66は、加速度検出素子16からの検出信号CQ(電荷)を電圧に変換する。サンプルホールド回路67は、C/V変換回路66の出力信号をサンプルホールドする。具体的には、加速度検出素子16の可動部は、搬送波信号の周波数の駆動信号が印加されることにより振動している。加速度検出素子16からの検出信号は、可動部の振動による搬送波信号と、その搬送波信号によって搬送される加速度に対応した信号とが含まれている。サンプルホールド回路67は、C/V変換回路66の出力信号をサンプルホールドにより同期検波し、加速度に対応した信号を抽出する。A/D変換回路100は、サンプルホールド回路67の出力信号のA/D変換を行う。制御回路110aはA/D変換回路100からのデジタル信号に対してデジタルフィルター処理やデジタル補正処理を行う。
なお、図15の構成を図13に適用する場合、C/V変換回路66、サンプルホールド回路67は図13の第2のAFE回路62に対応し、サンプルホールド回路67とA/D変換回路100の間に第2のローパスフィルター88、マルチプレクサー90が設けられる。また、検出信号CQは、図13の検出信号SBに対応する。
7.発振器
図16は、発振器500、発振器500に適用した場合の回路装置20bの詳細な構成例である。発振器500としては、例えば振動子の発振周波数の温度依存性を補償して一定周波数の発振信号を生成するTCXO(Temperature Compensated crystal Oscillator)や、振動子を恒温槽により一定温度に保つことで一定周波数の発振信号を生成するOCXO(Oven Controlled crystal Oscillator)等を想定できる。
発振器500は、振動子XTAL、回路装置20bを含む。回路装置20bは、温度センサー510、A/D変換回路520、制御回路110b(処理部)、発振信号生成回路530、インターフェース回路130b、マスタークロック信号生成回路120b、マスタークロック信号異常検出回路150bを含む。なお既に説明した構成要素と同一の構成要素には同一の符号(又は同一の符号にbを付した符号)を付し、その構成要素については適宜、説明を省略する。
温度センサー510は、温度検出電圧VTDを出力する。具体的には、環境(回路装置20b)の温度に応じて変化する温度依存電圧を、温度検出電圧VTDとして出力する。温度センサー510は、例えばPN接合(ダイオード)の順方向電圧を温度依存電圧として出力する回路である。
A/D変換回路520は、温度検出電圧VTDのA/D変換を行って、温度検出データDTDを出力する。例えば温度検出電圧VTDのA/D変換結果に対応するデジタルの温度検出データDTD(A/D結果データ)を出力する。A/D変換回路520のA/D変換方式としては、例えば逐次比較方式や逐次比較方式に類似する方式などを採用できる。なおA/D変換方式はこのような方式には限定されず、種々の方式(計数型、並列比較型又は直並列型等)を採用できる。
制御回路110bは種々の信号処理(デジタル信号処理)を行う。例えば制御回路110bは、温度検出データDTDに基づいて発振周波数(発振信号の周波数)の温度補償処理を行う。具体的には制御回路110bは、温度に応じて変化する温度検出データDTDと、温度補償処理用の係数データ(近似関数の係数のデータ)などに基づいて、温度変化があった場合に発振周波数の変動を小さくするための温度補償処理を行う。そして制御回路110bは、信号処理後の周波数制御データDFCQ(周波数制御コード)を出力する。
振動子XTALは、例えばATカットタイプやSCカットタイプなどの厚みすべり振動タイプの水晶振動子等や屈曲振動タイプなどの圧電振動子である。なお振動子XTALとしては、圧電振動子としてのSAW(Surface Acoustic Wave)共振子、シリコン製振動子としてのMEMS(Micro Electro Mechanical Systems)振動子等を採用してもよい。振動子XTALの基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子XTALの励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。
発振信号生成回路530は発振信号OSCKを生成する。例えば発振信号生成回路530は、制御回路110bからの周波数制御データDFCQと振動子XTALを用いて、周波数制御データDFCQにより設定される発振周波数の発振信号OSCKを生成する。一例としては、発振信号生成回路530は、周波数制御データDFCQにより設定される発振周波数で振動子XTALを発振させて、発振信号OSCKを生成する。
発振信号生成回路530は、D/A変換回路540(D/A変換部)と発振回路550を含む。
D/A変換回路540は、制御回路110bからの周波数制御データDFCQのD/A変換を行う。D/A変換回路540のD/A変換方式としては例えば抵抗ストリング型(抵抗分割型)を採用できる。但し、D/A変換方式はこれには限定されず、抵抗ラダー型(R−2Rラダー型等)、容量アレイ型、又はパルス幅変調型などの種々の方式を採用できる。またD/A変換回路540は、D/A変換器以外にも、その制御回路や変調回路(ディザー変調又はPWM変調等)やフィルター回路などを含むことができる。
発振回路550は、D/A変換回路540の出力電圧VQと振動子XTALを用いて、発振信号OSCKを生成する。発振回路550は、第1、第2の振動子用端子(振動子用パッド)を介して振動子XTALに接続される。例えば発振回路550は、振動子XTAL(圧電振動子、共振子等)を発振させることで、発振信号OSCKを生成する。具体的には発振回路550は、D/A変換回路540の出力電圧VQを周波数制御電圧(発振制御電圧)とした発振周波数で、振動子XTALを発振させる。例えば発振回路550が、電圧制御により振動子XTALの発振を制御する回路(VCO)である場合には、発振回路550は、周波数制御電圧に応じて容量値が変化する可変容量キャパシター(バリキャップ等)を含むことできる。
マスタークロック信号異常検出回路150bは、発振信号OSCKに基づいてマスタークロック信号MCKの異常を検出する。発振信号OSCKは図1のエラー検出用クロック信号CKIに対応する。
なお発振信号生成回路530は、上記の構成に限定されない。例えば、発振回路550の可変容量キャパシターがキャパシターアレイとスイッチ回路とを含み、スイッチ回路が周波数制御データDFCQに基づいて制御されることでキャパシターアレイの容量が可変に制御され、その可変容量キャパシターの容量によって発振回路550の発振周波数が制御されてもよい。或いは、発振信号生成回路530は、ダイレクト・デジタル・シンセサイザー方式で発振信号OSCKを生成する回路であってもよい。例えば振動子XTAL(固定発振周波数の発振源)の発振信号をリファレンス信号として、周波数制御データDFCQで設定される発振周波数の発振信号OSCKをデジタル的に生成してもよい。
8.移動体、電子機器
図17〜図20は、本実施形態の回路装置20を含む移動体、電子機器の例である。本実施形態の回路装置20は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。
図17は、移動体の具体例としての自動車206を概略的に示したものである。自動車206には、振動子10と回路装置20を有するジャイロセンサー204が組み込まれている。ジャイロセンサー204は車体207の姿勢を検出することができる。ジャイロセンサー204の検出信号は車体姿勢制御装置208に供給される。車体姿勢制御装置208は例えば車体207の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪209のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用されることができる。姿勢制御の実現にあたってジャイロセンサー204は組み込まれることができる。
図18、図19は、電子機器の具体例としてのデジタルスチルカメラ610、生体情報検出装置620概略的に示したものである。このように、本実施形態の回路装置20はデジタルスチルカメラ610や生体情報検出装置620(ウェアラブル健康機器。例えば脈拍計、歩数計、活動量計等)などの種々の電子機器に適用できる。例えばデジタルスチルカメラ610においてジャイロセンサーや加速度センサーを用いた手ぶれ補正等を行うことができる。また生体情報検出装置620において、ジャイロセンサーや加速度センサーを用いて、ユーザーの体動を検出したり、運動状態を検出したりできる。
図20は、移動体又は電子機器の具体例としてのロボット630を概略的に示したものである。このように、本実施形態の回路装置20はロボット630の可動部(アーム、関節)や本体部にも適用できる。ロボット630は、移動体(走行・歩行ロボット)、電子機器(非走行・非歩行ロボット)のいずれも想定できる。走行・歩行ロボットの場合には、例えば自律走行に本実施形態の回路装置20を利用できる。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、外部装置、物理量検出装置、発振器、電子機器、移動体の構成・動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。