JP6641712B2 - 回路装置、電子機器及び移動体 - Google Patents

Description

本発明は、回路装置、電子機器及び移動体等に関する。

近年、ジャイロセンサーや加速度センサーなどのモーションセンサーが脚光を浴びている。このようなモーションセンサーを用いることで、例えば、カメラの手ブレ補正や、ゲーム機における直感的な操作入力などを実現できる。このような物理量トランスデューサー（センサー素子）からの検出信号を受けて、Ａ／Ｄ変換処理やフィルター処理を行う装置の従来技術としては、例えば特許文献１に開示される技術がある。特許文献１では、物理量トランスデューサーからの検出信号を増幅して同期検波し、その同期検波された信号をＡ／Ｄ変換している。

特開２０１４−１８５９３７号公報

従来技術の特許文献１では、物理量トランスデューサーからの検出信号が同期検波された信号をＡ／Ｄ変換するＡ／Ｄ変換回路は、１種類である。しかしながら、Ａ／Ｄ変換回路の低消費電力化とＡ／Ｄ変換の高精度化を両立させることは困難であった。

例えばＡ／Ｄ変換方式が異なるＡ／Ｄ変換回路として、デルタシグマ変調型Ａ／Ｄ変換回路や逐次比較型Ａ／Ｄ変換回路等が知られている。デルタシグマ変調型Ａ／Ｄ変換回路を用いた場合、高分解能なＡ／Ｄ変換値が得られる一方で、次数に応じたアンプが必要であることや動作周波数が高いこと等のために低消費電力化が難しい。一方、逐次比較型Ａ／Ｄ変換回路を用いた場合、消費電力が比較的低い一方で、デルタシグマ変調型Ａ／Ｄ変換回路に比べると低分解能であることが一般的である。

本発明の幾つかの態様によれば、物理量トランスデューサーからの検出信号を受けてＡ／Ｄ変換処理する際に、低消費電力化と高精度化を実現可能な回路装置、電子機器及び移動体等を提供できる。

本発明の一態様は、物理量トランスデューサーからの検出信号の検出処理を行う検出回路と、前記検出回路からの入力信号をＡ／Ｄ変換するＡ／Ｄ変換部と、を含み、前記Ａ／Ｄ変換部は、第１のＡ／Ｄ変換回路と、Ａ／Ｄ変換方式、サンプリング周波数、分解能及び入力ダイナミックレンジの少なくとも１つが前記第１のＡ／Ｄ変換回路と異なる第２のＡ／Ｄ変換回路と、を有し、第１のモードでは、前記第１のＡ／Ｄ変換回路が前記入力信号をＡ／Ｄ変換し、第２のモードでは、前記第２のＡ／Ｄ変換回路が前記入力信号をＡ／Ｄ変換する回路装置に関係する。

本発明の一態様によれば、Ａ／Ｄ変換方式、サンプリング周波数、分解能及び入力ダイナミックレンジの少なくとも１つが異なる第１のＡ／Ｄ変換回路と第２のＡ／Ｄ変換回路が設けられ、第１のモードでは第１のＡ／Ｄ変換回路によりＡ／Ｄ変換が行われ、第２のモードでは第２のＡ／Ｄ変換回路によりＡ／Ｄ変換が行われる。Ａ／Ｄ変換方式、サンプリング周波数、分解能及び入力ダイナミックレンジの少なくとも１つが異なることで、第１のＡ／Ｄ変換回路と第２のＡ／Ｄ変換回路の消費電力やＡ／Ｄ変換の精度が異なる。これにより、物理量トランスデューサーからの検出信号を受けてＡ／Ｄ変換処理する際に、低消費電力化と高精度化を実現することが可能な回路装置を提供できる。例えばＡ／Ｄ変換後の信号の用途等に応じて適切なＡ／Ｄ変換回路を用いることにより低消費電力化と高精度化を実現することが可能な回路装置を提供できる。

また本発明の一態様では、前記Ａ／Ｄ変換部は、前記Ａ／Ｄ変換部の入力ノードと前記第１のＡ／Ｄ変換回路の入力ノードとの間に設けられ、前記第１のモードにおいてオンになる第１のスイッチ素子と、前記Ａ／Ｄ変換部の入力ノードと前記第２のＡ／Ｄ変換回路の入力ノードとの間に設けられ、前記第２のモードにおいてオンになる第２のスイッチ素子と、を有してもよい。

このように、第１のスイッチ素子と第２のスイッチ素子を設け、第１のモードにおいて第１のスイッチ素子がオンになり、第２のモードにおいて第２のスイッチ素子がオンになることで、第１のＡ／Ｄ変換回路と第２のＡ／Ｄ変換回路を切り替えることができ、高分解能なＡ／Ｄ変換と低消費電力なＡ／Ｄ変換の切り替えを実現できる。

また本発明の一態様では、前記第２のＡ／Ｄ変換回路は、前記第１のＡ／Ｄ変換回路よりも消費電力が小さいＡ／Ｄ変換回路であり、前記第２のモードは、低消費電力モードであり、前記第１のモードでは、前記検出回路からの信号が前記入力信号として前記第１のＡ／Ｄ変換回路に入力され、前記第２のモードでは、前記検出回路からの信号が前記入力信号として前記第２のＡ／Ｄ変換回路に入力されてもよい。

このように、第１のＡ／Ｄ変換回路よりも消費電力が小さい第２のＡ／Ｄ変換回路を設け、第２のモードにおいて第２のＡ／Ｄ変換回路がＡ／Ｄ変換を行うことで、第２のモードへの切り替えにより低消費電力なＡ／Ｄ変換を実現できる。

また本発明の一態様では、前記Ａ／Ｄ変換部には、前記入力信号として、前記検出回路からの信号である第１の入力信号と、第２の物理量トランスデューサーからの信号である第２の入力信号とが入力され、前記第１のモードでは、前記第１の入力信号が前記第１のＡ／Ｄ変換回路に入力され、前記第２の入力信号が前記第２のＡ／Ｄ変換回路に入力され、前記第２のモードでは、前記第１の入力信号と前記第２の入力信号が時分割に前記第２のＡ／Ｄ変換回路に入力されてもよい。

このように、第２のモードにおいて第１の入力信号と第２の入力信号を時分割に第２のＡ／Ｄ変換回路に入力することで、第１の入力信号と第２の入力信号を時分割にＡ／Ｄ変換できる。時分割にすることで、第２のモード用に設ける第２のＡ／Ｄ変換回路を１個にでき、モード切り替えの実現において回路規模の増加を抑制できる。

また本発明の一態様では、前記第１の物理量トランスデューサーは、角速度センサー素子であり、前記第２の物理量トランスデューサーは、温度センサー又は加速度センサー素子であってもよい。

このようにすれば、第１のモードでは、角速度センサー素子からの信号に基づく第１の入力信号が第１のＡ／Ｄ変換回路に入力され、温度センサー又は加速度センサー素子からの信号に基づく第２の入力信号が第２のＡ／Ｄ変換回路に入力される。第２のモードでは、第１の入力信号と第２の入力信号が時分割に第２のＡ／Ｄ変換回路に入力される。これにより、第１のモードに設定することで、高分解能に角速度を検出することが可能になり、第２のモードに設定することで、低消費電力で角速度と温度又は加速度を検出することが可能になる。

また本発明の一態様では、前記第１のＡ／Ｄ変換回路は、デルタシグマ変調型のＡ／Ｄ変換回路であり、前記第２のＡ／Ｄ変換回路は、逐次比較型のＡ／Ｄ変換回路であってもよい。

一般的に、デルタシグマ変調型のＡ／Ｄ変換回路は逐次比較型のＡ／Ｄ変換回路に比べて高分解能であり、逐次比較型のＡ／Ｄ変換回路はデルタシグマ変調型のＡ／Ｄ変換回路に比べて低消費電力である。即ち、本発明の一態様によれば、第１のモードでは第２のモードよりも分解能の高いＡ／Ｄ変換を行うことができ、第２のモードでは第１のモードよりも消費電力の低いＡ／Ｄ変換を行うことができる。

また本発明の一態様では、前記Ａ／Ｄ変換部の出力をデジタル処理する処理部を含み、前記処理部は、前記第１のモードでは、前記第１のＡ／Ｄ変換回路のＡ／Ｄ変換値を第１の処理方式でデジタル処理し、前記第２のモードでは、前記第２のＡ／Ｄ変換回路のＡ／Ｄ変換値を第２の処理方式でデジタル処理してもよい。

このように、第１のモードと第２のモードでデジタル処理の処理方式を切り替えることで、各モードで選択されるＡ／Ｄ変換回路に対応した処理方式のデジタル処理を行うことができる。

また本発明の一態様では、前記第１の処理方式と前記第２の処理方式は、デジタルフィルター処理又はデジタル補正処理の少なくとも１つが異なってもよい。

例えばＡ／Ｄ変換回路の分解能が異なるとデジタル補正処理の補正値が変化する。或いは、Ａ／Ｄ変換回路のサンプリング周波数が異なると、フィルター係数を変えなかった場合にはデジタルフィルター処理の周波数特性がサンプリング周波数に応じて変化する。この点、本発明の一態様によれば、第１のモードと第２のモードでデジタルフィルター処理及びデジタル補正処理の少なくとも１つが異なるので、モードに応じた適切な補正値でのデジタル補正処理又はモードに応じたフィルター係数でのデジタルフィルター処理を行うことができる。

また本発明の一態様では、インターフェース部と、レジスター部と、を含み、前記インターフェース部を介して前記レジスター部に設定されたモード設定値に基づいて前記第１のモードと前記第２のモードが切り替えられてもよい。

このようにすれば、外部の処理装置がインターフェース部を介してレジスター部にモード設定値を設定することで、第１のモードと第２のモードを切り替えることができる。例えば、アプリケーションや環境、状況等に応じて、外部の処理装置が高分解能なＡ／Ｄ変換と低消費電力なＡ／Ｄ変換を切り替えることが可能になる。

また本発明の一態様では、前記第１のモードにおいて、前記第１のＡ／Ｄ変換回路のＡ／Ｄ変換値に基づく検出値により、前記第１のモードから前記第２のモードに切り替える切り替え制御部を含んでもよい。

また本発明の一態様では、前記第２のモードにおいて、前記第２のＡ／Ｄ変換回路のＡ／Ｄ変換値に基づく検出値により、前記第２のモードから前記第１のモードに切り替える切り替え制御部を含んでもよい。

これらの本発明の一態様によれば、切り替え制御部がＡ／Ｄ変換値に基づく検出値によりモードを切り替えることで、第１のモードと第２のモードを切り替えることができる。これにより、回路装置が例えば状況等に応じて高分解能なＡ／Ｄ変換と低消費電力なＡ／Ｄ変換を切り替えることができる。

また本発明の一態様では、前記第１のＡ／Ｄ変換回路は、前記第２のＡ／Ｄ変換回路よりも消費電力が大きいＡ／Ｄ変換回路であり、前記第２のモードにおいて、前記第１のＡ／Ｄ変換回路は低消費電力状態又は動作ディスエーブル状態に設定されてもよい。

第２のＡ／Ｄ変換回路よりも消費電力が大きい第１のＡ／Ｄ変換回路が、第２のモードにおいて低消費電力状態又は動作ディスエーブル状態に設定されることで、第２のモードにおける消費電力を抑制し、第２のモードにおいて低消費電力なＡ／Ｄ変換を行うことができる。

また本発明の他の態様は、上記のいずれかに記載された回路装置を含む電子機器に関係する。

また本発明の他の態様は、上記のいずれかに記載された回路装置を含む移動体に関係する。

本実施形態の回路装置の第１の構成例。 第１の構成例の回路装置の動作タイミングチャート。 本実施形態の回路装置の第２の構成例。 第２の構成例の回路装置の動作タイミングチャート。 本実施形態の回路装置の第３の構成例。 第３の構成例の回路装置の動作タイミングチャート。 本実施形態の回路装置の第４の構成例。 第４の構成例の回路装置の動作タイミングチャート。 処理部の詳細な構成例。 本実施形態の回路装置の第５の構成例。 本実施形態の回路装置の第６の構成例。 第６の構成例の回路装置の動作説明図。 本実施形態の回路装置の第７の構成例。 第７の構成例の回路装置の動作タイミングチャート。 本実施形態の回路装置、電子機器、ジャイロセンサー（物理量検出装置）の構成例。 駆動回路、検出回路の詳細な構成例。 図１７（Ａ）〜図１７（Ｄ）は本実施形態の回路装置が組み込まれる移動体、電子機器の例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．回路装置の第１の構成例
図１に、本実施形態の回路装置の第１の構成例を示す。回路装置２０は、物理量トランスデューサー１２からの検出信号ＳＤの検出処理を行う検出回路６０と、検出回路６０からの入力信号ＳＡ１をＡ／Ｄ変換するＡ／Ｄ変換部１００と、を含む。なお、Ａ／Ｄ変換部１００は検出回路６０の後段に設けられていればよく、検出回路６０の出力信号がＡ／Ｄ変換部１００に直接入力される必要はない。また回路装置２０は、Ａ／Ｄ変換部１００の出力をデジタル処理する処理部１１０と、Ａ／Ｄ変換のモードを切り替える切り替え制御部１２０と、を含む。

Ａ／Ｄ変換部１００は、第１のＡ／Ｄ変換回路１０２と第２のＡ／Ｄ変換回路１０４とを含む。第２のＡ／Ｄ変換回路１０４は、Ａ／Ｄ変換方式、サンプリングレート、分解能及び入力ダイナミックレンジの少なくとも１つが第１のＡ／Ｄ変換回路１０２と異なる。そして、第１のモードでは、第１のＡ／Ｄ変換回路１０２がＡ／Ｄ変換部１００の入力信号ＳＡ１をＡ／Ｄ変換し、第２のモードでは、第２のＡ／Ｄ変換回路１０４がＡ／Ｄ変換部１００の入力信号ＳＡ１をＡ／Ｄ変換する。

具体的には、物理量トランスデューサー１２は、種々の物理量（例えば角速度や角加速度、加速度、温度、圧力、磁気、或いはこれらに等価な物理量等）を検出して電気信号に変換する素子である。

Ａ／Ｄ変換部１００の入力信号ＳＡ１は、図１の構成例では検出回路６０の出力信号である。但し、これに限定されるものではなく、例えば検出回路６０とＡ／Ｄ変換部１００の間に更に回路が設けられ、その回路の出力信号をＡ／Ｄ変換部１００の入力信号ＳＡ１としてもよい。

第１のＡ／Ｄ変換回路１０２と第２のＡ／Ｄ変換回路１０４は、Ａ／Ｄ変換方式、サンプリング周波数、分解能及び入力ダイナミックレンジのうち１つのみが異なってもよいし、複数が異なってもよいし、全てが異なってもよい。

Ａ／Ｄ変換方式としては、例えばデルタシグマ変調型、逐次比較型、二重積分型、フラッシュ型、パイプライン型等を想定できる。サンプリング周波数は、Ａ／Ｄ変換回路が入力信号をサンプリングする周波数である。Ａ／Ｄ変換回路がＡ／Ｄ変換値を出力する周波数が同じであっても、サンプリング周波数が異なる場合がある。例えば逐次比較型では通常はサンプリング周波数と出力周波数は同じであり、デルタシグマ変調型ではサンプリング周波数は出力周波数よりも高い。分解能は、Ａ／Ｄ変換値の１ＬＳＢに対応する物理量の大きさ、或いは、Ａ／Ｄ変換値の１ＬＳＢに対応する入力信号の大きさである。或いは、Ａ／Ｄ変換値のビット数を分解能と呼ぶ。入力ダイナミックレンジは、Ａ／Ｄ変換される入力信号の範囲である。

第１のモードと第２のモードは、切り替え制御部１２０により切り替えられる。即ち、切り替え制御部１２０が、第１のモードを指示するモード制御信号ＭＤＳを出力した場合、Ａ／Ｄ変換部１００は第１のＡ／Ｄ変換回路１０２で入力信号をＡ／Ｄ変換し、切り替え制御部１２０が、第２のモードを指示するモード制御信号ＭＤＳを出力した場合、Ａ／Ｄ変換部１００は第２のＡ／Ｄ変換回路１０４で入力信号をＡ／Ｄ変換する。

以上のように、第１、第２のＡ／Ｄ変換回路１０２、１０４が設けられ、第１、第２のモードにおいて、それぞれ第１、第２のＡ／Ｄ変換回路１０２、１０４がＡ／Ｄ変換を行うことで、低消費電力化と高精度化を両立できる。即ち、第１、第２のＡ／Ｄ変換回路１０２、１０４は、Ａ／Ｄ変換方式、サンプリングレート、分解能及び入力ダイナミックレンジの少なくとも１つが異なることで、消費電力とＡ／Ｄ変換の精度（例えば分解能、リニアリティ、Ｓ／Ｎ、時間分解能等）が異なる。そして、これらのＡ／Ｄ変換回路の切り替えにより、必要に応じて高精度なＡ／Ｄ変換と低消費電力なＡ／Ｄ変換を切り替えることが可能になる。

例えばジャイロセンサー（物理量トランスデューサー１２が角速度センサー素子）では、角速度を積分して角度を得るため、角速度の誤差が積分されて角度の誤差が大きくなる。そのため、デルタシグマ変調型のＡ／Ｄ変換回路等を用いて高精度の角速度を取得することが望ましい。しかしながら、アプリケーションや環境、状況等によっては、高精度に測定する必要がなく消費電力を抑えること望ましい場合がある（例えば、角速度がゼロに近い状態が続く時間がある、角速度の変化が小さい時間がある等）。本実施形態では、このような場合に第２のモードに切り替えることで低消費電力化でき、アプリケーションや環境、状況等に応じて高精度な測定と低消費電力化を両立できる。

また本実施形態では、Ａ／Ｄ変換部１００は、Ａ／Ｄ変換部１００の入力ノードＮＡ１と第１のＡ／Ｄ変換回路１０２の入力ノードＮＢ１との間に設けられる第１のスイッチ素子ＳＷ１と、Ａ／Ｄ変換部１００の入力ノードＮＡ１と第２のＡ／Ｄ変換回路１０４の入力ノードＮＢ２との間に設けられる第２のスイッチ素子ＳＷ２と、を含む。

そして、第１のスイッチ素子ＳＷ１は、第１のモードにおいてオンになり、第２のスイッチ素子ＳＷ２は、第２のモードにおいてオンになる。

具体的には、第１、第２のスイッチ素子ＳＷ１、ＳＷ２は、例えばトランスファーゲート（Ｐ型トランジスターとＮ型トランジスターが並列接続されたもの）や、Ｐ型トランジスター、Ｎ型トランジスター等で構成される。また、ノードＮＡ１、ＮＢ１、ＮＢ２は差動の入力ノードであってもよく、その場合には差動の入力ノードを構成する第１ノードと第２ノードの各々についてスイッチ素子が設けられる。

図２に、図１の回路装置２０の動作タイミングチャートを示す。スイッチ素子ＳＷ１、ＳＷ２のチャートは、ハイレベルがスイッチ素子のオン、ローレベルがスイッチ素子のオフを示している。図２に示すように、モード制御信号ＭＤＳがローレベル（広義には第１論理レベル）の場合、第１のモードが設定され、第１のスイッチ素子ＳＷ１がオンになり、第２のスイッチ素子ＳＷ２がオフになる。一方、モード制御信号ＭＤＳがハイレベル（広義には第２論理レベル）の場合、第２のモードが設定され、第１のスイッチ素子ＳＷ１がオフになり、第２のスイッチ素子ＳＷ２が断続的に（間欠的に）オンになる。例えば第２のＡ／Ｄ変換回路１０４として逐次比較型Ａ／Ｄ変換回路を採用した場合には、断続的なオンが可能になる。例えば１回のオン期間において１回のＡ／Ｄ変換を行う（１個のＡ／Ｄ変換値を出力する）。なお、第２のスイッチ素子ＳＷ２は、連続的にオンになってもよい。

第１のモードにおいてスイッチ素子ＳＷ２がオフしている期間では、第２のＡ／Ｄ変換回路１０４は動作ディスエーブル状態（動作停止状態）や低消費電力状態に設定される。第２のモードにおいてスイッチ素子ＳＷ１がオフしている期間では、第１のＡ／Ｄ変換回路１０２は動作ディスエーブル状態や低消費電力状態に設定される。動作ディスエーブル状態とは、Ａ／Ｄ変換回路の内部動作が停止（例えばスイッチ素子やアンプ回路、ロジック回路等の動作が停止）した状態である。低消費電力状態は、Ａ／Ｄ変換回路の内部回路の消費電力を低下させた（例えばアンプ回路のバイアス電流を停止又は低下させた）状態である。

以上のように、第１、第２のスイッチ素子ＳＷ１、ＳＷ２を設け、第１、第２のモードにおいて、それぞれ第１、第２のスイッチ素子ＳＷ１、ＳＷ２がオンになることで、第１のＡ／Ｄ変換回路１０２と第２のＡ／Ｄ変換回路１０４を切り替えることができ、高分解能モードと低消費電力モードの切り替えを実現できる。

また本実施形態では、第２のＡ／Ｄ変換回路１０４は、第１のＡ／Ｄ変換回路１０２よりも消費電力が小さいＡ／Ｄ変換回路である。また第２のモードは、低消費電力モードである。第１のモードでは、検出回路６０からの信号が入力信号ＳＡ１として第１のＡ／Ｄ変換回路１０２に入力され、第２のモードでは、検出回路６０からの信号が入力信号ＳＡ１として第２のＡ／Ｄ変換回路１０４に入力される。

消費電力が異なるＡ／Ｄ変換回路としては、例えばＡ／Ｄ変換方式が異なるＡ／Ｄ変換回路や、Ａ／Ｄ変換方式が同一でサンプリング周波数が異なるＡ／Ｄ変換回路、デルタシグマ変調型Ａ／Ｄ変換回路の次数等のように同一のＡ／Ｄ変換方式であっても内部構成が異なるＡ／Ｄ変換回路等が想定される。

以上のように、第１のＡ／Ｄ変換回路１０２よりも消費電力が小さい第２のＡ／Ｄ変換回路１０４を設けることで、第２のモードへの切り替えにより低消費電力なＡ／Ｄ変換を実現できる。

また本実施形態では、図２に示すように第２のモードにおいてスイッチ素子ＳＷ２が断続的にオフするが、そのスイッチ素子ＳＷ２がオフしている期間において第２のＡ／Ｄ変換回路１０４を動作ディスエーブル状態や低消費電力状態に設定する。これにより、第２のモードにおいて連続的に第２のＡ／Ｄ変換回路１０４がＡ／Ｄ変換を行う場合に比べて、更に第２のモードを低消費電力化することが可能である。

また本実施形態では、第１のＡ／Ｄ変換回路１０２は、デルタシグマ変調型のＡ／Ｄ変換回路であり、第２のＡ／Ｄ変換回路１０４は、逐次比較型のＡ／Ｄ変換回路である。

具体的には、デルタシグマ変調型のＡ／Ｄ変換回路は、入力信号をサンプリングするサンプリング回路と、サンプリング回路の出力と量子化器の出力との差分を出力する差分器と、差分器の出力を積分する積分器と、積分器の出力を量子化する量子化器と、量子化器の出力をＤ／Ａ変換して差分器にフィードバックするＤ／Ａ変換回路と、を含む。これは１ループ分の構成であり、２次以上の場合には、次数の分だけループをもつ。所望のサンプリング周波数（Ａ／Ｄ変換値の出力周波数）よりも高い周波数でオーバーサンプリングし、量子化器の出力をデシメーションフィルタでダウンサンプリングすることで、Ａ／Ｄ変換値を出力する。

逐次比較型のＡ／Ｄ変換回路は、入力信号をサンプリングするサンプリング回路と、サンプリング回路の出力とＤ／Ａ変換回路の出力を比較する比較回路と、比較回路の出力でレジスター値を更新するレジスターと、レジスター値をＤ／Ａ変換して比較回路に出力するＤ／Ａ変換回路と、を含む。なお、サンプリング回路と比較回路とＤ／Ａ変換回路は一体に（例えばスイッチドキャパシター回路等で）構成されてもよい。１回のサンプリングに対して、比較回路による比較とその結果によるレジスター値の更新をレジスター値のＭＳＢ側から１ビットずつ繰り返し行い、Ａ／Ｄ変換値を出力する。

デルタシグマ変調型のＡ／Ｄ変換回路は、オーバーサンプリングにより高分解能化を実現しやすいが、一方でアンプ回路の数が多い（例えば積分器、Ｄ／Ａ変換回路に含まれるアンプ回路。２次以上の場合、アンプの個数は例えば次数倍になる）こと、サンプリング周波数が高いことのため、低消費電力化が難しい。逐次比較型のＡ／Ｄ変換回路は、アンプ回路の数が少ない（例えば比較回路に含まれるアンプ回路）こと、サンプリング周波数が低いことのため、低消費電力化しやすいが、一方で、リニアリティ確保等の点から高分解能化が難しい。一例として、デルタシグマ変調型のＡ／Ｄ変換回路は、分解能が１２〜２４ビット、サンプリング周波数が１００〜１０ＭＨｚである。逐次比較型のＡ／Ｄ変換回路は、分解能が８〜１６ビット、サンプリング周波数が１０ｋ〜１ＭＨｚである。

以上のように、第１のＡ／Ｄ変換回路１０２がデルタシグマ変調型のＡ／Ｄ変換回路であり、第２のＡ／Ｄ変換回路１０４が逐次比較型のＡ／Ｄ変換回路であることで、第１のモードでは第２のモードよりも分解能の高いＡ／Ｄ変換を行うことができ、第２のモードでは第１のモードよりも消費電力の低いＡ／Ｄ変換を行うことができる。

２．回路装置の第２の構成例
図３に、本実施形態の回路装置の第２の構成例を示す。回路装置２０は、温度センサー１８、検出回路６０、Ａ／Ｄ変換部１００、処理部１１０、切り替え制御部１２０を含む。なお、既に説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

Ａ／Ｄ変換部１００は、第１、第２のＡ／Ｄ変換回路１０２、１０４と、第１、第２のスイッチ素子ＳＷ１、ＳＷ２と、Ａ／Ｄ変換部１００の第２の入力ノードＮＡ２と第２のＡ／Ｄ変換回路１０４の入力ノードＮＢ２との間に設けられる第３のスイッチ素子ＳＷ３と、を含む。

そしてＡ／Ｄ変換部１００には、入力信号として、検出回路６０からの信号である第１の入力信号ＳＡ１と、第２の物理量トランスデューサーからの信号に基づく第２の入力信号ＳＡ２とが入力される。そして、第１のモードでは、第１の入力信号ＳＡ１が第１のＡ／Ｄ変換回路１０２に入力され、第２の入力信号ＳＡ２が第２のＡ／Ｄ変換回路１０４に入力される。第２のモードでは、第１の入力信号ＳＡ１と第２の入力信号ＳＡ２が時分割に第２のＡ／Ｄ変換回路１０４に入力される。

図４に、図２の回路装置２０の動作タイミングチャートを示す。スイッチ素子ＳＷ１〜ＳＷ３のチャートは、ハイレベルがスイッチ素子のオン、ローレベルがスイッチ素子のオフを示している。図４に示すように、第１のモードでは、第１のスイッチ素子ＳＷ１がオンになり、第２のスイッチ素子ＳＷ２がオフになり、第３のスイッチ素子ＳＷ３が断続的にオンになる。第２のモードでは、第１のスイッチ素子ＳＷ１がオフになり、第２のスイッチ素子ＳＷ２と第３のスイッチ素子ＳＷ３が時分割にオンになる。即ち、第２、第３のスイッチ素子ＳＷ２、ＳＷ３は、第１、第２の入力信号ＳＡ１、ＳＡ２を順次に選択するマルチプレクサーを構成している。

第２のモードにおいて第２のＡ／Ｄ変換回路１０４は動作オン状態を維持する。或いは、第１、第２のスイッチ素子ＳＷ１、ＳＷ２が共にオフになる期間がある場合、その期間において第２のＡ／Ｄ変換回路１０４が動作ディスエーブル状態や低消費電力状態に設定されてもよい。

図１で説明したように第２のＡ／Ｄ変換回路１０４は逐次比較型のＡ／Ｄ変換回路である。逐次比較型のＡ／Ｄ変換回路は、過去のＡ／Ｄ変換値をループしないので、信号の入力からＡ／Ｄ変換値が得られるまでの時間がデルタシグマ変調型Ａ／Ｄ変換回路に比べて短く、時分割動作に向いている。

以上のように、第２のモードにおいて第１の入力信号ＳＡ１と第２の入力信号ＳＡ２を時分割に第２のＡ／Ｄ変換回路１０４に入力することで、第１の入力信号ＳＡ１と第２の入力信号ＳＡ２を時分割にＡ／Ｄ変換できる。時分割にすることで、複数の入力がある場合であっても第２のＡ／Ｄ変換回路１０４を１個設けるだけでよく、回路の追加を最小限にしつつ第１のモードと第２のモードの切り替えを実現できる。

また本実施形態では、第１の物理量トランスデューサーは角速度センサー素子１４であり、第２の物理量トランスデューサーは、温度センサー１８である。

角速度センサー素子１４は、角速度を検出する素子であり、例えば圧電型の振動片（例えば、後述するダブルＴ字型の振動片）や静電容量検出方式の振動片等である。温度センサー１８は、温度に依存する信号を少なくとも発生する素子又は回路である。具体的には、温度に依存する信号と温度に依存しない基準信号を発生し、それらの信号を比較し、その比較により得られた信号を温度情報として出力する。温度センサー１８は、例えばバンドギャップ回路と比較回路で実現できる。

温度センサー１８で得られた温度情報は、角速度のゼロ点やゲインの温度依存性を補正するために用いられる。この温度情報は、補正に必要な分解能があれば足りるので、モードに関わらず温度センサー１８の出力を逐次比較型の第２のＡ／Ｄ変換回路１０４でＡ／Ｄ変換する。一方、角速度センサー素子１４の出力は、高分解能が必要な場合には第１のモードを選択してデルタシグマ変調型の第１のＡ／Ｄ変換回路１０２でＡ／Ｄ変換し、低分解能でよい場合には第２のモードを選択して逐次比較型の第２のＡ／Ｄ変換回路１０４でＡ／Ｄ変換する。

角速度センサー素子１４からの検出信号を処理する検出回路６０は、例えば図１６に示すように、検出信号を増幅する増幅回路と、増幅回路からの信号を同期検波する同期検波回路と、同期検波回路からの信号をローパスフィルター処理するフィルター部９０と、を含む。

なお図５に示すように、第２の物理量トランスデューサーは加速度センサー素子１６であってもよい。第１のモードでは、第１のＡ／Ｄ変換回路１０２が角速度センサー素子１４の出力をＡ／Ｄ変換するので高精度な角速度が得られる。一方、第２のモードでは、第２のＡ／Ｄ変換回路１０４が角速度センサー素子１４の出力と加速度センサー素子１６の出力を時分割にＡ／Ｄ変換し、第１のＡ／Ｄ変換回路１０２が動作ディスエーブル状態になるので、低消費電力でＡ／Ｄ変換できる。

３．回路装置の第３の構成例
図３に、本実施形態の回路装置の第３の構成例を示す。回路装置２０は、温度センサー１８、検出回路６０、６２、Ａ／Ｄ変換部１００、処理部１１０、切り替え制御部１２０を含む。なお、既に説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

加速度センサー素子１６は、加速度を検出する素子であり、例えば静電容量検出方式の素子やピエゾ抵抗方式の素子、熱検知方式の素子等である。加速度センサー素子１６からの検出信号を検出処理する検出回路６２は、例えば検出信号を増幅する増幅回路を含む。また、増幅回路からの信号を同期検波する同期検波回路を含んでもよい。

Ａ／Ｄ変換部１００は、第１、第２のＡ／Ｄ変換回路１０２、１０４と、Ａ／Ｄ変換部１００の第１の入力ノードＮＣ１と第１のＡ／Ｄ変換回路１０２の入力ノードＮＤ１との間に設けられる第１のスイッチ素子ＳＷＣ１と、Ａ／Ｄ変換部１００の第１〜第３の入力ノードＮＣ１〜ＮＣ３と第２のＡ／Ｄ変換回路１０４の入力ノードＮＤ２との間に設けられる第２〜第４のスイッチ素子ＳＷＣ２〜ＳＷＣ４と、を含む。

そしてＡ／Ｄ変換部１００には、入力信号として、検出回路６０からの信号である第１の入力信号ＳＣ１と、検出回路６２からの信号である第２の入力信号ＳＣ２と、温度センサー１８からの信号である第３の入力信号ＳＣ３とが入力される。そして、第１のモードでは、第１の入力信号ＳＣ１が第１のＡ／Ｄ変換回路１０２に入力され、第２、第３の入力信号ＳＣ２、ＳＣ３が第２のＡ／Ｄ変換回路１０４に入力される。第２のモードでは、第１〜第３の入力信号ＳＣ１〜ＳＣ３が時分割に第２のＡ／Ｄ変換回路１０４に入力される。

図６に、図５の回路装置２０の動作タイミングチャートを示す。スイッチ素子ＳＷＣ１〜ＳＷＣ４のチャートは、ハイレベルがスイッチ素子のオン、ローレベルがスイッチ素子のオフを示している。図６に示すように、第１のモードでは、第１のスイッチ素子ＳＷＣ１がオンになり、第２のスイッチ素子ＳＷＣ２がオフになり、第３、第４のスイッチ素子ＳＷＣ３、ＳＷＣ４が時分割にオンになる。このとき、第３のスイッチ素子ＳＷＣ３がオン、第４のスイッチ素子ＳＷＣ４がオン、第３、第４のスイッチ素子ＳＷＣ３、ＳＷＣ４が共にオフ、を時分割に繰り返す。第２のモードでは、第１のスイッチ素子ＳＷＣ１がオフになり、第２〜第４のスイッチ素子ＳＷＣ２〜ＳＷＣ４が時分割にオンになる。即ち、第２〜第４のスイッチ素子ＳＷＣ２〜ＳＷＣ４は、第１〜第３の入力信号ＳＣ１〜ＳＣ３を順次に選択するマルチプレクサーを構成している。

第１のモードにおいて、第３、第４のスイッチ素子ＳＷＣ３、ＳＷＣ４が共にオフになっている期間では、第２のＡ／Ｄ変換回路１０４は動作ディスエーブル状態や低消費電力状態に設定される。第２のモードにおいて第２のＡ／Ｄ変換回路１０４は動作オン状態を維持する。或いは、第２〜第４のスイッチ素子ＳＷＣ２〜ＳＷＣ４が全てオフになる期間がある場合、その期間において第２のＡ／Ｄ変換回路１０４が動作ディスエーブル状態や低消費電力状態に設定されてもよい。

以上のように、１軸ジャイロセンサーと加速度センサーのコンボセンサーを構成した場合にも、第２のモードにおいて第２のＡ／Ｄ変換回路１０４が複数の信号を時分割にＡ／Ｄ変換することで、低消費電力化できる。また、１つの逐次比較型Ａ／Ｄ変換回路で複数の信号をＡ／Ｄ変換できるので、信号数が増えても回路規模を抑えることができる。

４．回路装置の第４の構成例
図７に、本実施形態の回路装置の第４の構成例を示す。回路装置２０は、温度センサー１８、検出回路６５、６７、６９、Ａ／Ｄ変換部１００、処理部１１０、切り替え制御部１２０を含む。なお、既に説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

角速度センサー素子１５、１７、１９は、直交する３軸（Ｘ軸、Ｙ軸、Ｚ軸）の角速度を検出するセンサー素子である。検出回路６５、６７、６９は、それぞれ角速度センサー素子１５、１７、１９からの検出信号を検出処理する。

Ａ／Ｄ変換部１００は、デルタシグマ変調型のＡ／Ｄ変換回路１０５、１０７、１０９（広義には、第１、第３、第４のＡ／Ｄ変換回路）と、逐次比較型のＡ／Ｄ変換回路１０３（広義には、第２のＡ／Ｄ変換回路）と、Ａ／Ｄ変換部１００の第１〜第３の入力ノードＮＥ１〜ＮＥ３とデルタシグマ変調型のＡ／Ｄ変換回路１０５、１０７、１０９の入力ノードＮＦ１〜ＮＦ３との間に設けられる第１〜第３のスイッチ素子ＳＷＥ１〜ＳＷＥ３と、Ａ／Ｄ変換部１００の第１〜第４の入力ノードＮＥ１〜ＮＥ４と逐次比較型のＡ／Ｄ変換回路１０３の入力ノードＮＦ４との間に設けられる第４〜第７のスイッチ素子ＳＷＥ４〜ＳＷＥ７と、を含む。

Ａ／Ｄ変換部１００には、入力信号として、検出回路６５、６７、６９からの信号である第１〜第３の入力信号ＳＥ１〜ＳＥ３と、温度センサー１８からの信号である第４の入力信号ＳＥ４とが入力される。そして、第１のモードでは、第１〜第３の入力信号ＳＥ１〜ＳＥ３がデルタシグマ変調型のＡ／Ｄ変換回路１０５、１０７、１０９に入力され、第４の入力信号ＳＥ４が逐次比較型のＡ／Ｄ変換回路１０３に入力される。第２のモードでは、第１〜第４の入力信号ＳＥ１〜ＳＥ４が時分割に逐次比較型のＡ／Ｄ変換回路１０３に入力される。

図８に、図７の回路装置２０の動作タイミングチャートを示す。スイッチ素子ＳＷＥ１〜ＳＷＥ７のチャートは、ハイレベルがスイッチ素子のオン、ローレベルがスイッチ素子のオフを示している。図８に示すように、第１のモードでは、第１〜第３のスイッチ素子ＳＷＥ１〜ＳＷＥ３がオンになり、第４〜第６のスイッチ素子ＳＷＥ４〜ＳＷＥ６がオフになり、第７のスイッチ素子ＳＷＥ７が断続的にオンになる。第２のモードでは、第１〜第３のスイッチ素子ＳＷＥ１〜ＳＷＥ３がオフになり、第４〜第７のスイッチ素子ＳＷＥ４〜ＳＷＥ７が時分割にオンになる。即ち、第４〜第７のスイッチ素子ＳＷＥ４〜ＳＷＥ７は、第１〜第４の入力信号ＳＥ１〜ＳＥ４を順次に選択するマルチプレクサーを構成している。

第１のモードにおいて、第７のスイッチ素子ＳＷＥ７がオフになっている期間では、第２のＡ／Ｄ変換回路１０４は動作ディスエーブル状態や低消費電力状態に設定される。第２のモードにおいて第２のＡ／Ｄ変換回路１０４は動作オン状態を維持する。或いは、第４〜第７のスイッチ素子ＳＷＥ４〜ＳＷＥ７が全てオフになる期間がある場合、その期間において第２のＡ／Ｄ変換回路１０４が動作ディスエーブル状態や低消費電力状態に設定されてもよい。

以上のように、３軸ジャイロセンサーと加速度センサーのコンボセンサーを構成した場合にも、第２のモードにおいて第２のＡ／Ｄ変換回路１０４が複数の信号を時分割にＡ／Ｄ変換することで、低消費電力化できる。また、１つの逐次比較型Ａ／Ｄ変換回路で複数の信号をＡ／Ｄ変換できるので、信号数が増えても回路規模を抑えることができる。

５．処理部
以下、処理部１１０の詳細について説明する。処理部１１０は、第１のモードでは、第１のＡ／Ｄ変換回路１０２のＡ／Ｄ変換値を第１の処理方式でデジタル処理し、第２のモードでは、第２のＡ／Ｄ変換回路１０４のＡ／Ｄ変換値を第２の処理方式でデジタル処理する。

即ち、切り替え制御部１２０が、第１のモードを指示するモード制御信号ＭＤＳを出力した場合、処理部１１０は第１の処理方式を選択し、切り替え制御部１２０が、第１のモードを指示するモード制御信号ＭＤＳを出力した場合、処理部１１０は第２の処理方式を選択する。

処理部１１０は、例えばＤＳＰ（Digital Signal Processor）等であり、例えばゲートアレイ等によるロジック回路で実現される。処理部１１０が行うデジタル処理は、例えばＡ／Ｄ変換値のフィルター処理、補正処理、変換処理等である。フィルター処理としては、例えばローパスフィルター処理やバンドパスフィルター処理等が想定される。補正処理としては、例えばオフセット補正やゲイン補正、温度特性の補正等が想定される。変換処理としては、例えばＡ／Ｄ変換値を物理量に変換する処理や、物理量に対するＡ／Ｄ変換値の特性を変換する処理、サンプリング周波数の変換等が想定される。第１、第２の処理方式は、例えば上記のデジタル処理の内容やパラメーターが異なる。例えば、第１の処理方式ではフィルター処理と補正処理を行い、第２の処理方式では補正処理、変換処理を行ってもよいし、或いは、第１、第２の処理方式で共にフィルター処理と補正処理を行い、各処理のパラメーターが異なってもよい。

図９に、処理部１１０の詳細な構成例を示す。なお以下では、物理量トランスデューサーが角速度センサー素子である場合（ジャイロセンサー）を例に説明する。

図９は、第１の処理方式と第２の処理方式でデジタルフィルター処理及びデジタル補正処理が異なる場合の処理部１１０の構成例である。なお、処理部１１０の構成は図９に限定されず、第１の処理方式と第２の処理方式でデジタルフィルター処理及びデジタル補正処理の少なくとも一方が異なっていればよい。

処理部１１０は、セレクター１１１、ゼロ点補正部１１２、ゲイン補正部１１３、デジタルフィルター１１４、補正係数選択部１１５、フィルター係数選択部１１６を含む。

セレクター１１１は、第１のモードでは第１のＡ／Ｄ変換回路１０２からのＡ／Ｄ変換値を選択し、第２のモードでは第２のＡ／Ｄ変換回路１０４からのＡ／Ｄ変換値を選択する。

補正係数選択部１１５は、第１のモードでは第１のゼロ点補正値と第１のゲイン補正値を選択し、第２のモードでは第２のゼロ点補正値と第２のゲイン補正値を選択する。例えば回路装置２０は、第１、第２のゼロ点補正値と第１、第２のゲイン補正値を記憶する不図示の記憶部を含み、補正係数選択部１１５は、モードに応じて記憶部から補正値を読み出す。また第１、第２のゼロ点補正値と第１、第２のゲイン補正値は、それぞれ温度特性を有しており、補正係数選択部１１５は、温度センサーで測定された温度に応じて補正値を選択する。

ゼロ点補正部１１２は、セレクター１１１が選択したＡ／Ｄ変換値に対してゼロ点補正を行う。即ち、補正係数選択部１１５が選択したゼロ点補正値をＡ／Ｄ変換値に加算（又はＡ／Ｄ変換値から減算）する。

ゲイン補正部１１３は、セレクター１１１が選択したＡ／Ｄ変換値に対してゲイン補正を行う。即ち、補正係数選択部１１５が選択したゲイン補正値をＡ／Ｄ変換値に乗算する。

フィルター係数選択部１１６は、第１のモードでは第１のフィルター係数を選択し、第２のモードでは第２のフィルター係数を選択する。例えば回路装置２０は、第１、第２のフィルター係数を記憶する不図示の記憶部を含み、フィルター係数選択部１１６は、モードに応じて記憶部からフィルター係数を読み出す。

デジタルフィルター１１４は、ゲイン補正部１１３の出力に対してフィルター処理を行う。即ち、フィルター係数選択部１１６が選択したフィルター係数でフィルター処理の特性を設定し、そのフィルター処理をゲイン補正部１１３の出力に対して行う。フィルター係数は、例えばデジタルフィルター１１４の伝達関数に含まれる係数であり、フィルター係数を変更することで伝達関数の周波数特性が変化する。例えばデジタルフィルター１１４はローパスフィルターであり、そのカットオフ周波数とサンプリング周波数の比がフィルター係数によって変化する。

さて、デルタシグマ変調型の第１のＡ／Ｄ変換回路１０２と逐次比較型の第２のＡ／Ｄ変換回路１０４ではＡ／Ｄ変換値の分解能（ビット数）が異なるので、ゼロ点補正値とゲイン補正値も異なる。即ち、Ａ／Ｄ変換回路の入力側で同じオフセットや感度であっても、分解能の違いによってＡ／Ｄ変換値では異なるオフセットや感度になる（例えば１Ｖフルスケールを１０ビット、１２ビットでＡ／Ｄ変換した場合、それぞれ１ｍＶは１ＬＳＢ、４ＬＳＢ）。

また、デジタルフィルター１１４の周波数特性は、サンプリング周波数を基準に決まっている。例えば、ローパスフィルターのカットオフ周波数はサンプリング周波数に対する比で定義されており、サンプリング周波数が倍になればカットオフ周波数も倍になる（比は変わらない）。

この点、本実施形態によれば、第１のモードと第２のモードでデジタル処理を切り替えるので、各モードで選択されるＡ／Ｄ変換回路に対応した処理方式のデジタル処理を行うことができる。即ち、Ａ／Ｄ変換回路に応じて分解能が変わっても、それに応じたゼロ点補正やゲイン補正を行うことができる。また、Ａ／Ｄ変換回路に応じてサンプリング周波数が変化しても、それに応じてカットオフ周波数とサンプリング周波数の比を変化させ、適切なカットオフ周波数を設定できる（例えば、モードに依らず同じカットオフ周波数に設定できる）。

６．回路装置の第５の構成例
図１０に、本実施形態の回路装置の第５の構成例を示す。回路装置２０は、検出回路６０、Ａ／Ｄ変換部１００、処理部１１０、切り替え制御部１２０、レジスター部１４２、インターフェース部１４４を含む。なお、既に説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

第１のモードと第２のモードは、インターフェース部１４４を介してレジスター部１４２に設定されたモード設定値に基づいて切り替えられる。

具体的には、インターフェース部１４４は回路装置２０の外部の処理装置（例えばＣＰＵやマイクロコンピューター等）との通信を行うものである。外部の処理装置は、インターフェース部１４４を介してレジスター部１４２にモード設定値を書き込み、切り替え制御部１２０は、そのモード設定値が指示するモードのモード制御信号ＭＤＳをＡ／Ｄ変換部１００と処理部１１０に出力する。

以上の構成によれば、外部の処理装置がインターフェース部１４４を介してレジスター部１４２にモード設定値を設定することで、第１のモードと第２のモードを切り替えることができる。即ち、アプリケーションや環境、状況等に応じて、外部の処理装置が高分解能なＡ／Ｄ変換と低消費電力なＡ／Ｄ変換を切り替えることができる。

７．回路装置の第６の構成例
図１１に、本実施形態の回路装置の第６の構成例を示す。回路装置２０は、検出回路６０、Ａ／Ｄ変換部１００、処理部１１０、切り替え制御部１２０を含む。なお、既に説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

切り替え制御部１２０は、第１のモードにおいて、第１のＡ／Ｄ変換回路１０２のＡ／Ｄ変換値に基づく検出値により、第１のモードから第２のモードに切り替える。また切り替え制御部１２０は、第２のモードにおいて、第２のＡ／Ｄ変換回路１０４のＡ／Ｄ変換値に基づく検出値により、第２のモードから第１のモードに切り替える。

具体的には、第１のモードでは、処理部１１０が第１のＡ／Ｄ変換回路１０２のＡ／Ｄ変換値をデジタル処理して検出値（物理量）を取得し、切り替え制御部１２０が、その検出値に基づいて第１のモードから第２のモードに切り替えるか否かを判断する。第２のモードでは、処理部１１０が第２のＡ／Ｄ変換回路１０４のＡ／Ｄ変換値をデジタル処理して検出値（物理量）を取得し、切り替え制御部１２０が、その検出値に基づいて第２のモードから第１のモードに切り替えるか否かを判断する。

図１２に、図１１の回路装置の動作説明図を示す。図１２では、物理量トランスデューサー１２が角速度センサー素子である場合（ジャイロセンサー）を例にとって説明する。

第２のモードにおいて角速度（検出値）の絶対値が第１の閾値ＴＨ１を超えた場合、切り替え制御部１２０は、第２のモードから第１のモードに切り替える。例えば、所定の長さの期間内に複数回（図１２の例では２回）、角速度の絶対値が第１の閾値ＴＨ１を超えた場合に、第２のモードから第１のモードに切り替える。

一方、第１のモードにおいて角速度の絶対値が第２の閾値ＴＨ２（ＴＨ２＜ＴＨ１）より小さい場合、切り替え制御部１２０は、第１のモードから第２のモードに切り替える。例えば、所定の長さの期間内に継続して角速度の絶対値が第２の閾値ＴＨ２よりも小さい場合に（所定の長さの期間内に角速度の絶対値が第２の閾値ＴＨ２を超えなかった場合に）、第１のモードから第２のモードに切り替える。

以上のように、切り替え制御部１２０がＡ／Ｄ変換値に基づく検出値によりモードを切り替えることで、第１のモードと第２のモードを切り替えることができる。これにより、回路装置２０が状況に応じて自動的に高分解能なＡ／Ｄ変換と低消費電力なＡ／Ｄ変換を切り替えることができる。例えば、ジャイロセンサーを搭載した装置の動きが大きく角速度が大きい場合には、デルタシグマ変調型の第１のＡ／Ｄ変換回路１０２により高精度な検出を行い、ジャイロセンサーを搭載した装置の動きが小さく角速度が小さい場合には、低消費電力な検出を行うことができる。動きが小さいときに低消費電力な検出で角速度をモニターすることで消費電力を節約しつつ、動きが大きくなったときに、高精度な検出に移行することができる。

８．回路装置の第７の構成例
図１３に、本実施形態の回路装置の第７の構成例を示す。回路装置２０は、バッファー回路４３、検出回路６０、第２のＡ／Ｄ変換回路１０４、スイッチ素子ＳＷ２Ｐ、ＳＷ２Ｎを含む。図１３では、第１のＡ／Ｄ変換回路１０２、処理部１１０等の図示を省略した。なお、既に説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。

なお以下では物理量トランスデューサーが角速度センサー素子１４である場合を例に説明するが、物理量トランスデューサーが加速度センサー素子である場合にバッファー回路４３を設けてもよい。

スイッチ素子ＳＷ２Ｐ、ＳＷ２Ｎは、検出回路の出力を差動にした場合における図３のスイッチ素子ＳＷ２、図５のスイッチ素子ＳＷＣ２、図７のスイッチ素子ＳＷＥ４、ＳＷＥ５、ＳＷＥ６に対応する。即ち、第２のモードにおいて第２のＡ／Ｄ変換回路１０４の複数の入力を時分割に切り替えるマルチプレクサーのスイッチ素子に対応している。

検出回路６０は、角速度センサー素子１４からの差動の検出信号を増幅する増幅回路６１と、増幅回路６１からの差動信号を同期検波する同期検波回路８１と、同期検波回路８１からの差動信号をローパスフィルター処理するフィルター部９０と、を含む。フィルター部９０は、抵抗素子とキャパシターで構成されるパッシブローパスフィルターである。

バッファー回路４３は、スイッチ素子ＳＷ２Ｐ、ＳＷ２Ｎの一端のノードＮＡ１Ｐ、ＮＡ１Ｎと他端のノードＮＢ２Ｐ、ＮＢ２Ｎとの間に設けられる。

このとき、図１４に示すように、バッファー回路４３は、第１期間ＴＡ１においてノードＮＡ１Ｐ、ＮＡ１Ｎの信号（Ａ／Ｄ変換部１００の入力信号）をバッファリングしてノードＮＢ２Ｐ、ＮＢ２Ｎに出力する。そして、第１期間ＴＡ１の終了タイミングｅａ１よりも後に第２期間ＴＡ２の終了タイミングｅａ２が設定される。

また、第２のＡ／Ｄ変換回路１０４は、第１期間ＴＡ１の終了タイミングｅａ１よりも後で第２期間ＴＡ２の終了タイミングｅａ２よりも前に、第２のＡ／Ｄ変換回路１０４の入力信号をサンプリングする。

また、第１期間ＴＡ１の開始タイミングｓａ１よりも後に、第２期間ＴＡ２の開始タイミングｓａ２が設定される。

さて、本実施形態ではスイッチ素子ＳＷ２Ｐ、ＳＷ２Ｎの前段にパッシブローパスフィルター（フィルター部９０）が設けられている。そのため、その時定数（カットオフ周波数）と第２のＡ／Ｄ変換回路１０４のサンプリング周波数の関係によってはＡ／Ｄ変換値が不正確になるという課題がある。

具体的には、第２のＡ／Ｄ変換回路１０４の複数の入力信号を切り替える場合、その複数の入力信号の電圧が異なるので、入力信号の切り替えにともなって第２のＡ／Ｄ変換回路１０４の入力ノードＮＢ２Ｐ、ＮＢ２Ｎの電圧も変化する。そのため、スイッチ素子ＳＷ２Ｐ、ＳＷ２Ｎをオンしたとき、パッシブローパスフィルターの出力は一旦、スイッチ切り替え前の入力ノードＮＢ２Ｐ、ＮＢ２Ｎの電圧になり、その後に本来の検出回路６０の出力に漸近する。この漸近の速さは、パッシブローパスフィルターの時定数で決まる。

パッシブローパスフィルターのカットオフ周波数は、角速度センサー素子１４（振動片）の離調周波数の成分を低減できるように設定されたものであり、基本的には第２のＡ／Ｄ変換回路１０４のサンプリング周波数には関係しない。そのため、パッシブローパスフィルターのカットオフ周波数が、第２のＡ／Ｄ変換回路１０４の複数の入力信号を切り替える周波数よりも遅くなる場合がある。この場合、スイッチ素子ＳＷ２Ｐ、ＳＷ２Ｎがオンになってから本来の検出回路６０の出力に十分漸近する前に、スイッチ素子ＳＷ２Ｐ、ＳＷ２Ｎがオフになってしまい、本来の検出回路６０の出力が第２のＡ／Ｄ変換回路１０４に入力されない。

この点、本実施形態によれば、バッファー回路４３がフィルター部９０の出力をバッファリングして第２のＡ／Ｄ変換回路１０４の入力ノードＮＢ２Ｐ、ＮＢ２Ｎを駆動する。これにより、スイッチ素子ＳＷ２Ｐ、ＳＷ２Ｎがオンになる際に素早く入力ノードＮＢ２Ｐ、ＮＢ２Ｎをフィルター部９０の出力と同じ電圧に駆動できる。これにより、パッシブローパスフィルターのような駆動能力が低い回路がスイッチ素子ＳＷ２Ｐ、ＳＷ２Ｎの前段にある場合であっても、正確なＡ／Ｄ変換値を得ることができる。

９．電子機器、ジャイロセンサー、回路装置の詳細な構成
図１５に、本実施形態の回路装置２０、この回路装置２０を含むジャイロセンサー５１０（広義には物理量検出装置）、このジャイロセンサー５１０を含む電子機器５００の詳細な構成例を示す。

なお回路装置２０、電子機器５００、ジャイロセンサー５１０は図１５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりするなどの種々の変形実施が可能である。また本実施形態の電子機器５００としては、デジタルカメラ、ビデオカメラ、スマートフォン、携帯電話機、カーナビゲーションシステム、ロボット、生体情報検出装置、ゲーム機、時計、健康器具、或いは携帯型情報端末等の種々の機器を想定できる。また以下では、物理量トランスデューサー（角速度センサー素子）が圧電型の振動片（振動ジャイロ）であり、センサーがジャイロセンサーである場合を例にとり説明するが、本発明はこれに限定されない。例えばシリコン基板などから形成された静電容量検出方式の振動ジャイロや、角速度情報と等価な物理量や角速度情報以外の物理量を検出する物理量トランスデューサー等にも本発明は適用可能である。

電子機器５００は、ジャイロセンサー５１０と処理部５２０を含む。またメモリー５３０、操作部５４０、表示部５５０を含むことができる。ＣＰＵ、ＭＰＵ等で実現される処理部５２０（外部の処理装置）は、ジャイロセンサー５１０等の制御や電子機器５００の全体制御を行う。また処理部５２０は、ジャイロセンサー５１０により検出された角速度情報（広義には物理量）に基づいて処理を行う。例えば角速度情報に基づいて、手ぶれ補正、姿勢制御、ＧＰＳ自律航法などのための処理を行う。メモリー５３０（ＲＯＭ、ＲＡＭ等）は、制御プログラムや各種データを記憶したり、ワーク領域やデータ格納領域として機能する。操作部５４０はユーザーが電子機器５００を操作するためのものであり、表示部５５０は種々の情報をユーザーに表示する。

ジャイロセンサー５１０（物理量検出装置）は、振動片１０と回路装置２０を含む。振動片１０（広義には物理量トランスデューサー、角速度センサー素子）は、水晶などの圧電材料の薄板から形成される圧電型振動片である。具体的には、振動片１０は、Ｚカットの水晶基板により形成されたダブルＴ字型の振動片である。

回路装置２０は、駆動回路３０、検出回路６０、制御部１４０を含む。なお、これらの構成要素の一部を省略したり、他の構成要素を追加したりするなどの種々の変形実施が可能である。

駆動回路３０は、駆動信号ＤＱを出力して振動片１０を駆動する。例えば振動片１０からフィードバック信号ＤＩを受け、これに対応する駆動信号ＤＱを出力することで、振動片１０を励振させる。検出回路６０は、駆動信号ＤＱにより駆動される振動片１０から検出信号ＩＱ１、ＩＱ２（検出電流、電荷）を受け、検出信号ＩＱ１、ＩＱ２から、振動片１０に印加された物理量に応じた所望信号（コリオリ力信号）を検出（抽出）する。

振動片１０は、基部１と、連結腕２、３と、駆動腕４、５、６、７と、検出腕８、９を有する。矩形状の基部１に対して＋Ｙ軸方向、−Ｙ軸方向に検出腕８、９が延出している。また基部１に対して−Ｘ軸方向、＋Ｘ軸方向に連結腕２、３が延出している。そして連結腕２に対して＋Ｙ軸方向、−Ｙ軸方向に駆動腕４、５が延出しており、連結腕３に対して＋Ｙ軸方向、−Ｙ軸方向に駆動腕６、７が延出している。なおＸ軸、Ｙ軸、Ｚ軸は水晶の軸を示すものであり、各々、電気軸、機械軸、光学軸とも呼ばれる。

駆動回路３０からの駆動信号ＤＱは、駆動腕４、５の上面に設けられた駆動電極と、駆動腕６、７の側面に設けられた駆動電極に入力される。また駆動腕４、５の側面に設けられた駆動電極と、駆動腕６、７の上面に設けられた駆動電極からの信号が、フィードバック信号ＤＩとして駆動回路３０に入力される。また検出腕８、９の上面に設けられた検出電極からの信号が、検出信号ＩＱ１、ＩＱ２として検出回路６０に入力される。なお検出腕８、９の側面に設けられたコモン電極は例えば接地される。

駆動回路３０により交流の駆動信号ＤＱが印加されると、駆動腕４、５、６、７は、逆圧電効果により矢印Ａに示すような屈曲振動（励振振動）を行う。即ち、駆動腕４、６の先端が互いに接近と離間を繰り返し、駆動腕５、７の先端も互いに接近と離間を繰り返す屈曲振動を行う。このとき駆動腕４、５と駆動腕６、７とが、基部１の重心位置を通るＹ軸に対して線対称の振動を行っているので、基部１、連結腕２、３、検出腕８、９はほとんど振動しない。

この状態で、振動片１０に対してＺ軸を回転軸とした角速度が加わると（振動片１０がＺ軸回りで回転すると）、コリオリ力により駆動腕４、５、６、７は矢印Ｂに示すように振動する。即ち、矢印Ａの方向とＺ軸の方向とに直交する矢印Ｂの方向のコリオリ力が、駆動腕４、５、６、７に働くことで、矢印Ｂの方向の振動成分が発生する。この矢印Ｂの振動が連結腕２、３を介して基部１に伝わり、検出腕８、９が矢印Ｃの方向で屈曲振動を行う。この検出腕８、９の屈曲振動による圧電効果で発生した電荷信号が、検出信号ＩＱ１、ＩＱ２として検出回路６０に入力される。ここで、駆動腕４、５、６、７の矢印Ｂの振動は、基部１の重心位置に対して周方向の振動であり、検出腕８、９の振動は、矢印Ｂとは周方向で反対向きの矢印Ｃの方向での振動である。検出信号ＩＱ１、ＩＱ２は、駆動信号ＤＱに対して位相が９０度だけずれた信号になる。

例えば、Ｚ軸回りでの振動片１０（ジャイロセンサー）の角速度をωとし、質量をｍとし、振動速度をｖとすると、コリオリ力はＦｃ＝２ｍ・ｖ・ωと表される。従って検出回路６０が、コリオリ力に応じた信号である所望信号を検出することで、角速度ωを求めることができる。そして求められた角速度ωを用いることで、処理部５２０は、手振れ補正、姿勢制御、或いはＧＰＳ自律航法等のための種々の処理を行うことができる。

なお図１５では、振動片１０がダブルＴ字型である場合の例を示しているが、本実施形態の振動片１０はこのような構造に限定されない。例えば音叉型、Ｈ型等であってもよい。また振動片１０の圧電材料は、水晶以外のセラミックスやシリコン等の材料であってもよい。

図１６に回路装置の駆動回路３０、検出回路６０の詳細な構成例を示す。

駆動回路３０は、振動片１０からのフィードバック信号ＤＩが入力される増幅回路３２と、自動ゲイン制御を行うゲイン制御回路４０と、駆動信号ＤＱを振動片１０に出力する駆動信号出力回路５０を含む。また同期信号ＳＹＣを検出回路６０に出力する同期信号出力回路５２を含む。なお、駆動回路３０の構成は図１６に限定されず、これらの構成要素の一部を省略したり、他の構成要素を追加したりするなどの種々の変形実施が可能である。

増幅回路３２（Ｉ／Ｖ変換回路）は、振動片１０からのフィードバック信号ＤＩを増幅する。例えば振動片１０からの電流の信号ＤＩを電圧の信号ＤＶに変換して出力する。この増幅回路３２は、演算増幅器、帰還抵抗素子、帰還キャパシターなどにより実現できる。

駆動信号出力回路５０は、増幅回路３２による増幅後の信号ＤＶに基づいて、駆動信号ＤＱを出力する。例えば駆動信号出力回路５０が、矩形波（又は正弦波）の駆動信号を出力する場合には、駆動信号出力回路５０はコンパレーター等により実現できる。

ゲイン制御回路４０（ＡＧＣ）は、駆動信号出力回路５０に制御電圧ＤＳを出力して、駆動信号ＤＱの振幅を制御する。具体的には、ゲイン制御回路４０は、信号ＤＶを監視して、発振ループのゲインを制御する。例えば駆動回路３０では、ジャイロセンサーの感度を一定に保つために、振動片１０（駆動用振動片）に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系の発振ループ内に、ゲインを自動調整するためのゲイン制御回路４０が設けられる。ゲイン制御回路４０は、振動片１０からのフィードバック信号ＤＩの振幅（振動片の振動速度ｖ）が一定になるように、ゲインを可変に自動調整する。このゲイン制御回路４０は、増幅回路３２の出力信号ＤＶを全波整流する全波整流器や、全波整流器の出力信号の積分処理を行う積分器などにより実現できる。

同期信号出力回路５２は、増幅回路３２による増幅後の信号ＤＶを受け、同期信号ＳＹＣ（参照信号）を検出回路６０に出力する。この同期信号出力回路５２は、正弦波（交流）の信号ＤＶの２値化処理を行って矩形波の同期信号ＳＹＣを生成するコンパレーターや、同期信号ＳＹＣの位相調整を行う位相調整回路（移相器）などにより実現できる。

また図１６では図示していないが、Ａ／Ｄ変換部１００、処理部１１０、制御部１４０等のマスタークロックとなるクロック信号を生成するクロック信号生成回路が、回路装置２０には設けられる。このクロック信号生成回路は、例えばＣＲ発振回路などを利用してクロック信号を生成するが、本実施形態はこれに限定されるものではない。

検出回路６０は、増幅回路６１、同期検波回路８１、フィルター部９０を含む。増幅回路６１は、振動片１０からの第１、第２の検出信号ＩＱ１、ＩＱ２を受けて、電荷−電圧変換や差動の信号増幅やゲイン調整などを行う。同期検波回路８１は、駆動回路３０からの同期信号ＳＹＣに基づいて同期検波を行う。フィルター部９０（ローパスフィルター）は、Ａ／Ｄ変換部１００の前置きフィルターとして機能する。またフィルター部９０は、同期検波によっては除去しきれなかった不要信号を減衰する回路としても機能する。Ａ／Ｄ変換部１００は、同期検波後の信号のＡ／Ｄ変換を行う。処理部１１０はＡ／Ｄ変換部１００からのデジタル信号に対してデジタルフィルター処理やデジタル補正処理などのデジタル信号処理を行う。デジタル補正処理としては、例えばゼロ点補正処理や感度補正処理などがある。

なお、例えば振動片１０からの電荷信号（電流信号）である検出信号ＩＱ１、ＩＱ２は、電圧信号である駆動信号ＤＱに対して位相が９０度遅れる。また増幅回路６１のＱ／Ｖ変換回路等において位相が９０度遅れる。このため、増幅回路６１の出力信号は駆動信号ＤＱに対して位相が１８０度遅れる。従って、例えば駆動信号ＤＱ（ＤＶ）と同相の同期信号ＳＹＣを用いて同期検波することで、駆動信号ＤＱに対して位相が９０度遅れた不要信号等を除去できるようになる。

制御部１４０は、回路装置２０の制御処理を行う。この制御部１４０は、ロジック回路（ゲートアレイ等）やプロセッサー等により実現できる。回路装置２０での各種のスイッチ制御やモード設定等はこの制御部１４０により行われる。

１０．移動体、電子機器
図１７（Ａ）に本実施形態の回路装置２０を含む移動体の例を示す。本実施形態の回路装置２０は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図１７（Ａ）は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、振動片１０と回路装置２０を有するジャイロセンサー５１０（センサー）が組み込まれている。ジャイロセンサー５１０は車体２０７の姿勢を検出することができる。ジャイロセンサー５１０の検出信号は車体姿勢制御装置２０８に供給される。車体姿勢制御装置２０８は例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪２０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種の移動体において利用されることができる。姿勢制御の実現にあたってジャイロセンサー５１０は組み込まれることができる。

図１７（Ｂ）、図１７（Ｃ）に示すように、本実施形態の回路装置はデジタルスチルカメラや生体情報検出装置（ウェアラブル健康機器。例えば脈拍計、歩数計、活動量計等）などの種々の電子機器に適用できる。例えばデジタルスチルカメラにおいてジャイロセンサーや加速度センサーを用いた手ぶれ補正等を行うことができる。また生体情報検出装置において、ジャイロセンサーや加速度センサーを用いて、ユーザーの体動を検出したり、運動状態を検出できる。また図１７（Ｄ）に示すように、本実施形態の回路装置はロボットの可動部（アーム、関節）や本体部にも適用できる。ロボットは、移動体（走行・歩行ロボット）、電子機器（非走行・非歩行ロボット）のいずれも想定できる。走行・歩行ロボットの場合には、例えば自律走行に本実施形態の回路装置を利用できる。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（物理量、物理量トランスデューサー、物理量検出装置等）と共に記載された用語（角速度、角速度センサー素子、ジャイロセンサー等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、回路装置や物理量検出装置や電子機器や移動体の構成、振動片の構造等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１ 基部、２，３ 連結腕、４〜７ 駆動腕、８，９ 検出腕、１０ 振動片、
１２ 物理量トランスデューサー、１４，１５ 角速度センサー素子、
１６ 加速度センサー素子、１７ 角速度センサー素子、１８ 温度センサー、
１９ 角速度センサー素子、２０ 回路装置、３０ 駆動回路、３２ 増幅回路、
４０ ゲイン制御回路、４３ バッファー回路、５０ 駆動信号出力回路、
５２ 同期信号出力回路、６０ 検出回路、６１ 増幅回路、
６２，６５，６７，６９ 検出回路、８１ 同期検波回路、９０ フィルター部、
１００ Ａ／Ｄ変換部、１０２ 第１のＡ／Ｄ変換回路、
１０３ 逐次比較型のＡ／Ｄ変換回路、１０４ 第２のＡ／Ｄ変換回路、
１０５，１０７，１０９ デルタシグマ変調型のＡ／Ｄ変換回路、
１１０ 処理部、１１１ セレクター、１１２ ゼロ点補正部、
１１３ ゲイン補正部、１１４ デジタルフィルター、１１５ 補正係数選択部、
１１６ フィルター係数選択部、１２０ 切り替え制御部、１４０ 制御部、
１４２ レジスター部、１４４ インターフェース部、２０６ 自動車、
２０７ 車体、２０８ 車体姿勢制御装置、２０９ 車輪、５００ 電子機器、
５１０ ジャイロセンサー、５２０ 処理部、５３０ メモリー、
５４０ 操作部、５５０ 表示部、
ＳＡ１ 第１の入力信号、ＳＡ２ 第２の入力信号、
ＳＷ１ 第１のスイッチ素子、ＳＷ２ 第２のスイッチ素子

Claims (13)

1. 物理量トランスデューサーからの検出信号の検出処理を行う検出回路と、
   前記検出回路からの入力信号をＡ／Ｄ変換するＡ／Ｄ変換部と、
   を含み、
   前記Ａ／Ｄ変換部は、
   第１のＡ／Ｄ変換回路と、
   Ａ／Ｄ変換方式、サンプリング周波数、分解能及び入力ダイナミックレンジの少なくとも１つが前記第１のＡ／Ｄ変換回路と異なる第２のＡ／Ｄ変換回路と、
   を有し、
   前記Ａ／Ｄ変換部には、前記入力信号として、前記検出回路からの信号である第１の入力信号と、第２の物理量トランスデューサーからの信号である第２の入力信号とが入力され、
   第１のモードでは、前記第１の入力信号が前記第１のＡ／Ｄ変換回路に入力され、前記第１のＡ／Ｄ変換回路が前記第１の入力信号をＡ／Ｄ変換すると共に前記第２の入力信号をＡ／Ｄ変換せず、前記第２の入力信号が前記第２のＡ／Ｄ変換回路に入力され、前記第２のＡ／Ｄ変換回路が前記第２の入力信号をＡ／Ｄ変換すると共に前記第１の入力信号をＡ／Ｄ変換せず、
   第２のモードでは、前記第１の入力信号と前記第２の入力信号が時分割に前記第２のＡ／Ｄ変換回路に入力され、前記第２のＡ／Ｄ変換回路が前記第１の入力信号と前記第２の入力信号を時分割にＡ／Ｄ変換し、前記第１のＡ／Ｄ変換回路が前記第１の入力信号と前記第２の入力信号をＡ／Ｄ変換しないことを特徴とする回路装置。
2. 請求項１において、
   前記第１のモードでは、前記第２のＡ／Ｄ変換回路が前記第２の入力信号を間欠的にＡ／Ｄ変換することを特徴とする回路装置。
3. 請求項１又は２において、
   前記物理量トランスデューサーは、角速度センサー素子であり、
   前記第２の物理量トランスデューサーは、温度センサー又は加速度センサー素子であることを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項において、
   前記第１のＡ／Ｄ変換回路は、デルタシグマ変調型のＡ／Ｄ変換回路であり、
   前記第２のＡ／Ｄ変換回路は、逐次比較型のＡ／Ｄ変換回路であることを特徴とする回路装置。
5. 請求項１乃至４のいずれか一項において、
   前記Ａ／Ｄ変換部の出力をデジタル処理する処理部を含み、
   前記第１のモードでは、前記第１のＡ／Ｄ変換回路が前記入力信号をＡ／Ｄ変換し、前記処理部が、前記第１のＡ／Ｄ変換回路のＡ／Ｄ変換値を第１の処理方式でデジタル処理し、
   前記第２のモードでは、前記第２のＡ／Ｄ変換回路が前記入力信号をＡ／Ｄ変換し、前記処理部が、前記第２のＡ／Ｄ変換回路のＡ／Ｄ変換値を第２の処理方式でデジタル処理し、
   前記第１の処理方式と前記第２の処理方式は、デジタルフィルター処理又はデジタル補正処理の少なくとも１つが異なることを特徴とする回路装置。
6. 請求項１乃至５のいずれか一項において、
   前記第１のモードにおいて、前記第１のＡ／Ｄ変換回路のＡ／Ｄ変換値に基づく検出値により、前記第１のモードから前記第２のモードに切り替える切り替え制御部を含むことを特徴とする回路装置。
7. 請求項１乃至５のいずれか一項において、
   前記第２のモードにおいて、前記第２のＡ／Ｄ変換回路のＡ／Ｄ変換値に基づく検出値により、前記第２のモードから前記第１のモードに切り替える切り替え制御部を含むことを特徴とする回路装置。
8. 請求項１乃至５のいずれか一項において、
   インターフェース部と、
   レジスター部と、
   を含み、
   前記インターフェース部を介して前記レジスター部に設定されたモード設定値に基づいて前記第１のモードと前記第２のモードが切り替えられることを特徴とする回路装置。
9. 請求項１乃至８のいずれかにおいて、
   前記Ａ／Ｄ変換部は、
   前記第１の入力信号が入力される第１の入力ノードと前記第１のＡ／Ｄ変換回路の入力ノードとの間に設けられ、前記第１のモードにおいてオンになる第１のスイッチ素子と、
   前記第１の入力ノードと前記第２のＡ／Ｄ変換回路の入力ノードとの間に設けられる第２のスイッチ素子と、
   前記第２の入力信号が入力される第２の入力ノードと前記第２のＡ／Ｄ変換回路の入力ノードとの間に設けられる第３のスイッチ素子と、
   を有し、
   前記第２のスイッチ素子と前記第３のスイッチ素子は、前記第２のモードにおいて時分割にオンになることを特徴とする回路装置。
10. 請求項１乃至９のいずれかにおいて、
    前記第２のＡ／Ｄ変換回路は、前記第１のＡ／Ｄ変換回路よりも消費電力が小さいＡ／Ｄ変換回路であり、
    前記第２のモードは、低消費電力モードであることを特徴とする回路装置。
11. 請求項１乃至１０のいずれか一項において、
    前記第１のＡ／Ｄ変換回路は、前記第２のＡ／Ｄ変換回路よりも消費電力が大きいＡ／Ｄ変換回路であり、
    前記第２のモードにおいて、前記第１のＡ／Ｄ変換回路は低消費電力状態又は動作ディスエーブル状態に設定されることを特徴とする回路装置。
12. 請求項１乃至１１のいずれか一項に記載された回路装置を含むことを特徴とする電子機器。
13. 請求項１乃至１１のいずれか一項に記載された回路装置を含むことを特徴とする移動体。