JP2016054271A - 半導体記憶装置 - Google Patents
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Abstract
【課題】処理能力を向上できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数層の電極層と、それぞれが電極層の間に設けられた複数層の絶縁層とを有する積層体と、複数のメモリストリングと、複数のソース層と、複数のビット線と、を備えている。それぞれのメモリストリングは、第1柱状部と、第1柱状部に対して第1方向の隣に設けられた第2柱状部と、第1チャネルボディの下端と第2チャネルボディの下端とをつなぐ連結部と、を有する。それぞれのソース層は第1柱状部の上端に接続されている。それぞれのビット線は、第1方向に並ぶ複数のメモリストリングのうちn個おきのメモリストリングの第2柱状部の上端に接続されている。
【選択図】図2
【解決手段】半導体記憶装置は、複数層の電極層と、それぞれが電極層の間に設けられた複数層の絶縁層とを有する積層体と、複数のメモリストリングと、複数のソース層と、複数のビット線と、を備えている。それぞれのメモリストリングは、第1柱状部と、第1柱状部に対して第1方向の隣に設けられた第2柱状部と、第1チャネルボディの下端と第2チャネルボディの下端とをつなぐ連結部と、を有する。それぞれのソース層は第1柱状部の上端に接続されている。それぞれのビット線は、第1方向に並ぶ複数のメモリストリングのうちn個おきのメモリストリングの第2柱状部の上端に接続されている。
【選択図】図2
Description
本発明の実施形態は、半導体記憶装置に関する。
メモリセルにおけるコントロールゲートとしての電極層を、絶縁層を介して複数積層した積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた3次元構造のメモリデバイスが提案されている。
そのような3次元メモリデバイスにおける書き込みスループットは、1本のビット線に接続されるメモリストリングの数に依存する。
本発明の実施形態は、処理能力を向上できる半導体記憶装置を提供する。
実施形態によれば、半導体記憶装置は、複数層の電極層と、それぞれが前記電極層の間に設けられた複数層の絶縁層とを有する積層体と、前記積層体の積層方向に対して直交する第1方向、および前記積層方向および前記第1方向に対して直交する第2方向に配置された複数のメモリストリングと、前記メモリストリングの上で前記第2方向に延び、前記第1方向に分離された複数のソース層と、前記メモリストリングの上で前記第1方向に延び、前記第2方向に分離された複数のビット線と、を備えている。それぞれの前記メモリストリングは、前記積層方向に延びる第1チャネルボディと、前記第1チャネルボディと前記電極層との間に設けられた第1電荷蓄積膜とを有する第1柱状部と、前記積層方向に延びる第2チャネルボディと、前記第2チャネルボディと前記電極層との間に設けられた第2電荷蓄積膜とを有し、前記第1柱状部に対して前記第1方向の隣に設けられた第2柱状部と、前記第1チャネルボディの下端と前記第2チャネルボディの下端とをつなぐ連結部と、を有する。それぞれの前記ソース層は前記第1柱状部の上端に接続されている。それぞれの前記ビット線は、前記第1方向に並ぶ複数の前記メモリストリングのうちn(nは1以上の整数)個おきのメモリストリングの前記第2柱状部の上端に接続されている。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図1および図2は、第1実施形態の半導体記憶装置のメモリセルアレイ1の模式平面図である。
図3は、メモリセルアレイ1の模式断面図である。図3においては、電極間絶縁層、絶縁分離膜、層間絶縁膜などの図示については省略している。
図3は、メモリセルアレイ1の模式断面図である。図3においては、電極間絶縁層、絶縁分離膜、層間絶縁膜などの図示については省略している。
基板10上に、複数層の電極層WLを含む積層体100が設けられている。基板10の主面に対して平行な面内で相互に直交する2方向をX方向及びY方向とし、これらX方向及びY方向(XY面)に対して直交し、複数層の電極層WLが積層された方向をZ方向(積層方向)とする。
メモリセルアレイ1は、電極層WLと、絶縁層40(図4に示す)とが交互に複数層積層された積層体100を有する。積層方向(Z方向)で隣り合う電極層WLの間に絶縁層40が設けられている。図3に示すように、積層体100は、下部ゲート層としてのバックゲートBG上に設けられている。なお、図に示す電極層WLの層数は一例であって、電極層WLの層数は任意である。
バックゲートBGは、基板10上に絶縁層41を介して設けられている。バックゲートBG及び電極層WLは、シリコンを主成分として含む層である。さらに、バックゲートBG及び電極層WLは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。また、電極層WLは、金属シリサイドを含んでいてもよい。絶縁層40は、例えば酸化シリコンを主に含む。
メモリセルアレイ1は、複数のメモリストリングMSを有する。1つのメモリストリングMSは、Z方向に延びる一対の第1柱状部CL1および第2柱状部CL2と、第1柱状部CL1および第2柱状部CL2のそれぞれの下端を連結する連結部JPとを有するU字状に形成されている。第1柱状部CL1および第2柱状部CL2のそれぞれは、例えば円柱もしくは楕円柱状に形成され、積層体100を貫通し、バックゲートBGに達している。
U字状のメモリストリングMSにおける第2柱状部CL2の上にはドレイン側柱状部51およびドレイン側選択ゲートSGDが設けられている。第1柱状部CL1の上にはソース側柱状部52およびソース側選択ゲートSGSが設けられている。
ドレイン側柱状部51は、ドレイン側選択ゲートSGDを貫通して、第2柱状部CL2の上端に達している。ソース側柱状部52は、ソース側選択ゲートSGSを貫通して、第1柱状部CL1の上端に達している。
ドレイン側選択ゲートSGD及びソース側選択ゲートSGSは、シリコンを主成分として含む層である。さらに、ドレイン側選択ゲートSGD及びソース側選択ゲートSGSは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。
上部選択ゲート層としてのドレイン側選択ゲートSGD及びソース側選択ゲートSGS、および下部選択ゲート層としてのバックゲートBGは、1層の電極層WLよりも厚い。
ドレイン側選択ゲートSGDとソース側選択ゲートSGSとは、Y方向に分離されている。図1、2に示すように、ドレイン側選択ゲートSGDおよびソース側選択ゲートSGSは、X方向に延びている。
複数層の電極層WLを含む積層体100は、第1柱状部CL1と第2柱状部CL2との間でY方向に分離されている。
ソース側柱状部52上にはソース層SLが設けられ、ソース層SLはソース側柱状部52に接続されている。
ドレイン側柱状部51上には配線層53が設けられ、配線層53上にはビット線コンタクト部54が設けられている。配線層53はソース層SLと同じレイヤーに設けられている。配線層53およびソース層SL上にはビット線BLが設けられている。ビット線BLは、ビット線コンタクト部54および配線層53を介してドレイン側柱状部51に接続されている。
図4は、第1柱状部CL1および第2柱状部CL2の一部の拡大模式断面図である。第1柱状部CL1および第2柱状部CL2は同じ構成である。
柱状部CL1、CL2は、中心軸側から直径方向の外側に向かって順に設けられたチャネルボディ20とメモリ膜30を有する。チャネルボディ20は、例えばシリコン膜である。チャネルボディ20の不純物濃度は、電極層WLの不純物濃度よりも低い。
メモリ膜30は、ブロック絶縁膜35と電荷蓄積膜32とトンネル絶縁膜31とを有する。電極層WLとチャネルボディ20との間に、電極層WL側から順にブロック絶縁膜35、電荷蓄積膜32、およびトンネル絶縁膜31が設けられている。
チャネルボディ20は積層体100の積層方向に延びる筒状に設けられ、そのチャネルボディ20の外周面を囲むようにメモリ膜30が積層体100の積層方向に延びつつ筒状に設けられている。電極層WLはメモリ膜30を介してチャネルボディ20の周囲を囲んでいる。また、チャネルボディ20の内側には、コア絶縁膜50が設けられている。コア絶縁膜50は、例えばシリコン酸化膜である。
ブロック絶縁膜35は電極層WLに接し、トンネル絶縁膜31はチャネルボディ20に接し、ブロック絶縁膜35とトンネル絶縁膜31との間に電荷蓄積膜32が設けられている。
チャネルボディ20はメモリセルにおけるチャネルとして機能し、電極層WLはメモリセルのコントロールゲートとして機能する。電荷蓄積膜32はチャネルボディ20から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ20と各電極層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜32は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜である。
トンネル絶縁膜31は、電荷蓄積膜32にチャネルボディ20から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷がチャネルボディ20へ拡散する際に電位障壁となる。トンネル絶縁膜31は、例えばシリコン酸化膜である。
または、トンネル絶縁膜として、一対のシリコン酸化膜でシリコン窒化膜を挟んだ構造の積層膜(ONO膜)を用いてもよい。トンネル絶縁膜としてONO膜を用いると、シリコン酸化膜の単層に比べて、低電界で消去動作を行える。
ブロック絶縁膜35は、電荷蓄積膜32に蓄積された電荷が、電極層WLへ拡散するのを防止する。ブロック絶縁膜35は、電極層WLに接して設けられたキャップ膜34と、キャップ膜34と電荷蓄積膜32との間に設けられたブロック膜33とを有する。
ブロック膜33は、例えば、シリコン酸化膜である。キャップ膜34は、酸化シリコンよりも誘電率の高い膜であり、例えば、シリコン窒化膜である。このようなキャップ膜34を電極層WLに接して設けることで、消去時に電極層WLから注入されるバックトンネル電子を抑制することができる。すなわち、ブロック絶縁膜35として、シリコン酸化膜とシリコン窒化膜との積層膜を使うことで、電荷ブロッキング性を高めることができる。
図3に示すように、U字状のメモリストリングMSにおける第2柱状部CL2の上にはドレイン側選択トランジスタSTDが設けられ、第1柱状部CL1の上にはソース側選択トランジスタSTSが設けられている。
ドレイン側選択トランジスタSTDおよびソース側選択トランジスタSTSは、積層体100の積層方向(Z方向)に電流が流れる縦型トランジスタである。
ドレイン側選択ゲートSGDは、ドレイン側柱状部51の周囲を囲み、ドレイン側選択トランジスタSTDのゲート電極として機能する。ドレイン側柱状部51は、第2柱状部CL2のチャネルボディ20と接続された筒状のチャネルと、そのチャネルとドレイン側選択ゲートSGDとの間に設けられたゲート絶縁膜とを有する。ドレイン側選択トランジスタSTDのチャネルは、配線層53およびビット線コンタクト部54を介してビット線BLと接続されている。
ソース側選択ゲートSGSは、ソース側柱状部52の周囲を囲み、ソース側選択トランジスタSTSのゲート電極として機能する。ソース側柱状部52は、第1柱状部CL1のチャネルボディ20と接続された筒状のチャネルと、そのチャネルとソース側選択ゲートSGSとの間に設けられたゲート絶縁膜とを有する。ソース側選択トランジスタSTSのチャネルは、ソース層SLと接続されている。
メモリストリングMSの連結部JPには、バックゲートトランジスタBGTが設けられている。バックゲートBGは、バックゲートトランジスタBGTのゲート電極として機能する。バックゲートBG内に設けられたメモリ膜30は、バックゲートトランジスタBGTのゲート絶縁膜として機能する。
ドレイン側選択トランジスタSTDとバックゲートトランジスタBGTとの間には、各層の電極層WLをコントロールゲートとする複数のメモリセルが設けられている。同様に、バックゲートトランジスタBGTとソース側選択トランジスタSTSの間にも、各層の電極層WLをコントロールゲートとする複数のメモリセルが設けられている。
それら複数のメモリセル、ドレイン側選択トランジスタSTD、バックゲートトランジスタBGTおよびソース側選択トランジスタSTSは、チャネルボディ20を通じて直列接続され、U字状の1つのメモリストリングMSを構成する。このメモリストリングMSがX方向及びY方向に複数配列されていることにより、複数のメモリセルがX方向、Y方向及びZ方向に3次元的に設けられている。
図1に示すように、各層の電極層WLは、X方向に延びる複数のフィンガーを有するくし形パターンに加工される。例えば、2つのくし形パターンが組み合わされて1つのメモリセルアレイが形成される。
一方のくし形パターンの複数のフィンガーの間に、他方のくし形パターンのフィンガーが位置している。2つのくし形パターンの複数のフィンガーは、Y方向に分離して配列されている。
電極層WLのフィンガーには、前述したメモリストリングMSの柱状部CL1、CL2が形成される。複数の柱状部CL1、CL2が、X方向およびY方向に、例えば正方格子配置されている。
1つの同じメモリストリングMSに属する第1柱状部CL1と第2柱状部CL2とを結ぶ方向は、Y方向に平行である。1つの同じメモリストリングMSに属する第1柱状部CL1と第2柱状部CL2は、それぞれ、異なるくし形パターンのフィンガーに形成されている。
1つの同じメモリストリングMSに属する第1柱状部CL1と第2柱状部CL2との間には、絶縁分離膜(スリット)が介在している。したがって、絶縁分離膜(スリット)を挟んで位置する第1柱状部CL1に形成されたメモリセルのコントロールゲート(電極層WL)と、第2柱状部CL2に形成されたメモリセルのコントロールゲート(電極層WL)とを、それぞれ別のくし形パターンによって独立して制御することができる。
図2に示すように、複数のソース層SLが、メモリストリングMSの上でX方向に延び、Y方向に分離されている。
ソース層SLの下で、ソース側選択ゲートSGSがX方向に延びている。ソース層SLが設けられていない領域におけるソース層SLと同じレイヤーには、図3に示す配線層53が設けられている。その配線層53の下で、ドレイン側選択ゲートSGDがX方向に延びている。
図2に示すように、複数のビット線BLが、メモリストリングMSの上でY方向に延び、X方向に分離されている。
それぞれのビット線BLは、Y方向に並ぶ複数のメモリストリングMSのうちn(nは1以上の整数)個おきのメモリストリングMSの第2柱状部CL2の上端にビット線コンタクト部54を介して接続されている。
図2に示す例では、それぞれのビット線BLは、Y方向に並ぶ複数のメモリストリングMSのうち1個おきのメモリストリングMSの第2柱状部CL2の上端にビット線コンタクト部54を介して接続されている。
実施形態によれば、Y方向に並ぶ同じ列のすべてのメモリストリングMSの第2柱状部CL2にそれぞれのビット線BLが接続された構成に比べて、1つのビット線BLに接続されたメモリストリングMSの数が減る。したがって、処理能力、特に書き込みスループットの向上を図れる。
それぞれのビット線BLは、Y方向に対して平行な第1部分BLaと、Y方向およびX方向に対して傾斜した第2部分BLbとを有する。第1部分BLaと第2部分BLbとがY方向に交互につながっている。
メモリストリングMSの上に、第1部分BLaが位置している。また、X方向に並ぶメモリストリングMSとメモリストリングMSとの間の領域の上に、第1部分BLaが位置している。第2部分BLbは、Y方向に並ぶメモリストリングMSとメモリストリングMSとの間の領域の上に位置している。
ビット線コンタクト部54のX方向のピッチは、ビット線BLの第1部分BLaのX方向のピッチよりも大きい。
柱状部CL2の直径の上限は、ビット線BLの幅の2倍程度まで許容できる。ビット線コンタクト部54のX方向の幅は、ビット線BLの幅とほぼ同じである。
柱状部CL1、CL2は、積層体100に例えばRIE(Reactive Ion Etching)法で形成されるメモリホール内に形成される。
積層体100の加工用マスクとなるレジストには、X方向に延びる複数のラインアンドスペースパターンの潜像が露光転写され、さらに、X方向に対して直交するY方向に延びる複数のラインアンドスペースパターンの潜像が露光転写される。直交するラインパターン潜像のクロスポイントはライン部分よりも露光量が多くなる。直交するスペースパターン潜像のクロスポイントは露光を受けない。それらラインパターン潜像のクロスポイント、またはスペースパターン潜像のクロスポイントが、現像液に対して可溶となる。
したがって、レジストを現像した後には、X方向およびY方向に正方格子配置された複数のホール(開口)がレジストに形成される。そのレジストをマスクにしてRIE法により積層体100をエッチングすることで、X方向およびY方向に正方格子配置された複数のメモリホールを形成することができる。
上記露光の際には直交するラインアンドスペースパターンによるクロスポイント露光を利用できるため、複数のメモリホールの位置および形状を高い精度で制御することができる。このため、隣り合う柱状部CL1、CL2どうしのショート不良が発生しにくい。
図5は、第2実施形態の半導体記憶装置のメモリセルアレイ2の模式平面図である。
第2実施形態では、ビット線BLのレイアウトが第1実施形態と異なる。
第2実施形態においても、それぞれのビット線BLは、Y方向に並ぶ複数のメモリストリングMSのうちn(nは1以上の整数)個おきのメモリストリングMSの第2柱状部CL2の上端にビット線コンタクト部54を介して接続されている。
図5に示す例では、それぞれのビット線BLは、Y方向に並ぶ複数のメモリストリングMSのうち1個おきのメモリストリングMSの第2柱状部CL2の上端にビット線コンタクト部54を介して接続されている。
したがって、第2実施形態においても、Y方向に並ぶ同じ列のすべてのメモリストリングMSの第2柱状部CL2にそれぞれのビット線BLが接続された構成に比べて、1つのビット線BLに接続されたメモリストリングMSの数が減る。したがって、処理能力、特に書き込みスループットの向上を図れる。
第2実施形態によれば、それぞれのビット線BLは、ジグザグに屈曲しつつY方向に延びている。X方向およびY方向に対して傾斜したラインがジグザグにY方向に連続している。
ビット線BLは第2柱状部CL2の中心からずれた位置を延びており、第2柱状部CL2の中心と、ビット線コンタクト部54の中心とがずれている。
ビット線コンタクト部54のX方向のピッチは、ビット線BLの幅方向のピッチよりも大きい。
Y方向に並んだ複数のメモリストリングMSにおいて、複数のビット線コンタクト部54はY方向に一列に並んでいない。X方向で隣り合うビット線BL間において、Y方向で隣り合うビット線コンタクト部54どうしのX方向の位置がずれている。
第1実施形態では、図2に示すように、Y方向で隣り合うメモリストリングMS間の狭い領域でビット線BLを屈曲させている。狭い領域で屈曲した配線の露光マージンは小さく、マージン確保のため、配線を屈曲させる領域をある程度広く確保しなければならず、セルアレイ面積の増大につながるおそれがある。
これに対して、第2実施形態によれば、第1実施形態よりも、Y方向に余裕を持った領域でビット線BLを屈曲させている。このため、ビット線の露光マージンを十分確保でき、無駄なセルアレイ面積の増加が抑えられる。
図6および図7は、第3実施形態の半導体記憶装置のメモリセルアレイ3の模式平面図である。
第3実施形態によれば、複数の柱状部CL1、CL2は、千鳥配列または六方最密配置されている。Y方向に複数の柱状部CL1、CL2が配列された列と、その隣の列との間で、互いの柱状部CL1、CL2のY方向位置がずれている。また、X方向に複数の柱状部CL1、CL2が配列された列と、その隣の列との間で、互いの柱状部CL1、CL2のX方向位置がずれている。
それぞれが異なるメモリストリングMSに属する第1柱状部CL1と第2柱状部CL2とがY方向に交互に並んでいる。同じメモリストリングMSに属する第1柱状部CL1と第2柱状部CL2とを結ぶ方向は、X方向およびY方向に対して傾いている。
複数のビット線BLはX方向に分離され、それぞれのビット線BLはY方向にまっすぐに延びている。
同じメモリストリングMSに属する第1柱状部CL1および第2柱状部CL2のそれぞれは、X方向で隣り合う異なるビット線BLの下に位置する。
それぞれのビット線BLは、Y方向に並ぶ複数のメモリストリングMSのうちの1個おきのメモリストリングMSの第2柱状部CL2の上端にビット線コンタクト部54を介して接続されている。
ビット線コンタクト部54のX方向のピッチは、ビット線BLのX方向のピッチよりも大きい。
第3実施形態においても、Y方向に並ぶ同じ列のすべてのメモリストリングMSの第2柱状部CL2にそれぞれのビット線BLが接続された構成に比べて、1つのビット線BLに接続されたメモリストリングMSの数が減る。したがって、処理能力、特に書き込みスループットの向上を図れる。
前述した各実施形態において、Y方向で隣り合うドレイン側選択ゲートSGDどうしは1つにまとめることができる。また、Y方向で隣り合うソース側選択ゲートSGSどうしは1つにまとめることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1,2,3…メモリセルアレイ、20…チャネルボディ、30…メモリ膜、32…電荷蓄積膜、40…絶縁層、54…ビット線コンタクト部、MS…メモリストリング、CL1…第1柱状部、CL2…第2柱状部、WL…電極層、BL…ビット線、SL…ソース層、SGD…ドレイン側選択ゲート、SGS…ソース側選択ゲート、
Claims (11)
- 複数層の電極層と、それぞれが前記電極層の間に設けられた複数層の絶縁層とを有する積層体と、
前記積層体の積層方向に対して直交する第1方向、および前記積層方向および前記第1方向に対して直交する第2方向に配置された複数のメモリストリングと、
前記メモリストリングの上で前記第2方向に延び、前記第1方向に分離された複数のソース層と、
前記メモリストリングの上で前記第1方向に延び、前記第2方向に分離された複数のビット線と、
を備え、
それぞれの前記メモリストリングは、
前記積層方向に延びる第1チャネルボディと、前記第1チャネルボディと前記電極層との間に設けられた第1電荷蓄積膜とを有する第1柱状部と、
前記積層方向に延びる第2チャネルボディと、前記第2チャネルボディと前記電極層との間に設けられた第2電荷蓄積膜とを有し、前記第1柱状部に対して前記第1方向の隣に設けられた第2柱状部と、
前記第1チャネルボディの下端と前記第2チャネルボディの下端とをつなぐ連結部と、
を有し、
それぞれの前記ソース層は前記第1柱状部の上端に接続され、
それぞれの前記ビット線は、前記第1方向に並ぶ複数の前記メモリストリングのうちn(nは1以上の整数)個おきのメモリストリングの前記第2柱状部の上端に接続されている半導体記憶装置。 - 前記ビット線は、前記第1方向に対して平行な第1部分と、前記第1方向に対して傾斜した第2部分とを有する請求項1記載の半導体記憶装置。
- 前記メモリストリングの上に前記第1部分が位置し、
前記第1方向に並ぶ前記メモリストリングの間の領域に前記第2部分が位置する請求項2記載の半導体記憶装置。 - 前記ビット線はジグザクに屈曲しつつ前記第1方向に延びている請求項1記載の半導体記憶装置。
- 前記第2柱状部の中心と、前記第2柱状部と前記ビット線とが接続するコンタクト部の中心とがずれている請求項4記載の半導体記憶装置。
- 前記第2方向で隣り合うビット線間で、前記コンタクト部の前記第2方向の位置がずれている請求項5記載の半導体記憶装置。
- 複数の前記第1柱状部および複数の前記第2柱状部が、前記第1方向および前記第2方向に正方格子配置されている請求項1〜6のいずれか1つに記載の半導体記憶装置。
- 複数層の電極層と、それぞれが前記電極層の間に設けられた複数層の絶縁層とを有する積層体と、
前記積層体の積層方向に対して直交する第1方向、および前記積層方向および前記第1方向に対して直交する第2方向に配置された複数のメモリストリングと、
前記メモリストリングの上で前記第2方向に延び、前記第1方向に分離された複数のソース層と、
前記メモリストリングの上で前記第1方向に延び、前記第2方向に分離された複数のビット線と、
を備え、
それぞれの前記メモリストリングは、
前記積層方向に延びる第1チャネルボディと、前記第1チャネルボディと前記電極層との間に設けられた第1電荷蓄積膜とを有する第1柱状部と、
前記積層方向に延びる第2チャネルボディと、前記第2チャネルボディと前記電極層との間に設けられた第2電荷蓄積膜とを有する第2柱状部と、
前記第1チャネルボディの下端と前記第2チャネルボディの下端とをつなぐ連結部と、
を有し、
異なる前記メモリストリングの前記第1柱状部と前記第2柱状部とが前記第1方向に交互に並び、
それぞれの前記ソース層は前記第1柱状部の上端に接続され、
それぞれの前記ビット線は、前記第1方向に並ぶ複数の前記メモリストリングのうちの1個おきのメモリストリングの前記第2柱状部の上端に接続されている半導体記憶装置。 - 同じメモリストリングに属する前記第1柱状部および前記第2柱状部のそれぞれは、前記第2方向で隣り合う異なるビット線の下に位置する請求項8記載の半導体発光装置。
- 同じメモリストリングに属する前記第1柱状部と前記第2柱状部とを結ぶ方向は、前記第1方向および前記第2方向に対して傾いている請求項8または9に記載の半導体記憶装置。
- 前記ビット線は、まっすぐに前記第1方向に延びている請求項8〜10のいずれか1つに記載の半導体記憶装置。
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