JP2016171262A - 半導体ウェハの処理方法、半導体チップおよび表面保護テープ - Google Patents

半導体ウェハの処理方法、半導体チップおよび表面保護テープ Download PDF

Info

Publication number
JP2016171262A
JP2016171262A JP2015051482A JP2015051482A JP2016171262A JP 2016171262 A JP2016171262 A JP 2016171262A JP 2015051482 A JP2015051482 A JP 2015051482A JP 2015051482 A JP2015051482 A JP 2015051482A JP 2016171262 A JP2016171262 A JP 2016171262A
Authority
JP
Japan
Prior art keywords
semiconductor wafer
adhesive layer
tape
sensitive adhesive
pressure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015051482A
Other languages
English (en)
Other versions
JP6738591B2 (ja
Inventor
祥文 岡
Yoshifumi Oka
祥文 岡
真沙美 青山
Masami Aoyama
真沙美 青山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Furukawa Electric Co Ltd
Original Assignee
Furukawa Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Furukawa Electric Co Ltd filed Critical Furukawa Electric Co Ltd
Priority to JP2015051482A priority Critical patent/JP6738591B2/ja
Priority to KR1020177018635A priority patent/KR102070031B1/ko
Priority to CN201680005367.XA priority patent/CN107210204B/zh
Priority to PCT/JP2016/057615 priority patent/WO2016148025A1/ja
Publication of JP2016171262A publication Critical patent/JP2016171262A/ja
Priority to US15/702,021 priority patent/US10418267B2/en
Application granted granted Critical
Publication of JP6738591B2 publication Critical patent/JP6738591B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67703Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations
    • H01L21/67712Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations the substrate being handled substantially vertically
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67703Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations
    • H01L21/67721Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations the substrates to be conveyed not being semiconductor wafers or large planar substrates, e.g. chips, lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836Wafer tapes, e.g. grinding or dicing support tapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Dicing (AREA)

Abstract

【課題】プラズマダイシングによって半導体ウェハをチップに個片化する処理方法に関して、その工程を簡易化し、チッピングの発生を抑えた半導体ウェハの処理方法、半導体チップおよび表面保護テープを提供する。【解決手段】パターン面を保護する表面保護テープの粘着剤のうち、ストリートに相当する部分をCO2レーザーで切断してマスクを形成し、SF6プラズマによりダイシングを行い、O2プラズマにより粘着剤層を除去するアッシングを行う半導体ウェハの処理方法、半導体チップおよび表面保護テープ。【選択図】図4

Description

本発明は、半導体ウェハをチップに個片化する処理方法に関し、より具体的にはプラズマダイシングを用いた半導体ウェハの処理方法とプラズマダイシングに用いる半導体ウェハ表面保護テープ、およびその処理方法によって得られる半導体チップに関する。
最近における半導体チップの薄膜化・小チップ化への進化はめざましく、特に、メモリカードやスマートカードの様な半導体ICチップが内蔵されたICカードでは薄膜化が要求され、また、LED・LCD駆動用デバイスなどでは小チップ化が要求されている。今後これらの需要が増えるにつれ半導体チップの薄膜化・小チップ化のニーズはより一層高まるものと考えられる。
これらの半導体チップは、半導体ウェハをバックグラインド工程やエッチング工程等において所定厚みに薄膜化した後、ダイシング工程を経て個々のチップに分割することにより得られるものである。このダイシング工程においては、ダイシングブレードにより切断されるブレードダイシング方式が用いられてきた。ブレードダイシング方式では切断時にブレードによる切削抵抗が半導体ウェハに直接かかることになり、この切削抵抗によって半導体チップに微小な欠け(チッピング)が発生することがある。チッピング発生は半導体チップの外観を損なうだけでなく、場合によっては抗折強度不足によるピックアップ時のチップ破損など、チップ上の回路パターンまで破損する可能性がある。また、こうしたブレードによる物理的なダイシング工程では、チップ同士の間隔であるカーフ(スクライブライン、ストリートともいう)の幅が厚みのあるブレード幅以下にはできず、一枚のウェハから取ることができるチップの収率を高くすることはできなかった。さらにウェハの加工時間が長いことも問題であった。
ブレードカット方式以外にもダイシング工程には様々な方式が利用されている。ウェハを薄膜化した後にダイシングを行う難しさに鑑みて、先に所定の厚み分だけウェハに溝を形成しておき、その後に研削加工を行って薄膜化とチップへの個片化を同時に行うDBG(先ダイシング)方式がある。この方式によれば、カーフ幅はブレードダイシング工程と同様だが、チップの抗折強度がアップしチップの破損を抑えることができるというメリットがある。
また、ダイシングをレーザーで行うレーザーダイシング方式がある。レーザーダイシングによればカーフ幅を狭くでき、ドライプロセスとなるメリットもあるが、レーザーによる切断時の昇華物でウェハ表面が汚れるという不都合があり、所定の液状保護材で保護する前処理を行う場合もある。また、ドライプロセスといっても完全なドライにはできない。そして、レーザーの場合もブレードより速い処理が可能であるが、1ラインずつ加工することには変わりがないため極小チップの製造にはそれなりに時間がかかる。
ダイシングを水圧で行うウオータージェット方式などのウェットプロセスを用いる場合は、MEMSデバイスやCMOSセンサーなど表面汚染が気になるエリアで問題が起きる可能性がある。カーフ幅が狭くできず、チップ収率が上がらないといった不都合もある。
ウェハの厚み方向にレーザーで改質層を形成し、エキスパンドして分断し個片化するステルスダイシング方式は、カーフ幅をゼロにでき、ドライで加工できるというメリットがある。しかしながら、改質層形成時の熱履歴から思ったほどチップ抗折強度が上がらず、また、エキスパンドして分断する際にシリコン屑が発生する場合がある。さらに、隣接チップとのぶつかりがあり抗折強度不足に陥る可能性がある。
さらにステルスダイシングと先ダイシングを併せた方式として、薄膜化の前に先に所定の厚み分だけ改質層を形成しておき、その後に裏面からの研削加工を行って薄膜化とチップへの個片化を同時に行う狭スクライブ幅対応チップ個片化方式がある。この技術は、上記プロセスのデメリットを改善したものであり、ウェハ裏面研削加工中に応力でシリコンの改質層が劈開し個片化するため、カーフ幅がゼロでありチップ収率は高く、抗折強度もアップするというメリットがある。しかし、裏面研削加工中に個片化されるため、チップ端面が隣接チップとぶつかってチップコーナーが欠ける現象が見られる場合がある。
そしてプラズマダイシング方式がある(例えば、特許文献1参照)。プラズマダイシングは、マスクで覆っていない箇所をプラズマで選択的にエッチングすることで、半導体ウェハを分割する方法である。このダイシング方法を用いると、選択的にチップの分断が可能であり、スクライブラインが曲がっていても問題なく分断できる。また、エッチングレートが非常に高いことから近年ではチップの分断に最適なプロセスの1つとされてきた。
特開2007−19385号公報
プラズマダイシング方式では、六フッ化硫黄(SF)や四フッ化炭素(CF)など、ウェハとの反応性が非常に高いフッ素系のガスをプラズマ発生用ガスとして用いており、その高いエッチングレートから、エッチングしない面に対してマスクによる保護が必須であり、事前にレジストやテープによるマスク形成が必要となる。
このマスクを形成するには、特許文献1にも記載があるように、ウェハの裏面にレジストを塗布した後、ストリートに相当する部分をフォトリソグラフィプロセスで除去してマスクとする技術が一般的である。そのため、プラズマダイシングを行うためには、プラズマダイシング設備以外のフォトリソ工程設備が必要でありチップコストが上昇するという問題があった。また、プラズマエッチング後にレジスト膜が残った状態であるため、レジスト除去のために大量の溶剤を用い、レジストを除去できなかった場合には糊残りとなって不良チップが生じるおそれもあった。さらに、レジストによるマスキング工程を経るため、全体の処理プロセスが長くなるという不都合もあった。
本発明はこうした問題点に鑑みてなされたもので、プラズマダイシングを用いた半導体ウェハの処理において、チッピングの発生を抑え、かつプラズマダイシングを行う場合のこれまでの不都合を解消した新たな半導体ウェハの処理方法を提供することを目的とする。
また本発明は、この半導体ウェハの処理方法を通じて得られる半導体チップを提供すること、およびこの半導体ウェハの処理方法を行うために必要な表面保護テープを提供することを目的とする。
本発明の上記課題は以下の手段によって実現することができる。
[1]半導体ウェハの処理方法であって、
(a)パターン面側に、基材フィルム上に粘着剤層を有する表面保護テープが貼合された状態で半導体ウェハの裏面を研削し、研削した裏面にウェハ固定テープを貼合して、リングフレームで支持固定する工程、
(b)前記半導体ウェハのストリートに相当する部分のCOレーザーによる切断および前記基材フィルムの剥離を含む工程により、半導体ウェハのパターン面側からストリートを開口する工程、
(c)SFプラズマにより半導体ウェハを前記ストリートで分断して半導体チップに個片化するプラズマダイシング工程、および、
(d)Oプラズマにより前記粘着剤層を除去するアッシング工程
を含むことを特徴とする半導体ウェハの処理方法。
[2]前記(b)工程が、(i)半導体ウェハのパターン面に貼合した前記表面保護テープから前記基材フィルムを剥離して前記粘着剤層を表出させる工程、および、(ii)該表出した粘着剤層のうち半導体ウェハのストリートに相当する部分をCOレーザーで切断して半導体ウェハのストリートを開口する工程であることを特徴とする[1]に記載の半導体ウェハの処理方法。
[3]前記(b)工程が、(iii)半導体ウェハのパターン面に貼合した前記表面保護テープのうち半導体ウェハのストリートに相当する部分をCOレーザーで切断して半導体ウェハのストリートを開口する工程、および、(iv)該表面保護テープから前記基材フィルムを剥離して前記粘着剤層を表出させる工程であることを特徴とする[1]に記載の半導体ウェハの処理方法。
[4]前記基材フィルムを剥離する以前に紫外線を照射して前記粘着剤層を硬化させる工程を含むことを特徴とする[1]〜[3]のいずれか1項に記載の半導体ウェハの処理方法。
[5]前記(a)工程のウェハ固定テープが、ダイシングテープまたはダイシングダイボンディングテープであることを特徴とする[1]〜[4]のいずれか1項に記載の半導体ウェハの処理方法。
[6]前記(d)工程の後、ウェハ固定テープからチップをピックアップする工程を含むことを特徴とする[1]〜[5]のいずれか1項に記載の半導体ウェハの処理方法。
[7]ピックアップしたチップをダイボンディング工程に移行する工程を含むことを特徴とする[6]に記載の半導体ウェハの処理方法。
[8]前記[1]〜[7]のいずれか1項に記載の半導体ウェハの処理方法によって製造されてなることを特徴とする半導体チップ。
[9]前記[1]〜[7]のいずれか1項に記載の半導体ウェハの処理方法で用いることを特徴とする表面保護テープ。
本発明によれば、チップ切断面のチッピングを低減することできる。また、製造設備を簡易化してプロセスコストを抑えることができる。
本発明の第1実施形態における半導体ウェハへの表面保護テープ貼合までの工程を説明する概略断面図であり、分図1(a)は半導体ウェハを示し、分図1(b)は表面保護テープを貼合する様子を示し、分図1(c)は表面保護テープを貼合した半導体ウェハを示す。 本発明の第1実施形態における半導体ウェハの薄膜化と固定までの工程を説明する概略断面図であり、分図2(a)は半導体ウェハの薄膜化処理を示し、分図2(b)はウェハ固定テープを貼合する様子を示し、分図2(c)は半導体ウェハをリングフレームに固定した状態を示す。 本発明の第1実施形態におけるマスク形成までの工程を説明する概略断面図であり、分図3(a)は表面保護テープから基材フィルムを引き剥がす様子を示し、分図3(b)は表面保護テープの粘着剤層が剥き出しになった状態を示し、分図3(c)はレーザーでストリートに相当する粘着剤層を切除する工程を示す。 本発明の第1実施形態におけるプラズマダイシングとプラズマアッシングの工程を説明する概略断面図であり、分図4(a)はプラズマダイシングを行う様子を示し、分図4(b)はチップに個片化された状態を示し、分図4(c)はプラズマアッシングを行う様子を示す。 本発明の第1実施形態におけるチップをピックアップするまでの工程を説明する概略断面図であり、分図5(a)はマスクとなった粘着剤層が除去された状態を示し、分図5(b)はチップをピックアップする様子を示す。 本発明の第2実施形態における紫外線照射処理を行う前後の状態を説明する概略断面図であり、分図6(a)は半導体ウェハの表裏両面をそれぞれ表面保護テープとウェハ固定テープとで被覆し固定した状態を示し、分図6(b)は紫外線が照射される様子を示し、分図6(c)は表面保護テープから基材フィルムを引き剥がす様子を示す。 本発明の第3実施形態におけるレーザーでマスク形成を行う前後の状態を説明する概略断面図であり、分図7(a)は半導体ウェハの表裏両面をそれぞれ表面保護テープとウェハ固定テープとで被覆し固定した状態を示し、分図7(b)はレーザーでストリート部分に相当する粘着剤層を切除する工程を示し、分図7(c)は表面保護テープから基材フィルムを引き剥がす様子を示す。 本発明の第4実施形態における基材フィルムを引き剥がすまでの工程を説明する概略断面図であり、分図8(a)は半導体ウェハの表裏両面をそれぞれ表面保護テープとウェハ固定テープとで被覆し固定した状態を示し、分図8(b)は紫外線が照射される様子を示し、分図8(c)はレーザーでストリート部分に相当する表面保護テープを切除する工程を示し、分図8(d)は基材フィルムを引き剥がす様子を示す。
本発明の半導体ウェハの処理方法は、以下に説明するように、パターン面を保護する表面保護テープもしくは表面保護テープの粘着剤のうち、ストリートに相当する部分をCOレーザーで切断してマスクを形成し、このマスクにより、SFプラズマでダイシングを行うことで、フォトリソ工程が不要となり製造コストを抑えることができる。
本発明の半導体ウェハの処理方法は、少なくとも下記の(a)〜(d)の工程を含む。
(a)パターン面側に、基材フィルム上に粘着剤層を有する表面保護テープが貼合された状態で半導体ウェハの裏面を研削し、研削した裏面にウェハ固定テープを貼合して、リングフレームで支持固定する工程、
(b)半導体ウェハのストリートに相当する部分のCOレーザーによる切断および基材フィルムの剥離を含む工程により、半導体ウェハのパターン面側からストリートを開口する工程、
(c)SFプラズマにより半導体ウェハをストリートで分断して半導体チップに個片化するプラズマダイシング工程、および、
(d)Oプラズマにより粘着剤層を除去するアッシング工程
本発明では、(d)工程の後、以下の工程を含むことが好ましい。
(e)ウェハ固定テープからチップをピックアップする工程
(f)ピックアップしたチップをダイボンディング工程に移行する工程
ここで、上記(b)工程において、表面保護テープから基材フィルムを剥離する工程を、COレーザーで切断する工程の前に行うか、後に行うかである。
具体的には、以下の工程であることが好ましい。
上記(b)工程の第一の好ましい工程
(i)半導体ウェハのパターン面に貼合した表面保護テープから基材フィルムを剥離して粘着剤層を表出させる工程および、(ii)表出した粘着剤層のうち半導体ウェハのストリートに相当する部分をCOレーザーで切断して半導体ウェハのストリートを開口する工程からなる。
上記(b)工程の第二の好ましい工程
第二は、(i)半導体ウェハのパターン面に貼合した前記表面保護テープから前記基材フィルムを剥離して前記粘着剤層を表出させる工程、および、(ii)表出した粘着剤層のうち半導体ウェハのストリートに相当する部分をCOレーザーで切断して半導体ウェハのストリートを開口する工程からなる。
また、上記(b)工程は、さらに、基材フィルムを剥離する以前に紫外線を照射して粘着剤層を硬化させる工程を含むことも好ましい。
ここで、上記(c)工程のSFプラズマによるプラズマ処理は、半導体ウェハのパターン面側からストリートに相当する部分を開口しており、粘着剤層側から該開口部分に対してプラズマ処理することでチップが個片化される。
以下に、図面を参照して本発明の半導体ウェハの処理方法の好ましい実施態様を説明するが、本発明はこれに限定されるものではない。
本発明の半導体ウェハの処理方法は、下記に示すように、第1〜4の実施形態に分類される。
なお、以下に示す工程に用いられる装置及び材料は、特に断りのない限り、従来半導体ウェハの加工に用いられている装置等を使用することができ、その使用条件は常法により適切な条件を設定することができる。また、各実施形態で共通する材質、構造、方法、効果などについては重複記載を省略する。
<第1実施形態[図1〜図5]>
本発明の好ましい第1の実施形態である半導体ウェハの個片化方法を図1〜図5を参照して説明する。
半導体ウェハ1は、その表面Sに半導体素子の回路などが形成されたパターン面2を有している(図1(a)参照)。このパターン面2には、基材フィルム3aに粘着剤層3bを設けた表面保護テープ3を貼合し(図1(b)参照)、パターン面2が表面保護テープ3で被覆された半導体ウェハ1を得る(図1(c)参照)。
次に、半導体ウェハ1の裏面Bをウェハ研削装置M1で研削し、半導体ウェハ1の厚みを薄くする(図2(a)参照)。その研削した裏面Bにはウェハ固定テープ4を貼合して(図2(b)参照)、リングフレームFに支持固定する(図2(c)参照)。
半導体ウェハ1から表面保護テープ3の基材フィルム3aを剥離するとともにその粘着剤層3bは半導体ウェハ1に残して(図3(a)参照)、粘着剤層3bを剥き出しにする(図3(b)参照)。そして、表面Sの側からパターン面2に格子状等に適宜形成された複数のストリート(図示せず)に対してCOレーザーLを照射して、粘着剤層3bを除去し開口する(図3(c)参照)。
次に、表面S側からSFガスのプラズマP1による処理を行いストリート部分で剥き出しになった半導体ウェハ1をエッチングし(図4(a)参照)、個々のチップ7に分割して個片化する(図4(b)参照)、次いでOガスのプラズマP2によってアッシングを行い(図4(c)参照)、表面Sに残った粘着剤層3bを取り除く(図5(a)参照)。そして最後に個片化されたチップ7をピンM2により突き上げコレットM3により吸着してピックアップする(図5(b)参照)。
ここで、SFガスを用いた半導体ウェハのSiのエッチングプロセスはBOSCHプロセスとも呼ばれ、露出したSiと、SFをプラズマ化して生成したF原子とを反応させ、四フッ化ケイ素(SiF)として除去するものであり、リアクティブイオンエッチング(RIE)とも呼ばれる。一方、Oプラズマによる除去は、半導体製造プロセス中ではプラズマクリーナーとしても用いられる方法でアッシング(灰化)とも呼ばれ、対有機物除去の手法の一つである。半導体デバイス表面に残った有機物残渣をクリーニングするために行われる。
次に上記方法で用いた材料について説明する。
半導体ウェハ1は、片面に半導体素子の回路などが形成されたパターン面2を有するシリコンウェハなどであり、パターン面2は、半導体素子の回路などが形成された面であって、平面視においてストリートを有する。
表面保護テープ3は、基材フィルム3aに粘着剤層3bを設けた構成からなり、パターン面2に形成された半導体素子を保護する機能を有する。即ち、後工程のウェハ薄膜化工程ではパターン面2で半導体ウェハ1を支持してウェハの裏面が研削されるために、この研削時の負荷に耐える必要がある。そのため、表面保護テープ3は単なるレジスト膜等とは異なり、パターン面に形成される素子を被覆するだけの厚みがあって、その押圧抵抗は低く、また研削時のダストや研削水などの浸入が起こらないように素子を密着できるだけの密着性が高いものである。
表面保護テープ3のうち基材フィルム3aはプラスチックやゴム等からなり、例えばポリエチレン、ポリプロピレン、エチレン−プロピレン共重合体、ポリブテン−1、ポリ−4−メチルペンテン−1、エチレン−酢酸ビニル共重合体、エチレン−アクリル酸共重合体、アイオノマー等のα−オレフィンの単独重合体または共重合体、あるいはこれらの混合物、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリフェニレンサルファイド、ポリエーテルイミド、ポリイミド、ポリカーボネート、ポリメチルメタクリレート、ポリウレタン、スチレン−エチレン−ブテン−もしくはペンテン系共重合体等の単体もしくは2種以上を混合させたもの、さらにこれらにこれら以外の樹脂や充填材、添加剤等が配合された樹脂組成物をその材質として挙げることができ、要求特性に応じて任意に選ぶことができる。低密度ポリエチレンとエチレン酢酸ビニル共重合体の積層体や、ポリプロピレンとポリエチレンテレフタレートの積層体、ポリエチレンテレフタレート、ポリエチレンナフタレートは好適な材質の一つである。
これらの基材フィルム3aは、一般的な押出し法を用いて製造できるが、基材フィルム3aを種々の樹脂を積層して得る場合には、共押出し法、ラミネート法などで製造され、この際通常のラミネートフィルムの製法に於いて普通に行われている様に、樹脂と樹脂の間に接着層を設けても良い。この様な基材フィルム3aの厚さは、強・伸度特性、放射線透過性の観点から20〜200μmが好ましく、25μmは好ましい態様の一である。
粘着剤層3bは、パターン面2への貼着に際し半導体素子等を傷つけるものではなく、また、その除去の際に半導体素子等の破損や表面への粘着剤残留を生じさせないものであり、かつプラズマダイシングに際しマスクとして機能する耐プラズマ性が必要である。
そのため、粘着剤層3bにはこうした性質を有する非硬化性の粘着剤や、好ましくは放射線、より好ましくは紫外線硬化により粘着剤が三次元網状化を呈し、粘着力が低下すると共に剥離した後の表面に粘着剤などの残留物が生じ難い、紫外線硬化型や電子線のような電離性放射線硬化型等の放射線重合型の粘着剤を用いることができる。
なお、放射線とは紫外線のような光線や電子線のような電離性放射線を含む概念である。
こうした粘着剤としては、アクリル系粘着剤や、このアクリル系粘着剤と放射線重合性化合物とを主成分としてなる粘着剤とすることができる。
アクリル系粘着剤は、(メタ)アクリル系共重合体及び硬化剤を成分とするものである。(メタ)アクリル系共重合体は、例えば(メタ)アクリル酸エステルを重合体構成単位とする重合体、及び(メタ)アクリル酸エステル系共重合体の(メタ)アクリル系重合体、或いは官能性単量体との共重合体、及びこれらの重合体の混合物等が挙げられる。これらの重合体の分子量としては質量平均分子量が50万〜100万程度の高分子量のものが一般的に適用される。
硬化剤は、(メタ)アクリル系共重合体が有する官能基と反応させて粘着力及び凝集力を調整するために用いられるものである。例えば、1,3−ビス(N,N−ジグリシジルアミノメチル)シクロヘキサン、1,3−ビス(N,N−ジグリシジルアミノメチル)トルエン、1,3−ビス(N,N−ジグリシジルアミノメチル)ベンゼン、N,N,N,N’−テトラグリシジル−m−キシレンジアミンなどの分子中に2個以上のエポキシ基を有するエポキシ化合物、2,4−トリレンジイソシアネート、2,6−トリレンジイソシアネート、1,3−キシリレンジイソシアネート、1,4−キシレンジイソシアネート、ジフェニルメタン−4,4’−ジイソシアネートなどの分子中に2個以上のイソシアネート基を有するイソシアネート系化合物、テトラメチロール−トリ−β−アジリジニルプロピオネート、トリメチロール−トリ−β−アジリジニルプロピオネート、トリメチロールプロパン−トリ−β−アジリジニルプロピオネート、トリメチロールプロパン−トリ−β−(2−メチルアジリジン)プロピオネートなどの分子中に2個以上のアジリジニル基を有するアジリジン系化合物等が挙げられる。硬化剤の添加量は、所望の粘着力に応じて調整すればよく、(メタ)アクリル系共重合体100質量部に対して0.1〜5.0質量部が適当である。
また、放射線で硬化する粘着剤は、放射線硬化型粘着剤と称され、放射線で硬化しない粘着剤は感圧型粘着剤と称される。
放射線硬化型粘着剤は、前記のアクリル系粘着剤と放射線重合性化合物とを主成分としてなるのが一般的である。放射線重合性化合物とは、例えば紫外線の照射によって三次元網状化しうる分子内に光重合性炭素−炭素二重結合を少なくとも2個以上有する低分量化合物が広く用いられ、具体的には、トリメチロールプロパントリアクリレート、テトラメチロールメタンテトラアクリレート、ペンタエリスリトールトリアクリレート、ペンタエリスリトールテトラアクリレート、ジペンタエリスリトールモノヒドロキシペンタアクリレート、ジペンタエリスリトールヘキサアクリレート、1,4−ブチレングリコールジアクリレート、1,6−ヘキサンジオールジアクリレート、ポリエチレングリコールジアクリレートや、オリゴエステルアクリレート等が広く適用可能である。
また、上記の様なアクリレート系化合物のほかに、ウレタンアクリレート系オリゴマーを用いる事も出来る。ウレタンアクリレート系オリゴマーは、ポリエステル型またはポリエーテル型などのポリオール化合物と、多価イソシアナート化合物(例えば、2,4−トリレンジイソシアナート、2,6−トリレンジイソシアナート、1,3−キシリレンジイソシアナート、1,4−キシリレンジイソシアナート、ジフェニルメタン4,4−ジイソシアナートなど)を反応させて得られる末端イソシアナートウレタンプレポリマーに、ヒドロキシル基を有するアクリレートあるいはメタクリレート(例えば、2−ヒドロキシエチルアクリレート、2−ヒドロキシエチルメタクリレート、2−ヒドロキシプロピルアクリレート、2−ヒドロキシプロピルメタクリレート、ポリエチレングリコールアクリレート、ポリエチレングリコールメタクリレートなど)を反応させて得られる。
放射線硬化型粘着剤中のアクリル系粘着剤と放射線重合性化合物との配合比としては、アクリル系粘着剤100質量部に対して放射線重合性化合物を50〜200質量部、好ましくは50〜150質量部の範囲で配合されるのが望ましい。この配合比の範囲である場合、放射線照射後に粘着剤層の粘着力は大きく低下する。
更には、放射線硬化型粘着剤は、上記の様にアクリル系粘着剤に放射線重合性化合物を配合する替わりに、アクリル系粘着剤自体を放射線重合性アクリル酸エステル共重合体とすることも可能である。
放射線重合性アクリル酸エステル共重合体は、共重合体の分子中に、放射線、特に紫外線照射で重合反応することが可能な反応性の基を有する共重合体である。このような反応性の基としては、エチレン性不飽和基、すなわち、炭素−炭素二重結合を有する基が好ましく、例えば、ビニル基、アリル基、スチリル基、(メタ)アクリロイルオキシ基、(メタ)アクリルロイルアミノ基などが挙げられる。
このような反応性の基は、例えば、共重合ポリマーの側鎖に、ヒドロキシ基を有する共重合体に、ヒドロキシ基と反応する基、例えば、イソシアネート基などを有し、かつ紫外線照射で重合反応することが可能な上記の反応性の基を有する化合物〔(代表的には、2−(メタ)アクリロイルオキシエチルイソシアネート〕を反応させることによって得ることができる。
また、放射線により粘着剤層を重合させる場合には、光重合性開始剤、例えばイソプロピルベンゾインエーテル、イソブチルベンゾインエーテル、ベンゾフェノン、ミヒラーズケトン、クロロチオキサントン、ベンジルメチルケタール、α−ヒドロキシシクロヘキシルフェニルケトン、2−ヒドロキシメチルフェニルプロパン等を併用することが出来る。これらのうち少なくとも1種類を粘着剤層に添加することにより、効率よく重合反応を進行させることが出来る。
2−エチルヘキシルアクリレートとn−ブチルアクリレートとの共重合体から成るアクリル系粘着剤に対して、紫外線硬化性の炭素−炭素二重結合を有する(メタ)アクリレート化合物を含有し、光開始剤および光増感剤、その他従来公知の粘着付与剤、軟化剤、酸化防止剤等を配合してなる粘着剤は好ましい態様の一つである。
放射線硬化型粘着剤もしくは放射線硬化型粘着剤からなる粘着剤層は、特開2014−192204号公報の段落番号0036〜0055に記載されているものが好ましい。
粘着剤層3bの厚さは、5〜100μmが好ましく、5〜30μmがより好ましい。5μmよりも薄いとパターン面2に形成された素子等の保護が不十分となるおそれがあり、また、パターン表面の凹凸に対して密着不足である場合、SFガスの侵入によりデバイスに対してダメージが発生する。一方、100μmを超えるとOプラズマでのアッシング処理が困難となる。なお、デバイスの種類にもよるが、パターン表面の凹凸は概ね数μm〜15μm程度であるため、5〜30μmがより好ましい。
粘着剤層3bには、上記材質でなる粘着剤に加え、アンカー層を基材フィルム3a側に含めて設けることができる。このアンカー層は、通常、(メタ)アクリル共重合体と硬化剤を必須成分とするアクリル系粘着剤からなり、感圧型粘着剤が使用される。
基材フィルム3aと粘着剤層3bとの層間には、基材フィルム3aだけを引き剥がし易いように、密着性向上処理であるコロナ処理や、易接着プライマーコーティングなどは行わないことが好ましい。
また、同様の趣旨から、基材フィルム3aの平滑面に対して粘着剤層3bを積層することが好ましく、基材フィルム3aの凹凸面(シボ面)に対しては粘着剤層3bを積層しないことが好ましい。凹凸面に積層すると基材フィルム3aに対する粘着剤層3bの密着性が高まるからである。また、基材フィルム3aとして、粘着剤層3bとの間の剥離を容易にするセパレータを使用することも好ましい。
ウェハ固定テープ4は、半導体ウェハ1を保持し、プラズマダイシング工程にさらされても耐えうるプラズマ耐性が必要である。またピックアップ工程においては良好なピックアップ性や場合によってはエキスパンド性等も要求されるものである。こうしたウェハ固定テープ4には、上記表面保護テープ3と同様なテープを用いることができる。また一般的にダイシングテープと称される従来のプラズマダイシング方式で利用される公知のダイシングテープを用いることができる。また、ピックアップ後のダイボンディング工程への移行を容易にするために、粘着剤層と基材フィルムとの間にダイボンディング用接着剤が積層したダイボンディングテープを用いることもできる。
粘着剤層3bを切断するレーザー照射には、紫外線または赤外線のレーザー光を照射するレーザー照射装置を用いることができる。このレーザー光照射装置は、半導体ウェハ1のストリートに沿って移動自在にレーザー照射部を配設しており、粘着剤層3bを除去するために適切に制御された出力のレーザーを照射できる。レーザー光としてCOレーザーを用いれば数W〜数十Wの大出力を得ることが可能であり、レーザーの中でもCOレーザーを好適に利用できる。
プラズマダイシングおよびプラズマアッシングを行うにはプラズマエッチング装置を用いることができる。プラズマエッチング装置は、半導体ウェハ1に対してドライエッチングを行い得る装置であって、真空チャンバ内に密閉処理空間をつくり、高周波側電極に半導体ウェハ1が載置され、その高周波側電極に対向して設けられたガス供給電極側からプラズマ発生用ガスが供給されるものである。高周波側電極に高周波電圧が印加されればガス供給電極と高周波側電極との間にプラズマが発生するため、このプラズマを利用する。発熱する高周波電極内には冷媒を循環させて、プラズマの熱による半導体ウェハ1の昇温を防止している。
上記半導体ウェハの処理方法によれば、パターン面を保護する表面保護テープにプラズマダイシングにおけるマスク機能を持たせたことで、従来のプラズマダイシングプロセスで用いられていたレジストを設けるためのフォトリソ工程等が不要となる。特に表面保護テープを用いたため、マスクの形成に印刷や転写等の高度な位置合わせが要求される技術が不要で簡単に半導体ウェハ表面に貼合でき、レーザー装置があれば簡単にマスクを形成できる。
また、粘着剤層3bをOプラズマで除去できるため、プラズマダイシングを行う装置と同じ装置でマスク部分の除去ができる。加えてパターン面2側(表面S側)からプラズマダイシングを行うため、ピッキング作業前にチップの上下を反転させる必要がない。これらの理由から設備を簡易化でき、プロセスコストを大幅に抑えることができる。
<第2実施形態[図6]>
本実施形態では第1実施形態における基材フィルム3aを剥離する工程の前に、表面保護テープ3に紫外線等の放射線を照射して粘着剤層を硬化させる工程を含む点で第1実施形態と異なる。その他の工程は第1実施形態と同じである。
即ち、半導体ウェハ1の表面S側には表面保護テープ3を貼合し、半導体ウェハ1の研削した裏面B側にはウェハ固定テープ4を貼合し、リングフレームFに支持固定した(図2(c)、図6(a)参照)後、表面S側から表面保護テープ3に向けて紫外線UVを照射する(図6(b)参照)。そして、表面保護テープ3の粘着剤層3bを硬化させた後、基材フィルム3aを取り除いて(図6(c)参照)粘着剤層3bを剥き出しにする。そしてレーザーLによりストリートに相当する部分の粘着剤層3bを切除する工程に移る。
本実施形態で用いる表面保護テープは、第1実施形態で示した表面保護テープ3の中でも紫外線等の放射線で硬化可能な材質を粘着剤層3bに用いたものである。
粘着剤層3bを紫外線等で硬化させることにより、基材フィルム3aとの剥離を容易にし、また、プラズマダイシング時のプラズマ耐性を向上させることができる。
<第3実施形態[図7]>
第1実施形態では、表面保護テープ3の基材フィルム3aを剥がしてからCOレーザーで粘着剤層3bを切断してストリート部分を開口していたが、本実施形態では、基材フィルム3aを付けたままCOレーザーでその基材フィルム3aと粘着剤層3bとの両層を切断してストリート部分を開口する点で異なる。
換言すれば、表面保護テープ3のうち半導体ウェハのストリートに相当する部分をCOレーザーで切断して半導体ウェハのストリートを開口する工程と、表面保護テープ3からその基材フィルム3aを剥離して表面保護テープ3の粘着剤層3bを表出させる工程と、を第1実施形態の表面保護テープ3からその基材フィルム3aを剥離して表面保護テープ3の粘着剤層3bを表出させる工程と、表出した粘着剤層3bのうち半導体ウェハのストリートに相当する部分をCOレーザーで切断してストリートを開口する工程とに代えて実行する。
即ち、半導体ウェハ1の表面S側には表面保護テープ3を貼合し、半導体ウェハ1の研削した裏面B側にはウェハ固定テープ4を貼合し、リングフレームFに支持固定した(図2(c)、図7(a)参照)後、表面S側から格子状等に適宜形成された複数のストリート(図示せず)に対してCOレーザーLを照射して、表面保護テープ3を除去しストリート部分を開口する(図7(b)参照)。次に残ったマスク部分の基材フィルム3aを取り除いて粘着剤層3bを剥き出しにする(図7(c))。そしてプラズマダイシング工程に移行する。
マスク部分に残った基材フィルム3aの除去は、別途準備した粘着テープを、除去すべき基材フィルム3aに貼り付け、その粘着テープとともに基材フィルム3aを除去する方法を採用すると簡単に基材フィルム3aを取り除くことができて好ましい。
本実施形態では、基材フィルム3aごとレーザーで切断したため、基材フィルム部分を事前に剥離する工程が簡略化可能となる。
<第4実施形態[図8]>
本実施形態では第3実施形態における基材フィルム3aを剥離する工程の前に、表面保護テープ3に紫外線等の放射線を照射して粘着剤層3bを硬化させる工程を含む点で第3実施形態と異なる。その他の工程は第3実施形態と同じである。
即ち、半導体ウェハ1の表面S側には表面保護テープ3を貼合し、半導体ウェハ1の研削した裏面B側にはウェハ固定テープ4を貼合し、リングフレームFに支持固定した(図2(c)、図8(a)参照)後、表面S側から表面保護テープ3に向けて紫外線UVを照射する(図8(b)参照)。そして、表面保護テープ3の粘着剤層3bを硬化させた後、表面S側から格子状等に適宜形成された複数のストリート(図示せず)に対してCOレーザーLを照射して、表面保護テープ3を除去しストリート部分を開口する(図8(c)参照)。次に残ったマスク部分の基材フィルム3aを取り除いて粘着剤層3bを剥き出しにする(図8(d))。そしてプラズマダイシング工程に移行する。
本実施形態で用いる表面保護テープ3は、第1実施形態で示した表面保護テープ3の中でも紫外線等の放射線で硬化可能な材質を粘着剤層3bに用いたものである。
粘着剤層3bを紫外線等で硬化させることにより、基材フィルム3aとの剥離を容易にし、また、プラズマダイシング時のプラズマ耐性を向上させることができる。
本実施形態の変形例として、レーザーによるストリート部分の開口を形成する工程を、紫外線照射工程に先んじて行うことができる。このようにしてもマスク部分の粘着剤層3bを硬化させることができる。
上記実施形態は本発明の一例であり、こうした形態に限定されるものではなく、本発明の趣旨に反しない限度において、各プロセスにおける公知のプロセスの付加や削除、変更等を行い得るものである。
以下、実施例に基づき本発明をさらに詳細に説明するが、本発明はこれに限定されるものでない。
実施例1
下記表1に示す構成からなる試料1〜8の表面保護テープを準備して、それぞれの表面保護テープを用いて次に示す工程の処理を行った。
まず、直径8インチのシリコンウェハのパターン面側にウェハと略同径となるように表面保護テープを貼合し、バックグラインダー〔DFD8540(株式会社ディスコ製)〕にてウェハ厚が50μmになるまで研削した。次いで、研削されたウェハ裏面側にUV硬化型ダイシングテープ〔UC−353EP−110(古河電工製)〕を貼合し、リングフレームにて支持固定した。次いで表面保護テープから基材フィルムを引き剥がし、剥き出しになった粘着剤層の上からシリコンウェハのストリート部分に沿って、COレーザーで粘着剤層を除去してストリート部分を開口した。
その後、プラズマ発生用ガスとしてSFガスを用い、0.5μm/分のエッチング速度で、剥き出しになった粘着剤層の面側からプラズマ照射して、プラズマダイシングを行い、ウェハを切断して個々のチップに分割した。次いでプラズマ発生用ガスとしてOガスを用い、1.0μm/分のエッチング速度で、アッシングを行い、粘着剤層を除去した。その後、ダイシングテープ側から紫外線を照射しダイシングテープの粘着力を低減させ、ピックアップ工程にて、チップをピックアップした。
Figure 2016171262
ここで、表1中のセパレータは東洋紡製 E7006である。反応性Pは、ポリマーの分子中に炭素−炭素二重結合を有するアクリル系粘着剤を主成分とする紫外線硬化型粘着剤であり、粘着剤層Aは、アクリル系粘着剤と放射線重合性化合物を主成分とする紫外線硬化型粘着剤の層である。また、アンカー層の感圧型粘着剤はアクリル系共重合体と硬化剤を主成分とする感圧型の粘着剤である。
ピックアップ後のチップをチェックしたところ、試料1〜8のいずれの表面保護テープを用いて実験した例でもチッピングは観測されなかった。また、良好にピックアップすることができた。
実施例2
上記表1に示す構成からなる試料1〜8の表面保護テープを用いて実施例1の一部を変更する処理を行った。
即ち、基材フィルムの引き剥がしの前に紫外線を照射して粘着剤層を硬化する処理を行った。その他の処理は実施例1と同様にした。
ピックアップ後のチップをチェックしたところ、試料1〜8のいずれの表面保護テープを用いて実験した例でもチッピングは観測されなかった。また、良好にピックアップすることができた。
実施例3
上記表1に示す構成からなる試料1〜8の表面保護テープを用いて実施例1の一部を変更する処理を行った。
即ち、基材フィルムの引き剥がしの前にCOレーザーで基材フィルムと粘着剤層を除去してストリート部分を開口してから、基材フィルムを除去し、その後プラズマダイシング処理を行った。その他の処理は実施例1と同様にした。
ピックアップ後のチップをチェックしたところ、試料1〜8のいずれの表面保護テープを用いて実験した例でもチッピングは観測されなかった。また、良好にピックアップすることができた。
実施例4
上記表1に示す構成からなる試料1〜8の表面保護テープを用いて実施例3の一部を変更する処理を行った。
即ち、COレーザーを照射する前に紫外線を照射して粘着剤層を硬化する処理を行った。その他の処理は実施例3と同様にした。
ピックアップ後のチップをチェックしたところ、試料1〜8のいずれの表面保護テープを用いて実験した例でもチッピングは観測されなかった。また、良好にピックアップすることができた。
1 半導体ウェハ
2 パターン面
3 表面保護テープ
3a 基材フィルム
3b 粘着剤層
4 ウェハ固定テープ
4a 粘着剤層または接着剤層
4b 基材フィルム
7 チップ
S 表面
B 裏面
M1 ウェハ研削装置
M2 ピン
M3 コレット
F リングフレーム
L COレーザー
P1 SFガスのプラズマ
P2 Oガスのプラズマ

Claims (9)

  1. 半導体ウェハの処理方法であって、
    (a)パターン面側に、基材フィルム上に粘着剤層を有する表面保護テープが貼合された状態で半導体ウェハの裏面を研削し、研削した裏面にウェハ固定テープを貼合して、リングフレームで支持固定する工程、
    (b)前記半導体ウェハのストリートに相当する部分のCOレーザーによる切断および前記基材フィルムの剥離を含む工程により、半導体ウェハのパターン面側からストリートを開口する工程、
    (c)SFプラズマにより半導体ウェハを前記ストリートで分断して半導体チップに個片化するプラズマダイシング工程、および、
    (d)Oプラズマにより前記粘着剤層を除去するアッシング工程
    を含むことを特徴とする半導体ウェハの処理方法。
  2. 前記(b)工程が、(i)半導体ウェハのパターン面に貼合した前記表面保護テープから前記基材フィルムを剥離して前記粘着剤層を表出させる工程、および、(ii)該表出した粘着剤層のうち半導体ウェハのストリートに相当する部分をCOレーザーで切断して半導体ウェハのストリートを開口する工程であることを特徴とする請求項1に記載の半導体ウェハの処理方法。
  3. 前記(b)工程が、(iii)半導体ウェハのパターン面に貼合した前記表面保護テープのうち半導体ウェハのストリートに相当する部分をCOレーザーで切断して半導体ウェハのストリートを開口する工程、および、(iv)該表面保護テープから前記基材フィルムを剥離して前記粘着剤層を表出させる工程であることを特徴とする請求項1に記載の半導体ウェハの処理方法。
  4. 前記基材フィルムを剥離する以前に紫外線を照射して前記粘着剤層を硬化させる工程を含むことを特徴とする請求項1〜3のいずれか1項に記載の半導体ウェハの処理方法。
  5. 前記(a)工程のウェハ固定テープが、ダイシングテープまたはダイシングダイボンディングテープであることを特徴とする請求項1〜4のいずれか1項に記載の半導体ウェハの処理方法。
  6. 前記(d)工程の後、ウェハ固定テープからチップをピックアップする工程を含むことを特徴とする請求項1〜5のいずれか1項に記載の半導体ウェハの処理方法。
  7. ピックアップしたチップをダイボンディング工程に移行する工程を含むことを特徴とする請求項6に記載の半導体ウェハの処理方法。
  8. 請求項1〜7のいずれか1項に記載の半導体ウェハの処理方法によって製造されてなることを特徴とする半導体チップ。
  9. 請求項1〜7のいずれか1項に記載の半導体ウェハの処理方法で用いることを特徴とする表面保護テープ。
JP2015051482A 2015-03-13 2015-03-13 半導体ウェハの処理方法、半導体チップおよび表面保護テープ Active JP6738591B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2015051482A JP6738591B2 (ja) 2015-03-13 2015-03-13 半導体ウェハの処理方法、半導体チップおよび表面保護テープ
KR1020177018635A KR102070031B1 (ko) 2015-03-13 2016-03-10 반도체 웨이퍼의 처리 방법, 반도체 칩 및 표면 보호 테이프
CN201680005367.XA CN107210204B (zh) 2015-03-13 2016-03-10 半导体晶片的处理方法、半导体芯片和表面保护带
PCT/JP2016/057615 WO2016148025A1 (ja) 2015-03-13 2016-03-10 半導体ウェハの処理方法、半導体チップおよび表面保護テープ
US15/702,021 US10418267B2 (en) 2015-03-13 2017-09-12 Method of processing a semiconductor wafer, semiconductor chip, and surface protective tape

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015051482A JP6738591B2 (ja) 2015-03-13 2015-03-13 半導体ウェハの処理方法、半導体チップおよび表面保護テープ

Publications (2)

Publication Number Publication Date
JP2016171262A true JP2016171262A (ja) 2016-09-23
JP6738591B2 JP6738591B2 (ja) 2020-08-12

Family

ID=56918690

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015051482A Active JP6738591B2 (ja) 2015-03-13 2015-03-13 半導体ウェハの処理方法、半導体チップおよび表面保護テープ

Country Status (5)

Country Link
US (1) US10418267B2 (ja)
JP (1) JP6738591B2 (ja)
KR (1) KR102070031B1 (ja)
CN (1) CN107210204B (ja)
WO (1) WO2016148025A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10607846B2 (en) 2017-09-07 2020-03-31 Panasonic Intellectual Property Management Co., Ltd. Method of manufacturing element chip
JP2022068247A (ja) * 2018-03-28 2022-05-09 古河電気工業株式会社 表面保護テープ

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US9741620B2 (en) * 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
KR20170122185A (ko) * 2015-11-09 2017-11-03 후루카와 덴키 고교 가부시키가이샤 반도체 칩의 제조방법 및 이것에 이용하는 마스크 일체형 표면 보호 테이프
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
JP6524558B2 (ja) * 2016-12-15 2019-06-05 パナソニックIpマネジメント株式会社 素子チップの製造方法
JP6582013B2 (ja) * 2017-03-31 2019-09-25 古河電気工業株式会社 剥離ライナー付マスク一体型表面保護テープ
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
JP6990577B2 (ja) * 2017-12-22 2022-01-12 東レエンジニアリング株式会社 実装方法および実装装置
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US11158606B2 (en) 2018-07-06 2021-10-26 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
CN111112808A (zh) * 2018-10-30 2020-05-08 三星钻石工业股份有限公司 基板分断装置及基板分断方法
JP7017648B2 (ja) * 2018-11-15 2022-02-08 東京応化工業株式会社 プラズマダイシング用保護膜形成剤、及び半導体チップの製造方法
US11101454B2 (en) 2018-11-22 2021-08-24 Samsung Display Co., Ltd. Method of peeling mother protective film, method of manufacturing organic light-emitting display apparatus, and organic light emitting display apparatus manufactured using the same
KR102552270B1 (ko) 2018-11-22 2023-07-07 삼성디스플레이 주식회사 원장보호필름의 박리방법 및 유기발광 표시장치의 제조방법
KR20210104742A (ko) 2019-01-14 2021-08-25 인벤사스 본딩 테크놀로지스 인코포레이티드 접합 구조체
CN111916359B (zh) * 2019-05-09 2022-04-26 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
CN111050258A (zh) * 2019-12-31 2020-04-21 歌尔股份有限公司 防尘结构、麦克风封装结构以及电子设备
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
WO2022067644A1 (en) 2020-09-30 2022-04-07 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
KR102617333B1 (ko) 2023-02-10 2023-12-21 변영기 웨이퍼 테이프 분리 방지시스템

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198542A (ja) * 1991-09-02 1993-08-06 Mitsui Toatsu Chem Inc 半導体ウエハの裏面研削方法および該方法に用いる粘着テープ
JPH0820756A (ja) * 1994-07-05 1996-01-23 Furukawa Electric Co Ltd:The 半導体ウエハ表面保護用粘着テープ
JP2002151440A (ja) * 2000-11-14 2002-05-24 Sekisui Chem Co Ltd ウェーハダイシング方法及びその装置
JP2003179005A (ja) * 2001-12-13 2003-06-27 Tokyo Electron Ltd 半導体素子分離方法及び半導体素子分離装置
JP2007019386A (ja) * 2005-07-11 2007-01-25 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2008193034A (ja) * 2007-02-08 2008-08-21 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2009033087A (ja) * 2006-12-05 2009-02-12 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
JP2010165963A (ja) * 2009-01-19 2010-07-29 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
JP2014523110A (ja) * 2011-06-15 2014-09-08 アプライド マテリアルズ インコーポレイテッド レーザスクライビング・プラズマエッチングによるデバイスの個片化用のインサイチュー蒸着マスク層

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1027971A (ja) * 1996-07-10 1998-01-27 Nec Corp 有機薄膜多層配線基板の切断方法
JP2002100588A (ja) * 2000-09-22 2002-04-05 Shinkawa Ltd 半導体装置の製造方法
US6703244B2 (en) * 2001-07-20 2004-03-09 William A. Croft Method for confirming presence of mycotoxicosis
JP2003273082A (ja) * 2002-03-14 2003-09-26 Tokyo Electron Ltd プラズマ処理装置及びプラズマ処理方法
JP4013745B2 (ja) * 2002-11-20 2007-11-28 松下電器産業株式会社 プラズマ処理方法
US6897128B2 (en) * 2002-11-20 2005-05-24 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device, plasma processing apparatus and plasma processing method
JP4018088B2 (ja) * 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
JP2006344795A (ja) * 2005-06-09 2006-12-21 Disco Abrasive Syst Ltd ウエーハの分割方法
JP4333649B2 (ja) 2005-07-11 2009-09-16 パナソニック株式会社 半導体チップの製造方法
JP4840200B2 (ja) * 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
JP2009043992A (ja) * 2007-08-09 2009-02-26 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2009260272A (ja) * 2008-03-25 2009-11-05 Panasonic Corp 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
US7655539B2 (en) * 2008-04-16 2010-02-02 Fairchild Semiconductor Corporation Dice by grind for back surface metallized dies
TWI512897B (zh) * 2010-01-18 2015-12-11 Semiconductor Components Ind 半導體晶片分割方法
US8642448B2 (en) * 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
US9343365B2 (en) * 2011-03-14 2016-05-17 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
JP5591181B2 (ja) * 2011-05-19 2014-09-17 パナソニック株式会社 半導体チップの製造方法
JP5294358B2 (ja) * 2012-01-06 2013-09-18 古河電気工業株式会社 ウエハ加工用テープ及びこれを使用した半導体装置の製造方法
JP5901422B2 (ja) * 2012-05-15 2016-04-13 古河電気工業株式会社 半導体ウェハのダイシング方法およびこれに用いる半導体加工用ダイシングテープ
JP6078272B2 (ja) * 2012-09-10 2017-02-08 株式会社ディスコ ウエーハの加工方法
US9460966B2 (en) * 2013-10-10 2016-10-04 Applied Materials, Inc. Method and apparatus for dicing wafers having thick passivation polymer layer
US20150147850A1 (en) * 2013-11-25 2015-05-28 Infineon Technologies Ag Methods for processing a semiconductor workpiece
US9349648B2 (en) * 2014-07-22 2016-05-24 Applied Materials, Inc. Hybrid wafer dicing approach using a rectangular shaped two-dimensional top hat laser beam profile or a linear shaped one-dimensional top hat laser beam profile laser scribing process and plasma etch process
JP2016039186A (ja) * 2014-08-05 2016-03-22 株式会社ディスコ ウエーハの加工方法
US9355907B1 (en) * 2015-01-05 2016-05-31 Applied Materials, Inc. Hybrid wafer dicing approach using a line shaped laser beam profile laser scribing process and plasma etch process
CN106024566B (zh) * 2015-03-31 2019-07-05 松下知识产权经营株式会社 等离子处理装置以及等离子处理方法
US9852997B2 (en) * 2016-03-25 2017-12-26 Applied Materials, Inc. Hybrid wafer dicing approach using a rotating beam laser scribing process and plasma etch process
JP6524553B2 (ja) * 2016-05-30 2019-06-05 パナソニックIpマネジメント株式会社 素子チップの製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05198542A (ja) * 1991-09-02 1993-08-06 Mitsui Toatsu Chem Inc 半導体ウエハの裏面研削方法および該方法に用いる粘着テープ
JPH0820756A (ja) * 1994-07-05 1996-01-23 Furukawa Electric Co Ltd:The 半導体ウエハ表面保護用粘着テープ
JP2002151440A (ja) * 2000-11-14 2002-05-24 Sekisui Chem Co Ltd ウェーハダイシング方法及びその装置
JP2003179005A (ja) * 2001-12-13 2003-06-27 Tokyo Electron Ltd 半導体素子分離方法及び半導体素子分離装置
JP2007019386A (ja) * 2005-07-11 2007-01-25 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2009033087A (ja) * 2006-12-05 2009-02-12 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
JP2008193034A (ja) * 2007-02-08 2008-08-21 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2010165963A (ja) * 2009-01-19 2010-07-29 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
JP2014523110A (ja) * 2011-06-15 2014-09-08 アプライド マテリアルズ インコーポレイテッド レーザスクライビング・プラズマエッチングによるデバイスの個片化用のインサイチュー蒸着マスク層

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10607846B2 (en) 2017-09-07 2020-03-31 Panasonic Intellectual Property Management Co., Ltd. Method of manufacturing element chip
JP2022068247A (ja) * 2018-03-28 2022-05-09 古河電気工業株式会社 表面保護テープ

Also Published As

Publication number Publication date
WO2016148025A1 (ja) 2016-09-22
US20180012787A1 (en) 2018-01-11
CN107210204B (zh) 2021-08-03
CN107210204A (zh) 2017-09-26
KR102070031B1 (ko) 2020-01-29
JP6738591B2 (ja) 2020-08-12
KR20170094301A (ko) 2017-08-17
US10418267B2 (en) 2019-09-17

Similar Documents

Publication Publication Date Title
WO2016148025A1 (ja) 半導体ウェハの処理方法、半導体チップおよび表面保護テープ
JP6469854B2 (ja) 半導体チップの製造方法及びこれに用いるマスク一体型表面保護テープ
JP6522998B2 (ja) 半導体ウェハの処理方法、半導体チップおよび半導体ウェハ処理用表面保護テープ。
JP6845135B2 (ja) マスク一体型表面保護フィルム
JP6667489B2 (ja) 半導体チップの製造方法
US11707804B2 (en) Mask-integrated surface protective tape
JP6800213B2 (ja) マスク一体型表面保護テープ
JP2019176021A (ja) 半導体チップの製造方法、表面保護テープ
JP6647267B2 (ja) 半導体チップの製造方法
JP6928850B2 (ja) マスク一体型表面保護テープ
JP4234630B2 (ja) 貫通構造を有する薄膜化回路基板の製造方法と保護用粘着テープ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20171114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180911

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181109

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190426

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20190620

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20190726

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200527

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200720

R151 Written notification of patent or utility model registration

Ref document number: 6738591

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350