KR100422349B1 - 클럭신호발생기 - Google Patents
클럭신호발생기 Download PDFInfo
- Publication number
- KR100422349B1 KR100422349B1 KR10-2001-0036642A KR20010036642A KR100422349B1 KR 100422349 B1 KR100422349 B1 KR 100422349B1 KR 20010036642 A KR20010036642 A KR 20010036642A KR 100422349 B1 KR100422349 B1 KR 100422349B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- clock signal
- output
- clock
- signals
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
Description
Claims (14)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 반도체 장치의 클럭신호 발생회로에 있어서,외부로부터의 클럭신호를 수신하여 각각 다른 위상을 갖는 다수개의 클럭신호를 발생하는 신호 발생부와,상기 외부로부터 수신된 클럭신호의 듀티를 보정하여 상기 신호 발생부로 출력하는 듀티 보정부를 구비하며,상기 듀티 보정부는,상기 외부로부터 수신된 클럭신호를 입력하여 각각 다른 지연 시간을 갖는 펄스신호를 발생하는 다수 개의 딜레이부와,상기 다수 개의 딜레이부에서 출력되는 신호들 중 제1 및 제2 제어신호에 의해 하나를 선택하여 출력하는 제1 멀티플렉서부와,상기 외부로부터 수신된 클럭 신호와 상기 제1 멀티플렉서에서 출력되는 신호를 2입력하여 논리곱 연산을 수행한 신호를 출력하는 논리곱 연산부와,상기 외부로부터 수신된 클럭신호와 상기 제1 멀티플렉서에서 출력되는 신호를 2입력하여 논리합 연산을 수행한 신호를 출력하는 논리합 연산부와,상기 논리곱 연산부 및 상기 논리합 연산부에서 출력된 신호를 2입력으로 하여 제3 제어신호에 의해 하나를 선택하여 출력하는 제2 멀티플렉서부와,상기 외부로부터 수신된 클럭신호와 상기 제2 멀티플렉서부에서 출력된 신호를 2입력하여 제4 제어신호에 의해 하나를 선택하여 출력하는 제3 멀티플렉서부로 구성된 것을 특징으로 하는 클럭신호 발생기.
- 제 7항에 있어서,상기 제1 및 제2 제어신호는 상기 외부로부터 수신된 클럭 신호의 듀티 값에 의해 상기 다수 개의 딜레이부에서 출력되는 신호 중 하나를 선택하도록 제어하는 것을 특징으로 하는 클럭신호 발생기.
- 제 7항에 있어서,상기 제3 제어신호는 상기 외부로부터 수신된 클럭신호가 '하이' 구간 및 '로우' 구간중 더 긴 구간을 검출하여 상기 논리곱 연산부 및 논리합 연산부의 출력중 하나를 선택하도록 제어하는 것을 특징으로 하는 클랙신호 발생기.
- 제 9항에 있어서,상기 제3 제어신호는 상기 외부로부터 수신된 클럭 신호의 듀티가 '로우'구간 보다 '하이'구간에서 더 길게 발생이 되면 상기 논리곱 연산부에서 출력된 신호를 선택하도록 제어하는 것을 특징으로 하는 클럭신호 발생기.
- 제 9항에 있어서,상기 제3 제어 신호는 상기 외부로부터 수신된 클럭신호의 듀티가 '하이'구간에서 보다 '로우'구간에서 더 길게 발생이 되면 상기 논리합 연산부에서 출력된 신호를 선택하도록 제어하는 것을 특징으로 하는 클럭신호 발생기.
- 제 7항에 있어서,상기 제4 제어 신호는 상기 외부로부터 수신된 클럭 신호의 듀티 보정을 실시 여부를 제어하는 것을 특징으로 하는 클럭신호 발생기.
- 제 7항에 있어서,상기 논리곱 연산부는 1개의 낸드 게이트와 1개의 인버터로 구성되는 것을 특징으로 하는 클럭신호 발생기.
- 제 7항에 있어서,상기 논리합 연산부는 1개의 노아 게이트와 1개의 인버터로 구성된 것을 특징으로 하는 클럭신호 발생기.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0036642A KR100422349B1 (ko) | 2001-06-26 | 2001-06-26 | 클럭신호발생기 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0036642A KR100422349B1 (ko) | 2001-06-26 | 2001-06-26 | 클럭신호발생기 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030000605A KR20030000605A (ko) | 2003-01-06 |
KR100422349B1 true KR100422349B1 (ko) | 2004-03-12 |
Family
ID=27711203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2001-0036642A KR100422349B1 (ko) | 2001-06-26 | 2001-06-26 | 클럭신호발생기 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100422349B1 (ko) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100746147B1 (ko) * | 2005-08-08 | 2007-08-03 | 주식회사 에이치엠벨 | 습식, 건식 및 훈연이 가능한 훈증기 |
KR100929824B1 (ko) | 2008-05-06 | 2009-12-07 | 주식회사 하이닉스반도체 | 반도체 소자 |
KR101026467B1 (ko) * | 2008-10-10 | 2011-04-01 | 주식회사 엑시콘 | 클럭 신호 제어 회로 및 클럭 신호 제어 방법 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09200005A (ja) * | 1996-01-23 | 1997-07-31 | Nec Eng Ltd | デューティ補正回路およびこれを含む集積回路素子 |
KR19990006962A (ko) * | 1997-06-13 | 1999-01-25 | 가네꼬 히사시 | 클럭 신호 제어 방법 및 그 장치 |
KR20000004503A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 디지털 듀티율 정정 회로 |
KR20000026573A (ko) * | 1998-10-21 | 2000-05-15 | 윤종용 | 클럭 주파수 배주 회로 |
KR20000043233A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 듀티 사이클 보정장치 |
-
2001
- 2001-06-26 KR KR10-2001-0036642A patent/KR100422349B1/ko active IP Right Grant
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09200005A (ja) * | 1996-01-23 | 1997-07-31 | Nec Eng Ltd | デューティ補正回路およびこれを含む集積回路素子 |
KR19990006962A (ko) * | 1997-06-13 | 1999-01-25 | 가네꼬 히사시 | 클럭 신호 제어 방법 및 그 장치 |
KR20000004503A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 디지털 듀티율 정정 회로 |
KR20000026573A (ko) * | 1998-10-21 | 2000-05-15 | 윤종용 | 클럭 주파수 배주 회로 |
KR20000043233A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 듀티 사이클 보정장치 |
Also Published As
Publication number | Publication date |
---|---|
KR20030000605A (ko) | 2003-01-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6292040B1 (en) | Internal clock signal generating circuit having function of generating internal clock signals which are multiplication of an external clock signal | |
US6707726B2 (en) | Register without restriction of number of mounted memory devices and memory module having the same | |
JP4309392B2 (ja) | 遅延同期ループ及びこれを具備した半導体メモリー装置 | |
US6750692B2 (en) | Circuit and method for generating internal clock signal | |
KR102185092B1 (ko) | 인스턴트 온 4상 신호 생성기를 위한 장치 및 방법 | |
JP2002025259A (ja) | リング遅延とカウンタを利用したレジスタ制御遅延固定ループ | |
US6570425B2 (en) | Phase difference signal generator and multi-phase clock signal generator having phase interpolator | |
JP2003044349A (ja) | レジスタ及び信号生成方法 | |
KR100458812B1 (ko) | 큰 래치 마진을 확보할 수 있는 반도체 메모리 장치 | |
US6049236A (en) | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies | |
US5923621A (en) | Clock doubler circuit with duty cycle control | |
US20020140491A1 (en) | Phase blender and multi-phase generator using the same | |
KR100336750B1 (ko) | 양방향 지연을 이용한 디엘엘 회로 | |
JP3794347B2 (ja) | 差動出力バッファ、差動入力バッファ、半導体集積回路、及び回路基板 | |
KR100422349B1 (ko) | 클럭신호발생기 | |
US6633995B1 (en) | System for generating N pipeline control signals by delaying at least one control signal corresponding to a subsequent data path circuit | |
KR20100097927A (ko) | 지연 동기 루프 및 이를 포함하는 전자 장치 | |
US11238910B2 (en) | Control signal generator and driving method thereof | |
EP1903678A2 (en) | Sequence independent non-overlapping digital signal generator with programmable delay | |
US6940331B2 (en) | Delayed tap signal generating circuit for controlling delay by interpolating two input clocks | |
JPH0832413A (ja) | 同期式ラッチ回路 | |
US6992515B1 (en) | Clock signal duty cycle adjust circuit | |
KR20220014410A (ko) | 반도체 장치 및 펄스 신호 생성방법 | |
JP3137036B2 (ja) | エミュレーション用マイクロコンピュータ及びインサーキットエミュレータ | |
JP2016127602A (ja) | クロック生成装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130122 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20140116 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20150116 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20160119 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20170117 Year of fee payment: 14 |
|
FPAY | Annual fee payment |
Payment date: 20180116 Year of fee payment: 15 |
|
FPAY | Annual fee payment |
Payment date: 20190117 Year of fee payment: 16 |
|
FPAY | Annual fee payment |
Payment date: 20200116 Year of fee payment: 17 |