JP2004260663A - Dll回路 - Google Patents
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Abstract
【解決手段】本発明によるDLL回路は、入力クロック信号(CLK1)を遅延して、複数の遅延クロック信号(T1〜TN)を出力する第1遅延回路と、複数の遅延クロック信号(T1〜TN)のうちから第1遅延クロック信号及び第2遅延クロック信号(CLK_E、CLK_O)を選択して出力する第1セレクタ(7)と、入力クロック信号(CLK1)を遅延して少遅延クロック信号(CLKD)を生成する第2遅延回路(3)と、少遅延クロック信号(CLKD)と第1遅延クロック信号と第2遅延クロック信号(CLK_E、CLK_O)とのうちから2つの選択クロック信号(FDLE、FDLO)を選択して出力する第2セレクタ(4)と、選択クロック信号(FDLE、FDLO)から内部クロック信号(CLKIN)を生成して出力する遅延合成回路(5)とを備えている。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、DLL(Digital Lock Loop)回路に関し、特に、あるクロック信号を所望の遅延時間だけ遅延して半導体装置の内部で使用される内部クロック信号を生成するために使用されるDLL回路に関する。
【0002】
【従来の技術】
半導体装置には、当該半導体装置の外部から供給される外部クロック信号を所望の遅延時間だけ遅延して内部クロック信号を生成するDLL回路が搭載されることがある。例えば、シンクロナスメモリでは、外部クロック信号に同期してデータの出力を行うために、外部クロック信号から内部クロック信号が生成され、この内部クロック信号にデータの出力タイミングが同期される。データを出力する回路の遅延時間を考慮して、該内部クロック信号は、シンクロナスメモリからデータが出力されるタイミングが該外部クロック信号の立ち上がり(又は立ち下がり)タイミングと一致するような位相を有するように生成される。
【0003】
非特許文献1は、典型的なDLL回路を開示している。図8は、公知のそのDLL回路の概略図である。公知のそのDLL回路は、入力バッファ101と、遅延選択回路102と、遅延合成回路103とを含む。遅延選択回路102は、直列に接続された遅延素子1041〜104N(Nは、2以上の自然数)と、セレクタ105とを含む。
【0004】
入力バッファ101の入力端子には、当該DLL回路の外部から供給される外部クロック信号CLKEXが入力される。入力バッファ101は、外部クロック信号CLKEXの波形を再生してクロック信号CLK1を生成する。
【0005】
クロック信号CLK1は、遅延選択回路102の第1段の遅延素子1041の入力端子に入力される。直列に接続された遅延素子1041〜104Nは、それぞれに入力されたクロック信号を遅延し、その出力端子から、それぞれ、クロック信号T1〜TNを出力する。内部クロック信号CLK1を基準としてクロック信号Tp(pはN以下の自然数)の遅延時間は、pが大きいほど大きい。
【0006】
セレクタ105は、遅延素子1041〜104Nの出力端子からそれぞれ出力されるクロック信号T1〜TNのうち、隣接する2つの遅延素子から出力される2つのクロック信号FDLO、FDLEを選択して出力する。クロック信号FDLO、FDLEのうち、クロック信号FDLEは、偶数段の遅延素子1042qから出力されるクロック信号に対応し、クロック信号FDLOは、奇数段の遅延素子1042q+1から出力されるクロック信号に対応する。ここでqは、2q+1がNを超えないように選択された自然数である。遅延合成回路102は、クロック信号FDLO、FDLEを合成して内部クロック信号CLKINを生成する。遅延合成回路102は、更に、その遅延時間(スルーレート)を微少に調整する機能を有している。
【0007】
公知のそのDLL回路のスルーレートは、クロック信号T1〜TNのうちの2つを適切に選択してクロック信号FDLO、FDLEを生成することによって所望の値の近傍に粗調節される。該DLL回路のスルーレートは、更に、遅延合成回路103の動作によって所望の値に正確に調整される。
【0008】
公知のそのDLL回路の一つの課題は、スルーレートを広範囲に調節可能にするために遅延素子1041〜104Nの数を増加させると、当該DLL回路が実現できる最小のスルーレート(以下では、単に、「最小スルーレート」と記載される)が大きくなってしまうことである。遅延素子1041〜104Nの数を増加させると、セレクタ105の入力端子の数も増加する。当業者にとって広く知られているように、セレクタ105の入力端子の数が増加すると、それに伴ってセレクタ105の遅延時間が増大する。セレクタ105の遅延時間の増大により、当該DLL回路の最小スルーレートも増大してしまう。DLL回路の最小スルーレートが大きいことは、該DLL回路が組み込まれた半導体装置の動作の高速化を妨げるため好ましくない。
【0009】
DLL回路は、その最小スルーレートが小さいことが望まれる。DLL回路は、より好適には、スルーレートを広範囲に調節することが可能でありながら、その最小スルーレートが小さいことが望まれる。
【0010】
【非特許文献1】
Tatsuya Matano et al.,「スルーレートが制御された出力バッファを含む、1Gb/s/pinの512Mb DDR2 SDRAM」(A 1Gb/s/pin 512Mb DDR2 SDRAM using a digital DLL and a slew−rate−controlled output buffer”, 2002年VLSIシンポジウム:論文番号9−1
【0011】
【発明が解決しようとする課題】
本発明の目的は、最小スルーレートが小さいDLL回路を提供することにある。
本発明の他の目的は、スルーレートを広範囲に調節可能でありながら、最小スルーレートが小さいDLL回路を提供することにある。
【0012】
【課題を解決するための手段】
以下に、[発明の実施の形態]で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、[特許請求の範囲]の記載と[発明の実施の形態]の記載との対応関係を明らかにするために付加されている。但し、付加された番号・符号は、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
【0013】
本発明によるDLL回路は、入力クロック信号(CLK1)を遅延して、複数の遅延クロック信号(T1〜TN)を出力する第1遅延回路と、複数の遅延クロック信号(T1〜TN)のうちから第1遅延クロック信号及び第2遅延クロック信号(CLK_E、CLK_O)を選択して出力する第1セレクタ(7)と、入力クロック信号(CLK1)を遅延して少遅延クロック信号(CLKD)を生成する第2遅延回路(3)と、少遅延クロック信号(CLKD)と第1遅延クロック信号と第2遅延クロック信号(CLK_E、CLK_O)とのうちから2つの選択クロック信号(FDLE、FDLO)を選択して出力する第2セレクタ(4)と、選択クロック信号(FDLE、FDLO)から内部クロック信号(CLKIN)を生成して出力する遅延合成回路(5)とを備えている。上述の少遅延クロック信号(CLKD)は、第1セレクタ(7)を介することなく生成されるため、入力クロック信号(CLK1)からの遅延時間を小さくすることが可能である。当該DLL回路は、この少遅延クロック信号(CLKD)を用いて内部クロック信号(CLKIN)を生成可能であり、従って、その最小スルーレートを小さくすることができる。
【0014】
このような構成は、入力クロック信号(CLK1)から前記少遅延クロック信号(CLKD)が生成される遅延時間が、前記入力クロック信号(CLK1)から第1遅延クロック信号及び第2遅延クロック信号(CLK_E、CLK_O)が生成される遅延時間よりも小さい場合に有効である。
【0015】
より具体的には、少遅延クロック信号(CLKD)の数をM(Mは1以上の整数)として、M+2が複数の遅延クロック信号(T1〜TN)の数Nよりも小さい場合に、上述の構成が有効である。上記のDLL回路は、遅延クロック信号(T1〜TN)の数を多くすることによってそのスルーレートの取り得る範囲を大きくすることができる。その一方で、遅延クロック信号(T1〜TN)の数Nが大きくなると第1セレクタ(7)の遅延時間が大きくなり、第1セレクタ(7)を使用すると、最小スルーレートを小さくすることができなくなる。上述の構成は、第1セレクタ(7)を介することなく生成される少遅延クロック信号(CLKD)を用いて内部クロック信号(CLKIN)を生成することが可能であり、最小スルーレートを小さくすることが可能である。
【0016】
前記第1遅延回路(61〜6N)は、直列に接続された第1〜第N遅延素子を含んで構成されることが可能である。この場合、第1遅延素子(61)の入力端子には、入力クロック信号(CLK1)が供給され、第i遅延素子(6i)(iはN−1以下の任意の自然数)の出力端子は、前記第i+1遅延素子(6i+1)の入力端子に接続される。第1セレクタ(7)は、第m遅延素子(6m)(mは、1以上N−1以下の自然数のうちから選択される数)及び第m+1遅延素子(6m+1)の出力端子からそれぞれに出力されるクロック信号(Tm、Tm+1)を、第1遅延クロック信号及び第2遅延クロック信号(CLK_E、CLK_O)として選択して出力する。
【0017】
この場合、入力クロック信号(CLK1)から少遅延クロック信号(CLKD)が生成される遅延時間は、第1遅延素子の遅延時間(61)と第1セレクタ(7)の遅延時間(7)の和よりも短いことが好適である。
【0018】
少遅延クロック信号(CLKD)の数は、1に限られない。少遅延クロック信号(CLKD)の数は、M(Mは1以上の整数)であることが可能である。
【0019】
第2遅延回路(3)が、入力クロック信号(CLK1)から少遅延クロック信号(CLKD)をそれぞれに生成する第1〜第M遅延器(31〜3M;M=2)を含む場合、第1遅延回路(61〜6N)に含まれる第2〜第N遅延素子(62〜6N)の遅延時間は、同一であり、第2遅延回路(3)の第1〜第M遅延器(31、32)のうちの前記第j遅延器(jは、M以下の任意の自然数)の遅延時間tdjは、前記第1遅延素子(61)の遅延時間Td2、第1セレクタ(7)の遅延時間Td3、第2〜第N遅延素子(62〜6N)の遅延時間Td5を用いて
tdj=Td2+Td3−j・Td5,
で表されることが好適である。これにより、選択クロック信号(FDLE、FDLO)の遅延時間の差は、いかなる場合にもTd5で一定になり、遅延合成回路の設計の簡易化の点で好ましい。
【0020】
本発明によるDLL回路は、外部クロック信号(CLKEX)を受けて、入力クロック信号(CLK1)を生成する入力バッファ(1)と、入力クロック信号(CLK1)を遅延して複数の遅延クロック信号(T1〜TN)を出力する第1遅延回路(61〜6N)と、複数の遅延クロック信号(T1〜TN)のうちから第1遅延クロック信号及び第2遅延クロック信号(CLK_E、CLK_O)を選択して出力する第1セレクタ(7)と、入力クロック信号(CLK1)を遅延して第1少遅延クロック信号(CLKD)を生成する第2遅延回路(3)と、外部クロック信号(CLKEX)を遅延して第2少遅延クロック信号(CLKD’)を生成する第3遅延回路(3’)と、第1少遅延クロック信号(CLKD)と第2少遅延クロック信号(CLKD’)と第1遅延クロック信号と第2遅延クロック信号(CLK_E、CLK_O)とのうちから2つの選択クロック信号(FDLE、FDLO)を選択して出力する第2セレクタ(4)と、選択クロック信号(FDLE、FDLO)から内部クロック信号(CLKIN)を合成して出力する遅延合成回路(5)とを備えている。当該DLL回路は、入力クロック信号(CLK1)を生成するために、外部クロック信号(CLKEX)を受けて波形を再生する入力バッファ(1)が用いられる場合に、より最小スルーレートを小さくすることが可能である。
【0021】
この構成が採用される場合、入力クロック信号(CLK1)から前記第1少遅延クロック信号(CLKD)が生成される遅延時間は、入力クロック信号(CLK1)から第1遅延クロック信号及び第2遅延クロック信号(CLK_E、CLK_O)が生成される遅延時間よりも小さく、外部クロック信号(CLKEX)から第2少遅延クロック信号(CLKD’)が生成される遅延時間は、入力バッファ(1)の遅延時間と、入力クロック信号(CLK1)から第1少遅延クロック信号(CLKD)が生成される遅延時間の和よりも小さいことが好ましい。
【0022】
第1遅延回路(61〜6N)は、直列に接続された第1〜第N遅延素子(61〜6N)を含んで構成されることが可能である。第1遅延素子(61)の入力端子には、入力クロック信号(CLK1)が供給され、第i遅延素子(6i)(iはN−1以下の任意の自然数)の出力端子は前記第i+1遅延素子(6i+1)の入力端子に接続される。第1セレクタ(7)は、第1〜第N遅延素子(61〜6N)のうちの第m遅延素子(6m)(mは、1以上N−1以下の自然数のうちから選択される数)の出力端子及び第m+1遅延素子(6m+1)の出力端子からそれぞれに出力されるクロック信号(Tm、Tm+1)を第1遅延クロック信号及び第2遅延クロック信号(CLK_E、CLK_O)として選択して出力する。
【0023】
第1少遅延クロック信号(CLKD)の数と第2少遅延クロック信号(CLKD’)の数とは、1に限られない。第1少遅延クロック信号(CLKD)の数を、M(Mは、1以上の整数)とし、第2少遅延クロック信号(CLKD’)の数を、M’ (M’は、1以上の整数)として、第2〜第N遅延素子(62〜6N)の遅延時間は、同一であり、第2遅延回路(3)は、前記第1少遅延クロック信号(CLKD)をそれぞれに生成する第1〜第M遅延器(31〜3M;M=2)を含み、第3遅延回路(3’)は、前記第2少遅延クロック信号(CLKD)をそれぞれに生成する第1〜第M’少遅延遅延器(31’〜3M’’;M’=2)を含み、第1〜第M遅延器(31〜3M)のうちの第j遅延器(3j)(jはM以下の自然数)の遅延時間tdjと、前記第1〜第M’少遅延遅延器(31’〜3M’’)のうちの第k少遅延遅延器(3k’)(kはM’以下の自然数)の遅延時間tdkとは、入力バッファ(1)の遅延時間Td1、第1遅延素子(61)の遅延時間Td2、第1セレクタ(7)の遅延時間Td3、及び第2〜第N遅延素子(62〜6N)の遅延時間Td5を用いて、下記式:
tdj=Td2+Td3−j・Td5,
tdk’=Td1+Td2+Td3−(M+k)・Td5
で表されることが好適である。これにより、選択クロック信号(FDLE、FDLO)の遅延時間の差は、いかなる場合にもTd5で一定になり、遅延合成回路の設計の簡易化の点で好ましい。
【0024】
当該DLL回路において、遅延合成回路(5)は、内部クロック信号(CLKIN)の立ち上がりタイミングが、選択クロック信号(FDLE、FDLO)の立ち上がりタイミングの間になるように、且つ、内部クロック信号(CLKIN)の立ち下がりタイミングが前記選択クロック信号(FDLE、FDLO)の立ち下がりタイミングの間になるように、内部クロック信号(CLKIN)を選択クロック信号(FDLE、FDLO)から生成して出力することが好適である。
【0025】
【発明の実施の形態】
本発明の実施の一形態は、図1に示されているように、その外部から供給される外部クロック信号CLKEXを所望の遅延時間だけ遅延して、内部クロック信号CLKINを生成するDLL回路である。当該DLL回路は、入力バッファ1と、遅延選択回路2と、遅延器3と、セレクタ4と、遅延合成回路5とを備えている。
【0026】
入力バッファ1は、その入力端子に供給される外部クロック信号CLKEXの波形を再生してクロック信号CLK1を生成する。入力バッファ1は、クロック信号CLK1を遅延選択回路2に出力する。クロック信号CLK1は、遅延選択回路2に入力される。
【0027】
遅延選択回路2は、クロック信号CLK1を遅延して、2つのクロック信号CLK_E、CLK_Oを生成する。遅延選択回路2の遅延時間(即ち、クロック信号CLK1からクロック信号CLK_Eが生成される遅延時間と、クロック信号CLK1からクロック信号CLK_Oが生成される遅延時間)は、可変である。遅延選択回路2は、当該DLL回路のスルーレートを粗く調整する役割を果たす。
【0028】
遅延選択回路2は、直列に接続された複数の遅延素子61〜6Nと、セレクタ7とを備えている。遅延素子61〜6Nは、クロック信号CLK1から、位相が互いに異なる複数のクロック信号T1〜TNを生成するために使用される遅延回路である。遅延選択回路2に供給されるクロック信号CLK1は、第1段の遅延素子61の入力端子に入力される。遅延素子61の出力端子は第2段の遅延素子62の入力端子に接続され、遅延素子62は、遅延素子61が生成するクロック信号T1を遅延してクロック信号T2を出力する。以下同様に、第i段の遅延素子6iの出力端子は、第i+1段の遅延素子6i+1に接続され、第i+1段の遅延素子6i+1は、第i段の遅延素子6iが出力するクロック信号Tiを遅延してクロック信号Tiを出力する。ここでiは、1以上N−1以下の整数である。遅延選択回路2に入力される信号の波形を再生して出力するために、第1段の遅延素子61としてはバッファが使用される。このため、遅延素子61は、以下において、バッファ61と記載されることがある。遅延素子61〜6Nがそれぞれに出力するクロック信号T1〜TNは、セレクタ7に入力される。
【0029】
セレクタ7は、遅延素子61〜6Nからそれぞれ出力されるクロック信号T1〜TNのうち、隣接する2つの遅延素子6m、6m+1(mは、N−1以下の自然数)が生成するクロック信号Tm、Tm+1を選択し、クロック信号CLK_E、CLK_Oとして出力する。遅延素子6m、6m+1の一方は、偶数段の遅延素子であり、他方は奇数段の遅延素子である。クロック信号CLK_Eは、クロック信号Tm、Tm+1のうち、偶数段である遅延素子によって生成されるクロック信号であり、クロック信号CLK_Oは、奇数段である遅延素子によって生成されるクロック信号である。例えば、セレクタ7によってクロック信号T1とクロック信号T2とが選択される場合、クロック信号T1がクロック信号CLK_Oとして出力され、クロック信号T2がクロック信号CLK_Eとして出力される。一方、セレクタ7によってクロック信号T2とクロック信号T3とが選択される場合、クロック信号T2がクロック信号CLK_Eとして出力され、クロック信号T3がクロック信号CLK_Oとして出力される。クロック信号T1〜TNのうちのいずれがクロック信号CLK_E、CLK_Oとして選択されるかは、図示されないコントローラによって制御される。
【0030】
遅延選択回路2に含まれる遅延素子61〜6Nの数Nは、当該DLL回路のスルーレートの調整可能範囲の広さを決定する。当該DLL回路のスルーレートの調整可能範囲を広くするために、多くの遅延素子61〜6Nが使用される。遅延素子61〜6Nの数Nは、典型的には、128である。遅延素子61〜6Nの数Nが多いため、セレクタ7の遅延時間は、比較的大きい。
【0031】
上述の入力バッファ1が出力するクロック信号CLK1は、更に、遅延器3の入力端子に入力される。遅延器3は、クロック信号CLK1を遅延してクロック信号CLKDを生成する。
【0032】
遅延器3の遅延時間tdは、遅延選択回路2の第1段の遅延素子61の遅延時間Td2とセレクタ7の遅延時間Td3との和よりも小さい。遅延素子61の遅延時間Td2、及びセレクタ7の遅延時間Td3との和は、遅延選択回路2が取り得る最小の遅延時間であるから、遅延器3の遅延時間tdは、遅延選択回路2の最小の遅延時間よりも小さい。
【0033】
クロック信号CLKDは、遅延時間が大きいセレクタ7を介することなく生成されるため、外部クロック信号CLKEXからクロック信号CLKDへの遅延時間は、小さくすることが可能である。
【0034】
遅延選択回路2のセレクタ7が出力するクロック信号CLK_E、CLK_Oと、遅延器3が出力するクロック信号CLKDとは、セレクタ4の3個の入力端子にそれぞれ入力される。セレクタ4は、2つの出力端子を有し、クロック信号CLKD、CLK_E、CLK_Oのうちの2つをその出力端子から選択的に出力する。クロック信号CLKD、CLK_Eのうちの一方がクロック信号FDLEとして出力され、クロック信号CLK_Oがクロック信号FDLOとして選択されて出力される。セレクタ4の入力端子の数は3つと少ないため、セレクタ4の遅延時間は、遅延選択回路2のセレクタ7の遅延時間と比べると極めて小さく、実用的には無視できる程度である。
【0035】
遅延合成回路5は、セレクタ4が出力するクロック信号FDLO、FDLEを合成して内部クロック信号CLKINを生成するアナログ回路である。より詳細には、遅延合成回路5は、内部クロック信号CLKINの立ち上がりタイミングが、クロック信号FDLO及びクロック信号FDLEの立ち上がりタイミングの間になるように、且つ、内部クロック信号CLKINの立ち下がりタイミングがクロック信号FDLO及びクロック信号FDLEの立ち下がりタイミングの間になるように、内部クロック信号CLKINを生成して出力する。
【0036】
内部クロック信号CLKINは、クロック信号FDLO、FDLEの合成比率R(0≦R≦1)を示すバイアス電位BIASO、BIASEに応答して生成される。合成比率Rとは、内部クロック信号CLKINの外部クロック信号CLKEXからの遅延時間(即ち、当該DLL回路のスルーレート)を決定するパラメータである。クロック信号FDLO、FDLEの外部クロック信号CLKEXからの遅延時間をそれぞれTa、Tbとしたとき、内部クロック信号CLKINは、外部クロック信号CLKEXからの内部クロック信号CLKINの遅延時間TDLLが下記式:
TDLL=Ta+(Tb−Ta)*R …(1)
で表されるように生成される。合成比率をRとすることは、クロック信号FDLEを100×R(%)、クロック信号FDLOを100×(1−R)%の割合で合成すると表現されることがある。例えば、合成比率Rが1とすることは、、クロック信号FDLEを100(%)、クロック信号FDLOを0%の割合で合成すると表現され得る。
【0037】
バイアス電位BIASO、BIASEは、所望の合成比率Rを示すようにコントローラによって決定されて遅延合成回路5に供給される。遅延合成回路5は、当該DLL回路のスルーレートを微調整する機能を果たす。
【0038】
図2は、遅延合成回路5の回路図の一例を示す。遅延合成回路5は、インバータ11〜14、NチャネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)15、16、NANDゲート17、PチャネルMOSFET18、19、NチャネルMOSFET20、21、及びPチャネルMOSFET22を含む。クロック信号FDLO、FDLEは、それぞれ、インバータ11、12の入力端子に供給される。インバータ11の出力端子は、インバータ13を介してNチャネルMOSFET15のゲートに接続され、インバータ12の出力端子は、インバータ14を介してNチャネルMOSFET16のゲートに接続される。インバータ11、12の出力端子は、更に、NANDゲート17の入力端子に接続されている。NANDゲート17の出力端子は、PチャネルMOSFET18、19のゲートに接続されている。PチャネルMOSFET18、19のソースは、電源電位を有する電源端子23、24にそれぞれ接続され、PチャネルMOSFET18、19のドレインは、それぞれ、NチャネルMOSトランジスタ15、16のドレインに接続されている。NチャネルMOSトランジスタ15、16のソースは、接地電位を有する接地端子25、26に接続されている。NチャネルMOSトランジスタ15、16のドレインは、更に、それぞれNチャネルMOSトランジスタ20、21のソースに接続されている。NチャネルMOSトランジスタ20、21のゲートには、それぞれ、既述のバイアス電位BIASE、及びBIASOが供給される。NチャネルMOSトランジスタ20、21のドレインは、PチャネルMOSトランジスタ22のドレインに接続されている。PチャネルMOSトランジスタ22のゲートは、既述のNANDゲート17の出力端子に接続され、PチャネルMOSトランジスタ22のソースは、電源電位を有する電源端子27に接続されている。内部クロックCLKINは、NチャネルMOSトランジスタ20、21のドレインに接続される出力端子から出力される。
【0039】
図1を参照して、本実施の形態のDLL回路は、下記の動作によって所望のスルーレートを有する状態に設定され(即ち、所望の遅延時間を有する状態に設定され)、外部クロック信号CLKEXから内部クロック信号CLKINを生成する。
【0040】
外部クロック信号CLKEXが入力バッファ1に入力され、クロック信号CLK1が生成される。クロック信号CLK1は、遅延選択回路2に入力され、遅延選択回路2の内部におけるクロック信号T1〜TNの生成に使用される。更にクロック信号CLK1は、遅延回路3に入力され、クロック信号CLKDが生成される。
【0041】
コントローラ(図示されない)は、当該DLL回路のスルーレートの所望値を決定する。例えば、当該DLL回路が外部クロックCLKEXに同期してデータを出力するシンクロナスDRAMに適用される場合には、外部クロックCLKEXから内部クロック信号CLKINへの遅延時間と、内部クロック信号CLKI Nに同期して該データを出力する回路の遅延時間との和が、外部クロックCLKEXの周期と一致するように外部クロックCLKEXから内部クロック信号CLKINへの遅延時間の所望値が決定される。
【0042】
スルーレートの所望値に応答して、コントローラはクロック信号T1〜TNのいずれをクロック信号CLK_E、CLK_Oとして出力するかを示す制御信号を生成し、遅延選択回路2のセレクタ7に出力する。セレクタ7は、該制御信号に応答してクロック信号CLK_E、CLK_Oを出力する。
【0043】
更にコントローラは、スルーレートの所望値に応答して、クロック信号CLKD、CLK_E、CLK_Oのいずれをクロック信号FDLO、FDLEとして出力するかを決定する。
【0044】
更にコントローラは、決定したスルーレートの所望値に応答して、クロック信号FDLE及びFDLOの合成比率Rを示すバイアス電圧BIASE、BIASOを生成する。遅延合成回路5は、バイアス電圧BIASE、BIASOに応答して、クロック信号FDLO、FDLEから内部クロック信号CLKINを合成して出力する。
【0045】
当該DLL回路のスルーレートの所望値が大きい場合には、クロック信号CLK_E、CLK_Oとして最後段の遅延素子6Nに近い遅延素子から出力されるクロック信号がセレクタ7によって選択され、更に、クロック信号FDLO、FDLEとして、それぞれクロック信号CLK_O、CLK_Eがセレクタ4によって選択される。即ち、選択されるクロック信号をクロック信号Tm、Tm+1とすると、スルーレートの所望値が大きい場合には、mが大きくなるようにクロック信号Tm、Tm+1は選択される。これにより、外部クロック信号CLKEXからクロック信号CLK_E、CLK_Oへの遅延時間が長くなり、当該DLL回路のスルーレートが長くなる。遅延素子61〜6Nの数Nを大きくすることにより、当該DLL回路のスルーレートの最大値を大きくすることが可能である。
【0046】
一方、当該DLL回路のスルーレートの所望値が小さい場合には、クロック信号CLK_E、CLK_Oとして第1段の遅延素子61に近い遅延素子から出力されるクロック信号がセレクタ7によって選択される。これにより、外部クロック信号CLKEXからクロック信号CLK_E、CLK_Oへの遅延時間が短くなり、当該DLL回路のスルーレートが短くなる。
【0047】
当該DLL回路のスルーレートを当該DLL回路の最小スルーレートに近づけるためには、クロック信号CLK_O、CLK_Eとしてそれぞれクロック信号T1、T2が選択される。更に、遅延器3から供給されるクロック信号CLKDと遅延選択回路2から供給されるクロック信号CLK_Oとが、クロック信号FDLE、FDLOとして、それぞれ選択される。これにより、外部クロック信号CLKEXからクロック信号FDLE、FDLOへの遅延時間が短くなり、当該DLL回路のスルーレートが一層に短くなる。
【0048】
当該DLL回路のスルーレートを、最小スルーレートにするためには、更に、クロック信号FDLO、FDLEの合成比率Rを1にして、即ち、クロック信号FDLEを100%、クロック信号FDLOを0%の割合で合成して内部クロック信号CLKINが生成される。
【0049】
以上の動作を行う本実施の形態のDLL回路は、クロック信号CLKDを用いて内部クロック信号CLKINを生成することが可能であるため、その最小スルーレートが小さい。図3は、当該DLL回路が、そのスルーレートを最小にする動作を示すタイミングチャートである。当該DLL回路のスルーレートを最小にする場合、クロック信号FDLEとしてクロック信号CLKDが選択される。更に、合成比率Rを1にすることにより、内部クロック信号CLKINは純粋にクロック信号FDLEから生成される。従って、内部クロック信号CLKINは、その立ち上がり及び立ち下がりタイミングを含めて実質的にクロック信号CLKDと同一の波形を有する。更に、クロック信号CLKDは遅延時間が大きいセレクタ7を介することなく生成されるため、外部クロック信号CLKEXからクロック信号CLKDへの遅延時間は小さい。従って、本実施のDLL回路は、その最小スルーレートが小さくなるように内部クロック信号CLKINを生成することが可能である。
【0050】
本実施の形態のDLL回路の最小スルーレートTdminは、下記式:
Tdmin=Td1+td,
で表される。ここで、Td1は入力バッファ1の遅延時間、tdは、遅延器3の遅延時間である。この考察では、セレクタ4、及び遅延合成回路5の遅延時間は極めて小さいため無視されている。既述のとおり、遅延器3の遅延時間tdは、遅延素子61の遅延時間Td2、セレクタ7の遅延時間Td3よりも小さいため、
Tdmin<Td1+Td2+Td3, …(2)
である。
【0051】
本実施の形態のDLL回路が、図8の従来のDLL回路よりも最小スルーレートを小さくできることは、下記の考察より裏付けられられる。図9は、従来のDLL回路がそのスルーレートを最小にする動作を示すタイミングチャートである。従来のDLL回路がそのスルーレートを最小にするためには、クロック信号T1、T2がそれぞれクロック信号FDLO、FDLEとして選択され、クロック信号FDLO、FDLEから内部クロック信号CLKINが生成される。
【0052】
従来のDLL回路の最小スルーレートTdmin’は、
Tdmin’=Td1’+Td2’+Td3’,
で表される。ここでTd1’は入力バッファ101の遅延時間、Td2’は遅延素子1041の遅延時間、Td3はセレクタ105の遅延時間である。入力バッファ101、遅延素子1041、セレクタ105として、それぞれ、本実施の形態の入力バッファ1、遅延素子61、セレクタ7と同一の特性を有する素子が使用されたとすると、従来のDLL回路の最小スルーレートTdmin’は、Td1+Td2+Td3である。式(2)から理解されるように、本実施の形態のDLL回路は、その最小スルーレートTdminを、従来のDLL回路の最小スルーレートTdmin’よりも小さくすることが可能である。
【0053】
以上に説明されているように、本実施の形態のDLL回路は、遅延素子61〜6Nの数Nを多くすることによってスルーレートの調整可能範囲を増大することが可能でありながら、クロック信号CLKDを使用して内部クロック信号CLKINを生成することによってその最小スルーレートを小さくすることが可能である。
【0054】
本実施の形態において、遅延素子62〜6Nそれぞれの遅延時間は、いずれも同一のTd5にされ、遅延器3の遅延時間tdは、下記式:
td=Td2+Td3−Td5, …(3)
となるように定められることが好適である。ここで上述のように、Td2は遅延素子61の遅延時間であり、Td3はセレクタ7の遅延時間である。このように遅延器3及び遅延素子62〜6Nの遅延時間を定めることにより、外部クロック信号CLKEXを基準としたときの、遅延合成回路5に供給される2つのクロック信号FDLE及びクロック信号FDLOの遅延時間の間隔(差)は、Td5で一定になる。クロック信号FDLE及びクロック信号FDLOの遅延時間の間隔が一定であることは、クロック信号FDLE及びクロック信号FDLOとしていずれのクロック信号が選択されるのにも関わらず遅延合成回路5の特性を調整する必要がないことを意味しており好ましい。クロック信号FDLE及びクロック信号FDLOの遅延時間の間隔が一定であることは、コントローラによってバイアス電圧BIASO,BIASEを生成することを容易化できる点でも好ましい。
【0055】
本実施の形態において、DLL回路の最小スルーレートを更に小さくするためには、図4に示されているように、遅延器3’が追加されることが好適である。遅延器3’は、入力バッファ1を介さずに外部クロック信号CLKEXを受けて外部クロック信号CLKEXを遅延し、クロック信号CLKD’を生成する。遅延器3’の遅延時間td’は、入力バッファ1の遅延時間Td1と遅延器3の遅延時間tdとの和よりも小さくなるように定められる。セレクタ4は、クロック信号CLKD’、CLKD、CLK_E、CLK_Oのうちの2つをクロック信号FDLE及びクロック信号FDLOとして出力する。図4の構成のDLL回路のスルーレートを最小にするためには、図5に示されているように、クロック信号CLKD’、CLKDがクロック信号FDLE、FDLOとして選択されて内部クロック信号CLKINが生成される。外部クロック信号CLKEXからの遅延時間が一層に小さいクロック信号CLKD’が内部クロック信号CLKINの生成に使用されることにより、DLL回路の最小スルーレートを一層に小さくすることが可能である。
【0056】
遅延器3’が追加される場合、遅延素子62〜6Nそれぞれの遅延時間は、いずれも同一のTd5にされ、遅延器3の遅延時間tdが上述の式(3)に従って定められ、更に、遅延器3’の遅延時間td’は、
td’=Td1+Td2+Td3−2・Td5 …(4)
を満足するように定められることが好適である。このように遅延時間を決定することは、外部クロック信号CLKEXを基準としたときの、遅延合成回路5に供給される2つのクロック信号FDLE及びクロック信号FDLOの遅延時間の間隔(差)をTd5で一定にし、上述と同一の理由によって好ましい。
【0057】
更に本実施の形態において、図6に示されているように、複数のクロック信号CLKDが、内部クロック信号CLKINの生成に使用されることが可能である。
複数のクロック信号CLKDの生成のために、複数の遅延器3が入力バッファ1の出力端子とセレクタ4の間に介設される。複数の遅延器3の遅延時間は、外部クロックCLKINを基準としたときの該複数のクロック信号CLKDの遅延時間が、いずれも遅延選択回路2の第1段の遅延素子61の遅延時間Td2とセレクタ7の遅延時間Td3との和よりも小さく、且つ、互いに異なるように選択される。図6のDLL回路では、2つのクロック信号CLKDをそれぞれ生成するために2つの遅延器3が用いられている。その複数のクロック信号CLKD及びそれらを生成する遅延器3は、添字1、2によって区別されている。
【0058】
図6の構成が採用される場合、DLL回路の動作は、下記のように修正される。遅延器3によって生成される複数のクロック信号CLKDは、セレクタ4に入力される。セレクタ4は、遅延選択回路2から送られるクロック信号CLK_O、CLK_Eと、該複数のクロック信号CLKDのうちの2つをクロック信号FDLE、FDLOとして選択し、遅延合成回路5は、そのクロック信号FDLE、FDLOから内部クロック信号CLKINを生成する。当該DLL回路のスルーレートを小さくする場合、複数のクロック信号CLKDのうちの2つがクロック信号FDLE、FDLOとして選択される。
【0059】
図6の構成は、スルーレートが小さい領域における当該DLL回路が取り得るスルーレートの幅を拡大できる点で好適である。
【0060】
生成されるクロック信号CLKDの数及び遅延器3の数は、2に限られない。但し、クロック信号CLKDの数が多くなるとセレクタ4の遅延時間が大きくなって最小スルーレートを小さくすることができなくなる。このため、図6の構成は、遅延選択回路2に含まれるセレクタ7の入力端子の数よりもセレクタ4の入力端子の数が少ない構成、特に、セレクタ7の入力端子の数よりもセレクタ4の入力端子の数が極めて小さい構成である場合に有効である。
【0061】
図6の構成が採用される場合、遅延素子62〜6Nそれぞれの遅延時間は、いずれも同一のTd5にされ、且つ、遅延器3jの遅延時間tdjは、Mを遅延器3の数として、
tdj=Td2+Td3−j・Td5 (jは、M以下の自然数),
を満足するように定められることが好適である。このように遅延時間を定めることは、遅延合成回路5に供給される2つのクロック信号FDLE及びクロック信号FDLOの遅延時間の間隔(差)をTd5で一定にするため好ましい。
【0062】
更に、図7に示されているように、外部クロック信号CLKEXから複数のクロック信号CLKD’が生成され、この複数のクロック信号CLKD’から内部クロック信号CLKINが生成されることが可能である。図7では、複数のクロック信号CLKD’は、添字1、2によって区別されている。即ち、図7の構成では遅延器31’、32’によってそれぞれ生成されるクロック信号CLKD1’、CLKD2’を用いて内部クロック信号CLKINが生成される。
【0063】
このとき、図6の構成と同様に、クロック信号CLK1から複数のクロック信号CLKDが生成され、この複数のクロック信号CLKDが内部クロック信号CLKINの生成に使用されることが可能である。図7には、複数のクロック信号CLKD1、CLKD2が内部クロック信号CLKINの生成に使用される構成が示されている。
【0064】
遅延器3、3’の遅延時間は、外部クロックCLKINを基準としたときの該複数のクロック信号CLKD、及びCLKD’の遅延時間が、入力バッファ1、の遅延時間Td1と遅延選択回路2の第1段の遅延素子61の遅延時間Td2とセレクタ7の遅延時間Td3との和よりも小さく、且つ、互いに異なるように選択される。
【0065】
図7のDLL回路の動作は、下記のように修正される。遅延器3、3’によってそれぞれ生成されるクロック信号CLKD、CLKD’は、セレクタ4に入力される。セレクタ4は、遅延選択回路2から送られるクロック信号CLK_O、CLK_Eと、該複数のクロック信号CLKD、CLKD’のうちの2つをクロック信号FDLE、FDLOとして選択し、遅延合成回路5は、そのクロック信号FDLE、FDLOから内部クロック信号CLKINを生成する。当該DLL回路のスルーレートを小さくする場合、クロック信号CLKD、CLKD’のうちの2つがクロック信号FDLE、FDLOとして選択される。
【0066】
図7の構成は、最小スルーレートを更に小さくすることが可能であると同時に、スルーレートが小さい領域における当該DLL回路が取り得るスルーレートの幅を拡大できる点で好適である。
【0067】
図7の構成が採用される場合、遅延器3’のうち、最も遅延時間が小さい遅延器の遅延時間は、入力バッファ1の遅延時間Td1と、遅延器3のうちの最も遅延時間が小さい遅延器の遅延時間との和よりも小さいことが好適である。これにより、DLL回路の最小スルーレートを一層に小さくすることが可能である。
【0068】
更に、任意の遅延器3’の遅延時間は、入力バッファ1の遅延時間Td1と、遅延器3のうちの最も遅延時間が小さい遅延器の遅延時間との和よりも小さいことが好適である。これにより、最小スルーレートを更に小さくすることが可能であると同時に、スルーレートが小さい領域における当該DLL回路が取り得るスルーレートの幅を一層に拡大できる。
【0069】
この場合、遅延素子62〜6Nそれぞれの遅延時間は、いずれも同一のTd5にされ、且つ、遅延器3j、3k’のそれぞれの遅延時間tdj、tdk’は、下記式:
tdj=Td2+Td3−j・Td5 …(5)
tdk’=Td1+Td2+Td3−(M+k)・Td5 …(6)
を満足するように定められることが好適である。但しjは、遅延器3の数M以下の自然数であり、kは、遅延器3’の数M’以下の自然数である。例えば、図7の構成では、遅延器31、32の遅延時間td1、td2が
td1=Td2+Td3−Td5
td2=Td2+Td3−2・Td5
となるように定められ、遅延器31’、32’の遅延時間td1’、td2’が
td1’=Td1+Td2+Td3−3・Td5
td2’=Td1+Td2+Td3−4・Td5
となるように定められる。このように遅延時間を決定することは、外部クロック信号CLKEXを基準としたときの、遅延合成回路5に供給される2つのクロック信号FDLE及びクロック信号FDLOの遅延時間の間隔(差)をTd5で一定にするため好ましい。
【0070】
図7の構成において、生成されるクロック信号CLKD、CLKD’の数及び遅延器3、3’の数は、2に限られない。但し、クロック信号CLKD、CLKD’の総数が多くなるとセレクタ4の遅延時間が大きくなって最小スルーレートを小さくすることができなくなる。このため、図7の構成は、遅延選択回路2に含まれるセレクタ7の入力端子の数よりもセレクタ4の入力端子の数が少ない構成、特に、セレクタ7の入力端子の数よりもセレクタ4の入力端子の数が極めて小さい構成である場合に有効である。
【0071】
【発明の効果】
本発明により、最小スルーレートが小さいDLL回路が提供される。
また、本発明により、スルーレートを広範囲に調節可能でありながら、最小スルーレートが小さいDLL回路が提供される。
【図面の簡単な説明】
【図1】図1は、本発明による実施の一形態のDLL回路を示す。
【図2】図2は、遅延合成回路5の構成を示す。
【図3】図3は、本実施の形態のDLL回路の動作を示すタイミングチャートである。
【図4】図4は、本実施の形態のDLL回路の第1変形例を示す。
【図5】図5は、本実施の形態のDLL回路の第1変形例の動作を示すタイミングチャートである。
【図6】図6は、本実施の形態のDLL回路の第2変形例を示す。
【図7】図7は、本実施の形態のDLL回路の第3変形例を示す。
【図8】図8は、従来のDLL回路を示す。
【図9】図9は、従来のDLL回路の動作を示すタイミングチャートである。
【符号の説明】
1:入力バッファ
2:遅延選択回路
3、3’:遅延器
4:セレクタ
5:遅延合成回路
61〜6N:遅延素子
7:セレクタ
11〜14:インバータ
15、16:NチャネルMOSFET
17:NANDゲート
18、19:PチャネルMOSFET
20、21:NチャネルMOSFET
22:PチャネルMOSFET
Claims (11)
- 入力クロック信号を遅延して、複数の遅延クロック信号を出力する第1遅延回路と、
前記複数の遅延クロック信号のうちから第1遅延クロック信号及び第2遅延クロック信号を選択して出力する第1セレクタと、
前記入力クロック信号を遅延して少遅延クロック信号を生成する第2遅延回路と、
前記少遅延クロック信号と前記第1遅延クロック信号と前記第2遅延クロック信号とのうちから2つの選択クロック信号を選択して出力する第2セレクタと、
前記選択クロック信号から内部クロック信号を生成して出力する遅延合成回路とを備えた
DLL(Digital Lock Loop)回路。 - 請求項1に記載のDLL回路において、
前記入力クロック信号から前記少遅延クロック信号が生成される遅延時間は、前記入力クロック信号から前記第1遅延クロック信号及び前記第2遅延クロック信号が生成される遅延時間よりも小さい
DLL回路。 - 請求項1に記載のDLL回路において、
前記少遅延クロック信号の数は、M(Mは1以上の整数)であり、
M+2は、前記複数の遅延クロック信号の数Nよりも小さい
DLL回路。 - 請求項1に記載のDLL回路において、
前記第1遅延回路は、第1〜第N遅延素子を含み、
前記第1遅延素子の入力端子には、前記入力クロック信号が供給され、
前記第i遅延素子(iはN−1以下の任意の自然数)の出力端子は、前記第i+1遅延素子の入力端子に接続され、
前記第1セレクタは、前記第m遅延素子(mは、1以上N−1以下の自然数のうちから選択される数)及び第m+1遅延素子の出力端子からそれぞれに出力されるクロック信号を、前記第1遅延クロック信号及び前記第2遅延クロック信号として選択して出力する
DLL回路。 - 請求項4に記載のDLL回路において、
前記入力クロック信号から前記少遅延クロック信号が生成される遅延時間は、前記第1遅延素子の遅延時間と前記第1セレクタの遅延時間の和よりも短い
DLL回路。 - 請求項2に記載のDLL回路において、
前記少遅延クロック信号の数は、M(Mは1以上の整数)であり、
前記第2遅延回路は、前記入力クロック信号から前記少遅延クロック信号をそれぞれに生成する第1〜第M遅延器を含み、
前記第2〜第N遅延素子の遅延時間は、同一であり、
前記第1〜第M遅延器のうちの前記第j遅延器(jは、M以下の任意の自然数)の遅延時間tdjは、前記第1遅延素子の遅延時間Td2、前記第1セレクタの遅延時間Td3、前記第2〜第N遅延素子の遅延時間Td5を用いて
tdj=Td2+Td3−j・Td5,
で表される
DLL回路。 - 外部クロック信号を受けて、入力クロック信号を生成する入力バッファと、
前記入力クロック信号を遅延して複数の遅延クロック信号を出力する第1遅延回路と、
前記複数の遅延クロック信号のうちから第1遅延クロック信号及び第2遅延クロック信号を選択して出力する第1セレクタと、
前記入力クロック信号を遅延して第1少遅延クロック信号を生成する第2遅延回路と、
前記外部クロック信号を遅延して第2少遅延クロック信号を生成する第3遅延回路と、
前記第1少遅延クロック信号と前記第2少遅延クロック信号と前記第1遅延クロック信号と前記第2遅延クロック信号とのうちから2つの選択クロック信号を選択して出力する第2セレクタと、
前記選択クロック信号から内部クロック信号を合成して出力する遅延合成回路とを備えた
DLL回路。 - 請求項7に記載のDLL回路において、
前記入力クロック信号から前記第1少遅延クロック信号が生成される遅延時間は、前記入力クロック信号から前記第1遅延クロック信号及び前記第2遅延クロック信号が生成される遅延時間よりも小さく、
前記外部クロック信号から前記第2少遅延クロック信号が生成される遅延時間は、前記入力バッファの遅延時間と、前記入力クロック信号から前記第1少遅延クロック信号が生成される遅延時間の和よりも小さい
DLL回路。 - 請求項7に記載のDLL回路において、
前記第1遅延回路は、第1〜第N遅延素子を含み、
前記第1遅延素子の入力端子には、前記入力クロック信号が供給され、
前記第i遅延素子(iはN−1以下の任意の自然数)の出力端子は前記第i+1遅延素子の入力端子に接続され、
前記第1セレクタは、前記第1〜第N遅延素子のうちの第m遅延素子(mは、1以上N−1以下の自然数のうちから選択される数)の出力端子及び第m+1遅延素子の出力端子からそれぞれに出力されるクロック信号を前記第1遅延クロック信号及び前記第2遅延クロック信号として選択して出力する
DLL回路。 - 請求項9に記載のDLL回路において、
前記第2〜第N遅延素子の遅延時間は、同一であり、
前記第1少遅延クロック信号の数は、M(Mは、1以上の整数)であり、
前記第2少遅延クロック信号の数は、M’ (M’は、1以上の整数)であり、
前記第2遅延回路は、前記第1少遅延クロック信号をそれぞれに生成する第1〜第M遅延器を含み、
前記第3遅延回路は、前記第2少遅延クロック信号をそれぞれに生成する第1〜第M’少遅延遅延器を含み、
前記第1〜第M遅延器のうちの第j遅延器(jはM以下の自然数)の遅延時間tdjと、前記第1〜第M’少遅延遅延器のうちの第k少遅延遅延器(kはM’以下の自然数)の遅延時間tdkとは、前記入力バッファの遅延時間Td1、前記第1遅延素子の遅延時間Td2、前記第1セレクタの遅延時間Td3、及び前記第2〜第N遅延素子の遅延時間Td5を用いて、下記式:
tdj=Td2+Td3−j・Td5,
tdk’=Td1+Td2+Td3−(M+k)・Td5
で表される
DLL回路。 - 請求項1乃至請求項10に記載のDLL回路において、
前記遅延合成回路は、前記内部クロック信号の立ち上がりタイミングが、前記選択クロック信号の立ち上がりタイミングの間になるように、且つ、前記内部クロック信号の立ち下がりタイミングが前記選択クロック信号の立ち下がりタイミングの間になるように、前記内部クロック信号を前記選択クロック信号から生成して出力する
DLL回路。
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