KR20050072619A

KR20050072619A - 출력신호를 안정적으로 생성하는 동기화 회로

Info

Publication number: KR20050072619A
Application number: KR1020040000974A
Authority: KR
Inventors: 유범석
Original assignee: 삼성전자주식회사
Priority date: 2004-01-07
Filing date: 2004-01-07
Publication date: 2005-07-12
Also published as: JP4588435B2; US7555083B2; US20050147195A1; JP2005198272A; KR101006843B1

Abstract

본 발명은 클럭들의 주파수 차이에 관계없이 출력신호를 안정적으로 생성하는 동기화 회로에 관한 것이다. 본 발명에 따른 동기화 회로는 제 1 클럭에 동기된 입력신호를 받아들여서, 상기 입력신호가 제 2 클럭의 천이에 동기될 수 있도록 상기 입력신호의 상태를 저장한 후, 상기 제 2 클럭의 천이에 동기된 출력신호를 생성한다. 본 발명에 의하면, 제 1 클럭에 동기된 입력신호가 상기 제 1 클럭보다 낮은 주파수를 갖는 제 2 클럭에 안정적으로 동기된다.

Description

출력신호를 안정적으로 생성하는 동기화 회로 {SYNCHRONING CIRCUIT GENERATING OUTPUT SIGNAL STABLY }

본 발명은 동기화 회로에 관한 것으로, 더욱 상세하게는 제 1 클럭의 천이에 동기된 입력신호가 제 2 클럭의 천이에 동기될 수 있도록 하는 동기화 회로에 관한 것이다.

하나의 시스템 내에는 서로 다른 클럭들을 필요로 하는 회로들이 존재할 수 있다. 하나의 시스템 내에서 복수개의 클럭을 사용하고자 할 때 시스템의 안정적인 동작을 위해 입력신호를 서로 다른 클럭들에 동기화하는 과정이 필요하다.

여기서, 동기화라 함은 입력신호를 받아들여서 복수개의 클럭들의 천이에 동기된 출력신호를 안정적으로 발생하는 것을 말한다. 동기화 회로라 함은 입력신호를 복수개의 클럭들에 대해 안정적으로 동기화 할 수 있는 회로를 말한다.

입력신호의 주기가 T1 이고, 클럭의 주기가 T2 인 플립플롭을 가정하면 다음과 같은 관계가 성립한다. T1 > T2 인 관계가 성립되는 경우에는 상기 플립플롭은 상기 입력신호를 받아들여서 상기 클럭의 천이(transition)에 동기된 출력신호를 안정적으로 발생한다. 그러나 T1 < T2 인 관계가 성립되는 경우에는 상기 입력신호는 상기 클럭의 천이에 동기되지 못하고 사라질 수 있다.

입력신호가 제 1 클럭의 천이에 동기된 긴 주기의 펄스 신호라고 하면, 상기 입력신호는 상기 제 1 클럭보다 높은 주파수를 갖는 짧은 주기의 제 2 클럭의 천이에 동기되어 출력신호를 발생한다. 상기 입력신호가 중간에 사라지는 문제는 발생되지 않는다. 왜냐하면, 상기 입력신호의 주기가 상기 제 2 클럭의 주기보다 길기 때문이다. 즉, 상기 입력 신호가 하이인 구간에서 적어도 한 번 이상 상기 제 2 클럭의 천이(예를 들면, 로우-하이 천이)와 만나기 때문이다.

그러나 입력신호가 제 1 클럭의 천이에 동기된 짧은 주기의 펄스 신호라고 하면, 상기 입력신호는 상기 제 1 클럭보다 낮은 주파수를 갖는 긴 주기의 제 2 클럭의 천이에 동기되지 못하고 사라질 수 있다. 왜냐하면, 상기 입력신호가 하이인 구간에서 상기 제 2 클럭의 천이와 한번도 만나지 않을 수 있기 때문이다.

따라서 제 1 클럭의 천이에 동기된 입력신호가 제 2 클럭의 천이에 동기되어 출력신호를 안정적으로 생성하는 동기화 회로가 필요하다.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 제 1 클럭의 천이에 동기된 짧은 주기의 입력신호가 상기 제 1 클럭보다 낮은 주파수를 갖는 제 2 클럭의 천이에 동기되어 출력신호를 안정적으로 생성하는 동기화 회로를 제공하는데 있다.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 동기화 회로는 제 1 주파수를 갖는 제 1 클럭의 천이에 동기된 입력신호가 제 2 주파수를 갖는 제 2 클럭의 천이에 동기될 수 있도록 하는 회로이다.

상기 동기화 회로는, 제 1 클럭의 천이에 동기된 입력신호와; 상기 입력신호를 받아들여서 제 1 신호를 발생하는, 상기 발생된 제 1 신호가 제 2 클럭의 천이에 동기될 수 있도록 상기 제 1 신호를 저장하는, 그리고 제 3 신호를 피드백 받아서 상기 제 1 신호를 초기화하는 입력장치와; 상기 제 1 신호를 받아들여서 상기 제 2 클럭의 천이에 동기되어 제 2 신호를 내보내는 제 1 플립플롭과; 상기 제 2 신호를 받아들여서 상기 제 2 클럭의 천이에 동기되어 상기 제 3 신호를 내보내는 제 2 플립플롭과; 그리고 상기 제 2 신호와 상기 제 3 신호를 받아들여서 출력신호를 생성하는 펄스 생성기를 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 제 1 클럭은 상기 제 2 클럭보다 주파수보다 높은 것을 특징으로 한다.

이 실시예에 있어서, 상기 입력장치는, 상기 입력신호를 받아들여서 셋신호를 내보내거나, 상기 제 3 신호를 피드백 받아서 리셋신호를 내보내거나, 또는 상기 제 1 신호를 피드백 받아서 유지신호를 내보내는 입력신호 처리기와; 그리고 상기 셋신호를 받아들여서 상기 제 1 클럭의 천이에 동기되어 상기 제 1 신호를 발생하는, 상기 유지신호를 받아들여서 상기 제 1 신호가 제 2 클럭의 천이에 동기될 수 있도록 상기 제 1 신호를 저장하는, 그리고 상기 리셋신호를 받아들여서 상기 제 1 클럭의 천이에 동기되어 상기 제 1 신호를 초기화하는 제 3 플립플롭을 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 입력신호 처리기는, 상기 제 3 신호의 제어에 따라 데이타 '0'를 선택하여 상기 리셋신호를 발생하는 제 1 멀티플렉서와; 그리고 상기 입력신호의 제어에 따라 데이타 '1'를 선택하여 상기 셋신호를 발생하는 제 2 멀티플렉서를 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 입력신호 처리기는, 상기 입력신호와 상기 제 3 신호를 동시에 입력받으면 상기 셋신호를 발생하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 입력신호 처리기는, 상기 입력신호 및 상기 제 3 신호의 입력이 없으면 상기 제 1 신호를 피드백 받아서 상기 유지신호를 발생하는 것을 특징으로 한다.

본 발명에 따른 동기화 회로의 다른 일면은, 제 1 클럭의 천이에 동기된 입력신호와; 제 4 신호를 피드백 받아서 상기 제 1 클럭의 천이에 동기되어 제 1 신호를 내보내는 제 1 플립플롭과; 상기 입력신호를 받아들여서 제 2 신호를 발생하는, 상기 제 2 신호가 제 2 클럭의 천이에 동기될 수 있도록 상기 제 2 신호를 저장하는, 그리고 상기 제 1 신호를 받아들여서 상기 제 2 신호를 초기화하는 입력장치와; 상기 제 2 신호를 받아들여서 상기 제 2 클럭의 천이에 동기되어 제 3 신호를 내보내는 제 2 플립플롭과; 상기 제 3 신호를 받아들여서 상기 제 2 클럭의 천이에 동기되어 상기 제 4 신호를 내보내는 제 3 플립플롭과; 그리고 상기 제 3 신호 및 상기 제 4 신호를 받아들여서 출력신호를 생성하는 펄스 생성기를 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 입력장치는, 상기 입력신호를 받아들여서 셋신호를 내보내거나, 상기 제 1 신호를 받아들여서 리셋신호를 내보내거나, 또는 상기 제 2 신호를 피드백 받아서 유지신호를 내보내는 입력신호 처리기와; 그리고 상기 셋신호를 받아들여서 상기 제 1 클럭의 천이에 동기되어 상기 제 2 신호를 발생하는, 상기 유지신호를 받아들여서 상기 제 2 신호가 제 2 클럭의 천이에 동기될 수 있도록 상기 제 2 신호를 저장하는, 그리고 상기 리셋신호를 받아들여서 상기 제 1 클럭의 천이에 동기되어 상기 제 1 신호를 초기화하는 제 4 플립플롭을 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 입력신호 처리기는, 상기 제 1 신호의 제어에 따라 데이타 '0'를 선택하여 상기 리셋신호를 발생하는 제 1 멀티플렉서와; 그리고 상기 입력신호의 제어에 따라 데이타 '1'를 선택하여 상기 셋신호를 발생하는 제 2 멀티플렉서를 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 입력신호 처리기는, 상기 입력신호와 상기 제 1 신호를 동시에 입력받으면 상기 셋신호를 발생하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 입력신호 처리기는, 상기 입력신호 및 상기 제 1 신호의 입력이 없으면 상기 제 2 신호를 피드백 받아서 상기 유지신호를 발생하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 제 1 내지 제 4 플립플롭은, D플립플롭인 것을 특징으로 한다.

본 발명에 따른 동기화 회로의 또 다른 일면은, 제 1 클럭의 천이에 동기된 입력신호와; 적어도 하나 이상의 플립플롭들이 직렬로 연결되며, 제 4 신호를 피드백 받아서 상기 제 1 클럭의 천이에 동기되어 제 1 신호를 발생하는 제 1 플립플롭 그룹과; 상기 입력신호를 받아들여서 제 2 신호를 발생하는, 상기 제 2 신호가 제 2 클럭의 천이에 동기될 수 있도록 상기 제 2 신호를 저장하는, 그리고 상기 제 1 신호를 받아들여서 상기 제 2 신호를 초기화하는 입력장치와; 상기 제 2 신호를 받아들여서 상기 제 2 클럭의 천이에 동기되어 제 3 신호를 내보내는 제 2 플립플롭과; 적어도 하나 이상의 플립플롭들이 직렬로 연결되며, 상기 제 3 신호를 받아들여서 상기 제 2 클럭의 천이에 동기되어 제 4 신호를 내보내는 제 3 플립플롭 그룹과; 그리고 상기 제 3 신호 및 상기 제 3 플립플롭 그룹에 속한 플립플롭들의 출력단에서 발생되는 신호들을 받아들여서 출력신호를 생성하는 펄스 생성기를 포함하는 것을 특징으로 한다.

이 실시예에 있어서, 상기 입력장치는, 상기 입력신호를 받아들여서 셋신호를 내보내거나, 상기 제 1 신호를 받아들여서 리셋신호를 내보내거나, 또는 상기 제 2 신호를 피드백 받아서 유지신호를 내보내는 입력신호 처리기와; 그리고 상기 셋신호를 받아들여서 상기 제 1 클럭의 천이에 동기되어 제 2 신호를 발생하는, 상기 유지신호를 받아들여서 상기 제 2 신호가 제 2 클럭의 천이에 동기될 수 있도록 상기 제 2 신호를 저장하는, 그리고 상기 리셋신호를 받아들여서 상기 제 1 클럭의 천이에 동기되어 상기 제 2 신호를 초기화하는 제 4 플립플롭을 포함하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 복수개의 클럭들을 필요로 하는 동기화 회로에 대한 개념도이다. 상기 동기화 회로는 내부 회로들(도시되지 않음)을 동작시키기 위한 복수개의 클럭들(CLK1 내지 CLKn)이 존재한다. 여기서 복수개의 클럭들은 서로 다른 주파수를 갖는다. 상기 동기화 회로는 상기 클럭들의 주파수 차이에 관계없이 상기 클럭들에 안정적으로 동기된 출력신호(Output)를 발생하는 것을 목적으로 한다.

도 2는 3개의 플립플롭들로 구성된 아주 간단한 동기화 회로를 보여준다. 상기 동기화 회로(1)는 제 1 클럭(CLK1)에 동기되는 1개의 플립플롭(10)과 제 2 클럭(CLK2)에 동기되는 2개의 플립플롭들(11, 12)로 구성된다.

도 3은 도 2에 도시된 동기화 회로에서 제 2 클럭이 제 1 클럭보다 주파수가 높은 경우를 보여주는 타이밍도이다. 도 3을 참조하여 상기 동기화 회로(1)에 대한 동작을 설명하면 다음과 같다.

입력신호(Input)는 제 1 클럭(CLK1)에 동기된 신호이다.

상기 제 1 플립플롭(10)은 상기 입력신호(Input)를 받아들여서 상기 제 1 클럭(CLK1)의 로우-하이 천이에 동기된 제 1 신호(Q1)를 출력한다. 상기 제 1 신호(Q1)는 상기 입력신호(Input)가 하이인 상태에서 상기 제 1 클럭(CLK1)의 로우-하이 천이에 동기되어 로우에서 하이로 바뀐다. 상기 제 1 신호(Q1)는 상기 입력신호(Input)가 로우인 상기 제 1 클럭(CLK1)의 다음 로우-하이 천이에 동기되어 하이에서 로우로 바뀐다.

상기 제 2 플립플롭(11)은 상기 제 1 신호(Q1)를 입력받아서 제 2 클럭(CLK2)의 로우-하이 천이에 동기된 제 2 신호(Q2)를 출력한다. 상기 제 2 신호(Q2)는 상기 제 1 신호(Q1)가 하이인 상태에서 상기 제 2 클럭(CLK2)의 로우-하이 천이에 동기되어 로우에서 하이로 바뀐다. 상기 제 2 신호(Q2)는 상기 제 1 신호(Q1)가 로우인 상기 제 2 클럭(CLK2)의 다음 로우-하이 천이에 동기되어 하이에서 로우로 바뀐다.

상기 제 3 플립플롭(12)은 상기 제 2 신호(Q2)를 입력받아서 상기 제 2 클럭(CLK2)의 로우-하이 천이에 동기된 출력신호(Output)를 발생한다. 상기 제 3 플립플롭(12)은 상기 제 1 신호(Q1)가 상기 제 2 클럭(CLK2)에 안정적으로 동기될 수 있도록 추가된 것이다. 상기 제 2 신호(Q2)는 상기 제 2 클럭(CLK2)의 셋업(setup) 또는 홀드(hold) 조건에 따라 원하지 않는 신호(이하 '글리치(glitch)'라 한다.)가 발생할 수 있는 신호이기 때문이다. 상기 출력신호(Output)는 상기 제 3 플립플롭(12)의 추가로 인해 상기 제 1 클럭(CLK1) 뿐만 아니라 제 2 클럭(CLK2)에 대해서도 안정적으로 동기된다.

도 3의 예와 같이 낮은 주파수의 클럭의 천이에 동기된 긴 주기의 신호가 높은 주파수의 클럭의 천이에 동기되는 경우에는 신호가 사라지는 문제가 발생되지 않는다. 왜냐하면, 신호의 주기가 클럭의 주기보다 길기 때문이다.

도 4는 도 2에 도시된 동기화 회로에서 제 1 클럭이 제 2 클럭보다 주파수가 높은 경우를 보여주는 타이밍도이다. 도 4의 타이밍도에 따른 상기 동기화 회로(1)에 대한 동작은 도 3에서 설명한 바와 같다.

도 4를 참조하면, 제 2 신호(Q2)가 사라지는 현상이 발생된다. 이것은 높은 주파수의 클럭(CLK1)에 동기되어 짧은 펄스 폭을 갖는 제 1 신호(Q1)가 긴 주기의 클럭(CLK2)에 동기되기 때문이다. 즉, 도 4에서 보는 바와 같이, 상기 제 1 신호(Q1)가 하이인 구간 동안에 상기 제 2 클럭(CLK2)의 로우-하이 천이와 한번도 만나지 않을 수 있기 때문이다. 도 4와 같은 현상을 방지하기 위해서는 상기 제 1 신호(Q1)의 펄스 폭이 상기 제 2 클럭(CLK2)의 주기보다 길어지도록 하는 수단이 필요하다.

도 5는 동기화 회로의 다른 실시예를 보여주는 회로도이다. 도 5를 참조하면, 상기 동기화 회로(2)는 3개의 플립플롭들(20, 21, 22)로 구성된 간단한 회로이다. 상기 동기화 회로(2)는 제 1 클럭(CLK1)에 동기되는 1개의 플립플롭(20)과 제 2 클럭(CLK2)에 동기되는 2개의 플립플롭들(21, 22)로 구성된다.

상기 동기화 회로(2)는 항상 데이타 '1'을 입력받는다. 상기 동기화 회로(2)는 데이타 '1' 을 받아들여서 입력신호(Input)의 로우-하이 천이에 동기되어 데이타를 출력한다. 한편, 상기 동기화 회로(2)는 출력신호(Output)를 피드백하여 상기 제 1 플립플롭(20)을 초기화하는 수단을 포함한다. 즉 상기 제 1 플립플롭(20)은 리셋 핀(RST)을 필요로 한다.

도 6은 도 5에 도시된 동기화 회로에서 입력신호가 정상적으로 발생된 경우를 보여주는 타이밍도이다. 도 6을 참조하여 상기 동기화 회로(2)에 대한 동작을 설명하면 다음과 같다.

상기 제 1 플립플롭(20)은 항상 데이타 '1'을 입력받는다. 상기 제 1 플립플롭(10)은 입력신호(Input)의 로우-하이 천이에 동기되어 제 1 신호(P1)를 출력한다. 상기 제 1 신호(P1)는 상기 입력신호(Input)의 로우-하이 천이에 동기되어 로우에서 하이로 바뀐다.

상기 제 2 플립플롭(21)은 상기 제 1 신호(P1)를 입력받아서 클럭(CLK)의 로우-하이 천이에 동기된 제 2 신호(P2)를 출력한다. 상기 제 2 신호(P2)는 상기 제 1 신호(P1)가 하이인 상태에서 상기 클럭(CLK)의 로우-하이 천이에 동기되어 로우에서 하이로 바뀐다. 상기 제 2 신호(P2)는 상기 제 1 신호(P1)가 로우인 상태에서 상기 클럭(CLK)의 로우-하이 천이에 동기되어 하이에서 로우로 바뀐다.

상기 제 3 플립플롭(22)은 상기 제 2 신호(P2)를 입력받아서 상기 클럭(CLK)의 로우-하이 천이에 동기된 출력신호(Output)를 발생한다. 상기 출력신호(Output)는 상기 제 2 신호(P2)가 하이인 상태에서 상기 클럭(CLK)의 로우-하이 천이에 동기되어 로우에서 하이로 바뀐다. 상기 출력신호(Output)는 상기 제 2 신호(P2)가 로우인 상태에서 상기 클럭(CLK)의 로우-하이 천이에 동기되어 하이에서 로우로 바뀐다. 상기 제 3 플립플롭(22)은 상기 제 1 신호(P1)가 상기 클럭(CLK)에 안정적으로 동기될 수 있도록 추가된 것이다.

상기 출력신호(Output)는 상기 제 1 플립플롭(20)에 피드백된다. 피드백된 상기 출력신호(Output)는 상기 제 1 플립플롭(20)의 리셋 핀(RST)에 입력된다. 상기 제 1 신호(P1)는 상기 출력신호(Output)가 입력되면 하이에서 로우로 바뀐다.

도 7은 도 5에 도시된 동기화 회로에서 입력신호가 비정상적으로 발생된 경우를 보여주는 타이밍도이다. 도 7에서 보는 바와 같이 상기 입력신호(Input)에 글리치가 발생된 경우에 원치 않은 출력신호(Output)가 발생될 수 있다.

상기 입력신호(Input)의 글리치에 응답하여 제 1 신호(P1)도 로우에서 하이로 바뀐다. 제 2 신호(P2)는 클럭(CLK)의 로우-하이 천이에 동기되어 발생된다. 출력신호(Output)는 상기 제 2 신호(P2)보다 한 사이클 지연된다. 한편, 상기 출력신호(Output)는 피드백된다. 상기 제 1 신호(P1)는 상기 출력신호(Output)의 입력으로 하이에서 로우로 바뀐다.

도 5와 같은 구조를 가지는 동기화 회로(2)는 도 7에서 보는 바와 같이 원치 않은 글리치의 입력으로 출력신호가 발생되어 회로의 오동작 현상이 발생될 수 있다.

도 8은 본 발명에 따른 동기화 회로의 바람직한 실시예를 나타낸 블록도이다. 본 발명에 따른 동기화 회로(3)는 제 1 클럭과 제 2 클럭의 주파수 차이에 상관없이 그리고 글리치에 의한 영향 없이 안정적으로 상기 제 1 및 제 2 클럭의 천이에 안정적으로 동기된 출력신호를 발생한다.

본 발명에 따른 동기화 회로(3)는 플립플롭들(110, 120, 130, 140), 입력신호 처리기(200), 그리고 펄스 생성기(300)를 포함한다. 상기 동기화 회로(3)는 입력신호(Input) 및 서로 다른 주파수를 갖는 제 1 및 제 2 클럭들(CLK1, CLK2)을 입력받아서 출력신호(Output)를 생성한다. 여기서, 상기 입력신호(Input)는 상기 제 1 클럭의 천이에 동기된 신호이다.

도 8을 참조하면, 상기 제 1 및 제 2 플립플롭들(110, 120)은 제 1 클럭(CLK1)에 동기되며, 상기 제 3 및 제 4 플립플롭들(130, 140)은 제 2 클럭(CLK2)에 동기된다. 여기서, 상기 제 1 클럭(CLK1)은 상기 제 2 클럭(CLK2)보다 높은 주파수를 갖는다고 가정한다.

상기 제 1 플립플롭(110)은 상기 제 4 플립플롭(140)으로부터 피드백된 제 4 신호(S4)를 입력받는다. 상기 제 1 플립플롭(110)은 상기 제 4 신호(S4)를 피드백 받아서 제 1 클럭(CLK1)의 로우-하이 천이에 동기되어 제 1 신호(S1)를 내보낸다.

상기 입력신호 처리기(200)는 상기 제 1 플립플롭(110)과 상기 제 2 플립플롭(120)사이에 연결된다. 상기 입력신호 처리기(200)는 상기 제 1 신호(S1)를 받아들이면 데이타 '0'을 내보낸다. 상기 입력신호 처리기(200)는 상기 입력신호(Input)를 받아들이면 데이타 '1'을 내보낸다. 상기 입력신호 처리기(200)는 상기 제 1 신호(S1)와 상기 입력신호(Input)를 동시에 받아들이면 데이타 '1'을 출력한다. 그리고 상기 입력신호 처리기(200)는 상기 제 1 신호(S1) 및 상기 입력신호(Input)의 입력이 없으면 상기 제 2 신호(S2)를 피드백 받아서 상기 제 2 신호(S2)를 내보낸다.

도 9A는 상기 입력신호 처리기(200)의 실시예를 보여주는 회로도이다. 상기 입력신호 처리기(200)는 2개의 멀티플렉서(201, 202)로 구성된다.

상기 제 1 멀티플렉서(201)는 상기 제 1 플립플롭(110)으로부터 제 1 신호(S1)를 입력받는다. 상기 제 1 멀티플렉서(201)는 상기 제 1 신호(S1)에 따라 데이타 '0' 또는 상기 제 2 플립플롭(120)으로부터 피드백된 제 2 신호(S2)를 선택한다. 상기 제 1 신호(S1)가 하이이면 데이타 '0'이 선택되고, 로우이면 상기 제 2 신호(S2)가 선택된다.

상기 제 2 멀티플렉서(202)는 상기 입력신호(Input)에 따라 데이타 '1' 또는 상기 제 1 멀티플렉서(201)에서 출력된 값을 선택한다. 상기 입력신호(Input)가 하이이면 데이타 '1'이 선택되고, 로우이면 상기 제 1 멀티플렉서(201)에서 출력된 값이 선택된다.

도 9B는 제 1 신호(S1) 또는 입력신호(Input)의 상태에 따라 입력신호 처리기에서 출력되는 신호(S0)를 나타낸 도표이다. 상기 입력신호 처리기(200)는 상기 제 1 신호(S1) 및 상기 입력신호(Input)가 모두 로우인 경우에 상기 제 2 신호(S2)를 출력한다. 상기 입력신호 처리기(200)는 상기 제 1 신호(S1)가 로우이고 상기 입력신호(Input)가 하이인 경우에 데이타 '1'을 출력한다. 상기 입력신호 처리기(200)는 상기 제 1 신호(S1)가 하이이고 상기 입력신호(Input)가 로우인 경우에 데이타 '0'을 출력한다. 상기 입력신호 처리기(200)는 상기 제 1 신호(S1) 및 상기 입력신호(Input)가 모두 하이인 경우에 데이타 '1'을 출력한다.

다시 도 8을 참조하면, 상기 제 2 플립플롭(120)은 상기 입력신호 처리기(200)에서 출력되는 값(S0)을 입력받는다. 상기 제 2 플립플롭(120)은 상기 출력값(S0)를 입력받아서 제 1 클럭(CLK1)의 로우-하이 천이에 동기되어 제 2 신호(S2)를 출력한다.

상기 제 2 플립플롭(120)은 상기 입력신호 처리기(200)로부터 데이타 '0'을 입력받으면 데이타 '0'을 출력하고, 데이타 '1'을 입력받으면 데이타 '1'을 출력한다. 그리고 피드백된 제 2 신호(S2)를 입력받으면 원래의 제 2 신호(S2)의 상태를 그대로 유지한다.

상기 제 2 플립플롭(120)은 상기 입력신호(Input)의 변화를 저장한다. 즉, 입력신호(Input)가 로우에서 하이로 바뀌면, 상기 제 2 신호(S2)는 상기 제 1 클럭(CLK1)의 로우-하이 천이에 동기되어 로우에서 하이로 바뀐다. 상기 제 2 신호(S2)는 상기 제 1 신호(S1)가 로우에서 하이로 바뀌기 전까지 하이상태를 유지한다. 상기 제 2 신호(S2)가 하이상태를 유지함으로써 상기 제 2 신호(S2)는 상기 제 2 클럭의 천이에 적어도 한 번 이상은 동기될 수 있다. 상기 제 1 신호(S1)가 로우에서 하이로 바뀌면, 상기 제 2 신호(S2)는 상기 제 1 클럭(CLK1)의 로우-하이 천이에 동기되어 하이에서 로우로 바뀐다.

상기 제 3 플립플롭(130)은 상기 제 2 플립플롭(120)으로부터 제 2 신호(S2)를 입력받는다. 상기 제 3 플립플롭(130)은 상기 제 2 신호(S2)를 입력받아서 제 2 클럭(CLK2)의 로우-하이 천이에 동기되어 제 3 신호(S3)를 출력한다. 제 2 신호(S2)는 제 1 클럭(CLK1)에 대해서는 동기된 신호이지만, 제 2 클럭(CLK2)에 대해서는 동기되지 않은 신호이다. 그러나 상기 제 2 신호(S2)는 상기 제 1 신호(S1)가 로우에서 하이로 바뀌기 전까지 하이상태를 유지하는 과정에서 상기 제 2 클럭(CLK2)의 주기보다 긴 주기를 갖게 된다. 따라서 제 2 신호(S2)는 제 2 클럭(CLK2)의 주기보다 길기 때문에 상기 제 3 플립플롭(130)의 출력단에서 사라지는 일은 결코 발생하지 않는다.

상기 제 4 플립플롭(140)은 상기 제 3 플립플롭(130)으로부터 제 3 신호(S3)를 입력받는다. 상기 제 4 플립플롭(140)은 상기 제 3 신호(S3)를 입력받아서 상기 제 2 클럭(CLK2)의 로우-하이 천이에 동기되어 제 4 신호(S4)를 출력한다.

상기 제 3 신호(S3)는 상기 제 2 클럭(CLK2)에 대한 셋업(setup) 및 홀드(hold) 조건에 따라 글리치가 발생할 수 있다. 따라서 상기 제 3 신호(S3)가 상기 제 2 클럭(CLK2)에 대해 안정적으로 동기화되려면 하나의 플립플롭이 더 필요하다. 상기 제 4 플립플롭(140)은 상기 제 3 신호(S3)를 안정적으로 동기화하기 위해 부가된 플립플롭이다.

상기 펄스 생성기(300)는 상기 제 3 신호(S3) 및 상기 제 4 신호(S4)를 입력받아서 출력신호(Output)를 생성한다. 상기 펄스 생성기(300)는 내부 구조에 따라 원하는 형태의 파형으로 생성할 수 있다.

도 10A는 펄스 생성기의 간단한 실시예를 보여주는 회로도이고, 도 10B는 펄스 생성기의 타이밍도이다. 상기 펄스 생성기(300)는 하나의 인버터(301)와 하나의 앤드 게이트(302)로 구성된다. 상기 인버터(301)는 상기 제 3 플립플롭(130)으로부터 제 3 신호(S3)를 입력받아서 반전된 신호(/S3)를 출력한다. 상기 앤드 게이트(302)는 상기 반전 신호(/S3) 및 제 4 신호(S4)를 입력받는다. 상기 앤드 게이트(302)는 상기 신호들(/S3, S4)의 상태가 모두 하이인 구간에서 펄스를 발생한다.

도 11은 도 8의 동기화 회로에 대한 타이밍도이다. 도 11을 참조하여 상기 동기화 회로(3)의 동작을 설명하면 다음과 같다.

입력신호(Input)는 제 1 클럭(CLK1)에 동기된 신호이다.

제 1 단계로, 제 2 신호(S2)는 상기 입력신호(Input)가 하이인 상태에서 제 1 클럭(CLK1)의 로우-하이 천이에 동기되어 로우에서 하이로 바뀐다. 상기 제 2 신호(S2)는 피드백된다. 따라서 상기 제 2 신호(S2)는 상기 입력신호(Input)가 로우 상태에서 상기 제 1 클럭(CLK1)의 다음 로우-하이 천이에 동기되어 하이에서 로우로 바뀌지 않는다. 상기 제 2 신호(S2)는 하이상태를 계속 유지하게 된다.

제 2 단계로, 제 3 신호(S3)는 상기 제 2 신호(S2)가 하이인 상태에서 상기 제 2 클럭(CLK2)의 로우-하이 천이에 동기되어 로우에서 하이로 바뀐다.

제 3 단계로, 제 4 신호(S4)는 상기 제 3 신호(S3)가 하이인 상태에서 상기 제 2 클럭(CLK2)의 로우-하이 천이에 동기되어 로우에서 하이로 바뀐다. 상기 제 4 신호(S4)는 피드백된다.

제 4 단계로, 상기 제 1 신호(S1)는 피드백된 상기 제 4 신호(S4)가 하이인 상태에서 상기 제 1 클럭(CLK1)의 로우-하이 천이에 동기되어 로우에서 하이로 바뀐다.

제 5 단계로, 상기 제 2 신호(S2)는 상기 제 1 신호(S1)가 하이인 상태에서 상기 제 1 클럭(CLK1)의 로우-하이 천이에 동기되어 하이에서 로우로 바뀐다.

제 6 단계로, 상기 제 3 신호(S3)는 상기 제 2 신호(S2)가 로우인 상태에서 상기 제 2 클럭(CLK2)의 로우-하이 천이에 동기되어 하이에서 로우로 바뀐다.

제 7 단계로, 상기 제 4 신호(S4)는 상기 제 3 신호(S3)가 로우인 상태에서 상기 제 2 클럭(CLK2)의 로우-하이 천이에 동기되어 하이에서 로우로 바뀐다.

제 8 단계로, 상기 제 1 신호(S1)는 상기 제 4 신호(S4)가 로우인 상태에서 상기 제 1 클럭(CLK1)의 로우-하이 천이에 동기되어 하이에서 로우로 바뀐다.

제 9 단계로, 상기 펄스 발생기(300)는 상기 제 3 신호(S3)와 상기 제 4 신호(S4)를 입력받아서 출력신호(Output)를 생성한다. 상기 생성된 출력신호(Output)는 상기 제 1 클럭(CLK1) 및 상기 제 2 클럭(CLK2)에 동기된 안정된 신호이다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명에 의하면, 제 1 클럭과 제 2 클럭의 주파수 차이에 상관없이 상기 제 1 및 제 2 클럭의 천이에 안정적으로 동기된 출력신호를 생성할 수 있다. 그리고 입력신호에 글리치가 발생된 경우에 상기 글리치로 인해 회로가 오동작 하는 것을 방지할 수 있다.

도 1은 복수개의 클럭들을 필요로 하는 동기화 회로에 대한 개념도이다.

도 2는 도 1의 동기화 회로에 대한 실시예를 보여주는 회로도이다.

도 3은 도 2에서 제 2 클럭이 제 1 클럭보다 높은 주파수를 갖는 경우에 대한 타이밍도이다.

도 4는 도 2에서 제 1 클럭이 제 2 클럭보다 높은 주파수를 갖는 경우에 대한 타이밍도이다.

도 5는 도 1의 동기화 회로에 대한 다른 실시예를 보여주는 회로도이다.

도 6은 도 5에서 정상적인 입력신호가 입력된 경우에 대한 타이밍도이다.

도 7은 도 5에서 비정상적인 입력신호가 입력된 경우에 대한 타이밍도이다.

도 8은 본 발명에 따른 동기화 회로의 실시예를 보여주는 블록도이다.

도 9a는 도 8의 입력신호 처리기에 대한 실시예를 보여주는 회로도이다.

도 9b는 도 8의 입력신호 처리기의 입출력 신호들에 대한 상태를 보여주는 도표이다.

도 10a는 도 8의 펄스 생성기에 대한 실시예를 보여주는 회로도이다.

도 10b는 도 8의 펄스 생성기의 입출력 신호들에 대한 타이밍도이다.

도 11은 도 8의 동기화 회로에 대한 타이밍도이다.

*도면의 주요부분에 대한 부호의 설명*

1, 2, 3 : 동기화 회로

10, 11, 12, 20, 21, 22, 110. 120, 130, 140 : 플립플롭

200 : 입력신호 처리기 201, 202 : 멀티플렉서

300 : 펄스 생성기

Claims

동기화 회로에 있어서:

제 1 클럭의 천이에 동기된 입력신호와;

상기 입력신호를 받아들여서 제 1 신호를 발생하는, 상기 발생된 제 1 신호가 제 2 클럭의 천이에 동기될 수 있도록 상기 제 1 신호를 저장하는, 그리고 제 3 신호를 피드백 받아서 상기 제 1 신호를 초기화하는 입력장치와;

상기 제 1 신호를 받아들여서 상기 제 2 클럭의 천이에 동기되어 제 2 신호를 내보내는 제 1 플립플롭과;

상기 제 2 신호를 받아들여서 상기 제 2 클럭의 천이에 동기되어 상기 제 3 신호를 내보내는 제 2 플립플롭과; 그리고

상기 제 2 신호와 상기 제 3 신호를 받아들여서 출력신호를 생성하는 펄스 생성기를 포함하는 것을 특징으로 하는 동기화 회로.
제 1 항에 있어서,

상기 제 1 클럭은, 상기 제 2 클럭보다 주파수보다 높은 것을 특징으로 하는 동기화 회로.
제 1 항에 있어서,

상기 입력장치는,

상기 입력신호를 받아들여서 셋신호를 내보내거나, 상기 제 3 신호를 피드백 받아서 리셋신호를 내보내거나, 또는 상기 제 1 신호를 피드백 받아서 유지신호를 내보내는 입력신호 처리기와; 그리고

상기 셋신호를 받아들여서 상기 제 1 클럭의 천이에 동기되어 상기 제 1 신호를 발생하는, 상기 유지신호를 받아들여서 상기 제 1 신호가 제 2 클럭의 천이에 동기될 수 있도록 상기 제 1 신호를 저장하는, 그리고 상기 리셋신호를 받아들여서 상기 제 1 클럭의 천이에 동기되어 상기 제 1 신호를 초기화하는 제 3 플립플롭을 포함하는 것을 특징으로 하는 동기화 회로.
제 3 항에 있어서,

상기 입력신호 처리기는,

상기 제 3 신호의 제어에 따라 데이타 '0'를 선택하여 상기 리셋신호를 발생하는 제 1 멀티플렉서와; 그리고

상기 입력신호의 제어에 따라 데이타 '1'를 선택하여 상기 셋신호를 발생하는 제 2 멀티플렉서를 포함하는 것을 특징으로 하는 동기화 회로.
제 4 항에 있어서,

상기 입력신호 처리기는, 상기 입력신호와 상기 제 3 신호를 동시에 입력받으면 상기 셋신호를 발생하는 것을 특징으로 하는 동기화 회로.
제 4 항에 있어서,

상기 입력신호 처리기는, 상기 입력신호 및 상기 제 3 신호의 입력이 없으면 상기 제 1 신호를 피드백 받아서 상기 유지신호를 발생하는 것을 특징으로 하는 동기화 회로.
동기화 회로에 있어서:

제 1 클럭의 천이에 동기된 입력신호와;

제 4 신호를 피드백 받아서 상기 제 1 클럭의 천이에 동기되어 제 1 신호를 내보내는 제 1 플립플롭과;

상기 입력신호를 받아들여서 제 2 신호를 발생하는, 상기 제 2 신호가 제 2 클럭의 천이에 동기될 수 있도록 상기 제 2 신호를 저장하는, 그리고 상기 제 1 신호를 받아들여서 상기 제 2 신호를 초기화하는 입력장치와;

상기 제 2 신호를 받아들여서 상기 제 2 클럭의 천이에 동기되어 제 3 신호를 내보내는 제 2 플립플롭과;

상기 제 3 신호를 받아들여서 상기 제 2 클럭의 천이에 동기되어 상기 제 4 신호를 내보내는 제 3 플립플롭과; 그리고

상기 제 3 신호 및 상기 제 4 신호를 받아들여서 출력신호를 생성하는 펄스 생성기를 포함하는 것을 특징으로 하는 동기화 회로.
제 7 항에 있어서,

상기 제 1 클럭은, 상기 제 2 클럭보다 주파수보다 높은 것을 특징으로 하는 동기화 회로.
제 7 항에 있어서,

상기 입력장치는,

상기 입력신호를 받아들여서 셋신호를 내보내거나, 상기 제 1 신호를 받아들여서 리셋신호를 내보내거나, 또는 상기 제 2 신호를 피드백 받아서 유지신호를 내보내는 입력신호 처리기와; 그리고

상기 셋신호를 받아들여서 상기 제 1 클럭의 천이에 동기되어 상기 제 2 신호를 발생하는, 상기 유지신호를 받아들여서 상기 제 2 신호가 제 2 클럭의 천이에 동기될 수 있도록 상기 제 2 신호를 저장하는, 그리고 상기 리셋신호를 받아들여서 상기 제 1 클럭의 천이에 동기되어 상기 제 1 신호를 초기화하는 제 4 플립플롭을 포함하는 것을 특징으로 하는 동기화 회로.
제 9 항에 있어서,

상기 입력신호 처리기는,

상기 제 1 신호의 제어에 따라 데이타 '0'를 선택하여 상기 리셋신호를 발생하는 제 1 멀티플렉서와; 그리고

상기 입력신호의 제어에 따라 데이타 '1'를 선택하여 상기 셋신호를 발생하는 제 2 멀티플렉서를 포함하는 것을 특징으로 하는 동기화 회로.
제 10 항에 있어서,

상기 입력신호 처리기는, 상기 입력신호와 상기 제 1 신호를 동시에 입력받으면 상기 셋신호를 발생하는 것을 특징으로 하는 동기화 회로.
제 10 항에 있어서,

상기 입력신호 처리기는, 상기 입력신호 및 상기 제 1 신호의 입력이 없으면 상기 제 2 신호를 피드백 받아서 상기 유지신호를 발생하는 것을 특징으로 하는 동기화 회로.
제 9 항에 있어서,

상기 제 1 내지 제 4 플립플롭은, D플립플롭인 것을 특징으로 하는 동기화 회로.
동기화 회로에 있어서:

제 1 클럭의 천이에 동기된 입력신호와;

적어도 하나 이상의 플립플롭들이 직렬로 연결되며, 제 4 신호를 피드백 받아서 상기 제 1 클럭의 천이에 동기되어 제 1 신호를 발생하는 제 1 플립플롭 그룹과;

상기 입력신호를 받아들여서 제 2 신호를 발생하는, 상기 제 2 신호가 제 2 클럭의 천이에 동기될 수 있도록 상기 제 2 신호를 저장하는, 그리고 상기 제 1 신호를 받아들여서 상기 제 2 신호를 초기화하는 입력장치와;

상기 제 2 신호를 받아들여서 상기 제 2 클럭의 천이에 동기되어 제 3 신호를 내보내는 제 2 플립플롭과;

적어도 하나 이상의 플립플롭들이 직렬로 연결되며, 상기 제 3 신호를 받아들여서 상기 제 2 클럭의 천이에 동기되어 제 4 신호를 내보내는 제 3 플립플롭 그룹과; 그리고

상기 제 3 신호 및 상기 제 3 플립플롭 그룹에 속한 플립플롭들의 출력단에서 발생되는 신호들을 받아들여서 출력신호를 생성하는 펄스 생성기를 포함하는 것을 특징으로 하는 동기화 회로.
제 14 항에 있어서,

상기 제 1 클럭은, 상기 제 2 클럭보다 주파수보다 높은 것을 특징으로 하는 동기화 회로.
제 14 항에 있어서,

상기 입력장치는,

상기 입력신호를 받아들여서 셋신호를 내보내거나, 상기 제 1 신호를 받아들여서 리셋신호를 내보내거나, 또는 상기 제 2 신호를 피드백 받아서 유지신호를 내보내는 입력신호 처리기와; 그리고

상기 셋신호를 받아들여서 상기 제 1 클럭의 천이에 동기되어 제 2 신호를 발생하는, 상기 유지신호를 받아들여서 상기 제 2 신호가 제 2 클럭의 천이에 동기될 수 있도록 상기 제 2 신호를 저장하는, 그리고 상기 리셋신호를 받아들여서 상기 제 1 클럭의 천이에 동기되어 상기 제 2 신호를 초기화하는 제 4 플립플롭을 포함하는 것을 특징으로 하는 동기화 회로.
제 16 항에 있어서,

상기 입력신호 처리기는,

상기 제 1 신호의 제어에 따라 데이타 '0'를 선택하여 상기 리셋신호를 발생하는 제 1 멀티플렉서와; 그리고

상기 입력신호의 제어에 따라 데이타 '1'를 선택하여 상기 셋신호를 발생하는 제 2 멀티플렉서를 포함하는 것을 특징으로 하는 동기화 회로.
제 17 항에 있어서,

상기 입력신호 처리기는, 상기 입력신호와 상기 제 1 신호를 동시에 입력받으면 상기 셋신호를 발생하는 것을 특징으로 하는 동기화 회로.
제 17 항에 있어서,

상기 입력신호 처리기는, 상기 입력신호 및 상기 제 1 신호의 입력이 없으면 상기 제 2 신호를 피드백 받아서 상기 유지신호를 발생하는 것을 특징으로 하는 동기화 회로.
제 16 항에 있어서,

상기 제 1 내지 제 4 플립플롭은, D플립플롭인 것을 특징으로 하는 동기화 회로.