JP2015185793A - 半導体装置 - Google Patents

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Abstract

【課題】シリコンノジュールの析出位置を制御することができる技術を提供する。【解決手段】半導体装置1は、シリコン層2と、シリコン層2の表面の一部に接触して積層されたシリコンを含有する表面側アルミニウム層3と、シリコン層2の表面の一部に接触して積層され、表面側アルミニウム層3に隣り合って接触している絶縁膜5と、を備える。絶縁膜5は、シリコン層2の表面に対して垂直方向から観察したときに、絶縁膜本体10と、絶縁膜本体10から表面側アルミニウム層3に突出する複数の第1ノジュール析出部11と、を有する。前記垂直方向から観察したときに、絶縁膜本体10の側面20と第1ノジュール析出部11の側面21によって角部31が形成されている。【選択図】図1

Description

本明細書に開示の技術は、シリコン層の表面に積層されたアルミニウム層を備える半導体装置に関する。
近年の半導体装置では、電極の材料としてアルミニウムが多く用いられている。このような半導体装置では、シリコン層の表面にアルミニウム層が積層されている。この構成では、積層されたシリコン層とアルミニウム層とを接合するために加熱処理を行う際に、アルミニウムがシリコン層の表面からシリコン層の内部に突起状に入り込むことがある。この現象は一般的にアロイスパイクと呼ばれている。このようなアロイスパイクを抑制するために、アルミニウム層に予め僅かな量のシリコンを添加することがある。しかしながら、アルミニウム層にシリコンを添加すると、アロイスパイクを抑制することはできるものの、アルミニウム層を加熱処理したときに、アルミニウム層に含まれるシリコンがアルミニウム層の下のシリコン層の表面にノジュールとして析出することがある。このようなノジュールが析出すると、ノジュールにより半導体装置の通電が阻害され、電気抵抗が大きくなることがある。
特開平6−163719号公報
特許文献1には、ノジュールの析出を抑制する技術が開示されている。特許文献1の技術は、シリコン層の表面を被覆する絶縁膜にコンタクトホールを形成する工程と、コンタクトホール内に露出したシリコン層の表面をシリコンを含まない純粋なアルミニウム層で被覆する工程と、純粋なアルミニウム層の上にシリコンを含むアルミニウム・シリコン層を形成する工程と、アルミニウム層とアルミニウム・シリコン層とを同時にエッチングして電極配線を形成する工程と、を備えている。しかしながら特許文献1の技術ではノジュールが析出する位置がばらつき、予期せぬ位置にノジュールが析出してしまう問題があった。そこで本明細書は、シリコンノジュールの析出位置を制御することができる半導体装置を提供することを目的とする。
本明細書に開示する半導体装置は、半導体層と、前記半導体層の表面の一部に接触して積層されたシリコンを含有するアルミニウム層と、前記半導体層の表面の一部に接触して積層され、前記アルミニウム層に隣り合って接触している絶縁膜と、を備えている。前記絶縁膜は、前記半導体層の表面に対して垂直方向から観察したときに、絶縁膜本体と、前記絶縁膜本体から前記アルミニウム層側に突出する複数の第1ノジュール析出部と、を有している。前記垂直方向から観察したときに、前記絶縁膜本体の側面と前記第1ノジュール析出部の側面によって角部が形成されている。
このような構成によれば、アルミニウム層を加熱したときに、アルミニウム層に含まれるシリコンがノジュール(シリコンの小塊)として析出する。このとき、上述の半導体装置によれば、絶縁膜本体の側面と第1ノジュール析出部の側面により角部が形成されているので、この角部にシリコンのノジュールの核ができやすく、この核を中心にしてノジュールが集中的に析出する。このように、絶縁膜に角部を形成することにより、シリコンのノジュールを角部に集めることができ、シリコンのノジュールを偏在させることができる。これにより、ノジュールの析出位置を制御することができる。
上記半導体装置において、前記第1ノジュール析出部は、前記絶縁膜本体から突出する第1凸部と、前記第1凸部から突出する第2凸部とを含んでもよい。
また、前記垂直方向から観察したときに、前記絶縁膜本体が環状に配置されていてもよい。
上記半導体装置は、前記半導体層の表面から内部に向けて延びるトレンチゲートをさらに備えていてもよい。また、前記垂直方向から観察したときに、前記絶縁膜本体のレイアウトと前記トレンチゲートのレイアウトが一致していてもよい。
また、前記絶縁膜は、前記垂直方向から観察したときに、前記絶縁膜本体から離間して配置されている第2ノジュール析出部をさらに有していてもよい。
また、前記垂直方向から観察したときに、前記第2ノジュール析出部に角部が形成されていてもよい。
実施形態に係る半導体装置の断面図である。 図1のII−II断面図である。 実施形態に係る半導体装置の要部を拡大して示す図である。 他の実施形態に係る半導体装置の断面図である。 図4のV−V断面図である。 更に他の実施形態に係る半導体装置の図5に対応する断面図である。 更に他の実施形態に係る半導体装置の要部を拡大して示す図である。 第2ノジュール析出部の平面図である。 第2ノジュール析出部の平面図である。
以下、実施形態について添付図面を参照して説明する。図1に示すように、本実施形態に係る半導体装置1は、シリコン層2(半導体層の一例)と、シリコン層2の表面に積層された表面側アルミニウム層3と、を備えている。また、半導体装置1は、シリコン層2の表面に積層された絶縁膜5を備えている。
シリコン層2は、シリコンを主成分としており、n型のドリフト領域41と、n型のコンタクト領域42とを備えている。コンタクト領域42のn型の不純物濃度は、ドリフト領域41のn型の不純物濃度よりも高い。シリコン層2の表面側(図1の上側)がアノード側であり、裏面側(図1の下側)がカソード側である。
表面側アルミニウム層3の中央部は、シリコン層2の上に配置されており、シリコン層2に対する電極になる。表面側アルミニウム層3はシリコン層2のコンタクト領域42に接触している。表面側アルミニウム層3はシリコン層2の一部に接触している。表面側アルミニウム層3の端部は絶縁膜5の上に配置されており、絶縁膜5の表面に接触している。表面側アルミニウム層3は、例えばスパッタリング法により形成される。表面側アルミニウム層3は、アルミニウムを主成分として含有しており、シリコンを副成分として含有している。表面側アルミニウム層3におけるシリコンの含有率は10重量%未満である。表面側アルミニウム層3に含まれるシリコンは、表面側アルミニウム層3がその下のシリコン層2に入り込むアロイスパイクと呼ばれる現象を抑制するためのものである。表面側アルミニウム層3に含まれるシリコンは、表面側アルミニウム層3が加熱されたときにノジュール(シリコンの小塊)として析出する。
絶縁膜5は、シリコン層2と表面側アルミニウム層3の間に配置されている。シリコン層2の上に絶縁膜5が配置され、絶縁膜5の上に表面側アルミニウム層3が配置されている。絶縁膜5は、シリコン層2の表面を被覆している。絶縁膜5はシリコン層2の表面の一部に接触している。絶縁膜5は、例えば二酸化ケイ素(SiO)からなる膜であり、シリコン層2の表面を熱酸化することによって形成することができる。絶縁膜5は、略均一な膜厚で成膜されている。
絶縁膜5を平面視したときの構成について説明する。図2は、シリコン層2の表面に対して垂直方向から観察したときの図である。図2に示すように、絶縁膜5は、表面側アルミニウム層3に隣り合って接触している。絶縁膜5は、表面側アルミニウム層3と接触する絶縁膜本体10と、絶縁膜本体10から表面側アルミニウム層3側に突出する複数の第1ノジュール析出部11とを備えている。また、絶縁膜5は、絶縁膜本体10から離間した位置に配置されている複数の第2ノジュール析出部12を備えている。第1ノジュール析出部11と第2ノジュール析出部12は互いに離間した位置に配置されている。
絶縁膜本体10は、四角形の環状に配置されている。絶縁膜本体10は、図3に示すように、側面20を有している。絶縁膜本体10の側面20は、表面側アルミニウム層3に面しており、表面側アルミニウム層3に接触している。絶縁膜本体10に囲まれた部分にコンタクトホール15が形成されている。コンタクトホール15からシリコン層2のコンタクト領域42が露出しており、露出したコンタクト領域42に表面側アルミニウム層3が接触している。
複数の第1ノジュール析出部11は、互いに間隔をあけて並んで配置されており、シリコン層2の上に点在している。各第1ノジュール析出部11は、四角形状に形成されている。第1ノジュール析出部11は、側面21を有している。側面21は、絶縁膜本体10の側面20と直交する方向に延びる2つの面と、絶縁膜本体10の側面20と平行な方向に延びる1つの面とを有している。第1ノジュール析出部11の側面21は、表面側アルミニウム層3に面しており、表面側アルミニウム層3に接触している。第1ノジュール析出部11の側面21は、絶縁膜本体10の側面20と交わっている。絶縁膜本体10の側面20と第1ノジュール析出部11の側面21が交わる部分に第1角部31が形成されている。第1角部31は、絶縁膜本体10と第1ノジュール析出部11の接合部分に形成さる。第1角部31には表面側アルミニウム層3が接触している。
第1角部31の角度は90°(直交)に限定されるものではない。第1角部31の角度は180°未満に設定されている。好ましくは、第1角部31の角度は90°未満に設定されている。第1角部31には、表面側アルミニウム層3が加熱されたときにシリコンのノジュールが集中的に析出しやすい。第1ノジュール析出部11の側面21と絶縁膜本体10の側面20によって囲まれた部分に凹部36が形成されている。凹部36には表面側アルミニウム層3が充填されている。
複数の第2ノジュール析出部12は、互いに間隔をあけて並んで配置されており、シリコン層2の上に点在している。第2ノジュール析出部12は、環状の絶縁膜本体10の内側(コンタクトホール15の内部)に配置されている。第2ノジュール析出部12は、第1ノジュール析出部11よりもコンタクトホール15の中心部に近い位置に配置されている一方、コンタクトホール15の中心部を避けた位置に配置されている。第2ノジュール析出部12の位置は、コンタクトホール15の中心部(コンタクト領域42の中心部)にノジュールが析出しないように、コンタクトホール15の中心部から離れていることが好ましい。一方、第2ノジュール析出部12の位置は、コンタクトホール15の中心部における表面側アルミニウム層3に含まれるシリコンのノジュールを第2ノジュール析出部12に析出させるために、コンタクトホール15の中心部から離れすぎていないことが好ましい。そこで、第2ノジュール析出部12とコンタクトホール15の中心部の間の距離は3μm〜10μmであることが好ましい。各第2ノジュール析出部12は、四角形状に形成されている。第2ノジュール析出部12は、側面22を有している。第2ノジュール析出部12の側面22は、表面側アルミニウム層3に面しており、表面側アルミニウム層3に接触している。
次に、半導体装置の製造方法の一例について説明する。上記の半導体装置1を製造するときは、まずシリコン層2の表面に絶縁膜5を積層する。より詳細には、まずシリコン層2の表面を熱酸化することにより酸化膜を形成する。次に、形成した酸化膜の不要な部分をエッチングにより除去する。具体的には、絶縁膜5の絶縁膜本体10、第1ノジュール析出部11および第2ノジュール析出部12が残存し、コンタクトホール15が形成されるように酸化膜の不要な部分を除去する。これにより、シリコン層2の上に絶縁膜5が形成される。
続いて、シリコン層2の表面に表面側アルミニウム層3を積層する。表面側アルミニウム層3は、スパッタリング法により形成することができる。表面側アルミニウム層3は、絶縁膜5の表面にも形成される。また、形成した表面側アルミニウム層3の不要な部分をエッチングにより除去する。これにより、シリコン層2及び絶縁膜5の上に表面側アルミニウム層3が形成される。絶縁膜5はシリコン層2と表面側アルミニウム層3の間に配置される。
次に、シリコン層2、絶縁膜5、および表面側アルミニウム層3を積層した状態で全体を加熱処理する。加熱処理の温度は約400℃〜600℃である。加熱処理によりシリコン層2と表面側アルミニウム層3との接合部分で合金が形成され、シリコン層2と表面側アルミニウム層3が接合する。これによりシリコン層2の上にアルミニウムの電極が形成される。
上述の半導体装置1によれば、表面側アルミニウム層3を加熱したときに、表面側アルミニウム層3に含まれるシリコンがノジュール(シリコンの小塊)として析出する。シリコンのノジュールは、例えば、絶縁膜本体10の側面20、第1ノジュール析出部11の側面21、および第2ノジュール析出部12の側面22等に付着するように析出する。このとき、上述の半導体装置1によれば、絶縁膜本体10の側面20と第1ノジュール析出部11の側面21により第1角部31が形成されているので、この第1角部31にシリコンのノジュールが集中的に析出する。このように、上述の半導体装置1によれば、絶縁膜5に第1角部31を形成することにより、シリコンのノジュールを第1角部31に集めることができ、シリコンのノジュールを偏在させることができる。これにより、第1角部31を形成することによってノジュールの析出位置を制御することができる。また、ノジュールの析出位置を制御できるので、例えばコンタクト領域42における抵抗や寄生素子の動作を抑制しやすくなる。また、絶縁膜5を利用して、絶縁膜本体10の側面20と第1ノジュール析出部11の側面21により第1角部31を形成するだけなので、ノジュールを集めるための構成を簡易な構成にすることができる。
以上、一実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。半導体装置の他の例としてIGBT(Insulated Gate Bipolar Transistor)を用いてもよい。他の実施形態に係る半導体装置(IGBT)1では、図4に示すように、シリコン層2が、p型のコレクタ領域146と、コレクタ領域146の上に積層されたn型のバッファ領域143と、バッファ領域143の上に積層されたn型のドリフト領域141と、ドリフト領域141の上に積層されたp型のボディ領域144と、ボディ領域144の上に積層されたn型のエミッタ領域145と、ボディ領域144の上に積層されたp型のコンタクト領域142とを備えている。シリコン層2のエミッタ領域145及びコンタクト領域142が、絶縁膜5に形成されたコンタクトホール15から露出している。表面側アルミニウム層3は、コンタクトホール15から露出するエミッタ領域145及びコンタクト領域142に接触している。コレクタ領域146の裏面には電極になる裏面側アルミニウム層4が積層されている。
また、図4に示す半導体装置1は、シリコン層2の表面から内部に延びるトレンチゲート50を備えている。トレンチゲート50は、シリコン層2の表面から内部に延びるトレンチ51と、トレンチ51の内部に配置されたゲート電極52と、ゲート電極52を被覆するゲート絶縁膜53とを備えている。絶縁膜5がトレンチゲート50の表面に配置されており、トレンチゲート50を被覆している。
絶縁膜5を平面視したときの構成について説明する。図5は、シリコン層2の表面に対して垂直方向から観察したときの図である。図5に示すように、絶縁膜5の絶縁膜本体10は、四角形の環状に配置されている。同様に、トレンチゲート50が四角形の環状に形成されている。絶縁膜本体10のレイアウトとトレンチゲート50のレイアウトが一致しており、絶縁膜本体10がトレンチゲート50を覆っている。絶縁膜5の第2ノジュール析出部12は、エミッタ領域145及びコンタクト領域142を避けた位置に配置されている。なお、図4及び図5において、図1及び図2と同様の構成については同一の符号を付して説明を省略する。
また、図4に示す実施形態ではトレンチゲート50が環状に配置されていたが、この構成に限定されるものではなく、図6に示すように、複数のトレンチゲート50がストライプ状に配置されている構成であってもよい。各トレンチゲート50は、シリコン層2の表面に対して垂直方向から観察したときに、直線状に延びている。複数のトレンチゲート50は、同じ方向に延びるように並んで配置されている。なお、図6において、図5と同様の構成については同一の符号を付して説明を省略する。
また、上記では半導体装置の例としてIGBTを用いて説明したが、この構成に限定されるものではなく適宜変更可能であり、例えば半導体装置としてMOSFET(Metal Oxide Semiconductor Field Effect Transistor)やショットキーバリアダイオード(SBD)等を用いてもよい。
また、上記実施形態では第1ノジュール析出部11が四角形状であったが、この構成に限定されるものではない。他の実施形態では図7に示すように、第1ノジュール析出部11が、絶縁膜本体10から表面側アルミニウム層3側に突出する第1凸部61と、第1凸部61から突出する第2凸部62とを備えていてもよい。第1凸部61および第2凸部62は一体的に形成されている。第1凸部61および第2凸部62は、それぞれ、四角形状に形成されている。第1凸部61は側面25を有しており、第2凸部62は側面26を有している。第1凸部61の側面25および第2凸部62の側面26は、それぞれ、絶縁膜本体10の側面20と直交する方向に延びる面と、絶縁膜本体10の側面20と平行な方向に延びる面とを有している。第1凸部61の側面25および第2凸部62の側面26は、それぞれ、第1ノジュール析出部11の側面21の一部を形成している。側面25、26により第1ノジュール析出部11の側面21が形成されている。
側面25、26は、表面側アルミニウム層3に面しており、表面側アルミニウム層3に接触している。第1凸部61の側面25は、絶縁膜本体10の側面20と交わっている。絶縁膜本体10の側面20と第1凸部61の側面25が交わる部分に第1角部31が形成されている。第2凸部62の側面26は、第1凸部61の側面25と交わっている。第1凸部61の側面25と第2凸部62の側面26が交わる部分に第2角部32が形成されている。第2角部32は、第1凸部61と第2凸部62の接合部分に形成される。第2角部32には表面側アルミニウム層3が接触している。第2角部32の角度は90°(直交)に限定されるものではない。第2角部32の角度は180°未満に設定されている。好ましくは、第2角部32の角度は90°未満に設定されている。第2角部32には、表面側アルミニウム層3が加熱されたときにシリコンのノジュールが集中的に析出しやすい。
また、上記実施形態では第2ノジュール析出部12が四角形状であったが、この構成に限定されるものではなく、例えば図8及び図9に示すように、第2ノジュール析出部12を様々な形状にすることができる。図8及び図9に示す実施形態では、それぞれ、第2ノジュール析出部12は、シリコン層2の表面に対して垂直方向から観察したときに、複数の第3角部33を有している。第2ノジュール析出部12の側面22が屈曲しており、複数の第3角部33を形成している。各第3角部33の角度は180°未満に設定されている。好ましくは、第3角部33の角度は90°未満に設定されている。この構成によれば、第3角部33にシリコンのノジュールが集中的に析出しやすい。
また、上記実施形態では第2ノジュール析出部12が形成されていたが、この構成に限定されず、第2ノジュール析出部12を省略することもできる。
また、第1ノジュール析出部11及び第2ノジュール析出部12の構成は上記実施形態に限定されるものではない。例えば、第1ノジュール析出部11及び第2ノジュール析出部12の表面に凹部(図示省略)が形成されていてもよい。この構成によれば、表面に形成された凹部にシリコンのノジュールを析出させることができる。
また、上記実施形態では半導体層の一例としてシリコン層2を用いて説明したが、この構成に限定されるものではなく、半導体層として例えば炭化ケイ素(SiC)等の層を用いてもよい。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
1;半導体装置
2;シリコン層
3;表面側アルミニウム層
4;裏面側アルミニウム層
5;絶縁膜
10;絶縁膜本体
11;第1ノジュール析出部
12;第2ノジュール析出部
15;コンタクトホール
20;側面
21;側面
22;側面
25;側面
26;側面
31;第1角部
32;第2角部
33;第3角部
36;凹部
41;ドリフト領域
42;コンタクト領域
50;トレンチゲート
51;トレンチ
52;ゲート電極
53;ゲート絶縁膜
61;第1の凸部
62;第2の凸部
141;ドリフト領域
142;コンタクト領域
143;コレクタ領域
144;ボディ領域
145;エミッタ領域

Claims (6)

  1. 半導体層と、
    前記半導体層の表面の一部に接触して積層されたシリコンを含有するアルミニウム層と、
    前記半導体層の表面の一部に接触して積層され、前記アルミニウム層に隣り合って接触している絶縁膜と、を備え、
    前記絶縁膜は、前記半導体層の表面に対して垂直方向から観察したときに、絶縁膜本体と、前記絶縁膜本体から前記アルミニウム層側に突出する複数の第1ノジュール析出部と、を有し、
    前記垂直方向から観察したときに、前記絶縁膜本体の側面と前記第1ノジュール析出部の側面によって角部が形成されている、半導体装置。
  2. 前記第1ノジュール析出部は、前記絶縁膜本体から突出する第1凸部と、前記第1凸部から突出する第2凸部とを含む、請求項1に記載の半導体装置。
  3. 前記垂直方向から観察したときに、前記絶縁膜本体が環状に配置されている、請求項1又は2に記載の半導体装置。
  4. 前記半導体層の表面から内部に向けて延びるトレンチゲートをさらに備え、
    前記垂直方向から観察したときに、前記絶縁膜本体のレイアウトと前記トレンチゲートのレイアウトが一致する、請求項1〜3のいずれか一項に記載の半導体装置。
  5. 前記絶縁膜は、前記垂直方向から観察したときに、前記絶縁膜本体から離間して配置されている第2ノジュール析出部をさらに有している、請求項1から4のいずれかに記載の半導体装置。
  6. 前記垂直方向から観察したときに、前記第2ノジュール析出部に角部が形成されている、請求項1から5のいずれかに記載の半導体装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9318590B2 (en) * 2013-04-02 2016-04-19 Toyota Jidosha Kabushiki Kaisha IGBT using trench gate electrode
WO2016042955A1 (ja) * 2014-09-17 2016-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2016096307A (ja) * 2014-11-17 2016-05-26 トヨタ自動車株式会社 半導体装置
JP6304221B2 (ja) * 2015-12-08 2018-04-04 トヨタ自動車株式会社 Igbt
JP6588363B2 (ja) * 2016-03-09 2019-10-09 トヨタ自動車株式会社 スイッチング素子

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59210667A (ja) * 1983-05-16 1984-11-29 Fujitsu Ltd 半導体装置
JPS60117771A (ja) * 1983-11-30 1985-06-25 Fujitsu Ltd 半導体装置
JPS61226958A (ja) * 1985-03-30 1986-10-08 Toshiba Corp 半導体装置およびその製造法
JPS62204572A (ja) * 1986-03-05 1987-09-09 Sanken Electric Co Ltd シヨツトキバリア半導体装置
JPS63133649A (ja) * 1986-11-26 1988-06-06 Fujitsu Ltd 半導体装置
JPH04230024A (ja) * 1990-12-27 1992-08-19 Kawasaki Steel Corp 半導体装置の製造方法
JP2002050760A (ja) * 2000-08-03 2002-02-15 Sanyo Electric Co Ltd 絶縁ゲート型電界効果半導体装置
JP2002368221A (ja) * 2001-06-08 2002-12-20 Nec Corp 縦型mosfetを備えた半導体装置およびその製造方法
JP2005032939A (ja) * 2003-07-11 2005-02-03 Toyota Motor Corp 半導体装置
JP2005347313A (ja) * 2004-05-31 2005-12-15 Denso Corp 半導体装置の製造方法
JP2010278164A (ja) * 2009-05-27 2010-12-09 Toyota Motor Corp 半導体装置とその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4988423A (en) * 1987-06-19 1991-01-29 Matsushita Electric Industrial Co., Ltd. Method for fabricating interconnection structure
US4942451A (en) * 1988-09-27 1990-07-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having improved antireflection coating
JPH06163719A (ja) 1992-11-26 1994-06-10 Sanyo Electric Co Ltd 半導体装置の製造方法
US5308786A (en) 1993-09-27 1994-05-03 United Microelectronics Corporation Trench isolation for both large and small areas by means of silicon nodules after metal etching
US5492848A (en) 1994-03-18 1996-02-20 United Microelectronics Corp. Stacked capacitor process using silicon nodules
JPH08124877A (ja) 1994-10-24 1996-05-17 Sanyo Electric Co Ltd 半導体集積回路の製造方法
JPH08236617A (ja) 1995-02-23 1996-09-13 Matsushita Electric Works Ltd 半導体装置の製造方法
JP2000228403A (ja) 1999-02-05 2000-08-15 Matsushita Electric Works Ltd アルミ配線の形成方法
JP2001308094A (ja) 2000-04-19 2001-11-02 Oki Electric Ind Co Ltd 配線薄膜の堆積方法
JP2008159967A (ja) 2006-12-26 2008-07-10 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2009088381A (ja) 2007-10-02 2009-04-23 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59210667A (ja) * 1983-05-16 1984-11-29 Fujitsu Ltd 半導体装置
JPS60117771A (ja) * 1983-11-30 1985-06-25 Fujitsu Ltd 半導体装置
JPS61226958A (ja) * 1985-03-30 1986-10-08 Toshiba Corp 半導体装置およびその製造法
JPS62204572A (ja) * 1986-03-05 1987-09-09 Sanken Electric Co Ltd シヨツトキバリア半導体装置
JPS63133649A (ja) * 1986-11-26 1988-06-06 Fujitsu Ltd 半導体装置
JPH04230024A (ja) * 1990-12-27 1992-08-19 Kawasaki Steel Corp 半導体装置の製造方法
JP2002050760A (ja) * 2000-08-03 2002-02-15 Sanyo Electric Co Ltd 絶縁ゲート型電界効果半導体装置
JP2002368221A (ja) * 2001-06-08 2002-12-20 Nec Corp 縦型mosfetを備えた半導体装置およびその製造方法
JP2005032939A (ja) * 2003-07-11 2005-02-03 Toyota Motor Corp 半導体装置
JP2005347313A (ja) * 2004-05-31 2005-12-15 Denso Corp 半導体装置の製造方法
JP2010278164A (ja) * 2009-05-27 2010-12-09 Toyota Motor Corp 半導体装置とその製造方法

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