JP2015079949A - トランジスタ、クロックドインバータ回路、順序回路、および順序回路を備えた半導体装置 - Google Patents
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Abstract
Description
本実施の形態では、半導体装置の一例としてトランジスタについて説明する。ここでは、フロントゲートが、チャネルが形成される半導体層よりも基板側に存在する、ボトムゲート型のトランジスタについて説明する。
図1Aは、構成例1に係るトランジスタの回路記号である。トランジスタは、フロントゲートおよびバックゲートの2つのゲートを有しており、バックゲートがフロントゲートに接続されている。ここでは、図1Aの回路記号で表されるトランジスタをFET−1と呼ぶ。
基板100について、材質などに特段の制限はない。基板100がトランジスタ11の作製時の支持基板であれば、少なくとも、トランジスタ11の形成工程での熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板100として用いてもよい。また、シリコンや炭化シリコン等を材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等を材料とした化合物半導体基板、SOI基板等を適用することも可能であり、これらの基板上にトランジスタやキャパシタなどのデバイスが作製されているバックプレーン基板を基板100とすることが可能である。
フロントゲート電極121、バックゲート電極150は、単層構造、二層以上の積層構造の導電体で形成することができる。この導電体として、金属や合金、金属化合物(例えば、金属酸化物、金属窒化物、シリサイドなど)、リンを含むシリコンなどが挙げられる。これら金属を含む導電体に、他の元素や、化合物を添加した導電体でもよい。
ソース電極140S、ドレイン電極140Dも、フロントゲート電極121と同様に、単層構造、二層以上の積層構造の導電体で形成することができる。この導電体として、金属や合金、金属化合物(例えば、金属酸化物、金属窒化物、シリサイドなど)、リンを含むシリコンなどが挙げられる。これら金属を含む導電体に、他の元素や、化合物を添加した導電体でもよい。
絶縁層101、102は、単層の絶縁膜で、または2層以上の絶縁膜で形成することができる。このような絶縁膜としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、Ga−Zn酸化物等でなる膜があげられる。
OS層130は、金属酸化物でなる単層または積層構造を有する。OS層130は、チャネル形成領域が設けられる金属酸化物でなる半導体膜(酸化物半導体膜)を少なくとも1層有していればよい。OS層130を構成する金属酸化物として、酸化インジウム、酸化スズ、酸化亜鉛、In−Zn酸化物、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg酸化物、In−Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物(IGZOとも表記する)、In−Al−Zn酸化物、In−Sn−Zn酸化物、Sn−Ga−Zn酸化物、Al−Ga−Zn酸化物、Sn−Al−Zn酸化物、In−Hf−Zn酸化物、In−Zr−Zn酸化物、In−Ti−Zn酸化物、In−Sc−Zn酸化物、In−Y−Zn酸化物、In−La−Zn酸化物、In−Ce−Zn酸化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Sm−Zn酸化物、In−Eu−Zn酸化物、In−Gd−Zn酸化物、In−Tb−Zn酸化物、In−Dy−Zn酸化物、In−Ho−Zn酸化物、In−Er−Zn酸化物、In−Tm−Zn酸化物、In−Yb−Zn酸化物、In−Lu−Zn酸化物、In−Sn−Ga−Zn酸化物、In−Hf−Ga−Zn酸化物、In−Al−Ga−Zn酸化物、In−Sn−Al−Zn酸化物、In−Sn−Hf−Zn酸化物、In−Hf−Al−Zn酸化物を用いることができる。
構成例2に係るトランジスタは、構成例1のトランジスタの変形例であり、バックゲートとフロントゲートに独立して電位または信号の入力が可能である。図2Aは、構成例2に係るトランジスタの回路記号である。トランジスタは、フロントゲートおよびバックゲートの2つのゲートを有しており、バックゲートは、フロントゲートに接続されていない。ここでは、図2Aの回路記号で表されるトランジスタをFET−2と呼ぶ。
構成例3に係るトランジスタは、構成例2のトランジスタの変形例であり、バックゲートが存在していないトランジスタである。図3Aは、構成例3に係るトランジスタの回路記号である。ここでは、図3Aの回路記号で表されるトランジスタをFET−3と呼ぶ。
以下、トランジスタの変形例を説明する。
トランジスタ(FET−1−FET−3)は、チャネル形成領域が酸化物半導体でなるため、nチャネル型トランジスタである。以下、単極性トランジスタでなる回路の構成例を示す。回路のトランジスタにFET−1−3が用いられる。
単極性のトランジスタから、例えば、基本論理回路(バッファ回路、インバータ回路、クロックドインバータ回路、NAND回路、NOR回路など)を構成することができる。ここでは、インバータ回路について説明する。図8に、インバータ回路の回路記号を示す。
図9AはINV−1の回路図であり、図9Bはその真理値表である。なお、図9Bは、データ値の代わりに電位レベルを用いて表されており、”H”はハイレベルの電位を表し、トランジスタM1をオン状態にする大きさを有する。また、”L”はローレベルの電位を表しており、トランジスタM1をオフ状態にする大きさの電位である。
図10Aのインバータ回路(INV−2)は、INV−1の変形例であり、トランジスタM2のバックゲートをドレインに接続した回路構成を有する。
図10Bのインバータ回路(INV−3)は、INV−2の変形例であり、トランジスタM2のフロントゲートとバックゲートの接続を入れ替えた回路に相当する。トランジスタM2は、フロントゲートがドレインに接続され、バックゲートがソースに接続されている。
単極性のトランジスタで構成されたクロックドインバータ回路(CINV)について説明する。
図11Bに示すように、CINV−1は、INV−1(図9A)のトランジスタM1とVSS入力端子間に、トランジスタM11を接続した回路に対応する。トランジスタM11は、フロントゲートにクロック信号(CLK1)が入力され、バックゲートがフロントゲートに接続されている。トランジスタM12は、フロントゲートに端子(IN)およびバックゲートが接続され、ドレインは端子(OUT)に接続されている。トランジスタM13は、フロントゲートがソースに接続され、ソースが端子(OUT)に接続され、バックゲートにクロック信号(CLK2)が入力される。
図11Cに示すように、CINV−2は、CINV−1のM13のフロントゲートとバックゲートの接続を入れ替えた回路に相当し、CINV−1と同様に動作する。
順序回路の一例としてラッチ回路の構成例を示す。図12Aは、ラッチ回路の構成の一例を示すブロック図であり、図12Bは、同回路図である。
順序回路の一例としてシフトレジスタの構成例を示す。図13に示すように、複数のLATを直列に接続することにより、シフトレジスタ210を構成することができる。シフトレジスタ210において、クロック信号CLK、クロック信号CLKBは互いに位相が反転する関係にある信号である。LATの出力端子は、次の段のLATの入力端子に接続されており、1段目のLATの入力端子Dには、スタートパルス信号SPが入力される。クロック信号CLKまたはCLKBの立ち上がりにより、1段目のLATに入力されたスタートパルス信号が順次、次段のLATに転送され、かつ出力端子から信号SROUT1−SROUT4として取り出される。
本実施の形態では、実施の形態1に係るトランジスタの作製方法について説明する。ここでは、トランジスタ11(FET−1)を例に、その作製方法を説明する。
本実施の形態では、半導体装置の一例として、実施の形態1に係るOSトランジスタが用いられたアクティブマトリクス型表示装置について説明する。
アクティブマトリクス型表示装置は、表示パネル、コントローラ、電源回路等を有する半導体装置である。図14は、アクティブマトリクス型の液晶表示装置(LCD)の構成の一例を示すブロック図である。図15A、図15Bおよび図15Cに、LCDを構成する液晶パネル(LCパネル)の構成の一例を示す。
図15Aには、画素部411とドライバ回路(412、413)が同一基板に集積されている構造の表示パネルの構成例を示す。表示パネル471は、基板501、基板502を有する。基板501には、画素部411およびドライバ回路(412、413)、および端子部415が作製されている。図15Aの例では、ゲートドライバ回路412は、2つのゲートドライバ回路412Rとゲートドライバ回路412Lとに分割されて形成されている。
表示装置400の一例として、図16を参照して、表示装置の構造について説明する。図16は表示装置の分解斜視図である。
図17Aは、LCDの画素の構成の一例を示す回路図である。画素430は、トランジスタ431、液晶素子432および容量素子433を有する。
また、表示装置400がEL表示装置の場合には、図17Bの画素440を画素部411に設ければよい。画素440は、トランジスタ441、トランジスタ442、EL素子443、および容量素子444を有する。ここでは、トランジスタ441、442は、同じ導電型のトランジスタである。
以下、図18、図19を参照して、アクティブマトリクス型表示装置の画素のデバイス構造を説明する。ここでは、一例として、画素部411のデバイス構造について、説明する。ここでは、画素部411の構造を、図17Aの画素430を例に説明する。
本実施の形態では、OSトランジスタのOS層を構成する酸化物半導体膜等について説明する。
以下では、OSトランジスタのOS層の構造について説明する。なお、結晶構造の説明において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって、CAAC−OS膜の明視野像および回折パターンの複合解析像(高分解能TEM像ともいう。)を観察することで複数の結晶部を確認することができる。一方、高分解能TEM像によっても明確な結晶部同士の境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
次に、微結晶酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
本発明の一形態に係るトランジスタにより様々な電子機器を構成することができる。例えば、電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一形態に係るトランジスタを用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図20に示す。
12 トランジスタ
13 トランジスタ
100 基板
101 絶縁層
102 絶縁層
111 絶縁膜
112 絶縁膜
113 絶縁膜
114 絶縁膜
115 絶縁膜
120 導電膜
121 フロントゲート電極
130 酸化物半導体(OS)層
131 金属酸化物膜(酸化物半導体膜)
132 金属酸化物膜
140D ドレイン電極
140S ソース電極
141 導電膜
142 導電膜
150 バックゲート電極
151 バックゲート電極
152 電極
153 電極
172 開口
173 開口
Claims (17)
- チャネル形成領域を有する酸化物半導体層と、
第1、第2のゲート電極と、
第1、第2の絶縁層と、
ソース電極と、
ドレイン電極と、
を有し、
前記第1のゲート電極は、前記第1の絶縁層を介して、前記酸化物半導体層と対向し、
前記第2のゲート電極は、前記第2の絶縁層を介して、前記酸化物半導体層と対向し、かつ、前記第1、第2の絶縁層に設けられた少なくとも1つの第1の開口において第1のゲート電極に接しており、
前記酸化物半導体層は、
前記ソース電極、前記ドレイン電極に接する第1、第2の側面と、
前記第1、前記第2のゲート電極に囲まれている領域と、
を有することを特徴とするトランジスタ。 - チャネル形成領域を有する酸化物半導体層と、
第1、第2のゲート電極と、
第1、第2の絶縁層と、
ソース電極と、
ドレイン電極と、
を有し、
前記第1のゲート電極は、前記第1の絶縁層を介して、前記酸化物半導体層と対向し、
前記第2のゲート電極は、前記第2の絶縁層を介して、前記酸化物半導体層と対向し、かつ、前記第1、第2の絶縁層に設けられた少なくとも1つの第1の開口において第1のゲート電極に接しており、
前記酸化物半導体層は、
前記ソース電極、前記ドレイン電極に接する第1、第2の側面と、
前記ソース電極および前記ドレイン電極を挟まずに、前記第2の絶縁層を介して前記第2のゲート電極と対向する少なくとも1つの第3の側面と、
を有することを特徴とするトランジスタ。 - チャネル形成領域を有する酸化物半導体層と、
第1、第2のゲート電極と、
第1、第2の絶縁層と、
ソース電極と、
ドレイン電極と、
第1、第2の電極と、
を有し、
前記第1のゲート電極は前記第1の絶縁層を介して、前記酸化物半導体層と対向し、
前記第2のゲート電極は、前記第2の絶縁層を介して、前記酸化物半導体層と対向し、かつ、前記第1のゲート電極とは独立して電位または信号が入力されることができ、
前記第1の電極および前記第2の電極は、前記第2のゲート電極を挟むように設けられており、それぞれ、前記第1、第2の絶縁層に設けられた第1、第2の開口において第1のゲート電極に接しており、
前記酸化物半導体層は、
前記ソース電極、前記ドレイン電極に接する第1、第2の側面と、
前記ソース電極および前記ドレイン電極を挟まずに、前記第2の絶縁層を介して前記第1の電極と対向する第3の側面と、
前記第3の側面に対向しており、前記ソース電極および前記ドレイン電極を挟まずに、前記第2の絶縁層を介して前記第2の電極と対向する第4の側面と、
を有することを特徴とするトランジスタ。 - チャネル形成領域を有する酸化物半導体層と、
第1のゲート電極と、
第1、第2の絶縁層と、
ソース電極と、
ドレイン電極と、
第1、第2の電極と、
を有し、
前記第1のゲート電極は前記第1の絶縁層を介して、前記酸化物半導体層と対向し、
前記第1の電極および前記第2の電極は、それぞれ、前記第1、第2の絶縁層に設けられた第1、第2の開口において第1のゲート電極に接しており、
前記酸化物半導体層は、
前記ソース電極、前記ドレイン電極に接する第1、第2の側面と、
前記ソース電極および前記ドレイン電極を挟まずに、前記第2の絶縁層を介して前記第1の電極と対向する第3の側面と、
前記第3の側面に対向しており、前記ソース電極および前記ドレイン電極を挟まずに、前記第2の絶縁層を介して前記第2の電極と対向する第4の側面と、
を有することを特徴とするトランジスタ。 - 請求項1乃至4のいずれか1項において、
チャネル長は、0.5μm以上2μm以下であることを特徴とするトランジスタ。 - 請求項1乃至4のいずれか1項において、
前記酸化物半導体層は、第1の酸化物半導体膜と、前記第1の酸化物半導体膜上に接して設けられた第1の金属酸化物膜とを、少なくとも有し、
前記第1の酸化物半導体膜は、チャネル形成領域を含み、厚さが100nm以上であり、
前記第1の金属酸化物膜の厚さは、50nm以上であるトランジスタ。 - 請求項6において、
前記第1の酸化物半導体膜及び前記第1の金属酸化物膜は、In−Ga−Zn酸化物でなるトランジスタ。 - 請求項6において、
前記第1の酸化物半導体膜は、In−Ga−Zn酸化物でなり、
前記第1の金属酸化物膜は、In−Ga酸化物でなることを特徴とするトランジスタ。 - 入力端子、出力端子、および直列に接続された第1、第2のトランジスタ含むインバータ回路を有し、
前記第1のトランジスタは、請求項1又は請求項2に記載のトランジスタでなり、
前記第2のトランジスタは、請求項3に記載のトランジスタでなり、
前記第1のトランジスタは、
前記第1のゲート電極は、前記入力端子に接続され、
前記ドレイン電極は、前記出力端子に接続され、
前記第2のトランジスタは、
前記第1のゲート電極および前記ソース電極が前記出力端子に接続され、
前記第2のゲート電極には、前記第1のトランジスタの導通状態に応じた第1の信号が入力され、
前記第1の信号は、前記第1のトランジスタがオン状態のとき、前記第2のトランジスタのしきい値電圧が上がるように、前記第1のトランジスタがオフ状態のとき、前記第2のトランジスタのしきい値電圧がさがるような信号であることを特徴とする半導体装置。 - 入力端子、出力端子、および直列に接続された第1、第2のトランジスタ含むインバータ回路を有し、
前記第1のトランジスタは、請求項1又は請求項2に記載のトランジスタでなり、
前記第2のトランジスタは、請求項3に記載のトランジスタでなり、
前記第1のトランジスタは、
前記第1のゲート電極は、前記入力端子に接続され、
前記ドレイン電極は、前記出力端子に接続され、
前記第2のトランジスタは、
前記第1、前記第2のゲート電極は、一方が前記ソース電極に接続され、他方が前記ドレイン電極に接続されていることを特徴とする半導体装置。 - 第1乃至第3の入力端子、出力端子、および直列に接続された第1乃至第3のトランジスタを有するクロックドインバータ回路において、
前記第2、前記第3の入力端子には、第1、第2のクロック信号が入力され、
前記第1乃至第3のトランジスタは、それぞれ、
チャネル形成領域を有する酸化物半導体層と、
第1、第2の絶縁層を介して前記酸化物半導体層と対向する第1、第2のゲート電極と、
ソース電極と、
ドレイン電極と、
を有し、
前記第1のトランジスタにおいて、
前記第1のゲート電極に、前記第2のゲート電極、および前記第2の入力端子が接続され、
前記第2のトランジスタにおいて、
前記第1のゲート電極に、前記第2のゲート電極、および前記第1の入力端子が接続され、
前記ドレイン電極に、前記出力端子が接続され、
前記第3のトランジスタにおいて、
前記第1、前記第2のゲート電極は、一方が前記第3の入力端子に接続され、他方が前記出力端子に接続され、
前記第1、第2のトランジスタにおいて、
前記第2のゲート電極は、前記第1、第2の絶縁層に設けられた少なくとも1つの第1の開口において前記第1のゲート電極に接しており、
前記酸化物半導体層は、前記ソース電極、前記ドレイン電極に接し対向する第1、第2の側面を有し、かつ、前記ソース電極および前記ドレイン電極を挟まずに、前記第1、前記第2のゲート電極により囲まれている領域を有し、
前記第3のトランジスタは、さらに、第1,第2の電極を有し、
前記第3のトランジスタにおいて、
前記第1の電極および前記第2の電極は、前記第2のゲート電極を挟むように、前記第2の絶縁層上に設けられ、それぞれ、前記第1、第2の絶縁層に設けられた第1、第2の開口において第1のゲート電極に接しており、
前記酸化物半導体層は、前記ソース電極、前記ドレイン電極に接し対向する第1、第2の側面を有し、かつ前記ソース電極および前記ドレイン電極を挟まずに、前記第1、前記第2のゲート電極、前記第1の電極および前記第2の電極により、囲まれている領域を有し、
前記酸化物半導体層の上面は、前記第2の絶縁層を介して、前記第1の電極および前記第2の電極に重なっている
ことを特徴とするクロックドインバータ回路。 - 第1のクロックドインバータ回路と、
入力に前記第1のクロックドインバータ回路の出力がされ、第1のインバータ回路および第2のクロックドインバータ回路と有するループ回路と、
を有する順序回路であって、
前記第1、第2のクロックドインバータ回路は、請求項11に記載のクロックドインバータ回路であり、
前記第1のインバータ回路のトランジスタは、酸化物半導体層にチャネル形成領域が存在するトランジスタであることを特徴とする順序回路。 - 請求項12において、
前記第1のインバータ回路は、入力端子、出力端子、および直列に接続された第4および第5のトランジスタを有し、
前記第4および第5のトランジスタは、それぞれ、
チャネル形成領域を有する酸化物半導体層と、
第1、第2の絶縁層を介して前記酸化物半導体層と対向する第1、第2のゲート電極と、
ソース電極と、
ドレイン電極と、
を有し、
前記第4のトランジスタにおいて、
前記第1のゲート電極は、前記入力端子に接続され、
前記ドレイン電極は、前記出力端子に接続され、
前記第5のトランジスタにおいて、
前記第1のゲート電極は前記ソース電極に接続され、
前記第2のゲート電極には、前記第1のトランジスタの導通状態に応じた第1の信号が入力されることを特徴とする順序回路。 - 請求項12において、
前記第1のインバータ回路は、入力端子、出力端子、および直列に接続された第4および第5のトランジスタを有し、
前記第4および第5のトランジスタは、それぞれ、
チャネル形成領域を有する酸化物半導体層と、
第1、第2の絶縁層を介して前記酸化物半導体層と対向する第1、第2のゲート電極と、
ソース電極と、
ドレイン電極と、
を有し、
前記第4のトランジスタにおいて、
前記第1のゲート電極は、前記入力端子に接続され、
前記ドレイン電極は、前記出力端子に接続され、
前記第5のトランジスタにおいて、
前記第1のゲート電極および前記第2のゲート電極の一方は、前記ソース電極に接続され、他方が前記ドレイン電極に接続されていることを特徴とする順序回路。 - 請求項12乃至14のいずれか1項に記載の順序回路を備えた半導体装置。
- シフトレジスタを備え、
前記シフトレジスタは、カスケード接続された請求項12乃至14のいずれか1項に記載の複数の順序回路を有する半導体装置。 - ゲート信号が入力される複数のゲート線と、
データ信号が入力される複数のソース線と、
画素電極、および前記ゲート信号に応じて前記画素電極と前記ソース線との接続を制御する第6のトランジスタを有する画素と、
前記複数の画素を有する画素部と、
第1のシフトレジスタを備え、前記ゲート信号を生成し、前記ゲート線に出力するゲートドライバ回路と、
第2のシフトレジスタを備え、前記データ信号を生成し、前記ソース線に出力するソースドライバ回路と、
を有する半導体装置であり、
前記第6のトランジスタは、酸化物半導体層にチャネル形成領域が存在するトランジスタであり、
前記第1、前記第2のシフトレジスタの少なくとも一方は、カスケード接続された請求項12乃至14のいずれか1項に記載の複数の順序回路を有する半導体装置。
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