JP2017076789A - 半導体装置 - Google Patents

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Abstract

【課題】トランジスタ数の少ない半導体装置を提供する。
【解決手段】第１トランジスタと、第２トランジスタと、第３トランジスタと、第１配線と、第２配線と、を有する半導体装置である。第１トランジスタは、第１ゲート及び第２ゲートを有する。第１ゲートと第２ゲートは、半導体を間に介して、互いに重なる領域を有する。第１配線は高電源電位が与えられ、第２配線は低電源電位が与えられる。第１トランジスタの第１端子は、第１ゲート及び第１配線に電気的に接続される。第１トランジスタの第２端子は、第２ゲートに電気的に接続される。第１トランジスタの第２端子は、第２トランジスタ及び第３トランジスタを介して、第２配線に電気的に接続される。第１トランジスタ乃至第３トランジスタはｎチャネル型トランジスタが好ましい。
【選択図】図１

Description

本発明の一態様は、半導体装置に関する。
本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置、発光装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）で用いられているＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）論理回路は、トランジスタ数が多いことが難点に挙げられている。一方で、パストランジスタ論理回路は、複雑な論理を少ないトランジスタ数で構成することが可能であると知られている（特許文献１）。パストランジスタ論理回路の一例としてＣＶＳＬ（Ｃａｓｃｏｄｅ Ｖｏｌｔａｇｅ Ｓｗｉｔｃｈ Ｌｏｇｉｃ）などの回路が知られている（図３（Ａ））。パストランジスタ論理回路は、配線の数が少なく配線容量が小さい。そのため、スイッチングに伴う充放電量の容量が小さいため、消費電力を小さくすることができる。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料として、シリコン系半導体が広く知られているが、その他の材料として酸化物半導体（ＯＳ：Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が注目されている。例えば、酸化物半導体として酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献２および特許文献３参照）。
特開平９−９３１１８ 特開２００７−１２３８６１ 特開２００７−９６０５５
パストランジスタ論理回路に用いられるトランジスタ数はＣＭＯＳ論理回路よりは少ないものの、一般に反転信号も利用するため、依然として多い。
本発明の一態様は、トランジスタ数の少ない半導体装置を提供することを課題の一とする。また、本発明の一態様は、占有面積の小さい半導体装置を提供することを課題の一とする。また、本発明の一態様は、消費電力の小さい半導体装置を提供することを課題の一とする。また、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１配線と、第２配線と、を有する半導体装置である。第１トランジスタは、第１ゲート及び第２ゲートを有する。第１ゲートと第２ゲートは、半導体を間に介して、互いに重なる領域を有する。第１配線は高電源電位を伝えることができる機能を有し、第２配線は低電源電位を伝えることができる機能を有する。第１トランジスタの第１端子は、第１ゲートに電気的に接続される。第１トランジスタの第１端子は、第１配線に電気的に接続される。第１トランジスタの第２端子は、第２ゲートに電気的に接続される。第１トランジスタの第２端子は、第２トランジスタ及び第３トランジスタを介して、第２配線に電気的に接続される。第１トランジスタ乃至第３トランジスタはｎチャネル型トランジスタが好ましい。
上記態様において、第２トランジスタのゲートはデータＡを入力される機能を有する。第３トランジスタのゲートはデータＢを入力される機能を有する。第１トランジスタの第２端子はデータＺを出力する機能を有する。データＡ、データＢ及びデータＺはブーリアン型のデータであり、データＺは、ＮＯＴ（Ａ×Ｂ）で表される。
上記態様において、半導体は、酸化物半導体を含むことが好ましい。
本発明の一態様は、第１トランジスタと、第２トランジスタと、第１配線と、第２配線と、を有する半導体装置である。第１トランジスタは、第１ゲート及び第２ゲートを有する。第１ゲートと第２ゲートは、第１半導体を間に介して、互いに重なる領域を有する。第２トランジスタは、第３ゲート及び第４ゲートを有する。第３ゲートと第４ゲートは、第２半導体を間に介して、互いに重なる領域を有する。第１配線は高電源電位を伝えることができる機能を有し、第２配線は低電源電位を伝えることができる機能を有する。第１トランジスタの第１端子は、第１ゲートに電気的に接続される。第１トランジスタの第１端子は、第１配線に電気的に接続される。第１トランジスタの第２端子は、第２ゲートに電気的に接続される。第１トランジスタの第２端子は、第２トランジスタを介して、第２配線に電気的に接続される。第１トランジスタ及び第２トランジスタはｎチャネル型トランジスタが好ましい。
上記態様において、第３ゲートはデータＡを入力される機能を有する。第４ゲートはデータＢを入力される機能を有する。第１トランジスタの第２端子はデータＺを出力する機能を有する。データＡ、データＢ及びデータＺはブーリアン型のデータであり、データＺは、ＮＯＴ（Ａ＋Ｂ）で表される。
上記態様において、第１半導体及び第２半導体は、酸化物半導体を含むことが好ましい。
本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１配線と、第２配線と、を有する半導体装置である。第１トランジスタは、第１ゲート及び第２ゲートを有する。第１ゲートと第２ゲートは、半導体を間に介して、互いに重なる領域を有する。第１配線は高電源電位を伝えることができる機能を有し、第２配線は低電源電位を伝えることができる機能を有する。第１トランジスタの第１端子は、第１ゲートに電気的に接続される。第１トランジスタの第１端子は、第２配線に電気的に接続される。第１トランジスタの第２端子は、第２ゲートに電気的に接続される。第１トランジスタの第２端子は、第２トランジスタ及び第３トランジスタを介して、第１配線に電気的に接続される。第１トランジスタ乃至第３トランジスタはｐチャネル型トランジスタが好ましい。
上記態様において、第２トランジスタのゲートはデータＡを入力される機能を有する。第３トランジスタのゲートはデータＢを入力される機能を有する。第１トランジスタの第２端子はデータＺを出力する機能を有する。データＡ、データＢ及びデータＺはブーリアン型のデータであり、データＺは、ＮＯＴ（Ａ＋Ｂ）で表される。
本発明の一態様は、第１トランジスタと、第２トランジスタと、第１配線と、第２配線と、を有する半導体装置である。第１トランジスタは、第１ゲート及び第２ゲートを有する。第１ゲートと第２ゲートは、第１半導体を間に介して、互いに重なる領域を有する。第２トランジスタは、第３ゲート及び第４ゲートを有する。第３ゲートと第４ゲートは、第２半導体を間に介して、互いに重なる領域を有する。第１配線は高電源電位を伝えることができる機能を有し、第２配線は低電源電位を伝えることができる機能を有する。第１トランジスタの第１端子は、第１ゲートに電気的に接続される。第１トランジスタの第１端子は、第２配線に電気的に接続される。第１トランジスタの第２端子は、第２ゲートに電気的に接続される。第１トランジスタの第２端子は、第２トランジスタを介して、第１配線に電気的に接続される。第１トランジスタ及び第２トランジスタはｐチャネル型トランジスタが好ましい。
上記態様において、第３ゲートはデータＡを入力される機能を有する。第４ゲートはデータＢを入力される機能を有する。第１トランジスタの第２端子はデータＺを出力する機能を有する。データＡ、データＢ及びデータＺはブーリアン型のデータであり、データＺは、ＮＯＴ（Ａ×Ｂ）で表される。
本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１配線と、第２配線と、を有する半導体装置である。第１トランジスタは、第１ゲート及び第２ゲートを有する。第１ゲートと第２ゲートは、第１半導体を間に介して、互いに重なる領域を有する。第２トランジスタは、第３ゲート及び第４ゲートを有する。第３ゲートと第４ゲートは、第２半導体を間に介して、互いに重なる領域を有する。第３トランジスタは、第５ゲート及び第６ゲートを有する。第５ゲートと第６ゲートは、第３半導体を間に介して、互いに重なる領域を有する。第１配線は高電源電位を伝えることができる機能を有し、第２配線は低電源電位を伝えることができる機能を有する。第１トランジスタの第１端子は、第１ゲートに電気的に接続される。第１トランジスタの第１端子は、第１配線に電気的に接続される。第１トランジスタの第２端子は、第２ゲートに電気的に接続される。第１トランジスタの第２端子は、第２トランジスタ及び第３トランジスタを介して、第２配線に電気的に接続される。第１トランジスタ乃至第３トランジスタはｎチャネル型トランジスタが好ましい。
上記態様において、第３ゲートはデータＡを入力される機能を有する。第４ゲートはデータＣを入力される機能を有する。第５ゲートはデータＢを入力される機能を有する。第６ゲートはデータＣを入力される機能を有する。第１トランジスタの第２端子はデータＺを出力する機能を有する。データＡ、データＢ、データＣ及びデータＺはブーリアン型のデータであり、データＺは、ＮＯＴ（（Ａ×Ｂ）＋Ｃ）で表される。
上記態様において、第１半導体、第２半導体及び第３半導体は、酸化物半導体を含むことが好ましい。
本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１配線と、第２配線と、を有する半導体装置である。第１トランジスタは、第１ゲート及び第２ゲートを有する。第１ゲートと第２ゲートは、第１半導体を間に介して、互いに重なる領域を有する。第２トランジスタは、第３ゲート及び第４ゲートを有する。第３ゲートと第４ゲートは、第２半導体を間に介して、互いに重なる領域を有する。第１配線は高電源電位を伝えることができる機能を有し、第２配線は低電源電位を伝えることができる機能を有する。第１トランジスタの第１端子は、第１ゲートに電気的に接続される。第１トランジスタの第１端子は、第１配線に電気的に接続される。第１トランジスタの第２端子は、第２ゲートに電気的に接続される。第１トランジスタの第２端子は、第２トランジスタ及び第３トランジスタを介して、第２配線に電気的に接続される。第１トランジスタ乃至第３トランジスタはｎチャネル型トランジスタが好ましい。
上記態様において、第３ゲートはデータＡを入力される機能を有する。第４ゲートはデータＢを入力される機能を有する。第３トランジスタのゲートはデータＣを入力される機能を有する。第１トランジスタの第２端子はデータＺを出力する機能を有する。データＡ、データＢ、データＣ及びデータＺはブーリアン型のデータであり、データＺは、ＮＯＴ（（Ａ＋Ｂ）×Ｃ）で表される。
上記態様において、第１半導体及び第２半導体は、酸化物半導体を含むことが好ましい。
本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１配線と、第２配線と、を有する半導体装置である。第１トランジスタは、第１ゲート及び第２ゲートを有する。第１ゲートと第２ゲートは、第１半導体を間に介して、互いに重なる領域を有する。第２トランジスタは、第３ゲート及び第４ゲートを有する。第３ゲートと第４ゲートは、第２半導体を間に介して、互いに重なる領域を有する。第３トランジスタは、第５ゲート及び第６ゲートを有する。第５ゲートと第６ゲートは、第３半導体を間に介して、互いに重なる領域を有する。第１配線は高電源電位を伝えることができる機能を有し、第２配線は低電源電位を伝えることができる機能を有する。第１トランジスタの第１端子は、第１ゲートに電気的に接続される。第１トランジスタの第１端子は、第２配線に電気的に接続される。第１トランジスタの第２端子は、第２ゲートに電気的に接続される。第１トランジスタの第２端子は、第２トランジスタ及び第３トランジスタを介して、第１配線に電気的に接続される。第１トランジスタ乃至第３トランジスタはｐチャネル型トランジスタが好ましい。
上記態様において、第３ゲートはデータＡを入力される機能を有する。第４ゲートはデータＣを入力される機能を有する。第５ゲートはデータＢを入力される機能を有する。第６ゲートはデータＣを入力される機能を有する。第１トランジスタの第２端子はデータＺを出力する機能を有する。データＡ、データＢ、データＣ及びデータＺはブーリアン型のデータである。データＺは、ＮＯＴ（（Ａ＋Ｂ）×Ｃ）で表される。
本発明の一態様は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第１配線と、第２配線と、を有する半導体装置である。第１トランジスタは、第１ゲート及び第２ゲートを有する。第１ゲートと第２ゲートは、第１半導体を間に介して、互いに重なる領域を有する。第２トランジスタは、第３ゲート及び第４ゲートを有する。第３ゲートと第４ゲートは、第２半導体を間に介して、互いに重なる領域を有する。第１配線は高電源電位を伝えることができる機能を有し、第２配線は低電源電位を伝えることができる機能を有する。第１トランジスタの第１端子は、第１ゲートに電気的に接続される。第１トランジスタの第１端子は、第１配線に電気的に接続される。第１トランジスタの第２端子は、第２ゲートに電気的に接続される。第１トランジスタの第２端子は、第２トランジスタ及び第３トランジスタを介して、第２配線に電気的に接続される。第１トランジスタ乃至第３トランジスタはｐチャネル型トランジスタが好ましい。
上記態様において、第３ゲートはデータＡを入力される機能を有する。第４ゲートはデータＢを入力される機能を有する。第３トランジスタのゲートはデータＣを入力される機能を有する。第１トランジスタの第２端子はデータＺを出力する機能を有する。データＡ、データＢ、データＣ及びデータＺはブーリアン型のデータであり、データＺは、ＮＯＴ（（Ａ×Ｂ）＋Ｃ）で表される。
本発明の一態様は、上記態様に記載の半導体装置と、マイク、スピーカ、表示部、および操作ボタンのうちの少なくとも１つと、を有する電子機器である。
本発明の一態様により、トランジスタ数の少ない半導体装置を提供することが可能になる。また、本発明の一態様により、占有面積の小さい半導体装置を提供することが可能になる。また、本発明の一態様により、消費電力の小さい半導体装置を提供することが可能になる。また、本発明の一態様により、新規な半導体装置を提供することが可能になる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の一態様を示す回路図。 半導体装置の動作を説明するための回路図。 （Ａ）ＣＶＳＬの回路図、（Ｂ）ＣＶＳＬと同じ論理演算を行う半導体装置の一態様を示す回路図。 半導体装置の一態様を示す回路図。 半導体装置の一態様を示す回路図。 半導体装置の一態様を示す回路図。 ＣＭＯＳ論理回路によって構成された回路図。 トランジスタの一態様を示す断面図（Ａ）及び上面図（Ｂ）。 トランジスタの断面図（Ａ）及びそのエネルギーバンド図（Ｂ）。 トランジスタの一態様を示す断面図。 トランジスタの一態様を示す断面図（Ａ）及び上面図（Ｂ）。 トランジスタの一態様を示す断面図（Ａ）及び上面図（Ｂ）。 トランジスタの一態様を示す断面図（Ａ）及び上面図（Ｂ）。 トランジスタの一態様を示す上面図（Ａ）及び断面図（Ｂ）。 半導体装置の一態様を示す断面図。 半導体装置の一態様を示す断面図。 ＣＰＵの一態様を示すブロック図。 ＰＬＤの一態様を示すブロック図及び回路図。 論理ブロックの一態様を示すブロック図。 ＰＬＤの一態様を示すブロック図。 電子機器。 表示装置の一例を説明する上面図。 表示装置の一例を説明する断面図。 記憶装置の一例を説明する回路ブロック図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧差（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶｇｓがＶｔｈ以上のときのドレイン電流を言う場合がある。また、トランジスタのオン電流は、ドレインとソースの間の電圧（Ｖｄｓ）に依存する場合がある。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ未満である、とは、トランジスタのオフ電流が１０−２１Ａ未満となるＶｇｓの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流を表す場合がある。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
なお、本明細書中において、高電源電位をＨレベル（又はＶＤＤ）、低電源電位をＬレベル（又はＧＮＤ）と呼ぶ場合がある。
（実施の形態１）
図１（Ａ）乃至（Ｄ）は本発明の一態様の半導体装置の回路構成例を示している。
《半導体装置１０ａ》
図１（Ａ）に示す半導体装置１０ａは、トランジスタＮ１と、トランジスタＮ２と、トランジスタＮ３と、配線Ｌ１と、配線Ｌ２を有している。トランジスタＮ１、トランジスタＮ２及びトランジスタＮ３はｎチャネル型トランジスタとする。また、配線Ｌ１には高電源電位（ＶＤＤ）が与えられ、配線Ｌ２には低電源電位（ＧＮＤ）が与えられている。
トランジスタＮ１は第１ゲート及び第２ゲートを有する。トランジスタＮ１において、第１ゲート及び第２ゲートは、半導体を間に介して、互いに重なる領域を有することが好ましい。
トランジスタＮ１の第１ゲートはトランジスタＮ１の第１端子に電気的に接続され、トランジスタＮ１の第２ゲートはトランジスタＮ１の第２端子に電気的に接続されている。トランジスタＮ１の第１端子は配線Ｌ１に電気的に接続されている。トランジスタＮ１の第２端子は、トランジスタＮ２及びトランジスタＮ３を介して、配線Ｌ２に電気的に接続されている。
半導体装置１０ａは、トランジスタＮ２のゲートにデータＡが入力され、トランジスタＮ３のゲートにデータＢが入力され、トランジスタＮ１の第２端子からデータＺを出力する。なお、データＡ、データＢ及びデータＺは、「０」または「１」の値をとり得るブーリアン型のデータとする。このとき、半導体装置１０ａは、データＺとしてＮＯＴ（Ａ×Ｂ）で表されるデータを出力する機能を有する。なお、「ＮＯＴ」は論理否定を表す。すなわち半導体装置１０ａはＮＡＮＤ回路としての機能を有する。
例えば、Ａ＝１、Ｂ＝１が入力された場合、トランジスタＮ２及びトランジスタＮ３はオンになり、半導体装置１０ａはＺ＝０を出力する。
例えば、Ａ＝１、Ｂ＝０が入力された場合、トランジスタＮ２はオンになり、トランジスタＮ３はオフになり、半導体装置１０ａはＺ＝１を出力する。
例えば、Ａ＝０、Ｂ＝０が入力された場合、トランジスタＮ２及びトランジスタＮ３はオフになり、半導体装置１０ａはＺ＝１を出力する。
次に、トランジスタＮ１が有する第２ゲートの効果を説明するために、図２（Ａ）に示す半導体装置１０ｃについて考える。半導体装置１０ｃは、半導体装置１０ａにおいて、トランジスタＮ１の第２ゲートを省略したものである。
半導体装置１０ｃにＡ＝０、Ｂ＝０を入力した場合、トランジスタＮ２及びトランジスタＮ３はオフになる。トランジスタＮ１はオンのままなので、図中に示したｎｏｄｅ１の電位は増大するが、トランジスタＮ１はｎチャネル型トランジスタなので、ｎｏｄｅ１の電位はＶＤＤ−Ｖｔｈまでしか増大しない。なお、ＶｔｈはトランジスタＮ１のしきい値電圧とする。半導体装置１０ｃはＶＤＤをデータＺとして出力することができない。つまり、半導体装置１０ｃはＺ＝１を正しく出力することができない。
一方で、半導体装置１０ａは、Ａ＝０、Ｂ＝０が入力された場合、ｎｏｄｅ１の電位とともにトランジスタＮ１の第２ゲートの電位も増加し、トランジスタＮ１のしきい値電圧が小さくなる。その結果、データＺにＶＤＤが与えられ、半導体装置１０ａはＺ＝１を正しく出力することができる（図２（Ｂ））。また、トランジスタＮ１はしきい値電圧が小さくなるので、オン電流を大きくすることができる。その結果、半導体装置１０ａは高速に動作することができる。
トランジスタＮ１乃至トランジスタＮ３として、例えば、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタ）やチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタなどを用いることが好ましい。特に、ＯＳトランジスタが好ましい。なお、本明細書においてワイドバンドギャップ半導体とは、バンドギャップが２．２ｅＶ以上の半導体である。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
ＯＳトランジスタやワイドバンドギャップ半導体トランジスタは、トランジスタを微細化させても、オフ電流が小さく、ソースとドレイン間の耐圧が高い。そのため、半導体装置１０ａと高電圧回路との接続を容易にすることができる。また、高温環境においても、オフ電流が小さいままなので、半導体装置１０ａを高温環境下で動作させることができる。
《半導体装置１１ａ》
図１（Ｂ）に示す半導体装置１１ａは、半導体装置１０ａのトランジスタＮ２及びトランジスタＮ３をトランジスタＮ４に置き換えたものである。トランジスタＮ４はｎチャネル型トランジスタとする。
トランジスタＮ４は第１ゲート及び第２ゲートを有する。トランジスタＮ４において、第１ゲート及び第２ゲートは、半導体を間に介して、互いに重なる領域を有することが好ましい。
半導体装置１１ａは、トランジスタＮ４の第１ゲートにデータＡが入力され、トランジスタＮ４の第２ゲートにデータＢが入力され、トランジスタＮ１の第２端子からデータＺを出力する。このとき、半導体装置１１ａは、データＺとしてＮＯＴ（Ａ＋Ｂ）で表されるデータを出力する機能を有する。すなわち半導体装置１１ａはＮＯＲ回路としての機能を有する。
例えば、Ａ＝１、Ｂ＝１が入力された場合、トランジスタＮ４はオンになり、半導体装置１１ａはＺ＝０を出力する。
例えば、Ａ＝１、Ｂ＝０が入力された場合、トランジスタＮ４はオンになり、半導体装置１１ａはＺ＝０を出力する。
例えば、Ａ＝０、Ｂ＝０が入力された場合、トランジスタＮ４はオフになり、半導体装置１１ａはＺ＝１を出力する。
半導体装置１０ａと同様に、トランジスタＮ４として、例えば、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタなどを用いることが好ましい。特に、ＯＳトランジスタが好ましい。
半導体装置１１ａは、半導体装置１０ａと同様に、トランジスタＮ１が第２ゲートを有することで、Ｚ＝１を正しく出力することができる。また、高速に動作することができる。
《半導体装置１２ａ》
図１（Ｃ）に示す半導体装置１２ａは、トランジスタＰ１と、トランジスタＰ２と、トランジスタＰ３と、配線Ｌ１と、配線Ｌ２を有している。トランジスタＰ１、トランジスタＰ２及びトランジスタＰ３はｐチャネル型トランジスタとする。また、配線Ｌ１には高電源電位（ＶＤＤ）が与えられ、配線Ｌ２には低電源電位（ＧＮＤ）が与えられている。
トランジスタＰ１は第１ゲート及び第２ゲートを有する。トランジスタＰ１において、第１ゲート及び第２ゲートは、半導体を間に介して、互いに重なる領域を有することが好ましい。
トランジスタＰ１の第１ゲートはトランジスタＰ１の第１端子に電気的に接続され、トランジスタＰ１の第２ゲートはトランジスタＰ１の第２端子に電気的に接続されている。トランジスタＰ１の第１端子は配線Ｌ２に電気的に接続されている。トランジスタＰ１の第２端子は、トランジスタＰ２及びトランジスタＰ３を介して、配線Ｌ１に電気的に接続されている。
半導体装置１２ａは、トランジスタＰ２のゲートにデータＡが入力され、トランジスタＰ３のゲートにデータＢが入力され、トランジスタＰ１の第２端子からデータＺを出力する。このとき、半導体装置１２ａは、データＺとしてＮＯＴ（Ａ＋Ｂ）で表されるデータを出力する機能を有する。すなわち半導体装置１２ａはＮＯＲ回路としての機能を有する。
例えば、Ａ＝０、Ｂ＝０が入力された場合、トランジスタＰ２及びトランジスタＰ３はオンになり、半導体装置１２ａはＺ＝１を出力する。
例えば、Ａ＝１、Ｂ＝０が入力された場合、トランジスタＰ２はオフになり、トランジスタＰ３はオンになり、半導体装置１２ａはＺ＝０を出力する。
例えば、Ａ＝１、Ｂ＝１が入力された場合、トランジスタＰ２及びトランジスタＰ３はオフになり、半導体装置１２ａはＺ＝０を出力する。
半導体装置１０ａと同様に考えると、半導体装置１２ａのトランジスタＰ１は第２ゲートを有することが好ましい。その場合、半導体装置１２ａはＺ＝０を正しく出力することができる。また、高速に動作することができる。
《半導体装置１３ａ》
図１（Ｄ）に示す半導体装置１３ａは、半導体装置１２ａのトランジスタＰ２及びトランジスタＰ３をトランジスタＰ４に置き換えたものである。トランジスタＰ４はｐチャネル型トランジスタとする。
トランジスタＰ４は第１ゲート及び第２ゲートを有する。トランジスタＰ４において、第１ゲート及び第２ゲートは、半導体を間に介して、互いに重なる領域を有することが好ましい。
半導体装置１３ａは、トランジスタＰ４の第１ゲートにデータＡが入力され、トランジスタＰ４の第２ゲートにデータＢが入力され、トランジスタＰ１の第２端子からデータＺを出力する。このとき、半導体装置１３ａは、データＺとしてＮＯＴ（Ａ×Ｂ）で表されるデータを出力する機能を有する。すなわち半導体装置１３ａはＮＡＮＤ回路としての機能を有する。
例えば、Ａ＝０、Ｂ＝０が入力された場合、トランジスタＰ４はオンになり、半導体装置１３ａはＺ＝１を出力する。
例えば、Ａ＝０、Ｂ＝１が入力された場合、トランジスタＰ４はオンになり、半導体装置１３ａはＺ＝１を出力する。
例えば、Ａ＝１、Ｂ＝１が入力された場合、トランジスタＰ４はオフになり、半導体装置１３ａはＺ＝０を出力する。
半導体装置１０ａと同様に考えると、半導体装置１３ａのトランジスタＰ１は第２ゲートを有することが好ましい。その場合、半導体装置１３ａはＺ＝０を正しく出力することができる。また、高速に動作することができる。
図３（Ａ）に示すＣＶＳＬは、半導体装置１０ａ及び半導体装置１１ａを用いて構成することができる。その場合の回路図を図３（Ｂ）に示す。図３（Ａ）と図３（Ｂ）を比較した場合、図３（Ｂ）の方がトランジスタの数が１つ少ない。また、図３（Ｂ）は２つの独立した回路によって構成されているので、回路配置の自由度も大きい。上述の事柄は、半導体装置１２ａ及び半導体装置１３ａでＣＶＳＬを構成した場合にもあてはまる。すなわち、半導体装置１０ａ乃至半導体装置１３ａを用いることで、少ないトランジスタ数で論理回路を構成することができる。
また、半導体装置１０ａ乃至半導体装置１３ａは、ｎチャネル型トランジスタあるいはｐチャネル型トランジスタのどちらか一方のみで構成されているので、ＣＭＯＳ回路で構成された半導体装置よりも、製造工程を簡略化することができる。
《半導体装置１０ｂ》
図４（Ａ）に示す半導体装置１０ｂは、図１（Ａ）の半導体装置１０ａのトランジスタＮ２及びトランジスタＮ３を、直列に接続されたトランジスタＮ１１乃至トランジスタＮ１ｍ（ｍは２以上の整数）に置き換えたものである。トランジスタＮ１１乃至トランジスタＮ１ｍはｎチャネル型トランジスタとする。
トランジスタＮ１１のゲートにデータＡ１が入力され、トランジスタＮ１２のゲートにデータＡ２が入力され、以降、同様に、トランジスタＮ１ｍのゲートにデータＡｍが入力される。このとき、データＺとして、データＡ１乃至データＡｍの否定論理積（ＮＡＮＤ）が出力される。
トランジスタＮ１１乃至トランジスタＮ１ｍは、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタなどを用いることが好ましい。特に、ＯＳトランジスタが好ましい。
《半導体装置１１ｂ》
図４（Ｂ）に示す半導体装置１１ｂは、図１（Ｂ）の半導体装置１１ａのトランジスタＮ４を、並列に接続されたトランジスタＮ２１乃至トランジスタＮ２ｎ（ｎは２以上の整数）に置き換えたものである。トランジスタＮ２１乃至トランジスタＮ２ｎは、それぞれ第１ゲート及び第２ゲートを有する。トランジスタＮ２１乃至トランジスタＮ２ｎはｎチャネル型トランジスタとする。
トランジスタＮ２１の第１ゲートにデータＡ１が入力され、トランジスタＮ２１の第２ゲートにデータＡ２が入力される。トランジスタＮ２２の第１ゲートにデータＡ３が入力され、トランジスタＮ２２の第２ゲートにデータＡ４が入力される。以降、同様に、トランジスタＮ２ｎの第１ゲートにデータＡ（２ｎ−１）が入力され、トランジスタＮ２ｎの第２ゲートにデータＡ（２ｎ）が入力される。このとき、データＺとしてデータＡ１乃至データＡ（２ｎ）の否定論理和（ＮＯＲ）が出力される。
トランジスタＮ２１乃至トランジスタＮ２ｎは、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタなどを用いることが好ましい。特に、ＯＳトランジスタが好ましい。
《半導体装置１２ｂ》
図４（Ｃ）に示す半導体装置１２ｂは、図１（Ｃ）の半導体装置１２ａのトランジスタＰ２及びトランジスタＰ３を、直列に接続されたトランジスタＰ１１乃至トランジスタＰ１ｍに置き換えたものである。トランジスタＰ１１乃至トランジスタＰ１ｍはｐチャネル型トランジスタとする。
トランジスタＰ１１のゲートにデータＡ１が入力され、トランジスタＰ１２のゲートにデータＡ２が入力され、以降、同様に、トランジスタＰ１ｍのゲートにデータＡｍが入力される。このとき、データＺとして、データＡ１乃至データＡｍの否定論理和（ＮＯＲ）が出力される。
《半導体装置１３ｂ》
図４（Ｄ）に示す半導体装置１３ｂは、図１（Ｄ）の半導体装置１３ａのトランジスタＰ４を、並列に接続されたトランジスタＰ２１乃至トランジスタＰ２ｎに置き換えたものである。トランジスタＰ２１乃至トランジスタＰ２ｎは、それぞれ第１ゲート及び第２ゲートを有する。トランジスタＰ２１乃至トランジスタＰ２ｎはｐチャネル型トランジスタとする。
トランジスタＰ２１の第１ゲートにデータＡ１が入力され、トランジスタＰ２１の第２ゲートにデータＡ２が入力される。トランジスタＰ２２の第１ゲートにデータＡ３が入力され、トランジスタＰ２２の第２ゲートにデータＡ４が入力される。以降、同様に、トランジスタＰ２ｎの第１ゲートにデータＡ（２ｎ−１）が入力され、トランジスタＰ２ｎの第２ゲートにデータＡ（２ｎ）が入力される。このとき、データＺとしてデータＡ１乃至データＡ（２ｎ）の否定論理積（ＮＡＮＤ）が出力される。
図４（Ａ）に示す半導体装置１０ｂは、トランジスタＮ１の第１ゲートをトランジスタＮ１の第２端子に接続し、トランジスタＮ１の第２ゲートをトランジスタＮ１の第１端子に接続してもよい。その場合の回路図を図５（Ａ）に示す。
図４（Ｂ）に示す半導体装置１１ｂは、トランジスタＮ１の第１ゲートをトランジスタＮ１の第２端子に接続し、トランジスタＮ１の第２ゲートをトランジスタＮ１の第１端子に接続してもよい。その場合の回路図を図５（Ｂ）に示す。
図４（Ｃ）に示す半導体装置１２ｂは、トランジスタＰ１の第１ゲートをトランジスタＰ１の第２端子に接続し、トランジスタＰ１の第２ゲートをトランジスタＰ１の第１端子に接続してもよい。その場合の回路図を図５（Ｃ）に示す。
図４（Ｄ）に示す半導体装置１３ｂは、トランジスタＰ１の第１ゲートをトランジスタＰ１の第２端子に接続し、トランジスタＰ１の第２ゲートをトランジスタＰ１の第１端子に接続してもよい。その場合の回路図を図５（Ｄ）に示す。
《半導体装置１４》
図６（Ａ）に示す半導体装置１４は、図１（Ａ）に示す半導体装置１０ａのトランジスタＮ２及びトランジスタＮ３を、直列に接続されたトランジスタＮ５及びトランジスタＮ６に置き換えたものである。トランジスタＮ５及びトランジスタＮ６はそれぞれ第１ゲート及び第２ゲートを有する。トランジスタＮ５において、第１ゲート及び第２ゲートは、半導体を間に介して、互いに重なる領域を有することが好ましい。同様に、トランジスタＮ６において、第１ゲート及び第２ゲートは、半導体を間に介して、互いに重なる領域を有することが好ましい。トランジスタＮ５およびトランジスタＮ６はｎチャネル型トランジスタとする。
トランジスタＮ５およびトランジスタＮ６は、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタなどを用いることが好ましい。特に、ＯＳトランジスタが好ましい。
トランジスタＮ５の第１ゲートにはデータＡが入力され、トランジスタＮ５の第２ゲートにはデータＣが入力される。トランジスタＮ６の第１ゲートにはデータＢが入力され、トランジスタＮ６の第２ゲートにはデータＣが入力される。このとき、データＺとしてＮＯＴ（（Ａ×Ｂ）＋Ｃ）で表されるデータが出力される。なおデータＣは、他のデータと同様に、「０」または「１」の値をとり得るブーリアン型のデータとする。
《半導体装置１５》
図６（Ｂ）に示す半導体装置１５は、半導体装置１４のトランジスタＮ５及びトランジスタＮ６を、直列に接続されたトランジスタＮ７及びトランジスタＮ８に置き換えたものである。トランジスタＮ７は第１ゲート及び第２ゲートを有する。トランジスタＮ７において、第１ゲート及び第２ゲートは、半導体を間に介して、互いに重なる領域を有することが好ましい。トランジスタＮ７およびトランジスタＮ８はｎチャネル型トランジスタとする。
トランジスタＮ７およびトランジスタＮ８は、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタなどを用いることが好ましい。特に、ＯＳトランジスタが好ましい。
トランジスタＮ７の第１ゲートにはデータＡが入力され、トランジスタＮ７の第２ゲートにはデータＢが入力される。トランジスタＮ８のゲートにはデータＣが入力される。このとき、データＺとしてＮＯＴ（（Ａ＋Ｂ）×Ｃ）で表されるデータが出力される。
《半導体装置１６》
図６（Ｃ）に示す半導体装置１６は、図１（Ｃ）に示す半導体装置１２ａのトランジスタＰ２及びトランジスタＰ３を、直列に接続されたトランジスタＰ５及びトランジスタＰ６に置き換えたものである。トランジスタＰ５及びトランジスタＰ６はそれぞれ第１ゲート及び第２ゲートを有する。トランジスタＰ５において、第１ゲート及び第２ゲートは、半導体を間に介して、互いに重なる領域を有することが好ましい。同様に、トランジスタＰ６において、第１ゲート及び第２ゲートは、半導体を間に介して、互いに重なる領域を有することが好ましい。トランジスタＰ５およびトランジスタＰ６はｐチャネル型トランジスタとする。
トランジスタＰ５の第１ゲートにはデータＡが入力され、トランジスタＰ５の第２ゲートにはデータＣが入力される。トランジスタＰ６の第１ゲートにはデータＢが入力され、トランジスタＰ６の第２ゲートにはデータＣが入力される。このとき、データＺとしてＮＯＴ（（Ａ＋Ｂ）×Ｃ）で表されるデータが出力される。
《半導体装置１７》
図６（Ｄ）に示す半導体装置１７は、半導体装置１６のトランジスタＰ５及びトランジスタＰ６を、直列に接続されたトランジスタＰ７及びトランジスタＰ８に置き換えたものである。トランジスタＰ７は第１ゲート及び第２ゲートを有する。トランジスタＰ７において、第１ゲート及び第２ゲートは、半導体を間に介して、互いに重なる領域を有することが好ましい。トランジスタＰ７およびトランジスタＰ８はｐチャネル型トランジスタとする。
トランジスタＰ７の第１ゲートにはデータＡが入力され、トランジスタＰ７の第２ゲートにはデータＢが入力される。トランジスタＰ８のゲートにはデータＣが入力される。このとき、データＺとしてＮＯＴ（（Ａ×Ｂ）＋Ｃ）で表されるデータが出力される。
半導体装置１４及び半導体装置１７と同じ論理演算をＣＭＯＳ回路で行う場合の回路図を図７（Ａ）に示す。半導体装置１５及び半導体装置１６と同じ論理演算をＣＭＯＳ回路で行う場合の回路図を図７（Ｂ）に示す。
図７（Ａ）に示す回路図は、ＮＡＮＤ２１、インバータ２２及びＮＯＲ２３で構成されている。図７（Ｂ）に示す回路図は、ＮＯＲ２４、インバータ２５及びＮＡＮＤ２６で構成されている。
図６と図７の回路図を比較すると、半導体装置１４乃至半導体装置１７で論理を構成した方が、ＣＭＯＳ回路で論理を構成するよりも、トランジスタ数を削減できることがわかる。図７（Ａ）、（Ｂ）のＣＭＯＳ回路は、それぞれの論理ゲートでリーク電流が発生するため消費電力が大きくなるが、半導体装置１４乃至半導体装置１７は論理ゲートの数が少ないため、リーク電流が少なく、消費電力を小さくすることができる。また、半導体装置１４乃至半導体装置１７は、トランジスタ数が少ないため回路の占有面積を小さくすることができる。また、半導体装置１４乃至半導体装置１７は、ｎチャネル型トランジスタまたはｐチャネル型トランジスタのどちらか一方のみで構成されているので、ＣＭＯＳ回路に比べて、製造工程を単純化することができる。
（実施の形態２）
本実施の形態では、実施の形態１の半導体装置に適用可能なＯＳトランジスタについて説明を行う。
《トランジスタの構成例１》
図８（Ａ）、（Ｂ）は、トランジスタ１００ａの断面図及び上面図である。図８（Ｂ）は上面図であり、図８（Ｂ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図８（Ａ）の左側断面図に相当し、図８（Ｂ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図８（Ａ）の右側断面図に相当する。なお、図８（Ａ）、（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
トランジスタ１００ａは、基板１０１と、基板１０１上に形成された導電体１０７と、導電体１０７を覆うように形成された絶縁体１０３と、絶縁体１０３上に形成された絶縁体１０４と、絶縁体１０４上に形成された絶縁体１０５と、絶縁体１０５上に、半導体１１１、半導体１１２の順で形成された積層と、半導体１１２の上面と接する導電体１０８ａおよび導電体１０８ｂと、半導体１１１、半導体１１２、導電体１０８ａおよび導電体１０８ｂと接する半導体１１３と、半導体１１３上の絶縁体１１４および導電体１０９と、導電体１０９上の絶縁体１０６及び絶縁体１０２と、を有する。なお、半導体１１１、半導体１１２および半導体１１３をまとめて、半導体１１０と呼称する。
導電体１０８ａは、トランジスタ１００ａのソースまたはドレインの一方としての機能を有する。導電体１０８ｂは、トランジスタ１００ａのソースまたはドレインの他方としての機能を有する。
導電体１０９は、トランジスタ１００ａの第１ゲートとしての機能を有する。
絶縁体１１４は、トランジスタ１００ａの第１のゲート絶縁体としての機能を有する。
導電体１０７は、トランジスタ１００ａの第２のゲートとしての機能を有する。なお、導電体１０７は必要に応じて設ければよく、場合によっては省略することもあり得る。
絶縁体１０３乃至絶縁体１０５は、下地絶縁体としての機能を有する。また、絶縁体１０４、１０５は、トランジスタ１００ａの第２のゲート絶縁体としての機能も有する。
絶縁体１０６は層間絶縁体としての機能を有する。
絶縁体１０２は保護絶縁体としての機能を有する。
図８（Ａ）に示すように、半導体１１２の側面は、導電体１０９に囲まれている。上記構成をとることで、導電体１０９の電界によって、半導体１１２を電気的に取り囲むことができる（導電体（ゲート電極）の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体１１２の全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。また、ｓ−ｃｈａｎｎｅｌ構造は、高周波でも動作可能なトランジスタを提供することができる。
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。例えば、トランジスタは、チャネル幅が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。
ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。
以下、トランジスタ１００ａの各構成要素について説明を行う。
〈半導体〉
まず、半導体１１１乃至半導体１１３に適用可能な半導体について説明を行う。
半導体１１２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。半導体１１２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体１１２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、例えば、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、イットリウム（Ｙ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体１１２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体１１２は、インジウムを含む酸化物半導体に限定されない。半導体１１２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
半導体１１２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。半導体１１２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
半導体１１２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。
例えば、半導体１１１および半導体１１３は、半導体１１２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体１１２を構成する酸素以外の元素一種以上、または二種以上から半導体１１１および半導体１１３が構成されるため、半導体１１１と半導体１１２との界面、および半導体１１２と半導体１１３との界面において、界面準位が形成されにくい。
なお、半導体１１１または半導体１１３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。半導体１１１または半導体１１３をスパッタリング法で成膜する場合、下記の原子数比を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：２：４またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：３：２またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：３：４またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：３：６またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：３：８またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：４：３またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：４：４またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：４：５またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：４：６またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：６：３またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：６：４またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：６：５またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：６：６またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：６：７またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：６：８またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：６：９またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：１０：１またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：５：６またはその近傍値が好ましい。
また、半導体１１１または半導体１１３がインジウムを含まなくても構わない場合がある。例えば、半導体１１１または半導体１１３が、酸化ガリウムまたはＭ−Ｚｎ酸化物であっても構わない。Ｍ−Ｚｎ酸化物をスパッタリング法で成膜する場合、Ｍ：Ｚｎ＝１０：１またはその近傍値を満たすスパッタリングターゲットを用いることが好ましい。
また、半導体１１２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。半導体１１２をスパッタリング法で成膜する場合、下記の原子数比を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝２：１：３またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝３：１：２またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１またはその近傍値、Ｉｎ：Ｍ：Ｚｎ＝５：１：７またはその近傍値が好ましい。
次に、半導体１１１乃至１１３の積層により構成される半導体１１０の機能およびその効果について、図９（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図９（Ｂ）は、図９（Ａ）にＡ１−Ａ２の鎖線で示した部位のエネルギーバンド構造を示している。
図９（Ｂ）中、Ｅｃ１０５、Ｅｃ１１１、Ｅｃ１１２、Ｅｃ１１３、Ｅｃ１１４は、それぞれ、絶縁体１０５、半導体１１１、半導体１１２、半導体１１３、絶縁体１１４の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
絶縁体１０５と絶縁体１１４は絶縁体であるため、Ｅｃ１０５とＥｃ１１４は、Ｅｃ１１１、Ｅｃ１１２、およびＥｃ１１３よりも真空準位に近い（電子親和力が小さい）。
半導体１１２は、半導体１１１および半導体１１３よりも電子親和力の大きい酸化物半導体を用いる。例えば、半導体１１２として、半導体１１１および半導体１１３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物半導体を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体１１３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、半導体１１１、半導体１１２、半導体１１３のうち、電子親和力の大きい半導体１１２にチャネルが形成される。
このとき、電子は、半導体１１１及び半導体１１３の中ではなく、半導体１１２の中を主として移動する。そのため、半導体１１１と絶縁体１０５との界面、あるいは、半導体１１３と絶縁体１１４との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタのオン電流にはほとんど影響を与えない。
半導体１１１と半導体１１２との間には、半導体１１１と半導体１１２との混合領域を有する場合がある。また、半導体１１２と半導体１１３との間には、半導体１１２と半導体１１３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体１１１、半導体１１２および半導体１１３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
半導体１１１と半導体１１２の界面、あるいは、半導体１１２と半導体１１３との界面は、上述したように界面準位密度が小さいため、半導体１１２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
例えば、トランジスタ中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタのオン電流を高くするためには、例えば、半導体１１２の上面または下面（被形成面、ここでは半導体１１１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、半導体１１２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体１１２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、半導体１１２のある深さにおいて、または、半導体１１２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
半導体１１２の酸素欠損を低減するために、例えば、絶縁体１０５に含まれる過剰酸素を、半導体１１１を介して半導体１１２まで移動させる方法などがある。この場合、半導体１１１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体１１２の全体にチャネルが形成される。したがって、半導体１１２が厚いほどチャネル領域は大きくなる。即ち、半導体１１２が厚いほど、トランジスタのオン電流を高くすることができる。
また、トランジスタのオン電流を高くするためには、半導体１１３は薄いほど好ましい。半導体１１３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、半導体１１３は、チャネルの形成される半導体１１２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体１１３は、ある程度の厚さを有することが好ましい。半導体１１３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、半導体１１３は、絶縁体１０５などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、半導体１１１は厚く、半導体１１３は薄いことが好ましい。半導体１１１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。半導体１１１の厚さを、厚くすることで、隣接する絶縁体と半導体１１１との界面からチャネルの形成される半導体１１２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体１１１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。
例えば、半導体１１２と半導体１１１との間に、例えば、ＳＩＭＳ分析において、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。また、半導体１１２と半導体１１３との間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０１８ａｔｏｍｓ／ｃｍ３未満のシリコン濃度となる領域を有する。
また、半導体１１２の水素濃度を低減するために、半導体１１１および半導体１１３の水素濃度を低減すると好ましい。半導体１１１および半導体１１３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体１１２の窒素濃度を低減するために、半導体１１１および半導体１１３の窒素濃度を低減すると好ましい。半導体１１１および半導体１１３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
上述の３層構造は一例である。例えば、半導体１１１または半導体１１３のない２層構造としても構わない。または、半導体１１１の上もしくは下、または半導体１１３上もしくは下に、半導体１１１、半導体１１２および半導体１１３として例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体１１１の上、半導体１１１の下、半導体１１３の上、半導体１１３の下のいずれか二箇所以上に、半導体１１１、半導体１１２および半導体１１３として例示した半導体の少なくとも１つを有するｎ層構造（ｎは５以上の整数）としても構わない。
〈基板〉
基板１０１としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウム、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどが挙げられる。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板１０１として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１０１に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１０１として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板１０１が伸縮性を有してもよい。また、基板１０１は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板１０１の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板１０１を薄くすると、半導体装置を軽量化することができる。また、基板１０１を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１０１上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。可とう性基板である基板１０１としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板１０１は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板１０１としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板１０１として好適である。
〈下地絶縁体、第２のゲート絶縁体〉
絶縁体１０３を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。
また、絶縁体１０３として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。
絶縁体１０５は、加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁体１０５から脱離した酸素は半導体１１０に供給され、半導体１１０の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算した場合の酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
絶縁体１０５は、半導体１１０に酸素を供給することができる酸化物を含むことが好ましい。例えば、絶縁体１０５として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、絶縁体１０５として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。
絶縁体１０５に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁体１０５の成膜を行えばよい。または、成膜後の絶縁体１０５に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁体１０５に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。または、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。
また、絶縁体１０５を成膜した後、その上面の平坦性を高めるためにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等を用いた平坦化処理を行ってもよい。
絶縁体１０４は、絶縁体１０５に含まれる酸素が、導電体１０７に含まれる金属と結びつき、絶縁体１０５に含まれる酸素が減少することを防ぐパッシベーション機能を有する。
絶縁体１０４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有する。絶縁体１０４を設けることで、半導体１１０からの酸素の外部への拡散と、外部から半導体１１０への水素、水等の入り込みを防ぐことができる。
絶縁体１０４としては、例えば、窒化物絶縁体を用いることができる。該窒化物絶縁体としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁体の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁体を設けてもよい。酸化物絶縁体としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
トランジスタ１００ａは電荷捕獲層に電子を注入することでしきい値電圧を制御することができる。電荷捕獲層は絶縁体１０４に設けることが好ましい。例えば、絶縁体１０４を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
〈ゲート、ソース、ドレイン〉
導電体１０７、１０９、１０８ａ、１０８ｂとして、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電体の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。
導電体１０７、１０９、１０８ａ、１０８ｂとして、上記高融点材料または上記低抵抗導電性材料を用いる場合、その下層または上層に、窒化タンタルや窒化チタンなどの金属窒化物を設けることが好ましい。この場合、金属窒化物は酸素又は水素をブロッキングする機能を有する。
また、導電体１０７、１０９、１０８ａ、１０８ｂとして、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。上記透明導電材料として、例えば、酸化インジウム、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、インジウム亜鉛酸化物、酸化亜鉛、ガリウムを添加した酸化亜鉛などが挙げられる。
また、導電体１０７、１０９、１０８ａ、１０８ｂとして、上記金属と上記透明導電材料の積層を用いても良い。
〈プラグ〉
プラグ１１９ａ、１１９ｂとして、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、またはこれらを主成分とする化合物を含む導電体の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。
〈第１のゲート絶縁体〉
絶縁体１１４は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体１１４は、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、またはシリコンおよびハフニウムを有する酸化窒化物などを有することが好ましい。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
また、絶縁体１１４は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体との積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
〈層間絶縁体〉
絶縁体１０６は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体１０６は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。または、絶縁体１０６は、酸化シリコンまたは酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
〈保護絶縁体〉
絶縁体１０２は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有することが好ましい。絶縁体１０２を設けることで、トランジスタ１００ａに含まれる酸素の外部への拡散と、外部からトランジスタ１００ａへの水素、水等の入り込みを防ぐことができる。
絶縁体１０２としては、例えば、窒化物絶縁体を用いることができる。該窒化物絶縁体としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁体の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁体を設けてもよい。酸化物絶縁体としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。特に酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので好ましい。
《トランジスタの構成例２》
図８（Ａ）のトランジスタ１００ａは、半導体１１３及び絶縁体１１４を導電体１０９と重ならない領域に設けてもよい。その場合の構成例を図１０（Ａ）、（Ｂ）に示す。図１０（Ａ）のトランジスタ１００ｂと図１０（Ｂ）のトランジスタ１００ｃは、半導体１１３及び絶縁体１１４の形成方法が異なっている。トランジスタ１００ｂ及びトランジスタ１００ｃは、導電体１０９と導電体１０８ａまたは導電体１０９と導電体１０８ｂの間に流れるリーク電流を抑えることができるので好ましい。
トランジスタ１００ｂ及びトランジスタ１００ｃのその他の構成要素に関しては、トランジスタ１００ａの記載を参照すればよい。
《トランジスタの構成例３》
図１１（Ａ）、（Ｂ）は、トランジスタ１００ｄの断面図及び上面図である。図１１（Ｂ）は上面図であり、図１１（Ｂ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１１（Ａ）の左側断面図に相当し、図１１（Ｂ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１１（Ａ）の右側断面図に相当する。なお、図１１（Ａ）、（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。
トランジスタ１００ｄは、絶縁体１０６に溝を設け、その溝に半導体１１３、絶縁体１１４及び導電体１０９を設けている点で、トランジスタ１００ａと異なる。トランジスタ１００ｄは、トランジスタ１００ａに比べて、導電体１０９と導電体１０８ａ（または導電体１０９と導電体１０８ｂ）の間に生じる寄生容量を低減できるので好ましい。
トランジスタ１００ｄのその他の構成要素に関しては、トランジスタ１００ａの記載を参照すればよい。
《トランジスタの構成例４》
図１２（Ａ）、（Ｂ）は、トランジスタ１００ｅの断面図及び上面図である。図１２（Ｂ）は上面図であり、図１２（Ｂ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１２（Ａ）の左側断面図に相当し、図１２（Ｂ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１２（Ａ）の右側断面図に相当する。なお、図１２（Ａ）、（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。
トランジスタ１００ｅは、半導体１１２中に低抵抗領域として機能する領域１１６ａ及び領域１１６ｂを有する。また、領域１１６ａ及び１１６ｂは、ソース領域及びドレイン領域として機能する。領域１１６ａ及び領域１１６ｂは、導電体１０９を形成した後に、セルフアラインで形成されることが好ましい。
領域１１６ａ及び領域１１６ｂは、酸素欠損を形成するために、アルゴンなどの希ガスが添加されることが好ましい。その場合、領域１１６ａ及び１１６ｂは、半導体１１２の導電体１０９と重なる領域と比較して、希ガス元素の濃度を高くすることが好ましい。
また、領域１１６ａ及び領域１１６ｂは、水素が添加されることが好ましい。その場合、領域１１６ａ及び１１６ｂは、半導体１１２の導電体１０９と重なる領域と比較して、水素濃度を高くすることが好ましい。
また、領域１１６ａ及び領域１１６ｂは、ホウ素、炭素、窒素、フッ素、アルミニウム、シリコン、リン、又は塩素などの不純物を添加してもよい。その場合、領域１１６ａ及び１１６ｂは、半導体１１２の導電体１０９と重なる領域と比較して、上記不純物濃度を高くすることが好ましい。
領域１１６ａ及び領域１１６ｂは、水素濃度が高く、且つ酸素欠損量が多いことで、導電性が高くなり、低抵抗領域として機能する。
トランジスタ１００ｅのその他の構成要素に関しては、トランジスタ１００ａの記載を参照すればよい。
《トランジスタの構成例５》
図１３（Ａ）、（Ｂ）は、トランジスタ１００ｆの断面図及び上面図である。図１３（Ｂ）は上面図であり、図１３（Ｂ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１３（Ａ）の左側断面図に相当し、図１３（Ｂ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１３（Ａ）の右側断面図に相当する。なお、図１３（Ａ）、（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｘ１−Ｘ２方向をチャネル長方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅方向と呼称する場合がある。
トランジスタ１００ｆは、導電体１０９の側壁に、側壁絶縁層１１７を有する。また、側壁絶縁層１１７と接するように、プラグ１１９ａ及びプラグ１１９ｂが形成されている。側壁絶縁層１１７は、プラグ１１９ａと導電体１０９（またはプラグ１１９ｂと導電体１０９）との接触を防いでいる。
半導体１１２の側壁絶縁層１１７と重なる領域は低抵抗化されていてもよい。その場合、半導体１１２の側壁絶縁層１１７と重なる領域は、半導体１１２の導電体１０９と重なる領域よりも、水素または希ガスを多く含むことが好ましい。
《トランジスタの構成例６》
図１４（Ａ）及び図１４（Ｂ）は、トランジスタ６８０の上面図および断面図である。図１４（Ａ）は上面図であり、図１４（Ａ）に示す一点鎖線Ａ−Ｂ方向の断面が図１４（Ｂ）に相当する。なお、図１４（Ａ）及び図１４（Ｂ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向と呼称する場合がある。
図１４（Ｂ）に示すトランジスタ６８０は、第１のゲートとして機能する導電体６８９と、第２のゲートとして機能する導電体６８８と、半導体６８２と、ソース及びドレインとして機能する導電体６８３及び導電体６８４と、絶縁体６８１と、絶縁体６８５と、絶縁体６８６と、絶縁体６８７と、を有する。
導電体６８９は、絶縁表面上に設けられる。導電体６８９と、半導体６８２とは、絶縁体６８１を間に挟んで、互いに重なる。また、導電体６８８と、半導体６８２とは、絶縁体６８５、絶縁体６８６及び絶縁体６８７を間に挟んで、互いに重なる。また、導電体６８３及び導電体６８４は、半導体６８２に、接続されている。
導電体６８９及び導電体６８８の詳細は、図８に示す導電体１０９及び導電体１０７の記載を参照すればよい。
半導体６８２の詳細は、図８（Ａ）に示す半導体１１２の記載を参照すればよい。また、半導体６８２は、一層でも良いし、複数の半導体層の積層でも良い。
導電体６８３及び導電体６８４の詳細は、図８に示す導電体１０８ａ及び導電体１０８ｂの記載を参照すればよい。
絶縁体６８１の詳細は、図８（Ａ）に示す絶縁体１１４の記載を参照すればよい。
なお、図１４（Ｂ）では、半導体６８２、導電体６８３及び導電体６８４上に、順に積層された絶縁体６８５乃至絶縁体６８７が設けられている場合を例示しているが、半導体６８２、導電体６８３及び導電体６８４上に設けられる絶縁体は、一層でも良いし、複数の絶縁体の積層でも良い。
半導体６８２に酸化物半導体を用いた場合、絶縁体６８６は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体６８２に供給する機能を有する絶縁体であることが望ましい。ただし、絶縁体６８６を半導体６８２上に直接設けると、絶縁体６８６の形成時に半導体６８２にダメージが与えられる場合、図１４（Ｂ）に示すように、絶縁体６８５を半導体６８２と絶縁体６８６の間に設けると良い。絶縁体６８５は、その形成時に半導体６８２に与えるダメージが絶縁体６８６の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁体であることが望ましい。ただし、半導体６８２に与えられるダメージを小さく抑えつつ、半導体６８２上に絶縁体６８６を直接形成することができるのであれば、絶縁体６８５は必ずしも設けなくとも良い。
例えば、絶縁体６８６及び絶縁体６８５として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いることもできる。
絶縁体６８７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁体６８７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。絶縁体６８７は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁体は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
《半導体装置の構成例１》
図１５に示す断面図は、図６（Ａ）に示す半導体装置１４の構成例を示している。図１５に示す半導体装置１４は、基板１０１の上層に、トランジスタＮ５及びトランジスタＮ６が設けられ、トランジスタＮ５及びトランジスタＮ６の上層にトランジスタＮ１が設けられている。図１５は、トランジスタＮ１、トランジスタＮ５及びトランジスタＮ６として、図１１のトランジスタ１００ｄを用いた例を示している。
半導体装置１４は、トランジスタＮ１、トランジスタＮ５及びトランジスタＮ６の他に、配線１２０ａ乃至配線１２０ｅ、プラグ１２１ａ、プラグ１２１ｂ等を有する。なお、図１５に示す配線及びプラグは、デュアルダマシン法によって形成してもよい。
図１５に示す導電体１０７ａは、トランジスタＮ５及びトランジスタＮ６の第２ゲートとしての機能を有する。このように、複数のトランジスタの第２ゲートを、１つの導電体で形成してもよい。導電体１０７ｂはトランジスタＮ１の第２ゲートとしての機能を有する。
図１５に示すように、ＯＳトランジスタを積層させることによって、半導体装置１４の集積度を向上させ、半導体装置１４の占有面積を小さくすることが可能になる。
なお、トランジスタＮ１、トランジスタＮ６及びトランジスタＮ５は積層させずに、１つの層に形成してもよい。その場合、半導体装置１４の製造工程を容易にすることが可能になる。
《半導体装置の構成例２》
実施の形態１に示す半導体装置は、ＳｉトランジスタとＯＳトランジスタの積層によって構成されていてもよい。その場合の構成例を図１６に示す。
図１６の左側はトランジスタのチャネル長方向に半導体装置を切断した場合の断面図を示し、図１６の右側はトランジスタのチャネル幅方向に半導体装置を切断した場合の断面図を示している。
図１６の半導体装置は下から順に、層Ｆ１、層Ｆ２、層Ｆ３を有する。
層Ｆ１は基板１０１に形成されたトランジスタＴｒ１、絶縁体１３７等を有する。
層Ｆ２は、絶縁体１２４と、配線及びプラグ等を有する。
層Ｆ３は、トランジスタＴｒ２等を有する。図１６は、トランジスタＴｒ２として、図１１のトランジスタ１００ｄを用いた例を示している。
トランジスタＴｒ１は、基板１０１上に設けられ、素子分離層１２３によって、隣接する他のトランジスタと分離されている。素子分離層１２３として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン等を用いることができる。図１６では、一例として、基板１０１に単結晶シリコンウェハを用いた例を示している。
トランジスタＴｒ１は、ウェル１３０に設けられたチャネル形成領域１３３、不純物領域１３１ａ及び不純物領域１３１ｂと、該不純物領域に接して設けられた導電性領域１３２ａ、導電性領域１３２ｂと、チャネル形成領域１３３上に設けられたゲート絶縁体１３６と、ゲート絶縁体１３６上に設けられたゲート電極１３５と、導電性領域１３２ａと接するように設けられたプラグ１３４ａと、導電性領域１３２ｂと接するように設けられたプラグ１３４ｂと、を有する。なお、導電性領域１３２ａ、１３２ｂには、金属シリサイド等を用いてもよい。
図１６において、トランジスタＴｒ１はチャネル形成領域１３３が凸形状を有し、その側面及び上面に沿ってゲート絶縁体１３６及びゲート電極１３５が設けられている。このような形状を有するトランジスタをＦＩＮ型トランジスタと呼ぶ。本実施の形態では、半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
トランジスタＴｒ１は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれでもよく、回路によって適切なトランジスタを用いればよい。
絶縁体１３７は、層間絶縁体としての機能を有する。トランジスタＴｒ１にＳｉトランジスタを用いた場合、絶縁体１３７は水素を含むことが好ましい。絶縁体１３７が水素を含むことで、シリコンのダングリングボンドを終端し、トランジスタＴｒ１の信頼性を向上させる効果がある。絶縁体１３７として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン等を用いることが好ましい。
絶縁体１２４は、図８（Ａ）の絶縁体１０２と同様に、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有することが好ましい。絶縁体１２４を設けることで、トランジスタＴｒ２に含まれる酸素の外部への拡散と、トランジスタＴｒ１からトランジスタＴｒ２への水素、水等の入り込みを防ぐことができる。
絶縁体１２４としては、例えば、窒化物絶縁体を用いることができる。該窒化物絶縁体としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁体の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁体を設けてもよい。酸化物絶縁体としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。特に酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので好ましい。
図８乃至図１６において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。
例えば、図１（Ａ）に示す半導体装置１０ａにおいて、トランジスタＮ１にＯＳトランジスタを、トランジスタＮ２及びトランジスタＮ３にＳｉトランジスタを用いてもよい。Ｓｉトランジスタは、オン電流が大きいので、半導体装置１０ａを高速動作させることが可能になる。
また、実施の形態１に示した半導体装置をＯＳトランジスタで形成し、その周辺回路をＳｉトランジスタで形成してもよい。その場合、図１６に示すようにＯＳトランジスタとＳｉトランジスタを積層させることで、半導体装置全体の占有面積を小さくすることができる。
（実施の形態３）
本実施の形態では、実施の形態１に示した半導体装置を用いることが可能なＣＰＵについて説明する。
図１７は、ＣＰＵの一例の構成を示すブロック図である。
図１７に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１７に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図１７に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図１７に示すＣＰＵが有する各種論理回路は、実施の形態１に示した半導体装置を用いて構成することができる。実施の形態１に示した半導体装置を用いることで、各種回路のトランジスタ数が削減され、ＣＰＵの消費電力を低減することができる。
（実施の形態４）
本実施の形態では、実施の形態１に示した半導体装置を用いることが可能なプログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）について説明する。
ＰＬＤは、適当な規模の論理回路（論理ブロック、プログラマブルロジックエレメント）どうしが配線リソースにより電気的に接続された構成を有しており、各論理ブロックの機能や、論理ブロック間の接続構造を、製造後において変更できることを特徴とする。各論理ブロックの機能と、配線リソースにより構成される論理ブロック間の接続構造とは、コンフィギュレーションデータにより定義され、上記コンフィギュレーションデータは、各論理ブロックが有するレジスタ、または配線リソースが有するレジスタに格納される。以下、コンフィギュレーションデータを格納するためのレジスタを、コンフィギュレーションメモリと呼ぶ。
図１８（Ａ）にＰＬＤ７５０の構造の一部を、一例として模式的に示す。図１８（Ａ）に示すＰＬＤ７５０は、複数の論理ブロック（ＬＢ）７４０と、複数の論理ブロック７４０のいずれかに接続された配線群７５１と、配線群７５１を構成する配線どうしの接続を制御するスイッチ回路７５２とを有する。配線群７５１とスイッチ回路７５２とが、配線リソース７５３に相当する。
図１８（Ｂ）に、スイッチ回路７５２の構成例を示す。図１８（Ｂ）に示すスイッチ回路７５２は、配線群７５１に含まれる配線７５５と配線７５６の接続構造を制御する機能を有する。具体的に、スイッチ回路７５２は、トランジスタ７５７乃至トランジスタ７６２を有する。
トランジスタ７５７は、配線７５５におけるＰｏｉｎｔＡと、配線７５６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。トランジスタ７５８は、配線７５５におけるＰｏｉｎｔＢと、配線７５６におけるＰｏｉｎｔＣの電気的な接続を制御する機能を有する。トランジスタ７５９は、配線７５５におけるＰｏｉｎｔＡと、配線７５６におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。トランジスタ７６０は、配線７５５におけるＰｏｉｎｔＢと、配線７５６におけるＰｏｉｎｔＤの電気的な接続を制御する機能を有する。トランジスタ７６１は、配線７５５におけるＰｏｉｎｔＡとＰｏｉｎｔＢの電気的な接続を制御する機能を有する。トランジスタ７６２は、配線７５６におけるＰｏｉｎｔＣとＰｏｉｎｔＤの電気的な接続を制御する機能を有する。
また、スイッチ回路７５２は、配線群７５１と、ＰＬＤ７５０の端子７５４の、電気的な接続を制御する機能を有する。
図１９（Ａ）に、論理ブロック７４０の一形態を例示する。図１９（Ａ）に示す論理ブロック７４０は、ＬＵＴ（ルックアップテーブル）７４１と、フリップフロップ７４２と、記憶装置７４３と、を有する。ＬＵＴ７４１は、記憶装置７４３が有するコンフィギュレーションデータに従って、行われる論理演算が定義される。具体的にＬＵＴ７４１は、入力端子７４４に与えられた複数の入力信号の入力値に対する、一の出力値が定まる。そして、ＬＵＴ７４１からは、上記出力値を含む信号が出力される。フリップフロップ７４２は、ＬＵＴ７４１から出力される信号を保持し、信号ＣＬＫに同期して当該信号に対応した出力信号を、第１出力端子７４５及び第２出力端子７４６から出力する。
なお、論理ブロック７４０がさらにマルチプレクサ回路を有し、当該マルチプレクサ回路によって、ＬＵＴ７４１からの出力信号がフリップフロップ７４２を経由するか否かを選択できるようにしても良い。
また、コンフィギュレーションデータによって、フリップフロップ７４２の種類を定義できる構成にしても良い。具体的には、コンフィギュレーションデータによって、フリップフロップ７４２がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。
また、図１９（Ｂ）に、論理ブロック７４０の別の一形態を例示する。図１９（Ｂ）に示す論理ブロック７４０は、図１９（Ａ）に示した論理ブロック７４０に、ＡＮＤ回路７４７が追加された構成を有している。ＡＮＤ回路７４７には、フリップフロップ７４２からの信号が、正論理の入力として与えられ、信号ＩＮＩＴ２が、負論理の入力として与えられている。上記構成により、論理ブロック７４０からの出力信号が供給される配線の電位を初期化することができる。よって、論理ブロック７４０間で大量の電流が流れることを未然に防ぎ、ＰＬＤの破損が引き起こされるのを防ぐことができる。
また、図１９（Ｃ）に、論理ブロック７４０の別の一形態を例示する。図１９（Ｃ）に示す論理ブロック７４０は、図１９（Ａ）に示した論理ブロック７４０に、マルチプレクサ７４８が追加された構成を有している。また、図１９（Ｃ）に示す論理ブロック７４０は、記憶装置７４３ａ及び記憶装置７４３ｂで示される二つの記憶装置７４３を有する。ＬＵＴ７４１は、記憶装置７４３ａが有するコンフィギュレーションデータに従って、行われる論理演算が定義される。また、マルチプレクサ７４８は、ＬＵＴ７４１からの出力信号と、フリップフロップ７４２からの出力信号とが入力されている。そして、マルチプレクサ７４８は、記憶装置７４３ｂに格納されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ７４８からの出力信号は、第１出力端子７４５及び第２出力端子７４６から出力される。
図２０に、ＰＬＤ７５０全体の構成を一例として示す。図２０では、ＰＬＤ７５０に、Ｉ／Ｏエレメント７７０、ＰＬＬ（ｐｈａｓｅ ｌｏｃｋ ｌｏｏｐ）７７１、ＲＡＭ７７２、乗算器７７３が設けられている。Ｉ／Ｏエレメント７７０は、ＰＬＤ７５０の外部回路からの信号の入力、または外部回路への信号の出力を制御する、インターフェースとしての機能を有する。ＰＬＬ７７１は、信号ＣＬＫを生成する機能を有する。ＲＡＭ７７２は、論理演算に用いられるデータを格納する機能を有する。乗算器７７３は、乗算専用の論理回路に相当する。ＰＬＤ７５０に乗算を行う機能が含まれていれば、乗算器７７３は必ずしも設ける必要はない。
論理ブロック７４０が有する各種論理回路は、実施の形態１に示した半導体装置を用いて構成することができる。実施の形態１に示した半導体装置を用いることで、論理ブロック７４０のトランジスタ数が削減され、ＰＬＤ７５０の消費電力を低減することができる。
（実施の形態５）
本発明の一態様に係る半導体装置は、自動車、自動二輪車、自転車などの車両、航空機、船舶などに用いることができる。また、本発明の一態様に係る半導体装置は、携帯電話、腕時計、携帯型ゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）などの電子機器に用いることができる。これらの具体例を図２１に示す。
図２１（Ａ）は腕時計型端末であり、筐体８０１、リュウズ８０２、表示部８０３、ベルト８０４、検知部８０５等を有する。表示部８０３にはタッチパネルを設けてもよい。使用者は、タッチパネルに触れた指をポインタに用いて情報を入力することができる。
検知部８０５は、周囲の状態を検知して情報を取得する機能を備える。例えば、カメラ、加速度センサ、方位センサ、圧力センサ、温度センサ、湿度センサ、照度センサまたはＧＰＳ（Ｇｌｏｂａｌ ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）信号受信回路等を、検知部８０５に用いることができる。
例えば、検知部８０５の照度センサが検知した周囲の明るさを筐体８０１内部の演算装置が、所定の照度と比較して十分に明るいと判断した場合、反射型の液晶素子を表示部８０３の表示素子として使用する。または、薄暗いと判断した場合、有機ＥＬ素子を表示部８０３の表示素子として使用する。これにより、例えば、外光の強い環境において反射型の表示素子を用い、薄暗い環境において自発光型の表示素子を用いて画像情報を表示することができる。その結果、消費電力が低減された電子機器を提供することができる。
図２１（Ｂ）は、携帯電話機であり、筐体８１１、表示部８１６、操作ボタン８１４、外部接続ポート８１３、スピーカ８１７、マイク８１２などを備えている。図２１（Ｂ）に示す携帯電話機は、指などで表示部８１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部８１６に触れることにより行うことができる。また、操作ボタン８１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部８１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
図２１（Ｃ）はノート型パーソナルコンピュータであり、筐体８２１、表示部８２２、キーボード８２３、ポインティングデバイス８２４等を有する。
図２１（Ｄ）は電気冷凍冷蔵庫であり、筐体８３１、冷蔵室用扉８３２、冷凍室用扉８３３等を有する。
図２１（Ｅ）はビデオカメラであり、第１筐体８４１、第２筐体８４２、表示部８４３、操作キー８４４、レンズ８４５、接続部８４６等を有する。操作キー８４４およびレンズ８４５は第１筐体８４１に設けられており、表示部８４３は第２筐体８４２に設けられている。そして、第１筐体８４１と第２筐体８４２とは、接続部８４６により接続されており、第１筐体８４１と第２筐体８４２の間の角度は、接続部８４６により変更が可能である。表示部８４３における映像を、接続部８４６における第１筐体８４１と第２筐体８４２との間の角度に従って切り替える構成としても良い。
図２１（Ｆ）は自動車であり、車体８５１、車輪８５２、ダッシュボード８５３、ライト８５４等を有する。
（実施の形態６）
本実施の形態では、実施の形態１に示す半導体装置を用いることが可能な表示装置について説明を行う。
表示装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、電子粉流体（登録商標）、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、または、量子ドットなどの少なくとも一つを有している。
本実施の形態では、表示装置の一例として、液晶素子を用いた表示装置およびＥＬ素子を用いた表示装置について図２２及び図２３を用いて説明を行う。
図２２（Ａ）乃至（Ｃ）は表示装置の構成例を示す上面図である。図２２（Ａ）において、第１の基板４００１上に設けられた画素部４００２を囲むようにして、シール材４００５が設けられ、第２の基板４００６によって封止されている。図２２（Ａ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、信号線駆動回路４００３、及び走査線駆動回路４００４が設けられている。また、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）４０１８ａ、ＦＰＣ４０１８ｂから供給されている。
図２２（Ｂ）及び図２２（Ｃ）において、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、表示素子と共に封止されている。図２２（Ｂ）及び図２２（Ｃ）においては、第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、信号線駆動回路４００３が設けられている。図２２（Ｂ）及び図２２（Ｃ）においては、信号線駆動回路４００３、走査線駆動回路４００４、または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
図２２（Ｂ）及び図２２（Ｃ）は、信号線駆動回路４００３が別途形成され、第１の基板４００１に設けられている例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して設けても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して設けても良い。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ワイヤボンディング、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）などを用いることができる。図２２（Ａ）は、ＣＯＧにより信号線駆動回路４００３、走査線駆動回路４００４が設けられた例であり、図２２（Ｂ）は、ＣＯＧにより信号線駆動回路４００３が設けられた例であり、図２２（Ｃ）は、ＴＣＰにより信号線駆動回路４００３が設けられた例である。
信号線駆動回路４００３又は走査線駆動回路４００４に、実施の形態１に示した半導体装置を用いることができる。実施の形態１に示した半導体装置を用いることで、信号線駆動回路４００３又は走査線駆動回路４００４のトランジスタ数が削減され、表示装置の消費電力を低減することができる。
図２３（Ａ）及び図２３（Ｂ）は、図２２（Ｂ）中でＮ１−Ｎ２の鎖線で示した部位の断面構成を示す断面図である。図２３（Ａ）及び図２３（Ｂ）に示す表示装置は電極４０１５を有しており、電極４０１５はＦＰＣ４０１８が有する端子と異方性導電層４０１９を介して、電気的に接続されている。また、電極４０１５は、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０に形成された開口において配線４０１４と電気的に接続されている。
電極４０１５は、第１の電極層４０３０と同じ導電層から形成され、配線４０１４は、トランジスタ４０１０、およびトランジスタ４０１１のソース電極およびドレイン電極と同じ導電層で形成されている。
また第１の基板４００１上に設けられた画素部４００２と走査線駆動回路４００４は、トランジスタを複数有しており、図２３（Ａ）及び図２３（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。図２３（Ａ）では、トランジスタ４０１０およびトランジスタ４０１１上に、絶縁層４１１２、絶縁層４１１１、および絶縁層４１１０が設けられ、図２３（Ｂ）では、絶縁層４１１２の上に隔壁４５１０が形成されている。
また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に設けられている。また、トランジスタ４０１０およびトランジスタ４０１１は、絶縁層４１０２上に形成された電極４０１７を有し、電極４０１７上に絶縁層４１０３が形成されている。電極４０１７はバックゲート電極として機能することができる。
トランジスタ４０１０およびトランジスタ４０１１は、実施の形態２で示したトランジスタを用いることができる。
図２３（Ａ）および図２３（Ｂ）では、トランジスタ４０１０、４０１１として、図１４に示したトランジスタ６８０と同様の構造を有するトランジスタを用いる場合について例示している。なお、トランジスタ４０１０、４０１１として用いることが可能なトランジスタはこれに限定されない。例えば、トランジスタ４０１０、４０１１として、単結晶シリコントランジスタ、多結晶シリコントランジスタ、非晶質シリコントランジスタ、有機半導体トランジスタなどを用いてもよい。
また、図２３（Ａ）および図２３（Ｂ）に示す表示装置は、容量素子４０２０を有する。容量素子４０２０は、トランジスタ４０１０のソース電極またはドレイン電極の一方の一部と、電極４０２１が絶縁層４１０３を介して重なる領域を有する。電極４０２１は、電極４０１７と同じ導電層で形成されている。
一般に、表示装置に設けられる容量素子の容量は、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。容量素子の容量は、トランジスタのオフ電流等を考慮して設定すればよい。
例えば、液晶表示装置の画素部にＯＳトランジスタを用いることにより、容量素子の容量を、液晶容量に対して１／３以下、もしくは１／５以下とすることができる。ＯＳトランジスタを用いることにより、容量素子の形成を省略することもできる。
画素部４００２に設けられたトランジスタ４０１０は表示素子と電気的に接続する。図２３（Ａ）は、表示素子として液晶素子を用いた液晶表示装置の一例である。図２３（Ａ）において、表示素子である液晶素子４０１３は、第１の電極層４０３０、第２の電極層４０３１、及び液晶層４００８を含む。なお、液晶層４００８を挟持するように配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられている。第２の電極層４０３１は第２の基板４００６側に設けられ、第１の電極層４０３０と第２の電極層４０３１は液晶層４００８を介して重畳する。
またスペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、第１の電極層４０３０と第２の電極層４０３１との間隔（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、配向膜を用いないブルー相（Ｂｌｕｅ Ｐｈａｓｅ）を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、また、光学的等方性であるため配向処理が不要であり、且つ、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いることができる。
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
本実施の形態で用いるＯＳトランジスタは、オフ状態における電流値（オフ電流値）を低くすることができる。よって、画像信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、ＯＳトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。よって、表示装置の画素部に上記トランジスタを用いることで、高画質な画像を提供することができる。また、同一基板上に駆動回路部または画素部を作り分けて作製することが可能となるため、表示装置の部品点数を削減することができる。
また、表示装置において、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
また、表示装置に含まれる表示素子として、ＥＬ素子を利用することができる。ＥＬ素子は、一対の電極の間に発光性の化合物を含む層（「ＥＬ層」ともいう。）を有する。一対の電極間に、ＥＬ素子の閾値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。
また、ＥＬ素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、またはバイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）などを有していてもよい。
ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法などの方法で形成することができる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。
発光素子は発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタ及び発光素子を形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造や、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造や、両面から発光を取り出す両面射出（デュアルエミッション）構造の発光素子があり、どの射出構造の発光素子も適用することができる。
図２３（Ｂ）は、表示素子として発光素子を用いた発光表示装置（「ＥＬ表示装置」ともいう。）の一例である。表示素子である発光素子４５１３は、画素部４００２に設けられたトランジスタ４０１０と電気的に接続している。なお発光素子４５１３の構成は、第１の電極層４０３０、発光層４５１１、第２の電極層４０３１の積層構造であるが、この構成に限定されない。発光素子４５１３から取り出す光の方向などに合わせて、発光素子４５１３の構成は適宜変えることができる。
隔壁４５１０は、有機絶縁材料、又は無機絶縁材料を用いて形成する。特に感光性の樹脂材料を用い、第１の電極層４０３０上に開口部を形成し、その開口部の側面が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
発光層４５１１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。
発光素子４５１３に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層４０３１および隔壁４５１０上に保護層を形成してもよい。保護層としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、ＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）などを形成することができる。また、第１の基板４００１、第２の基板４００６、及びシール材４００５によって封止された空間には充填材４５１４が設けられ密封されている。このように、外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
充填材４５１４としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）などを用いることができる。また、充填材４５１４に乾燥剤が含まれていてもよい。
シール材４００５には、ガラスフリットなどのガラス材料や、二液混合型の樹脂などの常温で硬化する硬化樹脂、光硬化性の樹脂、熱硬化性の樹脂などの樹脂材料を用いることができる。また、シール材４００５に乾燥剤が含まれていてもよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
また、発光素子をマイクロキャビティ構造とすることで、色純度の高い光を取り出すことができる。また、マイクロキャビティ構造とカラーフィルタを組み合わせることで、映り込みが低減し、表示画像の視認性を高めることができる。
表示素子に電圧を印加する第１の電極層及び第２の電極層（画素電極層、共通電極層、対向電極層などともいう）においては、取り出す光の方向、電極層が設けられる場所、及び電極層のパターン構造によって透光性、反射性を選択すればよい。
第１の電極層４０３０、第２の電極層４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、第１の電極層４０３０、第２の電極層４０３１はタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）などの金属、またはその合金、もしくはその金属窒化物から一種以上を用いて形成することができる。
また、第１の電極層４０３０、第２の電極層４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、もしくは、アニリン、ピロールおよびチオフェンの２種以上からなる共重合体またはその誘導体等が挙げられる。
また、トランジスタは静電気などにより破壊されやすいため、駆動回路保護用の保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
（実施の形態７）
本実施の形態では、実施の形態１に示した半導体装置を用いることが可能な記憶装置について図２４を用いて説明を行う。
図２４（Ａ）は、記憶素子としての機能を有するメモリセル４１０の回路構成を示している。
図２４（Ａ）のメモリセル４１０は、第１のゲート及び第２のゲートを有するトランジスタ４１１と、トランジスタ４１２と、容量素子４１４と、ノードＦＮと、配線ＢＬと、配線ＳＬと、配線ＷＬと、配線ＲＬと、配線ＢＧＬとを有する。
図２４（Ａ）のメモリセル４１０において、トランジスタ４１１の第１のゲートは配線ＷＬに電気的に接続され、トランジスタ４１１の第２のゲートは配線ＢＧＬに電気的に接続され、トランジスタ４１１のソース及びドレインの一方は配線ＢＬに電気的に接続され、トランジスタ４１１のソース及びドレインの他方はノードＦＮに電気的に接続される。
図２４（Ａ）のメモリセル４１０において、トランジスタ４１２のゲートはノードＦＮに電気的に接続され、トランジスタ４１２のソース及びドレインの一方は配線ＢＬに電気的に接続され、トランジスタ４１２のソース及びドレインの他方は配線ＳＬに電気的に接続される。
図２４（Ａ）のメモリセル４１０において、容量素子４１４の第１の端子は配線ＲＬに電気的に接続され、容量素子４１４の第２の端子はノードＦＮに電気的に接続される。
トランジスタ４１１は、オフ電流が小さいトランジスタであることが好適である。例えば、トランジスタ４１１のオフ電流は、好ましくは１０−１８Ａ／μｍ以下、さらに好ましくは１０−２１Ａ／μｍ以下、さらに好ましくは１０−２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、ＯＳトランジスタが挙げられる。
トランジスタ４１２は、閾値電圧のばらつきの小さいトランジスタが用いられることが好ましい。ここで、閾値電圧のばらつきが小さいトランジスタとは、トランジスタが同一プロセスで作製される際に、許容される閾値電圧の差が１００ｍＶ以内で形成されうるトランジスタのことをいう。具体的には、チャネルが単結晶シリコンで形成されているトランジスタが挙げられる。
メモリセル４１０は、ノードＦＮの電荷が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、トランジスタ４１１がオン状態になるように、配線ＷＬに電位を与える。これにより、配線ＢＬの電位が、ノードＦＮに与えられる。すなわち、ノードＦＮには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル、Ｈｉｇｈレベルという）のいずれかが与えられるものとする。その後、トランジスタ４１１をオフ状態とすることにより、ノードＦＮに与えられた電荷が保持される（保持）。
トランジスタ４１１のオフ電流は極めて小さいため、トランジスタ４１１のゲートの電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。配線ＳＬに所定の電位（定電位）を与えた状態で配線ＢＬを電気的に浮遊状態にし、配線ＲＬに適切な電位（読み出し電位）を与えると、トランジスタ４１２のゲートに保持された電荷量に応じて、配線ＢＬの電位は変動する。一般に、トランジスタ４１２をｐチャネル型とすると、ノードＦＮにＨｉｇｈレベルが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＮにＬｏｗレベルが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ４１２を「オン状態」とするために必要な配線ＲＬの電位をいうものとする。したがって、配線ＲＬの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位とすることにより、トランジスタ４１２のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｌｏｗレベルが与えられていた場合には、ノードＦＮの電位がＶ０（＜Ｖｔｈ＿Ｌ）となれば、トランジスタ４１２は「オン状態」となる。Ｈｉｇｈレベルが与えられた場合は、ノードＦＮの電位がＶ０（＞Ｖｔｈ＿Ｈ）となっても、トランジスタ４１２は「オフ状態」のままである。このため、配線ＢＬの電位を判別することで、保持されている情報を読み出すことができる。
なお、上記の説明では、トランジスタ４１２がｐチャネル型トランジスタとして扱ったが、これに限定されず、トランジスタ４１２がｎチャネル型トランジスタの場合もあり得る。
図２４（Ｂ）は記憶装置４２０の回路構成を示している。記憶装置４２０は、マトリックス状に配置されたメモリセル４１０と、配線ＢＬ及び配線ＳＬを介してメモリセル４１０と電気的に接続された列選択ドライバ４３０と、配線ＷＬ及び配線ＲＬを介してメモリセル４１０と電気的に接続された行選択ドライバ４４０を有する。記憶装置４２０は不揮発性メモリとしての機能を有する。
行選択ドライバ４４０は、メモリセル４１０の各行におけるトランジスタ４１１を選択的に導通状態とする機能、およびメモリセル４１０の各行におけるノードＦＮの電位を選択的に変化させる機能、を備えた回路である。行選択ドライバ４４０を備えることで、記憶装置４２０は、メモリセル４１０へのデータの書き込みおよび読み出しを行毎に選択して行うことができる。
列選択ドライバ４３０は、配線ＢＬを介してメモリセル４１０の各列におけるノードＦＮに選択的にデータを書き込む機能、配線ＢＬ及び配線ＳＬに電位を与える機能、配線線ＢＬを電気的に浮遊状態とする機能、を備えた回路である。列選択ドライバ４３０を備えることで、記憶装置４２０は、メモリセル４１０へのデータの書き込みおよび読み出しを列毎に選択して行うことができる。
記憶装置４２０は、ｍ行ｎ列のマトリクス状に配置されたメモリセル４１０を有する。ここで、ｍ及びｎは２以上の自然数を表す。また、ｍ行目に配置されたメモリセル４１０は、配線ＷＬ［ｍ］及び配線ＲＬ［ｍ］に電気的に接続され、ｎ列目に配置されたメモリセル４１０は、配線ＢＬ［ｎ］及び配線ＳＬに電気的に接続される。
それぞれのメモリセル４１０に含まれるトランジスタ４１１の第２のゲートは、配線ＢＧＬを介して、電位ＶＢＧが与えられている。トランジスタ４１１の第２のゲートに電位ＶＢＧを与えることで、トランジスタ４１１は適切なＶｔｈをとることが可能になり、ノーマリーオンを防ぐことができる。その結果、トランジスタ４１１はオフ電流を小さくすることができ、ノードＦＮに書き込まれた電荷を保持することが可能になる。
記憶装置４２０を上記構成にすることで、電源をオフにしても、長時間に渡ってデータの保持が可能な記憶装置を提供することができる。
列選択ドライバ４３０または行選択ドライバ４４０に、実施の形態１に示す半導体装置を適用することができる。実施の形態１に示す半導体装置を適用することで、列選択ドライバ４３０または行選択ドライバ４４０のトランジスタ数を減らすことが可能になり、記憶装置４２０の消費電力を低減することができる。
（実施の形態８）
本実施の形態では、上記実施の形態で説明したＯＳトランジスタに適用可能な酸化物半導体の結晶構造について説明を行う。
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。
なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ ａ−ｂ ｐｌａｎｅ ａｎｃｈｏｒｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。
ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。
なお、ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅ ＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
なお、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オン・オフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。
なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
Ａ１ データ、Ａ２ データ、Ａ３ データ、Ａ４ データ、Ｆ１ 層、Ｆ２ 層、Ｆ３ 層、ＩＮＩＴ２ 信号、Ｌ１ 配線、Ｌ２ 配線、Ｎ１ トランジスタ、Ｎ１ｍ トランジスタ、Ｎ２ トランジスタ、Ｎ２ｎ トランジスタ、Ｎ３ トランジスタ、Ｎ４ トランジスタ、Ｎ５ トランジスタ、Ｎ６ トランジスタ、Ｎ７ トランジスタ、Ｎ８ トランジスタ、Ｎ１１ トランジスタ、Ｎ１２ トランジスタ、Ｎ２１ トランジスタ、Ｎ２２ トランジスタ、Ｐ１ トランジスタ、Ｐ１ｍ トランジスタ、Ｐ２ トランジスタ、Ｐ２ｎ トランジスタ、Ｐ３ トランジスタ、Ｐ４ トランジスタ、Ｐ５ トランジスタ、Ｐ６ トランジスタ、Ｐ７ トランジスタ、Ｐ８ トランジスタ、Ｐ１１ トランジスタ、Ｐ１２ トランジスタ、Ｐ２１ トランジスタ、Ｐ２２ トランジスタ、Ｔｒ１ トランジスタ、Ｔｒ２ トランジスタ、１０ａ 半導体装置、１０ｂ 半導体装置、１０ｃ 半導体装置、１１ａ 半導体装置、１１ｂ 半導体装置、１２ａ 半導体装置、１２ｂ 半導体装置、１３ａ 半導体装置、１３ｂ 半導体装置、１４ 半導体装置、１５ 半導体装置、１６ 半導体装置、１７ 半導体装置、２１ ＮＡＮＤ、２２ インバータ、２５ インバータ、２６ ＮＡＮＤ、１００ａ トランジスタ、１００ｂ トランジスタ、１００ｃ トランジスタ、１００ｄ トランジスタ、１００ｅ トランジスタ、１００ｆ トランジスタ、１０１ 基板、１０２ 絶縁体、１０３ 絶縁体、１０４ 絶縁体、１０５ 絶縁体、１０６ 絶縁体、１０７ 導電体、１０７ａ 導電体、１０７ｂ 導電体、１０８ａ 導電体、１０８ｂ 導電体、１０９ 導電体、１１０ 半導体、１１１ 半導体、１１２ 半導体、１１３ 半導体、１１４ 絶縁体、１１６ａ 領域、１１６ｂ 領域、１１７ 側壁絶縁層、１１９ａ プラグ、１１９ｂ プラグ、１２０ａ 配線、１２０ｅ 配線、１２１ａ プラグ、１２１ｂ プラグ、１２３ 素子分離層、１２４ 絶縁体、１３０ ウェル、１３１ａ 不純物領域、１３１ｂ 不純物領域、１３２ａ 導電性領域、１３２ｂ 導電性領域、１３３ チャネル形成領域、１３４ａ プラグ、１３４ｂ プラグ、１３５ ゲート電極、１３６ ゲート絶縁体、１３７ 絶縁体、４１０ メモリセル、４１１ トランジスタ、４１２ トランジスタ、４１４ 容量素子、４２０ 記憶装置、４３０ 列選択ドライバ、４４０ 行選択ドライバ、６８０ トランジスタ、６８１ 絶縁体、６８２ 半導体、６８３ 導電体、６８４ 導電体、６８５ 絶縁体、６８６ 絶縁体、６８７ 絶縁体、６８８ 導電体、６８９ 導電体、７４０ 論理ブロック、７４１ ＬＵＴ、７４２ フリップフロップ、７４３ 記憶装置、７４３ａ 記憶装置、７４３ｂ 記憶装置、７４４ 入力端子、７４５ 出力端子、７４６ 出力端子、７４７ ＡＮＤ回路、７４８ マルチプレクサ、７５０ ＰＬＤ、７５１ 配線群、７５２ スイッチ回路、７５３ 配線リソース、７５４ 端子、７５５ 配線、７５６ 配線、７５７ トランジスタ、７５８ トランジスタ、７５９ トランジスタ、７６０ トランジスタ、７６１ トランジスタ、７６２ トランジスタ、７７０ Ｉ／Ｏエレメント、７７１ ＰＬＬ、７７２ ＲＡＭ、７７３ 乗算器、８０１ 筐体、８０２ リュウズ、８０３ 表示部、８０４ ベルト、８０５ 検知部、８１１ 筐体、８１２ マイク、８１３ 外部接続ポート、８１４ 操作ボタン、８１６ 表示部、８１７ スピーカ、８２１ 筐体、８２２ 表示部、８２３ キーボード、８２４ ポインティングデバイス、８３１ 筐体、８３２ 冷蔵室用扉、８３３ 冷凍室用扉、８４１ 筐体、８４２ 筐体、８４３ 表示部、８４４ 操作キー、８４５ レンズ、８４６ 接続部、８５１ 車体、８５２ 車輪、８５３ ダッシュボード、８５４ ライト、１１８９ ＲＯＭインターフェース、１１９０ 基板、１１９１ ＡＬＵ、１１９２ ＡＬＵコントローラ、１１９３ インストラクションデコーダ、１１９４ インタラプトコントローラ、１１９５ タイミングコントローラ、１１９６ レジスタ、１１９７ レジスタコントローラ、１１９８ バスインターフェース、１１９９ ＲＯＭ、４００１ 基板、４００２ 画素部、４００３ 信号線駆動回路、４００４ 走査線駆動回路、４００５ シール材、４００６ 基板、４００８ 液晶層、４０１０ トランジスタ、４０１１ トランジスタ、４０１３ 液晶素子、４０１４ 配線、４０１５ 電極、４０１７ 電極、４０１８ ＦＰＣ、４０１８ｂ ＦＰＣ、４０１９ 異方性導電層、４０２０ 容量素子、４０２１ 電極、４０３０ 電極層、４０３１ 電極層、４０３２ 絶縁層、４０３３ 絶縁層、４０３５ スペーサ、４１０２ 絶縁層、４１０３ 絶縁層、４１１０ 絶縁層、４１１１ 絶縁層、４１１２ 絶縁層、４５１０ 隔壁、４５１１ 発光層、４５１３ 発光素子、４５１４ 充填材

Claims (21)

  1. 第１トランジスタと、
    第２トランジスタと、
    第３トランジスタと、
    第１配線と、
    第２配線と、を有し、
    前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
    前記第１ゲートと前記第２ゲートは、半導体を間に介して、互いに重なる領域を有し、
    前記第１配線は高電源電位を伝えることができる機能を有し、
    前記第２配線は低電源電位を伝えることができる機能を有し、
    前記第１トランジスタの第１端子は、前記第１ゲートに電気的に接続され、
    前記第１トランジスタの第１端子は、前記第１配線に電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２ゲートに電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２トランジスタ及び前記第３トランジスタを介して、前記第２配線に電気的に接続され、
    前記第１トランジスタ乃至前記第３トランジスタはｎチャネル型トランジスタであることを特徴とする半導体装置。
  2. 請求項１において、
    前記第２トランジスタのゲートはデータＡを入力される機能を有し、
    前記第３トランジスタのゲートはデータＢを入力される機能を有し、
    前記第１トランジスタの第２端子はデータＺを出力する機能を有し、
    前記データＡ、前記データＢ及び前記データＺはブーリアン型のデータであり、
    前記データＺは、ＮＯＴ（Ａ×Ｂ）で表されることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記半導体は、酸化物半導体を含むことを特徴とする半導体装置。
  4. 第１トランジスタと、
    第２トランジスタと、
    第１配線と、
    第２配線と、を有し、
    前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
    前記第１ゲートと前記第２ゲートは、第１半導体を間に介して、互いに重なる領域を有し、
    前記第２トランジスタは、第３ゲート及び第４ゲートを有し、
    前記第３ゲートと前記第４ゲートは、第２半導体を間に介して、互いに重なる領域を有し、
    前記第１配線は高電源電位を伝えることができる機能を有し、
    前記第２配線は低電源電位を伝えることができる機能を有し、
    前記第１トランジスタの第１端子は、前記第１ゲートに電気的に接続され、
    前記第１トランジスタの第１端子は、前記第１配線に電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２ゲートに電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２トランジスタを介して、前記第２配線に電気的に接続され、
    前記第１トランジスタ及び前記第２トランジスタはｎチャネル型トランジスタであることを特徴とする半導体装置。
  5. 請求項４において、
    前記第３ゲートはデータＡを入力される機能を有し、
    前記第４ゲートはデータＢを入力される機能を有し、
    前記第１トランジスタの第２端子はデータＺを出力する機能を有し、
    前記データＡ、前記データＢ及び前記データＺはブーリアン型のデータであり、
    前記データＺは、ＮＯＴ（Ａ＋Ｂ）で表されることを特徴とする半導体装置。
  6. 請求項４または請求項５において、
    前記第１半導体及び前記第２半導体は、酸化物半導体を含むことを特徴とする半導体装置。
  7. 第１トランジスタと、
    第２トランジスタと、
    第３トランジスタと、
    第１配線と、
    第２配線と、を有し、
    前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
    前記第１ゲートと前記第２ゲートは、半導体を間に介して、互いに重なる領域を有し、
    前記第１配線は高電源電位を伝えることができる機能を有し、
    前記第２配線は低電源電位を伝えることができる機能を有し、
    前記第１トランジスタの第１端子は、前記第１ゲートに電気的に接続され、
    前記第１トランジスタの第１端子は、前記第２配線に電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２ゲートに電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２トランジスタ及び前記第３トランジスタを介して、前記第１配線に電気的に接続され、
    前記第１トランジスタ乃至前記第３トランジスタはｐチャネル型トランジスタであることを特徴とする半導体装置。
  8. 請求項７において、
    前記第２トランジスタのゲートはデータＡを入力される機能を有し、
    前記第３トランジスタのゲートはデータＢを入力される機能を有し、
    前記第１トランジスタの第２端子はデータＺを出力する機能を有し、
    前記データＡ、前記データＢ及び前記データＺはブーリアン型のデータであり、
    前記データＺは、ＮＯＴ（Ａ＋Ｂ）で表されることを特徴とする半導体装置。
  9. 第１トランジスタと、
    第２トランジスタと、
    第１配線と、
    第２配線と、を有し、
    前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
    前記第１ゲートと前記第２ゲートは、第１半導体を間に介して、互いに重なる領域を有し、
    前記第２トランジスタは、第３ゲート及び第４ゲートを有し、
    前記第３ゲートと前記第４ゲートは、第２半導体を間に介して、互いに重なる領域を有し、
    前記第１配線は高電源電位を伝えることができる機能を有し、
    前記第２配線は低電源電位を伝えることができる機能を有し、
    前記第１トランジスタの第１端子は、前記第１ゲートに電気的に接続され、
    前記第１トランジスタの第１端子は、前記第２配線に電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２ゲートに電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２トランジスタを介して、前記第１配線に電気的に接続され、
    前記第１トランジスタ及び前記第２トランジスタはｐチャネル型トランジスタであることを特徴とする半導体装置。
  10. 請求項９において、
    前記第３ゲートはデータＡを入力される機能を有し、
    前記第４ゲートはデータＢを入力される機能を有し、
    前記第１トランジスタの第２端子はデータＺを出力する機能を有し、
    前記データＡ、前記データＢ及び前記データＺはブーリアン型のデータであり、
    前記データＺは、ＮＯＴ（Ａ×Ｂ）で表されることを特徴とする半導体装置。
  11. 第１トランジスタと、
    第２トランジスタと、
    第３トランジスタと、
    第１配線と、
    第２配線と、を有し、
    前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
    前記第１ゲートと前記第２ゲートは、第１半導体を間に介して、互いに重なる領域を有し、
    前記第２トランジスタは、第３ゲート及び第４ゲートを有し、
    前記第３ゲートと前記第４ゲートは、第２半導体を間に介して、互いに重なる領域を有し、
    前記第３トランジスタは、第５ゲート及び第６ゲートを有し、
    前記第５ゲートと前記第６ゲートは、第３半導体を間に介して、互いに重なる領域を有し、
    前記第１配線は高電源電位を伝えることができる機能を有し、
    前記第２配線は低電源電位を伝えることができる機能を有し、
    前記第１トランジスタの第１端子は、前記第１ゲートに電気的に接続され、
    前記第１トランジスタの第１端子は、前記第１配線に電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２ゲートに電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２トランジスタ及び前記第３トランジスタを介して、前記第２配線に電気的に接続され、
    前記第１トランジスタ乃至前記第３トランジスタはｎチャネル型トランジスタであることを特徴とする半導体装置。
  12. 請求項１１において、
    前記第３ゲートはデータＡを入力される機能を有し、
    前記第４ゲートはデータＣを入力される機能を有し、
    前記第５ゲートはデータＢを入力される機能を有し、
    前記第６ゲートは前記データＣを入力される機能を有し、
    前記第１トランジスタの第２端子はデータＺを出力する機能を有し、
    前記データＡ、前記データＢ、前記データＣ及び前記データＺはブーリアン型のデータであり、
    前記データＺは、ＮＯＴ（（Ａ×Ｂ）＋Ｃ）で表されることを特徴とする半導体装置。
  13. 請求項１１または請求項１２において、
    前記第１半導体、前記第２半導体及び前記第３半導体は、酸化物半導体を含むことを特徴とする半導体装置。
  14. 第１トランジスタと、
    第２トランジスタと、
    第３トランジスタと、
    第１配線と、
    第２配線と、を有し、
    前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
    前記第１ゲートと前記第２ゲートは、第１半導体を間に介して、互いに重なる領域を有し、
    前記第２トランジスタは、第３ゲート及び第４ゲートを有し、
    前記第３ゲートと前記第４ゲートは、第２半導体を間に介して、互いに重なる領域を有し、
    前記第１配線は高電源電位を伝えることができる機能を有し、
    前記第２配線は低電源電位を伝えることができる機能を有し、
    前記第１トランジスタの第１端子は、前記第１ゲートに電気的に接続され、
    前記第１トランジスタの第１端子は、前記第１配線に電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２ゲートに電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２トランジスタ及び前記第３トランジスタを介して、前記第２配線に電気的に接続され、
    前記第１トランジスタ乃至前記第３トランジスタはｎチャネル型トランジスタであることを特徴とする半導体装置。
  15. 請求項１４において、
    前記第３ゲートはデータＡを入力される機能を有し、
    前記第４ゲートはデータＢを入力される機能を有し、
    前記第３トランジスタのゲートはデータＣを入力される機能を有し、
    前記第１トランジスタの第２端子はデータＺを出力する機能を有し、
    前記データＡ、前記データＢ、前記データＣ及び前記データＺはブーリアン型のデータであり、
    前記データＺは、ＮＯＴ（（Ａ＋Ｂ）×Ｃ）で表されることを特徴とする半導体装置。
  16. 請求項１４または請求項１５において、
    前記第１半導体及び前記第２半導体は、酸化物半導体を含むことを特徴とする半導体装置。
  17. 第１トランジスタと、
    第２トランジスタと、
    第３トランジスタと、
    第１配線と、
    第２配線と、を有し、
    前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
    前記第１ゲートと前記第２ゲートは、第１半導体を間に介して、互いに重なる領域を有し、
    前記第２トランジスタは、第３ゲート及び第４ゲートを有し、
    前記第３ゲートと前記第４ゲートは、第２半導体を間に介して、互いに重なる領域を有し、
    前記第３トランジスタは、第５ゲート及び第６ゲートを有し、
    前記第５ゲートと前記第６ゲートは、第３半導体を間に介して、互いに重なる領域を有し、
    前記第１配線は高電源電位を伝えることができる機能を有し、
    前記第２配線は低電源電位を伝えることができる機能を有し、
    前記第１トランジスタの第１端子は、前記第１ゲートに電気的に接続され、
    前記第１トランジスタの第１端子は、前記第２配線に電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２ゲートに電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２トランジスタ及び前記第３トランジスタを介して、前記第１配線に電気的に接続され、
    前記第１トランジスタ乃至前記第３トランジスタはｐチャネル型トランジスタであることを特徴とする半導体装置。
  18. 請求項１７において、
    前記第３ゲートはデータＡを入力される機能を有し、
    前記第４ゲートはデータＣを入力される機能を有し、
    前記第５ゲートはデータＢを入力される機能を有し、
    前記第６ゲートは前記データＣを入力される機能を有し、
    前記第１トランジスタの第２端子はデータＺを出力する機能を有し、
    前記データＡ、前記データＢ、前記データＣ及び前記データＺはブーリアン型のデータであり、
    前記データＺは、ＮＯＴ（（Ａ＋Ｂ）×Ｃ）で表されることを特徴とする半導体装置。
  19. 第１トランジスタと、
    第２トランジスタと、
    第３トランジスタと、
    第１配線と、
    第２配線と、を有し、
    前記第１トランジスタは、第１ゲート及び第２ゲートを有し、
    前記第１ゲートと前記第２ゲートは、第１半導体を間に介して、互いに重なる領域を有し、
    前記第２トランジスタは、第３ゲート及び第４ゲートを有し、
    前記第３ゲートと前記第４ゲートは、第２半導体を間に介して、互いに重なる領域を有し、
    前記第１配線は高電源電位を伝えることができる機能を有し、
    前記第２配線は低電源電位を伝えることができる機能を有し、
    前記第１トランジスタの第１端子は、前記第１ゲートに電気的に接続され、
    前記第１トランジスタの第１端子は、前記第１配線に電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２ゲートに電気的に接続され、
    前記第１トランジスタの第２端子は、前記第２トランジスタ及び前記第３トランジスタを介して、前記第２配線に電気的に接続され、
    前記第１トランジスタ乃至前記第３トランジスタはｐチャネル型トランジスタであることを特徴とする半導体装置。
  20. 請求項１９において、
    前記第３ゲートはデータＡを入力される機能を有し、
    前記第４ゲートはデータＢを入力される機能を有し、
    前記第３トランジスタのゲートはデータＣを入力される機能を有し、
    前記第１トランジスタの第２端子はデータＺを出力する機能を有し、
    前記データＡ、前記データＢ、前記データＣ及び前記データＺはブーリアン型のデータであり、
    前記データＺは、ＮＯＴ（（Ａ×Ｂ）＋Ｃ）で表されることを特徴とする半導体装置。
  21. 請求項１乃至請求項２０のいずれか一項に記載の半導体装置と、
    マイク、スピーカ、表示部、および操作ボタンのうちの少なくとも１つと、を有する電子機器。
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