WO2014129386A1 - コマンドｆｉｆｏ回路 - Google Patents

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WO2014129386A1
WO2014129386A1 PCT/JP2014/053408 JP2014053408W WO2014129386A1 WO 2014129386 A1 WO2014129386 A1 WO 2014129386A1 JP 2014053408 W JP2014053408 W JP 2014053408W WO 2014129386 A1 WO2014129386 A1 WO 2014129386A1
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PCT/JP2014/053408
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Inventor
永田　恭一
Original Assignee
ピーエスフォー ルクスコ エスエイアールエル
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device including a command FIFO circuit that outputs an internal command at a timing based on a set latency.
  • Synchronous memories represented by synchronous DRAM (Synchronous Dynamic Random Access Memory) are widely used for main memory of personal computers. Since the synchronous memory inputs and outputs data in synchronization with a clock signal supplied from the controller, the data transfer rate can be increased by using a higher-speed clock signal.
  • synchronous DRAM Synchronous Dynamic Random Access Memory
  • the DRAM core is only an analog operation, and it is necessary to amplify a very weak charge by a sense operation. For this reason, the time from when the read command is issued until the first data is output cannot be shortened. After a predetermined delay time has elapsed since the read command was issued, the time is first synchronized with the external clock. Is output.
  • the internal command output from the command FIFO circuit must be synchronized with the read data output timing. Therefore, as a signal for controlling the output timing of the internal command, it is necessary to use an output internal clock signal (LCLK) that defines the output timing of the read data.
  • LCLK output internal clock signal
  • the internal clock signal input to the command FIFO circuit is not synchronized with the output internal clock signal (LCLK), but is synchronized with the internal clock signal (PCLK) obtained by buffering the external clock signal. is doing. For this reason, the command FIFO circuit also plays a role of transferring an internal command to a different internal clock signal (PCLK ⁇ LCLK).
  • a point shift circuit described in Patent Document 1 is known as a command FIFO circuit.
  • the point shift circuit is a circuit that latches an internal command based on an input point signal and outputs the latched internal command based on an output point signal.
  • the number of latencies counted is defined by the phase difference between the input point signal and the output point signal.
  • the output point signal needs to be synchronized with the internal clock signal (LCLK) for output, the input point signal cannot be generated by advancing its phase. For this reason, conventionally, the input point signal is generated by delaying the phase of the output point signal.
  • LCLK internal clock signal
  • the method of generating the input point signal by delaying the phase of the output point signal has a problem that it is difficult to stop the output internal clock signal (LCLK) during standby.
  • the output internal clock signal (LCLK) is stopped during standby, the generation of the output internal clock signal (LCLK) is resumed in response to the issuance of a read command or an ODT (On-DieDTermination) command. This is because it takes time until the input point signal is generated. For this reason, the input point signal may not be in time for the read command or ODT command to reach the command FIFO circuit.
  • a method of generating the input point signal based on another internal clock signal (PCLK) instead of generating the input point signal by delaying the phase of the output point signal can be considered.
  • PCLK internal clock signal
  • the internal clock signal for output (LCLK) is stopped during standby, the input point signal and the output point signal are Will also be reset. For this reason, it is difficult for a conventional semiconductor device to generate an input point signal based on another internal clock signal (PCLK).
  • the semiconductor device latches an internal command based on a plurality of input point signals that are exclusively activated, and outputs the latched internal command based on a plurality of output point signals that are exclusively activated.
  • the phase difference between the input point signal and the output point signal is determined and the relationship between the input point signal and the output point signal is switched based on the result, the generation of the output point signal is temporarily stopped. Even in such a case, the relationship between the two can be correctly reproduced after restarting. As a result, the internal clock signal (LCLK) for output can be stopped during standby, and current consumption can be reduced.
  • LCLK internal clock signal
  • FIG. 1 is a block diagram showing an overall configuration of a semiconductor device 10 according to an embodiment of the present invention.
  • 1 is a block diagram showing a configuration of a command FIFO circuit 100 according to a first embodiment of the present invention.
  • 2 is a circuit diagram of a point shift circuit 110.
  • FIG. 4 is a timing chart for explaining the operation of the point shift circuit 110.
  • FIG. FIG. 6 is a timing chart for explaining the operation of the command FIFO circuit 100 when the count value CNT is “0”.
  • FIG. 6 is a timing chart for explaining the operation of the command FIFO circuit 100 when the count value CNT is “1”.
  • FIG. 10 is a timing chart for explaining the operation of the command FIFO circuit 100 when the count value CNT is “2”.
  • FIG. 10 is a timing chart for explaining the operation of the command FIFO circuit 100 when the count value CNT is “3”.
  • FIG. 5 is a timing diagram for explaining a case where a correct counting operation by the phase difference determination circuit 150 becomes difficult.
  • It is a block diagram which shows the structure of the phase difference determination circuit 150a by the 2nd Embodiment of this invention.
  • 10 is a table for explaining the operation of the selection circuit 154.
  • It is a block diagram which shows the structure of the phase difference setting circuit 160a by the 2nd Embodiment of this invention.
  • It is a circuit diagram of the command FIFO circuit 100a by the 3rd Embodiment of this invention.
  • FIG. 1 is a block diagram showing an overall configuration of a semiconductor device 10 according to an embodiment of the present invention.
  • the semiconductor device 10 is a DRAM integrated on a single semiconductor chip and has a memory cell array 11.
  • the memory cell array 11 includes a plurality of word lines WL and a plurality of bit lines BL, and has a configuration in which memory cells MC are arranged at intersections thereof. Selection of the word line WL is performed by the row decoder 12, and selection of the bit line BL is performed by the column decoder 13.
  • the semiconductor device 10 is provided with an address terminal 21, a command terminal 22, a clock terminal 23, a data terminal 24, and power supply terminals 25 and 26 as external terminals.
  • the address terminal 21 is a terminal to which an address signal ADD is input from the outside.
  • the address signal ADD input to the address terminal 21 is supplied to the address latch circuit 32 via the address input circuit 31 and is latched by the address latch circuit 32.
  • the address signal ADD latched by the address latch circuit 32 is supplied to the row decoder 12, the column decoder 13, or the mode register 14.
  • the mode register 14 is a circuit in which a parameter indicating the operation mode of the semiconductor device 10 is set.
  • the command terminal 22 is a terminal to which a command signal CMD is input from the outside.
  • the command signal CMD includes a plurality of signals such as a row address strobe signal / RAS, a column address strobe signal / CAS, and a write enable signal / WE.
  • a slash (/) at the head of the signal name means that the corresponding signal is an inverted signal or that the signal is a low active signal.
  • the command signal CMD input to the command terminal 22 is supplied to the command decoding circuit 34 via the command input circuit 33.
  • the command decode circuit 34 is a circuit that generates various internal commands by decoding the command signal CMD.
  • the internal commands include an active signal IACT, a column signal ICOL, a mode register set signal MRS, a standby signal STBY, and the like.
  • the active signal IACT is a signal that is activated when the command signal CMD indicates row access (active command).
  • the address signal ADD latched by the address latch circuit 32 is supplied to the row decoder 12. Thereby, the word line WL designated by the address signal ADD is selected.
  • the column signal ICOL is a signal that is activated when the command signal CMD indicates column access (read command or write command).
  • the address signal ADD latched in the address latch circuit 32 is supplied to the column decoder 13 via the latency counter 38.
  • the bit line BL specified by the address signal ADD is selected.
  • the latency counter 38 is a circuit that delays the command signal CMD and the address signal ADD issued ahead of time to the original issue timing, and the amount of delay is defined by the additive latency AL set in the mode register 14.
  • the internal command COMIN output from the latency counter 38 is supplied to the command FIFO circuit 100 as well as the column decoder 13.
  • the mode register set signal MRS is a signal that is activated when the command signal CMD indicates a mode register set command. Therefore, if a mode register set command is input and a mode signal is input from the address terminal 21 in synchronization therewith, the set value of the mode register 14 can be rewritten.
  • the set value of the mode register 14 includes CAS latency CL in addition to the additive latency AL described above.
  • the CAS latency CL refers to the number of clock cycles from the original issue timing of the read command until the first read data DQ is output.
  • a signal CL indicating the CAS latency value is supplied to the command FIFO circuit 100.
  • the standby signal STBY is a signal that is activated when the command signal CMD indicates a standby command.
  • the standby signal STBY is activated, the operation of the DLL circuit 36 and the like is stopped, thereby reducing the current consumption of the semiconductor device 10.
  • the clock terminal 23 is a terminal to which external clock signals CK and / CK are input.
  • the external clock signal CK and the external clock signal / CK are complementary signals, and both are supplied to the clock input circuit 35.
  • the clock input circuit 35 generates an internal clock signal PCLK based on the external clock signals CK and / CK.
  • the internal clock signal PCLK is supplied to the timing generator 37, whereby various internal clock signals ICLK are generated.
  • Various internal clock signals ICLK generated by the timing generator 37 are supplied to circuit blocks such as the address latch circuit 32 and the command decode circuit 34, and define the operation timing of these circuit blocks.
  • the internal clock signal PCLK is also supplied to the DLL circuit 36.
  • the DLL circuit 36 is a circuit that generates a phase-controlled internal clock signal LCLK based on the internal clock signal PCLK. As described above, the internal clock signal LCLK is supplied to the data input / output circuit 16. As a result, the read data DQ is output in synchronization with the internal clock signal LCLK.
  • the internal clock signals PCLK and LCLK are also supplied to the command FIFO circuit 100. As described above, the DLL circuit 36 stops operating in response to the standby signal STBY. Thereafter, when a read command, a write command, or an ODT command is issued, the DLL circuit 36 resumes its operation.
  • the power supply terminal 25 is a terminal to which power supply potentials VDD and VSS are supplied.
  • the power supply potentials VDD and VSS supplied to the power supply terminal 25 are supplied to the internal power supply generation circuit 39.
  • the internal power generation circuit 39 generates various internal potentials VPP, VARY, VBLP, VOD, VPERI and the like based on the power supply potentials VDD and VSS.
  • the internal potential VPP is a potential mainly used in the row decoder 12, the internal potentials VARY, VBLP, and VOD are mainly potentials used in the memory cell array 11, and the internal potential VPERI is used in many other circuit blocks. Potential.
  • the power supply terminal 26 is a terminal to which power supply potentials VDDQ and VSSQ are supplied.
  • the power supply potentials VDDQ and VSSQ supplied to the power supply terminal 26 are supplied to the data input / output circuit 16.
  • the power supply potentials VDDQ and VSSQ are the same as the power supply potentials VDD and VSS supplied to the power supply terminal 25, respectively, the data input / output circuit prevents the power supply noise generated by the data input / output circuit 16 from propagating to other circuit blocks.
  • the dedicated power supply potentials VDDQ and VSSQ are used.
  • FIG. 2 is a block diagram showing a configuration of the command FIFO circuit 100 according to the first embodiment of the present invention.
  • the command FIFO circuit 100 receives the internal command COMIN output from the latency counter 38 shown in FIG. 1, and delays the internal command COMIN based on the CAS latency value (CL).
  • the point shift circuit 110 which produces
  • the latch of the internal command COMIN by the point shift circuit 110 is performed based on the input point signal PIN, and the output of the internal command COMOUT from the point shift circuit 110 is performed based on the output point signal POUT.
  • the input point signal PIN is composed of the input point signals IN0 to IN3, and is generated by the point signal generation circuit 120.
  • the point signal generation circuit 120 generates input point signals IN0 to IN3 having different phases by dividing the internal clock signal PCLK by four.
  • the output point signal POUT includes input point signals OUT0 to OUT3 and is generated by the point signal generation circuit 130.
  • the point signal generation circuit 130 generates output point signals OUT0 to OUT3 having different phases by dividing the internal clock signal LCLK by four.
  • FIG. 3 is a circuit diagram of the point shift circuit 110.
  • the point shift circuit 110 includes four latch circuits L0 to L3. These latch circuits L0 to L3 are commonly supplied with an internal command COMIN, and latch the internal command COMIN in response to activation of the corresponding input point signals IN0 to IN3, respectively.
  • the internal commands latched by the latch circuits L0 to L3 are output as internal commands COMOUT in response to activation of the corresponding output point signals OUT0 to OUT3, respectively.
  • the internal command COMOUT is supplied to the data FIFO circuit 15 shown in FIG. 1, and is used as a timing signal that defines the output timing of read data, the input timing of write data, the operation timing of the ODT operation, and the like.
  • FIG. 4 is a timing chart for explaining the operation of the point shift circuit 110.
  • the cycle of the input point signals IN0 to IN3 is 4tCK, and their phases are shifted from each other by 1tCK.
  • the cycle of the output point signals OUT0 to OUT3 is 4 tCK, and their phases are shifted by 1 tCK from each other.
  • the internal command COMIN supplied to the point shift circuit 110 at the time t1 when the input point signal IN0 is activated is taken into the latch circuit L0 at the time t1.
  • the point shift circuit 110 outputs the internal command COMOUT. Therefore, the timing difference between the internal command COMIN and the internal command COMOUT is defined by a period T from time t1 to time t2.
  • the period T corresponds to the CAS latency value CL.
  • the clock signal can be changed (PCLK ⁇ LCLK).
  • the point shift circuit 110 generates the internal command COMOUT by delaying the internal command COMIN by the period T in accordance with the CAS latency value CL.
  • the setting of the period T according to the CAS latency value CL is performed by the delay circuit 140 shown in FIG.
  • the delay circuit 140 is a circuit that generates the reset signal RSTIN by receiving the output point signal OUT0 and delaying it according to the CAS latency value CL.
  • the reset signal RSTIN is input to the point signal generation circuit 120, and when activated, the point signal generation circuit 120 is reset. That is, the point signal generation circuit 120 generates the input point signal IN0 in synchronization with the next rising edge of the internal clock signal PCLK after the reset signal RSTIN is activated.
  • phase difference (T) between the input point signal IN0 and the output point signal OUT0 can be controlled in accordance with the CAS latency value CL.
  • the generation of the reset signal RSTIN by the delay circuit 140 does not have to be performed every time the output point signal OUT0 is activated, and is performed only once after the DLL circuit 36 is locked after power-on. Further, when the DLL circuit 36 relocks the internal clock signal LCLK according to a change in chip temperature, internal voltage, or the like, the reset signal RSTIN may be generated again. When the operation of the DLL circuit 36 is temporarily stopped by the standby signal STBY, the reset signal RSTIN may be generated again after the internal clock signal LCLK is locked again by restarting the DLL circuit 36.
  • the command FIFO circuit 100 includes a phase difference determination circuit 150 and a phase difference setting circuit 160.
  • the phase difference determination circuit 150 receives the input point signal IN0 and the output point signals OUT0 to OUT3, and determines the phase difference between the input point signal IN0 and the output point signal OUT0 in response to the start signal START. Specifically, in response to the start signal START, how many times the other output point signals OUT1 to OUT3 are activated during a period T from when the input point signal IN0 is activated until the output point signal OUT0 is activated.
  • the count value CNT (determination signal) is output to the phase difference setting circuit 160. Therefore, the count value CNT is a value from 0 to 3. In the example shown in FIG.
  • the start signal START is an internal signal that is activated each time the DLL circuit 36 is reset, for example, when the power is turned on or a reset command is issued.
  • the phase difference setting circuit 160 is a circuit that receives the count value CNT, the input point signals IN0 to IN3, and the internal command COMIN, and generates a reset signal RSTOUT based on them.
  • the reset signal RSTOUT is input to the point signal generation circuit 130, and when activated, the point signal generation circuit 130 is reset. That is, the point signal generation circuit 130 generates the output point signal OUT0 in synchronization with the next rising edge of the internal clock signal LCLK after the reset signal RSTOUT is activated. Thereafter, output point signals are generated in the order of OUT1, OUT2, and OUT3 in synchronization with the internal clock signal LCLK.
  • the output point signals OUT0 to OUT3 are activated in this order after the input point signal IN1 is activated.
  • the phase difference (T) between the input point signal IN1 and the output point signal OUT1 is 1 tCK or more and less than 2 tCK.
  • the phase difference (T) between the input point signal IN2 and the output point signal OUT2 is 2 tCK or more and less than 3 tCK.
  • the output point signals OUT0 to OUT3 are activated in this order after the input point signal IN3 is activated.
  • the phase difference (T) between the input point signal IN3 and the output point signal OUT3 is 3 tCK or more and less than 4 tCK.
  • phase difference detected by the phase difference determination circuit 150 can be reproduced by the phase difference setting circuit 160.
  • the above is the circuit configuration and operation of the command FIFO circuit 100.
  • the command FIFO circuit 100 is provided with the phase difference determination circuit 150, the input point signals IN0 to IN3 synchronized with the internal clock signal PCLK and the internal clock signal LCLK are synchronized. It becomes possible to easily determine the phase difference between the output point signals OUT0 to OUT3. Then, by inputting the count value CNT obtained as a result of the determination to the phase difference setting circuit 160, the phase difference can be reproduced immediately after the internal command COMIN is issued.
  • the input point signals IN0 to IN3 can be generated immediately without waiting for the operation of the DLL circuit 36 to resume. For this reason, the operation of the DLL circuit 36 can be stopped during standby, and the current consumption can be reduced.
  • FIG. 9 is a timing chart for explaining a case where correct counting operation by the phase difference determination circuit 150 is difficult.
  • the rising edge of the input point signal IN0 and the rising edge of the output point signal OUT1 are almost overlapped.
  • the count operation is performed in synchronization with the activation of the start signal START, it is unclear whether the rising edge of the output point signal OUT1 is counted. Therefore, since the obtained count value CNT is “2” or “3”, the correct count value CNT cannot be obtained.
  • the present embodiment is characterized in that a circuit for avoiding such a metastable state is added to the command FIFO circuit 100.
  • FIG. 10 is a block diagram showing the configuration of the phase difference determination circuit 150a according to this embodiment.
  • the phase difference determination circuit 150a includes three phase difference determination circuits 151 to 153. All of these three phase difference determination circuits 151 to 153 have the same circuit configuration as the phase difference determination circuit 150 according to the first embodiment, but there is a difference in the timing at which the input point signal IN0 is input. ing. Specifically, the input point signal IN0 is input as it is to the phase difference determination circuit 151, whereas the input point signal IN0 is input to the phase difference determination circuit 152 via one delay element DLY. The input point signal IN0 is input to the phase difference determination circuit 153 via the two delay elements DLY.
  • the count values CNT1 to CNT3 output from the phase difference determination circuits 151 to 153 are supplied to the selection circuit 154.
  • the selection circuit 154 selects the count value CNT to be output based on the count values CNT1 to CNT3 and generates the selection signal SEL.
  • FIG. 11 is a table for explaining the operation of the selection circuit 154.
  • the output count value CNT is also “2”
  • the value of the selection signal SEL is the count value CNT2 that is the center value. “2” corresponding to
  • the count value underlined in FIG. 11 indicates the value to be output as the count value CNT and the types of the count values CNT1 to CNT3 corresponding to the selection signal SEL.
  • the output count value CNT is majority and becomes “2”.
  • the value of the selection signal SEL is “1” corresponding to the count value CNT1. This is because the metastable state may occur at the timing corresponding to the vicinity of the count values CNT2 and CNT3, and the count value CNT1 most distant from this state should be selected.
  • the output count value CNT is majority and becomes “1”.
  • the value of the signal SEL is “3” corresponding to the count value CNT3. This is because the metastable state may occur at the timing corresponding to the vicinity of the count values CNT1 and CNT2, and the count value CNT3 that is most distant from this state should be selected.
  • the count value CNT and the selection signal SEL generated in this way are supplied to the phase difference setting circuit 160a shown in FIG.
  • FIG. 12 is a block diagram showing a configuration of the phase difference setting circuit 160a according to the present embodiment.
  • the phase difference setting circuit 160a includes a phase difference setting circuit 161 and a switch circuit 162 that switches the timing of the input point signals IN0 to IN3 supplied to the phase difference setting circuit 161. ing.
  • the switch circuit 162 selects the path of the input point signals IN0 to IN3 that does not pass through the delay element DLY when the value of the selection signal SEL is “1”, and when the value of the selection signal SEL is “2”. Selects the path of the input point signals IN0 to IN3 that pass through one delay element DLY. When the value of the selection signal SEL is “3”, the input point signals IN0 to IN0 that pass through the two delay elements DLY Select the path for IN3.
  • the individual delay elements DLY included in the phase difference setting circuit 160a have the same delay amount as the individual delay elements DLY included in the phase difference determination circuit 150a.
  • the phase difference setting circuit 161 generates the reset signal RSTOUT based on the input point signals IN0 to IN3 and the count value CNT.
  • the operation is the same as that of the phase difference setting circuit 160 in the first embodiment. With this configuration, the reset signal RSTOUT can be generated in a state where the metastable state is avoided.
  • the metastable state is surely avoided, so that the phase difference between the input point signals IN0 to IN3 and the output point signals OUT0 to OUT3 can be correctly determined. It becomes possible to correctly reproduce the phase difference.
  • FIG. 13 is a circuit diagram of a command FIFO circuit 100a according to the third embodiment of the present invention.
  • the internal clock signal PCLK and the start signal START are input to the point signal generation circuit 130a.
  • the point signal generation circuit 130a generates the output point signals OUT0 to OUT3 based on the internal clock signal LCLK when the start signal START is activated, while the output point signal is generated based on the internal clock signal PCLK in other cases. OUT0 to OUT3 are generated.
  • the operation of the phase difference determination circuit 150 in response to the activation of the start signal START is the same as in the first embodiment, but thereafter, the output point signals OUT0 to OUT3 are based on the internal clock signal PCLK. Will be generated. Therefore, the output timing of the internal command COMOUT is not synchronized with the internal clock signal LCLK.
  • the DLL circuit 36 is only activated when the start signal START is activated, that is, when the count value CNT is generated by the phase difference determination circuit 150. After that, the DLL circuit 36 can be kept stopped. As a result, the current consumption of the semiconductor device 10 can be further reduced.

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Abstract

【課題】スタンバイ時にＤＬＬ回路を停止させる場合であっても、コマンドＦＩＦＯ回路を正常に動作させる。 【解決手段】入力ポイント信号ＩＮ０～ＩＮ３に基づいて内部コマンドＣＯＭＩＮをラッチし、出力ポイント信号ＯＵＴ０～ＯＵＴ３に基づいて内部コマンドＣＯＭＯＵＴを出力するポイントシフト回路１１０と、入力ポイント信号ＩＮ０が活性化してから出力ポイント信号ＯＵＴ０が活性化するまでの時間に基づいてカウント値ＣＮＴを生成する位相差判定回路１５０と、カウント値ＣＮＴに基づいて入力ポイント信号ＩＮ０～ＩＮ３と出力ポイント信号ＯＵＴ０～ＯＵＴ３との関係を切り替える位相差設定回路１６０とを備える。本発明によれば、出力ポイント信号ＯＵＴ０～ＯＵＴ３の生成に用いるＤＬＬ回路の動作をスタンバイ時に停止できることから、消費電流の低減を図ることが可能となる。

Description

[規則37.2に基づきISAが決定した発明の名称]　コマンドＦＩＦＯ回路
　本発明は半導体装置に関し、特に、設定されたレイテンシに基づくタイミングで内部コマンドを出力するコマンドＦＩＦＯ回路を備える半導体装置に関する。
　シンクロナスＤＲＡＭ（Synchronous Dynamic Random Access Memory）に代表される同期式メモリは、パーソナルコンピュータのメインメモリなどに広く利用されている。同期式メモリは、コントローラより供給されるクロック信号に同期してデータを入出力することから、より高速なクロック信号を使用することによって、データ転送レートを高めることが可能である。
　しかしながら、シンクロナスＤＲＡＭにおいても、ＤＲＡＭコアはあくまでアナログ動作であり、極めて微弱な電荷をセンス動作により増幅する必要がある。そのため、リードコマンドが発行されてから、最初のデータを出力するまでの時間を短縮することはできず、リードコマンドが発行されてから所定の遅延時間が経過した後、外部クロックに同期して最初のデータが出力される。
　この遅延時間は一般に「ＣＡＳレイテンシ」と呼ばれ、クロック周期の整数倍に設定される。例えば、ＣＡＳレイテンシが５（ＣＬ＝５）であれば、外部クロックに同期してリードコマンドを取り込んだ後、５周期後の外部クロックに同期して最初のデータが出力される。このようなレイテンシをカウントするカウンタは、「コマンドＦＩＦＯ回路」と呼ばれる。
　コマンドＦＩＦＯ回路から出力される内部コマンドは、リードデータの出力タイミングに同期している必要がある。このため、内部コマンドの出力タイミングを制御する信号としては、リードデータの出力タイミングを規定する出力用の内部クロック信号（ＬＣＬＫ）を用いる必要がある。しかしながら、コマンドＦＩＦＯ回路に入力される内部クロック信号は、出力用の内部クロック信号（ＬＣＬＫ）には同期しておらず、外部クロック信号をバッファリングすることによって得られる内部クロック信号（ＰＣＬＫ）に同期している。このため、コマンドＦＩＦＯ回路は、内部コマンドを異なる内部クロック信号（ＰＣＬＫ→ＬＣＬＫ）に乗せ替える役割も果たしている。
　コマンドＦＩＦＯ回路としては、特許文献１に記載されたポイントシフト回路が知られている。ポイントシフト回路とは、入力ポイント信号に基づいて内部コマンドをラッチし、ラッチした内部コマンドを出力ポイント信号に基づいて出力する回路である。コマンドＦＩＦＯ回路としてポイントシフト回路を用いた場合、カウントされるレイテンシ数は、入力ポイント信号と出力ポイント信号との位相差によって定義される。
　上述の通り、出力ポイント信号は出力用の内部クロック信号（ＬＣＬＫ）に同期している必要があることから、その位相を進めることによって入力ポイント信号を生成することはできない。このため、従来は、出力ポイント信号の位相を遅らせることによって入力ポイント信号を生成していた。
特開２００８－４７２６７号公報
　しかしながら、出力ポイント信号の位相を遅らせることによって入力ポイント信号を生成する方式では、スタンバイ時に出力用の内部クロック信号（ＬＣＬＫ）を停止させることが困難となるという問題があった。これは、スタンバイ時に出力用の内部クロック信号（ＬＣＬＫ）を停止させると、リードコマンドやＯＤＴ（On-Die Termination）コマンドの発行に応答して出力用の内部クロック信号（ＬＣＬＫ）の生成を再開する必要があるため、入力ポイント信号が生成されるまでに時間がかかるからである。このため、コマンドＦＩＦＯ回路にリードコマンドやＯＤＴコマンドが到達するタイミングに入力ポイント信号が間に合わないことがあった。
　この問題を解決するためには、出力ポイント信号の位相を遅らせることで入力ポイント信号を生成するのではなく、他の内部クロック信号（ＰＣＬＫ）に基づいて入力ポイント信号を生成する方法が考えられる。この場合は、入力ポイント信号と出力ポイント信号との関係をレイテンシに基づいて正しく関連づける必要があるが、スタンバイ時に出力用の内部クロック信号（ＬＣＬＫ）を停止させると、入力ポイント信号と出力ポイント信号との関連づけもリセットされてしまう。このため、従来の半導体装置では、他の内部クロック信号（ＰＣＬＫ）に基づいて入力ポイント信号を生成することは困難であった。
　本発明による半導体装置は、排他的に活性化する複数の入力ポイント信号に基づいて内部コマンドをラッチし、ラッチした前記内部コマンドを排他的に活性化する複数の出力ポイント信号に基づいて出力するポイントシフト回路と、前記複数の入力ポイント信号のいずれかが活性化してから、前記複数の出力ポイント信号のいずれかが活性化するまでの時間に基づいて判定信号を生成する位相差判定回路と、前記判定信号に基づいて、前記複数の入力ポイント信号と前記複数の出力ポイント信号との関係を切り替える位相差設定回路とを備えることを特徴とする。
　本発明では、入力ポイント信号と出力ポイント信号の位相差を判定し、その結果に基づいて入力ポイント信号と出力ポイント信号との関係を切り替えていることから、出力ポイント信号の生成を一時的に停止した場合であっても、再開後に両者の関係を正しく再生することができる。これにより、スタンバイ時に出力用の内部クロック信号（ＬＣＬＫ）を停止させることができ、消費電流の低減を図ることが可能となる。
本発明の実施形態による半導体装置１０の全体構成を示すブロック図である。 本発明の第１の実施形態によるコマンドＦＩＦＯ回路１００の構成を示すブロック図である。 ポイントシフト回路１１０の回路図である。 ポイントシフト回路１１０の動作を説明するためのタイミング図である。 カウント値ＣＮＴが「０」である場合におけるコマンドＦＩＦＯ回路１００の動作を説明するためのタイミング図である。 カウント値ＣＮＴが「１」である場合におけるコマンドＦＩＦＯ回路１００の動作を説明するためのタイミング図である。 カウント値ＣＮＴが「２」である場合におけるコマンドＦＩＦＯ回路１００の動作を説明するためのタイミング図である。 カウント値ＣＮＴが「３」である場合におけるコマンドＦＩＦＯ回路１００の動作を説明するためのタイミング図である。 位相差判定回路１５０による正しいカウント動作が困難となるケースを説明するためのタイミング図である。 本発明の第２の実施形態による位相差判定回路１５０ａの構成を示すブロック図である。 選択回路１５４の動作を説明するための表である。 本発明の第２の実施形態による位相差設定回路１６０ａの構成を示すブロック図である。 本発明の第３の実施形態によるコマンドＦＩＦＯ回路１００ａの回路図である。
　以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
　図１は、本発明の実施形態による半導体装置１０の全体構成を示すブロック図である。
　本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
　図１に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び電源端子２５，２６が設けられている。
　アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
　コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、モードレジスタセット信号ＭＲＳ、スタンバイ信号ＳＴＢＹなどがある。
　アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるワード線ＷＬが選択される。
　カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがレイテンシカウンタ３８を介してカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。レイテンシカウンタ３８は、前倒しで発行されたコマンド信号ＣＭＤ及びアドレス信号ＡＤＤを本来の発行タイミングまで遅延させる回路であり、その遅延量は、モードレジスタ１４に設定されたアディティブレイテンシＡＬによって定義される。レイテンシカウンタ３８から出力される内部コマンドＣＯＭＩＮは、カラムデコーダ１３の他、コマンドＦＩＦＯ回路１００にも供給される。
　したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、データＦＩＦＯ回路１５及びデータ入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱはデータ入出力回路１６及びデータＦＩＦＯ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。データＦＩＦＯ回路１５の動作は内部コマンドＣＯＭＯＵＴによって制御される。また、データ入出力回路１６の動作は内部クロック信号ＬＣＬＫに同期して行われる。
　モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
　モードレジスタ１４の設定値としては、上述したアディティブレイテンシＡＬのほか、ＣＡＳレイテンシＣＬがある。ＣＡＳレイテンシＣＬとは、リードコマンドの本来の発行タイミングから最初のリードデータＤＱが出力されるまでのクロックサイクル数を指す。ＣＡＳレイテンシの値を示す信号ＣＬは、コマンドＦＩＦＯ回路１００に供給される。
　スタンバイ信号ＳＴＢＹは、コマンド信号ＣＭＤがスタンバイコマンドを示している場合に活性化される信号である。スタンバイ信号ＳＴＢＹが活性化されるとＤＬＬ回路３６などの動作が停止し、これにより半導体装置１０の消費電流が削減される。
　クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＰＣＬＫを生成する。内部クロック信号ＰＣＬＫは、タイミングジェネレータ３７に供給され、これによって各種内部クロック信号ＩＣＬＫが生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号ＩＣＬＫは、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
　内部クロック信号ＰＣＬＫは、ＤＬＬ回路３６にも供給される。ＤＬＬ回路３６は、内部クロック信号ＰＣＬＫに基づいて、位相制御された内部クロック信号ＬＣＬＫを生成する回路である。上述の通り、内部クロック信号ＬＣＬＫはデータ入出力回路１６に供給される。これにより、リードデータＤＱは内部クロック信号ＬＣＬＫに同期して出力されることになる。内部クロック信号ＰＣＬＫ，ＬＣＬＫは、コマンドＦＩＦＯ回路１００にも供給される。上述の通り、ＤＬＬ回路３６はスタンバイ信号ＳＴＢＹに応答して動作を停止する。その後、リードコマンド、ライトコマンド又はＯＤＴコマンドが発行されると、ＤＬＬ回路３６は動作を再開する。
　電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３９に供給される。内部電源発生回路３９は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＡＲＹ，ＶＢＬＰ，ＶＯＤ，ＶＰＥＲＩなどを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＡＲＹ，ＶＢＬＰ，ＶＯＤは主にメモリセルアレイ１１において使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。
　電源端子２６は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２６に供給される電源電位ＶＤＤＱ，ＶＳＳＱはデータ入出力回路１６に供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であるが、データ入出力回路１６によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、データ入出力回路１６については専用の電源電位ＶＤＤＱ，ＶＳＳＱを用いている。
　図２は、本発明の第１の実施形態によるコマンドＦＩＦＯ回路１００の構成を示すブロック図である。
　図２に示すように、コマンドＦＩＦＯ回路１００は、図１に示したレイテンシカウンタ３８から出力される内部コマンドＣＯＭＩＮを受け、これをＣＡＳレイテンシの値（ＣＬ）に基づいて遅延させることによって内部コマンドＣＯＭＯＵＴを生成するポイントシフト回路１１０を備えている。ポイントシフト回路１１０による内部コマンドＣＯＭＩＮのラッチは入力ポイント信号ＰＩＮに基づいて行われ、ポイントシフト回路１１０からの内部コマンドＣＯＭＯＵＴの出力は出力ポイント信号ＰＯＵＴに基づいて行われる。
　入力ポイント信号ＰＩＮは入力ポイント信号ＩＮ０～ＩＮ３からなり、ポイント信号生成回路１２０によって生成される。ポイント信号生成回路１２０は、内部クロック信号ＰＣＬＫを４分周することによって互いに位相の異なる入力ポイント信号ＩＮ０～ＩＮ３を生成する。また、出力ポイント信号ＰＯＵＴは入力ポイント信号ＯＵＴ０～ＯＵＴ３からなり、ポイント信号生成回路１３０によって生成される。ポイント信号生成回路１３０は、内部クロック信号ＬＣＬＫを４分周することによって互いに位相の異なる出力ポイント信号ＯＵＴ０～ＯＵＴ３を生成する。
　図３は、ポイントシフト回路１１０の回路図である。
　図３に示すように、ポイントシフト回路１１０は４つのラッチ回路Ｌ０～Ｌ３からなる。これらラッチ回路Ｌ０～Ｌ３には内部コマンドＣＯＭＩＮが共通に供給されており、それぞれ対応する入力ポイント信号ＩＮ０～ＩＮ３の活性化に応答して内部コマンドＣＯＭＩＮをラッチする。各ラッチ回路Ｌ０～Ｌ３にラッチされた内部コマンドは、それぞれ対応する出力ポイント信号ＯＵＴ０～ＯＵＴ３の活性化に応答して内部コマンドＣＯＭＯＵＴとして出力される。内部コマンドＣＯＭＯＵＴは、図１に示すデータＦＩＦＯ回路１５に供給され、リードデータの出力タイミング、ライトデータの入力タイミング、さらには、ＯＤＴ動作の動作タイミングなどを規定するタイミング信号として用いられる。
　図４は、ポイントシフト回路１１０の動作を説明するためのタイミング図である。
　図４に示すように、１クロックサイクル＝ｔＣＫである内部クロック信号ＰＣＬＫは、ポイント信号生成回路１２０によって４分周され、４つの入力ポイント信号ＩＮ０～ＩＮ３が生成される。入力ポイント信号ＩＮ０～ＩＮ３の周期は４ｔＣＫであり、これらの位相は互いに１ｔＣＫずつシフトしている。同様に、１クロックサイクル＝ｔＣＫである内部クロック信号ＬＣＬＫは、ポイント信号生成回路１３０によって４分周され、４つの出力ポイント信号ＯＵＴ０～ＯＵＴ３が生成される。出力ポイント信号ＯＵＴ０～ＯＵＴ３の周期は４ｔＣＫであり、これらの位相は互いに１ｔＣＫずつシフトしている。
　そして、例えば入力ポイント信号ＩＮ０が活性化する時刻ｔ１にてポイントシフト回路１１０に供給されている内部コマンドＣＯＭＩＮは、時刻ｔ１にてラッチ回路Ｌ０に取り込まれる。そして、時刻ｔ２にて出力ポイント信号ＯＵＴ０が活性化すると、ポイントシフト回路１１０から内部コマンドＣＯＭＯＵＴとして出力される。したがって、内部コマンドＣＯＭＩＮと内部コマンドＣＯＭＯＵＴのタイミング差は、時刻ｔ１から時刻ｔ２の期間Ｔによって定義される。かかる期間Ｔは、ＣＡＳレイテンシの値ＣＬに対応している。
　また、時刻ｔ１は内部クロック信号ＰＣＬＫに同期したタイミングであり、時刻ｔ２は内部クロック信号ＬＣＬＫに同期したタイミングであることから、クロック信号の乗せ替え（ＰＣＬＫ→ＬＣＬＫ）も実現されている。
　このように、ポイントシフト回路１１０は、ＣＡＳレイテンシの値ＣＬに応じて内部コマンドＣＯＭＩＮを期間Ｔだけ遅延させることにより、内部コマンドＣＯＭＯＵＴを生成する。ＣＡＳレイテンシの値ＣＬに応じた期間Ｔの設定は、図２に示すディレイ回路１４０によって行われる。ディレイ回路１４０は、出力ポイント信号ＯＵＴ０を受け、これをＣＡＳレイテンシの値ＣＬに応じて遅延させることによって、リセット信号ＲＳＴＩＮを生成する回路である。リセット信号ＲＳＴＩＮはポイント信号生成回路１２０に入力され、これが活性化するとポイント信号生成回路１２０がリセットされる。つまり、ポイント信号生成回路１２０は、リセット信号ＲＳＴＩＮが活性化した後、内部クロック信号ＰＣＬＫの次の立ち上がりエッジに同期して、入力ポイント信号ＩＮ０を生成する。その後は、内部クロック信号ＰＣＬＫに同期してＩＮ１，ＩＮ２，ＩＮ３の順に入力ポイント信号が生成される。かかる動作により、入力ポイント信号ＩＮ０と出力ポイント信号ＯＵＴ０との位相差（Ｔ）をＣＡＳレイテンシの値ＣＬに応じて制御することができる。
　尚、ディレイ回路１４０によるリセット信号ＲＳＴＩＮの生成は、出力ポイント信号ＯＵＴ０が活性化する度に毎回行う必要はなく、パワーオン後にＤＬＬ回路３６がロックされた後、１回だけ行われる。また、チップ温度や内部電圧の変化等に応じて、ＤＬＬ回路３６が内部クロック信号ＬＣＬＫを再ロックした場合には、再びリセット信号ＲＳＴＩＮの生成を行っても構わない。そして、スタンバイ信号ＳＴＢＹによってＤＬＬ回路３６の動作が一旦停止した場合には、ＤＬＬ回路３６の動作再開によって内部クロック信号ＬＣＬＫが再びロックした後、改めてリセット信号ＲＳＴＩＮの生成を行っても良い。
　さらに、図２に示すように、コマンドＦＩＦＯ回路１００には位相差判定回路１５０及び位相差設定回路１６０が含まれている。
　位相差判定回路１５０は、入力ポイント信号ＩＮ０及び出力ポイント信号ＯＵＴ０～ＯＵＴ３を受け、スタート信号ＳＴＡＲＴに応答して入力ポイント信号ＩＮ０と出力ポイント信号ＯＵＴ０との位相差を判定する。具体的には、スタート信号ＳＴＡＲＴに応答して、入力ポイント信号ＩＮ０が活性化してから出力ポイント信号ＯＵＴ０が活性化するまでの期間Ｔに他の出力ポイント信号ＯＵＴ１～ＯＵＴ３が何回活性化するかをカウントし、そのカウント値ＣＮＴ（判定信号）を位相差設定回路１６０に出力する。したがって、カウント値ＣＮＴは０～３の値となる。図４に示す例では、時刻ｔ１において入力ポイント信号ＩＮ０が活性化してから、時刻ｔ２において出力ポイント信号ＯＵＴ０が活性化するまでの期間に、出力ポイント信号ＯＵＴ２，ＯＵＴ３が活性化していることから、カウント値ＣＮＴは「２」となる。スタート信号ＳＴＡＲＴは、電源投入時やリセットコマンドの発行などによって、ＤＬＬ回路３６がリセットされる度に活性化される内部信号である。
　位相差設定回路１６０は、カウント値ＣＮＴ、入力ポイント信号ＩＮ０～ＩＮ３及び内部コマンドＣＯＭＩＮを受け、これらに基づいてリセット信号ＲＳＴＯＵＴを生成する回路である。リセット信号ＲＳＴＯＵＴはポイント信号生成回路１３０に入力され、これが活性化するとポイント信号生成回路１３０がリセットされる。つまり、ポイント信号生成回路１３０は、リセット信号ＲＳＴＯＵＴが活性化した後、内部クロック信号ＬＣＬＫの次の立ち上がりエッジに同期して、出力ポイント信号ＯＵＴ０を生成する。その後は、内部クロック信号ＬＣＬＫに同期してＯＵＴ１，ＯＵＴ２，ＯＵＴ３の順に出力ポイント信号が生成される。
　位相差設定回路１６０がリセット信号ＲＳＴＯＵＴを生成するタイミングは、カウント値ＣＮＴに基づいて選択される。具体的には、カウント値ＣＮＴ＝ｉ（０～３）である場合、入力ポイント信号ＩＮｉの活性化に応答してリセット信号ＲＳＴＯＵＴを生成する。したがって、図４に示す例のように、カウント値ＣＮＴが「２」であれば、破線Ｒで示すように、入力ポイント信号ＩＮ２の活性化に応答してリセット信号ＲＳＴＯＵＴを生成し、これによりポイント信号生成回路１３０をリセットする。位相差設定回路１６０の動作は、内部コマンドＣＯＭＩＮに同期して実行される。
　図５～図８は、それぞれカウント値ＣＮＴ＝０～３である場合におけるコマンドＦＩＦＯ回路１００の動作を説明するためのタイミング図である。
　図５に示すように、カウント値ＣＮＴ＝０である場合において内部コマンドＣＯＭＩＮが活性化すると、入力ポイント信号ＩＮ０が活性化した後、出力ポイント信号ＯＵＴ０～ＯＵＴ３がこの順に活性化する。これにより、入力ポイント信号ＩＮ０と出力ポイント信号ＯＵＴ０との位相差（Ｔ）は１ｔＣＫ未満となる。
　図６に示すように、カウント値ＣＮＴ＝１である場合において内部コマンドＣＯＭＩＮが活性化すると、入力ポイント信号ＩＮ１が活性化した後、出力ポイント信号ＯＵＴ０～ＯＵＴ３がこの順に活性化する。これにより、入力ポイント信号ＩＮ１と出力ポイント信号ＯＵＴ１との位相差（Ｔ）は１ｔＣＫ以上、２ｔＣＫ未満となる。
　図７に示すように、カウント値ＣＮＴ＝２である場合において内部コマンドＣＯＭＩＮが活性化すると、入力ポイント信号ＩＮ２が活性化した後、出力ポイント信号ＯＵＴ０～ＯＵＴ３がこの順に活性化する。これにより、入力ポイント信号ＩＮ２と出力ポイント信号ＯＵＴ２との位相差（Ｔ）は２ｔＣＫ以上、３ｔＣＫ未満となる。
　図８に示すように、カウント値ＣＮＴ＝３である場合において内部コマンドＣＯＭＩＮが活性化すると、入力ポイント信号ＩＮ３が活性化した後、出力ポイント信号ＯＵＴ０～ＯＵＴ３がこの順に活性化する。これにより、入力ポイント信号ＩＮ３と出力ポイント信号ＯＵＴ３との位相差（Ｔ）は３ｔＣＫ以上、４ｔＣＫ未満となる。
　このような動作により、位相差判定回路１５０によって検出された位相差を、位相差設定回路１６０によって再生することが可能となる。
　以上がコマンドＦＩＦＯ回路１００の回路構成及びその動作である。このように、本実施形態においては、コマンドＦＩＦＯ回路１００に位相差判定回路１５０が設けられていることから、内部クロック信号ＰＣＬＫに同期した入力ポイント信号ＩＮ０～ＩＮ３と、内部クロック信号ＬＣＬＫに同期した出力ポイント信号ＯＵＴ０～ＯＵＴ３の位相差を容易に判定することが可能となる。そして、判定の結果得られたカウント値ＣＮＴを位相差設定回路１６０に入力することにより、内部コマンドＣＯＭＩＮが発行された後、すぐに当該位相差を再生することができる。
　これにより、ＤＬＬ回路３６を停止した場合であっても、ＤＬＬ回路３６の動作再開を待つことなく、すぐに入力ポイント信号ＩＮ０～ＩＮ３を生成することができる。このため、スタンバイ時においてＤＬＬ回路３６の動作を停止することが可能となり、消費電流の削減が可能となる。
　次に、本発明の第２の実施形態について説明する。
　図９は、位相差判定回路１５０による正しいカウント動作が困難となるケースを説明するためのタイミング図である。図９に示すケースでは、入力ポイント信号ＩＮ０の立ち上がりエッジと、出力ポイント信号ＯＵＴ１の立ち上がりエッジがほぼ重なった状態となっている。このようなメタステーブル状態が生じている場合、スタート信号ＳＴＡＲＴの活性化に同期してカウント動作を行うと、出力ポイント信号ＯＵＴ１の立ち上がりエッジをカウントするか否かが不明確となる。したがって、得られるカウント値ＣＮＴは「２」であったり「３」であったりするため、正しいカウント値ＣＮＴが得られなくなってしまう。本実施形態は、このようなメタステーブル状態を回避するための回路がコマンドＦＩＦＯ回路１００に追加されている点を特徴とする。
　図１０は、本実施形態による位相差判定回路１５０ａの構成を示すブロック図である。
　図１０に示すように、本実施形態による位相差判定回路１５０ａは、３つの位相差判定回路１５１～１５３を含んでいる。これら３つの位相差判定回路１５１～１５３はいずれも第１の実施形態による位相差判定回路１５０と同じ回路構成を有しているが、それぞれ入力ポイント信号ＩＮ０が入力されるタイミングに差が設けられている。具体的には、位相差判定回路１５１には入力ポイント信号ＩＮ０がそのまま入力されるのに対し、位相差判定回路１５２には１個のディレイ素子ＤＬＹを介して入力ポイント信号ＩＮ０が入力され、位相差判定回路１５３には２個のディレイ素子ＤＬＹを介して入力ポイント信号ＩＮ０が入力される。
　位相差判定回路１５１～１５３からそれぞれ出力されるカウント値ＣＮＴ１～ＣＮＴ３は、選択回路１５４に供給される。選択回路１５４は、これらカウント値ＣＮＴ１～ＣＮＴ３に基づいて、出力すべきカウント値ＣＮＴを選択するとともに、選択信号ＳＥＬを生成する。
　図１１は、選択回路１５４の動作を説明するための表である。
　図１１のパターンＡに示すように、例えばカウント値ＣＮＴ１～ＣＮＴ３が全て「２」である場合、出力されるカウント値ＣＮＴも「２」となり、選択信号ＳＥＬの値は中心値であるカウント値ＣＮＴ２に対応する「２」となる。ここで、図１１において下線の付されたカウント値は、カウント値ＣＮＴとして出力されるべき値、並びに、選択信号ＳＥＬに対応するカウント値ＣＮＴ１～ＣＮＴ３の種別を示している。
　これに対し、パターンＢに示すように、カウント値ＣＮＴ１，ＣＮＴ２が「２」であり、カウント値ＣＮＴ３が「１」である場合、出力されるカウント値ＣＮＴは多数決を取って「２」となり、選択信号ＳＥＬの値はカウント値ＣＮＴ１に対応する「１」となる。これは、カウント値ＣＮＴ２，ＣＮＴ３の近傍に対応するタイミングではメタステーブル状態となる可能性があり、この状態から最もタイミングの離れたカウント値ＣＮＴ１を選択すべきであるからである。
　同様に、パターンＣに示すように、カウント値ＣＮＴ１が「２」であり、カウント値ＣＮＴ２，ＣＮＴ３が「１」である場合、出力されるカウント値ＣＮＴは多数決を取って「１」となり、選択信号ＳＥＬの値はカウント値ＣＮＴ３に対応する「３」となる。これは、カウント値ＣＮＴ１，ＣＮＴ２の近傍に対応するタイミングではメタステーブル状態となる可能性があり、この状態から最もタイミングの離れたカウント値ＣＮＴ３を選択すべきであるからである。
　そして、パターンＤに示すように、カウント値ＣＮＴ１～ＣＮＴ３が全て「１」である場合、出力されるカウント値ＣＮＴは「１」となり、選択信号ＳＥＬの値は中心値であるカウント値ＣＮＴ２に対応する「２」となる。
　このようにして生成されるカウント値ＣＮＴ及び選択信号ＳＥＬは、図１２に示す位相差設定回路１６０ａに供給される。
　図１２は、本実施形態による位相差設定回路１６０ａの構成を示すブロック図である。
　図１２に示すように、本実施形態による位相差設定回路１６０ａは、位相差設定回路１６１と、位相差設定回路１６１に供給される入力ポイント信号ＩＮ０～ＩＮ３のタイミングを切り替えるスイッチ回路１６２とを備えている。スイッチ回路１６２は、選択信号ＳＥＬの値が「１」である場合にはディレイ素子ＤＬＹを経由しない入力ポイント信号ＩＮ０～ＩＮ３のパスを選択し、選択信号ＳＥＬの値が「２」である場合には１個のディレイ素子ＤＬＹを経由する入力ポイント信号ＩＮ０～ＩＮ３のパスを選択し、選択信号ＳＥＬの値が「３」である場合には２個のディレイ素子ＤＬＹを経由した入力ポイント信号ＩＮ０～ＩＮ３のパスを選択する。位相差設定回路１６０ａに含まれる個々のディレイ素子ＤＬＹは、位相差判定回路１５０ａに含まれる個々のディレイ素子ＤＬＹと同じ遅延量を有している。
　そして、位相差設定回路１６１は、入力ポイント信号ＩＮ０～ＩＮ３及びカウント値ＣＮＴに基づいて、リセット信号ＲＳＴＯＵＴを生成する。その動作は、第１の実施形態における位相差設定回路１６０と同じである。かかる構成により、メタステーブル状態が回避された状態でリセット信号ＲＳＴＯＵＴを生成することができる。
　このように、本実施形態においては、メタステーブル状態が確実に回避されることから、入力ポイント信号ＩＮ０～ＩＮ３と出力ポイント信号ＯＵＴ０～ＯＵＴ３との位相差を正しく判定することができるとともに、かかる位相差を正しく再生することが可能となる。
　次に、本発明の第３の実施形態について説明する。
　図１３は、本発明の第３の実施形態によるコマンドＦＩＦＯ回路１００ａの回路図である。
　図１３に示すように、本実施形態によるコマンドＦＩＦＯ回路１００ａにおいては、ポイント信号生成回路１３０ａに内部クロック信号ＰＣＬＫ及びスタート信号ＳＴＡＲＴが入力されている。ポイント信号生成回路１３０ａは、スタート信号ＳＴＡＲＴが活性化した場合には内部クロック信号ＬＣＬＫに基づいて出力ポイント信号ＯＵＴ０～ＯＵＴ３を生成する一方、その他の場合には内部クロック信号ＰＣＬＫに基づいて出力ポイント信号ＯＵＴ０～ＯＵＴ３を生成する。
　かかる構成により、スタート信号ＳＴＡＲＴの活性化に応答した位相差判定回路１５０の動作については第１の実施形態と同じであるが、その後は、内部クロック信号ＰＣＬＫに基づいて出力ポイント信号ＯＵＴ０～ＯＵＴ３が生成されることになる。このため、内部コマンドＣＯＭＯＵＴの出力タイミングは内部クロック信号ＬＣＬＫに同期しなくなるが、その一方で、スタート信号ＳＴＡＲＴの活性化時、つまり、位相差判定回路１５０によるカウント値ＣＮＴの生成時にだけＤＬＬ回路３６を動作させれば良く、その後はＤＬＬ回路３６を停止し続けることが可能となる。これにより、半導体装置１０の消費電流をよりいっそう低減することが可能となる。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１０　　　半導体装置
１１　　　メモリセルアレイ
１２　　　ロウデコーダ
１３　　　カラムデコーダ
１４　　　モードレジスタ
１５　　　データＦＩＦＯ回路
１６　　　データ入出力回路
２１　　　アドレス端子
２２　　　コマンド端子
２３　　　クロック端子
２４　　　データ端子
２５，２６　　電源端子
３１　　　アドレス入力回路
３２　　　アドレスラッチ回路
３３　　　コマンド入力回路
３４　　　コマンドデコード回路
３５　　　クロック入力回路
３６　　　ＤＬＬ回路
３７　　　タイミングジェネレータ
３８　　　レイテンシカウンタ
３９　　　内部電源発生回路
１００，１００ａ　　コマンドＦＩＦＯ回路
１１０　　ポイントシフト回路
１２０，１３０，１３０ａ　　ポイント信号生成回路
１４０　　ディレイ回路
１５０～１５３，１５０ａ　　位相差判定回路
１５４　　選択回路
１６０，１６０ａ，１６１　　位相差設定回路
１６２　　スイッチ回路
ＣＮＴ，ＣＮＴ１～ＣＮＴ３　　カウント値
ＣＯＭＩＮ，ＣＯＭＯＵＴ　　内部コマンド
ＤＬＹ　　ディレイ素子
ＩＮ０～ＩＮ３，ＰＩＮ　　入力ポイント信号
Ｌ０～Ｌ３　　ラッチ回路
ＯＵＴ０～ＯＵＴ３，ＰＯＵＴ　　出力ポイント信号
ＰＣＬＫ，ＬＣＬＫ　　内部クロック信号
ＲＳＴＩＮ，ＲＳＴＯＵＴ　　リセット信号
ＳＥＬ　　選択信号
ＳＴＡＲＴ　　スタート信号
ＳＴＢＹ　　スタンバイ信号

Claims (9)

  1. 　排他的に活性化する複数の入力ポイント信号に基づいて内部コマンドをラッチし、ラッチした前記内部コマンドを排他的に活性化する複数の出力ポイント信号に基づいて出力するポイントシフト回路と、
    　前記複数の入力ポイント信号のいずれかが活性化してから、前記複数の出力ポイント信号のいずれかが活性化するまでの時間に基づいて判定信号を生成する位相差判定回路と、
    　前記判定信号に基づいて、前記複数の入力ポイント信号と前記複数の出力ポイント信号との関係を切り替える位相差設定回路と、を備えることを特徴とする半導体装置。
  2. 　前記ポイントシフト回路は複数のラッチ回路を含み、
    　前記複数のラッチ回路のそれぞれは、対応する前記複数の入力ポイント信号のいずれかが活性化したことに応答して前記内部コマンドをラッチし、対応する前記複数の出力ポイント信号のいずれかが活性化したことに応答して、ラッチした前記内部コマンドを出力することを特徴とする請求項１に記載の半導体装置。
  3. 　前記位相差判定回路は、前記複数のラッチ回路のうち所定のラッチ回路に対応する入力ポイント信号が活性化してから、前記所定のラッチ回路に対応する出力ポイント信号が活性化するまでの時間に基づいて前記判定信号を生成することを特徴とする請求項２に記載の半導体装置。
  4. 　前記位相差判定回路は、前記所定のラッチ回路に対応する入力ポイント信号が活性化してから、前記所定のラッチ回路に対応する出力ポイント信号が活性化するまでの間に、前記複数の出力ポイント信号が活性化した回数に基づいて前記判定信号を生成することを特徴とする請求項３に記載の半導体装置。
  5. 　前記位相差設定回路は、前記複数の入力ポイント信号のうち前記判定信号に対応する入力ポイント信号が活性化したことに応答して、前記所定のラッチ回路に対応する出力ポイント信号を活性化させることを特徴とする請求項４に記載の半導体装置。
  6. 　第１のクロック信号に基づいて前記複数の入力ポイント信号を生成する第１のポイント信号生成回路と、
    　前記第１のクロック信号とは異なる第２のクロック信号に基づいて前記複数の出力ポイント信号を生成する第２のポイント信号生成回路と、をさらに備えることを特徴とする請求項１に記載の半導体装置。
  7. 　前記第１のクロック信号に基づいて位相制御された前記第２のクロック信号を生成するＤＬＬ回路をさらに備えることを特徴とする請求項６に記載の半導体装置。
  8. 　前記ＤＬＬ回路は、スタンバイコマンドが発行されたことに応答して非活性化されることを特徴とする請求項７に記載の半導体装置。
  9. 　前記ＤＬＬ回路は、リードコマンド又はＯＤＴコマンドが発行されたことに応答して活性化されることを特徴とする請求項８に記載の半導体装置。
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