JP2015053336A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】管状の形状を有する半導体層内にチャネルを有するトランジスタを簡単に形成可能な半導体装置およびその製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置の製造方法は、半導体基板上に、前記半導体基板の主面に垂直な第１方向に延びる柱状の形状を有し、第１の半導体材料で形成された犠牲半導体層を形成する。さらに、前記方法は、前記犠牲半導体層の周囲に、前記第１方向に延びる管状の形状を有し、前記第１の半導体材料と異なる第２の半導体材料で形成されたチャネル半導体層を形成する。さらに、前記方法は、前記チャネル半導体層の形成後に前記犠牲半導体層を除去する。さらに、前記チャネル半導体層は、前記半導体基板上に形成された１つ以上の電極層に絶縁膜を介して隣接するように形成される。
【選択図】図１
【解決手段】一の実施形態によれば、半導体装置の製造方法は、半導体基板上に、前記半導体基板の主面に垂直な第１方向に延びる柱状の形状を有し、第１の半導体材料で形成された犠牲半導体層を形成する。さらに、前記方法は、前記犠牲半導体層の周囲に、前記第１方向に延びる管状の形状を有し、前記第１の半導体材料と異なる第２の半導体材料で形成されたチャネル半導体層を形成する。さらに、前記方法は、前記チャネル半導体層の形成後に前記犠牲半導体層を除去する。さらに、前記チャネル半導体層は、前記半導体基板上に形成された１つ以上の電極層に絶縁膜を介して隣接するように形成される。
【選択図】図１
Description
本発明の実施形態は、半導体装置およびその製造方法に関する。
従来の半導体記憶装置のセルトランジスタは、半導体基板内にチャネルを有することが一般的である。一方、近年においては、半導体基板上に形成された半導体層内にチャネルを有するセルトランジスタも検討されている。例えば、ＢｉＣＳ（Bit Cost Scalable）フラッシュメモリのセルトランジスタは、上下方向に延びる管状の形状を有する半導体層内にチャネルを有している。
Katsuhiro Tomioka, Keitaro Ikejiri, Tomotaka Tanaka, Junichi Motohisa, Shinjiroh Hara, Kenji Hiruma and Takashi Fukui, "Selective-area growth of III-V nanowires and their applications" Journal of Materials Research, vol.26, p.2127 (2011)
管状の形状を有する半導体層内にチャネルを有するトランジスタを簡単に形成可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置の製造方法は、半導体基板上に、前記半導体基板の主面に垂直な第１方向に延びる柱状の形状を有し、第１の半導体材料で形成された犠牲半導体層を形成する。さらに、前記方法は、前記犠牲半導体層の周囲に、前記第１方向に延びる管状の形状を有し、前記第１の半導体材料と異なる第２の半導体材料で形成されたチャネル半導体層を形成する。さらに、前記方法は、前記チャネル半導体層の形成後に前記犠牲半導体層を除去する。さらに、前記チャネル半導体層は、前記半導体基板上に形成された１つ以上の電極層に絶縁膜を介して隣接するように形成される。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図２は、第１実施形態の半導体装置の構造を概略的に示す平面図である。図２は、図１の平面Ｋに沿った断面図であり、図１に示す構成要素の一部を示している。本実施形態の半導体装置は、ＢｉＣＳフラッシュメモリである。
図１は、第１実施形態の半導体装置の構造を示す断面図である。図２は、第１実施形態の半導体装置の構造を概略的に示す平面図である。図２は、図１の平面Ｋに沿った断面図であり、図１に示す構成要素の一部を示している。本実施形態の半導体装置は、ＢｉＣＳフラッシュメモリである。
以下、本実施形態の半導体装置の構造を、主に図１を参照して説明する。この説明中において、適宜、図２も参照する。
本実施形態の半導体装置は、半導体基板１と、２層以上の絶縁層２と、１層以上の電極層３と、メモリ絶縁膜４と、チャネル半導体層５と、第１の絶縁膜６と、第２の絶縁膜７と、層間絶縁膜８とを備えている。
半導体基板１は、例えば、シリコン基板である。図１は、半導体基板１の主面Ｓに平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１の主面Ｓに垂直なＺ方向とを示している。Ｚ方向は、本開示の第１方向の例である。半導体基板１の主面Ｓは、（１１１）面である。
本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、半導体基板１と層間絶縁膜８との位置関係は、層間絶縁膜８が半導体基板１の上方に位置していると表現される。
絶縁層２と電極層３は、半導体基板１上に交互に積層されている。絶縁層２は、例えばシリコン酸化膜である。電極層３は例えば、Ｐ（リン）やＢ（ボロン）などのドーパント不純物が高濃度に添加され、電極として機能するポリシリコン層である。絶縁層２と電極層３は、メモリ絶縁膜４を介してチャネル半導体層５に隣接している。電極層３は、ＢｉＣＳフラッシュメモリのワード線や選択ゲートとして機能する。
メモリ絶縁膜４は、図２に示すように、Ｚ方向に延びる管状（パイプ状）の形状を有している。メモリ絶縁膜４の外周面および内周面のＺ方向に垂直な断面の形状は、円形である。符号Ｄ1、Ｄ2はそれぞれ、メモリ絶縁膜４の外周面と内周面の直径を示す。メモリ絶縁膜４は例えば、第１のシリコン酸化膜とシリコン窒化膜と第２のシリコン酸化膜とを含むＯＮＯ積層膜である。メモリ絶縁膜４の外周面は、絶縁層２および電極層３により包囲されている。
チャネル半導体層５は、図２に示すように、Ｚ方向に延びる管状の形状を有している。チャネル半導体層５の外壁面および内壁面のＺ方向に垂直な断面の形状は、六角形、より詳細には、おおむね正六角形である。符号Ｌ1、Ｌ2はそれぞれ、チャネル半導体層５の外壁面と内壁面の六角形の辺の長さを示す。長さＬ1は例えば１５ｎｍであり、長さＬ2は例えば５ｎｍである。チャネル半導体層５は、例えば単結晶半導体層であり、より詳細には単結晶シリコン層である。この単結晶シリコン層は、ｎ型不純物、ｐ型不純物、窒素などを含有していてもよい。チャネル半導体層５の外壁面は、メモリ絶縁膜４を介して絶縁層２および電極層３により包囲されている。チャネル半導体層５は、セルトランジスタや選択トランジスタのチャネルとして機能する。
なお、チャネル半導体層５の外壁面や内壁面の断面の形状に関し、六角形とは、６本の辺がすべて直線である形状だけでなく、例えば、６本の辺のいずれかが緩やかな曲線である形状や、６本の辺のいずれかが小さな凹凸を有する形状も含むものとする。また、上記の六角形とは、６つの角のいずれかが丸まっている形状も含むものとする。これは、後述する他の構成要素の形状が六角形であるとする記載においても同様である。
第１の絶縁膜６は、チャネル半導体層５の内壁面と半導体基板１の主面Ｓに形成されている。第１の絶縁膜６は、図２に示すように、Ｚ方向に延びる管状の形状を有している。第１の絶縁膜６の外周面および内周面のＺ方向に垂直な断面の形状は、六角形、より詳細には、おおむね正六角形である。第１の絶縁膜６は、例えばシリコン窒化膜またはシリコン酸化膜である。
第２の絶縁膜７は、チャネル半導体層５の内壁面の内側に第１の絶縁膜６を介して形成されている。第２の絶縁膜７は、図２に示すように、Ｚ方向に延びる柱状（ピラー状）の形状を有している。第２の絶縁膜７のＺ方向に垂直な断面の形状は、六角形、より詳細には、おおむね正六角形である。第２の絶縁膜７は、例えばシリコン酸化膜またはシリコン窒化膜である。なお、本実施形態の第２の絶縁膜７は、図２に示すように、メモリ絶縁膜４とチャネル半導体層５との間にも形成されている。
層間絶縁膜８は、半導体基板１上の全面に、絶縁層２、電極層３、メモリ絶縁膜４、チャネル半導体層５、第１の絶縁膜６、第２の絶縁膜７を覆うように形成されている。層間絶縁膜８は、例えばシリコン酸化膜である。
図３〜図５は、第１実施形態の半導体装置の製造方法を示す断面図である。
まず、図３(ａ)に示すように、半導体基板１上に、絶縁層２と電極層３とを交互に積層する。
次に、図３(ｂ)に示すように、リソグラフィおよびエッチングにより、絶縁層２および電極層３を貫通して半導体基板１の主面Ｓに達する穴Ｈ1を形成する。穴Ｈ1の断面形状は、直径Ｄ1（図２参照）を有する円形である。
次に、図３(ｃ)に示すように、半導体基板１上の全面に、メモリ絶縁膜４と犠牲膜１１とを順に形成する。その結果、穴Ｈ1の側面および底面に、メモリ絶縁膜４と犠牲膜１１とが順に形成される。犠牲膜１１は、例えば酸化アルミニウム膜（Ａｌ2Ｏ3膜）である。犠牲膜１１は、内周面の断面形状が図２に示す円Ｃとなるように形成される。円Ｃの直径は、２Ｌ2である。
次に、図４(ａ)に示すように、リソグラフィおよびエッチングにより、穴Ｈ1の底面のメモリ絶縁膜４と犠牲膜１１とを除去する。その結果、穴Ｈ1の底面に半導体基板１の主面Ｓが露出する。
次に、図４(ｂ)に示すように、（１１１）面である半導体基板１の主面Ｓから、犠牲半導体層１２を成長させる。その結果、犠牲半導体層１２が矢印Ａ1のようにＺ方向に成長してゆき、穴Ｈ1の内部にメモリ絶縁膜４と犠牲膜１１とを介して犠牲半導体層１２が形成される。犠牲半導体層１２は、Ｚ方向に延びる柱状の形状を有する。なお、犠牲半導体層１２のＺ方向の長さは、犠牲半導体層１２の成長時間を調整することで制御可能である。
犠牲半導体層１２は例えば、ＧａＡｓ（ガリウムヒ素）層などのIII-V族化合物半導体層である。ＧａＡｓなどのIII-V族化合物半導体は、本開示の第１の半導体材料の例である。本実施形態の犠牲半導体層１２は、ＧａＡｓなどのIII-V族化合物半導体で形成された単結晶半導体層となっている。この単結晶半導体は、本開示の第１の単結晶半導体材料の例である。犠牲半導体層１２がＧａＡｓ層の場合、犠牲半導体層１２の成膜温度は例えば５００℃に設定され、ガスとして例えばトリメチルガリウム（ＴＭＧａ）およびアンモニア（ＮＨ３）を使用したＣＶＤにより犠牲半導体層１２を成長させることが可能である。この際、犠牲半導体層１２の成長条件の調整により、上下方向（Ｚ方向）への成長速度を水平方向（Ｘ方向、Ｙ方向）への成長速度よりも速くすることで、上下方向（Ｚ方向）に細長い単結晶柱を形成することができる。
犠牲半導体層１２は、ＧａＡｓ層の代わりに、ＧａＰ（ガリウムリン）層、ＩｎＰ（インジウムリン）層、ＩｎＡｓ（インジウムヒ素）層、またはＧａ、Ｉｎ、Ａｓ、Ｐのうちの３つ以上を含む三元材料層や四元材料層でもよい。また、犠牲半導体層１２は、その他のIII族元素およびV族元素を含む化合物半導体層や、II族元素およびVI族元素を含む化合物材料層でもよい。
犠牲半導体層１２のＺ方向に垂直な断面の形状は、（１１１）面である半導体基板１の主面Ｓの作用により、六角形（より詳細には、おおむね正六角形）になる。また、犠牲半導体層１２は、犠牲膜１１の直径２Ｌ2の内周面の内側で成長するため、犠牲半導体層１２の外壁面の六角形の辺の長さはＬ2となる。図４(ｂ)の工程において、犠牲膜１１の円形断面の内周面と犠牲半導体層１２の六角形断面の外壁面との間には、隙間が残存することとなる。すなわち、本実施形態の穴Ｈ1は、犠牲半導体層１２により完全には埋められず、上記隙間が残存する形で犠牲半導体層１２により埋められる。
次に、図４(ｃ)に示すように、犠牲半導体層１２の形成後に、選択的エッチングにより犠牲膜１１を除去する。その結果、メモリ絶縁膜４と犠牲半導体層１２との間に穴Ｈ2が形成される。穴Ｈ2は、Ｚ方向に延びる管状の形状を有する。
次に、図５(ａ)に示すように、犠牲半導体層１２の外壁面から、チャネル半導体層５を成長させる。その結果、穴Ｈ2の内部においてチャネル半導体層５が矢印Ａ2のように放射状に成長してゆき、犠牲半導体層１２の周囲にチャネル半導体層５が形成される。犠牲半導体層１２は、チャネル半導体層５がエピタキシャル成長するシードとして作用する。チャネル半導体層５は、Ｚ方向に延びる管状の形状を有する。
チャネル半導体層５は、例えば単結晶シリコン層である。単結晶シリコンは、第１の半導体材料と異なる第２の半導体材料の例であり、かつ、第１の単結晶半導体材料と異なる第２の単結晶半導体材料の例である。チャネル半導体層５が単結晶シリコン層の場合、チャネル半導体層５は例えば、水素（Ｈ２）で希釈したジクロルシラン（ＳｉＨ２Ｃｌ２）ガスを流しつつアニールを行うことで形成される。この際、成膜温度と成膜圧力を例えば８００℃と１０Ｔｏｒｒに設定することで、チャネル半導体層５は、単結晶半導体層である犠牲半導体層１２の表面上のみに選択的に成長し、それ以外の絶縁膜上には成長しない。
なお、半導体基板１の主面Ｓが（１１１）面である場合、穴Ｈ2の底面の半導体基板１上に単結晶シリコン層はほとんど成長しない。よって、チャネル半導体層５が単結晶シリコン層の場合、図５(ａ)の工程において、チャネル半導体層５は、ほぼ犠牲半導体層１２の外壁面のみから成長する。
チャネル半導体層５は、犠牲半導体層１２の外壁面から成長するため、チャネル半導体層５の内壁面および外壁面のＺ方向に垂直な断面の形状は、六角形（より詳細には、おおむね正六角形）となり、チャネル半導体層５の内壁面の六角形の辺の長さはＬ2となる。また、チャネル半導体層５は、メモリ絶縁膜４の直径Ｄ2（＝２Ｌ1）の内周面の内側で成長するため、チャネル半導体層５の外壁面の六角形の辺の長さはＬ1となる。図５(ａ)の工程において、メモリ絶縁膜４の円形断面の内周面とチャネル半導体層５の六角形断面の外壁面との間には、隙間が残存することとなる。すなわち、本実施形態の穴Ｈ2は、チャネル半導体層５により完全には埋められず、上記隙間が残存する形でチャネル半導体層５により埋められる。
図５(ａ)の工程により、チャネル半導体層５は、絶縁層２および電極層３にメモリ絶縁膜４を介して隣接する位置に形成される。
なお、チャネル半導体層５の平面形状を図６に示す。図６は、第１実施形態の半導体装置の製造方法を概略的に示す平面図である。図６は、平面Ｋ（図１参照）に沿った断面図であり、図５(ａ)に示す構成要素の一部を示している。図５(ａ)の工程において、チャネル半導体層５は、矢印Ａ2のように放射状に成長してゆく。
次に、図５(ｂ)に示すように、チャネル半導体層５の形成後に、選択的エッチングにより犠牲半導体層１２を除去する。その結果、チャネル半導体層５の内壁面の内側に穴Ｈ3が形成される。穴Ｈ3の断面形状は、長さＬ2（図２参照）の辺を有する六角形であり、より詳細には、おおむね正六角形である。
次に、図５(ｃ)に示すように、チャネル半導体層５の内壁面および半導体基板１の主面Ｓに、第１の絶縁膜６を形成する。第１の絶縁膜６は、例えばシリコン窒化膜またはシリコン酸化膜である。第１の絶縁膜６は例えば、チャネル半導体層５の表面を窒化または酸化することにより形成される。第１の絶縁膜６は、窒素または酸素を含有するその他の絶縁膜でもよい。
次に、図５(ｃ)に示すように、チャネル半導体層５の内壁面の内側に、第１の絶縁膜６を介して第２の絶縁膜７を形成する。第２の絶縁膜７は、例えばシリコン酸化膜またはシリコン窒化膜である。なお、図５(ｃ)に示す形状の第１、第２の絶縁膜６、７は例えば、第１、第２の絶縁膜６、７の形成後にＣＭＰ（Chemical Mechanical Polishing）を行うことにより得られる。
その後、本実施形態においては、半導体基板１上に層間絶縁膜８などが形成される。このようにして、本実施形態の半導体装置が製造される。
なお、犠牲半導体層１２内のヒ素の一部は、図５(ａ)および図５(ｂ)の工程中に、チャネル半導体層５内に拡散されてもよい。また、第１の絶縁膜６内の窒素の一部は、チャネル半導体層５内に拡散されてもよい。これらの場合、チャネル半導体層５は、ヒ素や窒素を含有することとなる。これらヒ素や窒素の拡散は例えば、セルトランジスタや選択トランジスタの閾値電圧の調整用に利用可能である。
また、図５(ａ)の工程において、メモリ絶縁膜４の内周面とチャネル半導体層５の外壁面との間に形成された隙間は、第２の絶縁膜７や層間絶縁膜８により埋め込まれてもよいし、少なくともその一部がエアギャップとして残存してもよい。また、第１の絶縁膜６を形成する際に、第１の絶縁膜６内の一部の原子を、チャネル半導体層５内に拡散させて、チャネル半導体層５とメモリ絶縁膜４との間の隙間または界面に析出させてもよい。図２は、この隙間に第２の絶縁膜７が埋め込まれた例を示している。
本実施形態の犠牲半導体層１２は、例えばＧａＡｓ（ガリウムヒ素）層であり、本実施形態のチャネル半導体層５は、例えば単結晶シリコン層である。単結晶シリコンの格子定数が０．５４３ｎｍであるのに対し、ＧａとＡｓとの組成比が１対１の通常のＧａＡｓの格子定数は０．５６５ｎｍである。ＧａＡｓの格子定数は、単結晶シリコンの格子定数の約１．０４１倍であり、単結晶シリコンの格子定数の値と近い値である。
犠牲半導体層１２とチャネル半導体層５の格子定数が近い場合は、チャネル半導体層５内に結晶欠陥が発生しにくい。よって、本実施形態の犠牲半導体層１２の格子定数は、単結晶シリコンの格子定数の０．９５倍〜１．０５倍であることが望ましい。これにより、本実施形態によれば、チャネル半導体層５内の結晶欠陥の個数を、犠牲半導体層１２とチャネル半導体層５がそれぞれＧａＡｓ層、単結晶シリコン層の場合の結晶欠陥の個数と同程度以下に抑制することが可能となる。
犠牲半導体層１２の格子定数は、チャネル半導体層５の格子定数の０．９８倍〜１．０２倍に設定することがさらに望ましい。これは例えば、犠牲半導体層１２、チャネル半導体層５がそれぞれＧａＡｓ層、単結晶シリコン層である場合に、ＧａＡｓ層内のＡｓ原子の一部をＰ（リン）原子に置き換えることにより実現可能である。
以上のように、本実施形態の半導体装置の製造方法は、半導体基板１上に、Ｚ方向に延びる柱状の形状を有する犠牲半導体層１２を形成し、犠牲半導体層１２の周囲に、Ｚ方向に延びる管状の形状を有するチャネル半導体層５を形成する。
一般に、Ｚ方向に延びる管状の形状を有する半導体層は、ＶＬＳ（Vapor-Liquid-Solid）成長やＳＡ−ＭＯＶＰＥ（Selective-Area Metal-Organic Vapor Phase Epitaxy）成長を利用したプロセスにより形成可能であるが、より簡単な形成方法が求められている。
本実施形態によれば、ＶＬＳ成長を利用する場合に使用されるような金属触媒を用いずに、チャネル半導体層５を形成することができる。また、本実施形態によれば、ＳＡ−ＭＯＶＰＥ成長を利用する場合に使用されるようなアモルファス薄膜のマスクを用いずに、チャネル半導体層５を形成することができる。
よって、本実施形態によれば、管状の形状を有するチャネル半導体層５を簡単に形成することができ、その結果、このようなチャネル半導体層５内にチャネルを有するトランジスタを簡単に形成することが可能となる。
また、本実施形態のチャネル半導体層５は、内壁面の断面形状が六角形であり、結晶的に安定な面を内壁面として有している。よって、本実施形態によれば、このようなチャネル半導体層５を使用してトランジスタを形成することにより、高い信頼性を有する半導体装置を実現することが可能となる。
また、本実施形態の半導体基板１は、（１１１）面である主面Ｓを有している。よって、本実施形態によれば、外壁面の断面形状が六角形の犠牲半導体層１２や、内壁面と外壁面の断面形状が六角形のチャネル半導体層５を簡単に形成することが可能となる。
なお、本実施形態の半導体装置は、図１に示す構造を有するチャネル半導体層５を複数個備えることが可能である。これらのチャネル半導体層５は例えば、図３(ｂ)の工程で穴Ｈ1を複数個形成し、図３(ｃ)〜図５(ｃ)の工程を各穴Ｈ1について実行することで形成可能である。これらのチャネル半導体層５は例えば、半導体基板１上に四角格子状や三角格子状に配置される。
また、本実施形態は、ＢｉＣＳフラッシュメモリ以外の半導体装置にも適用することが可能である。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：半導体基板、２：絶縁層、３：電極層、４：メモリ絶縁膜、
５：チャネル半導体層、６：第１の絶縁膜、７：第２の絶縁膜、８：層間絶縁膜、
１１：犠牲膜、１２：犠牲半導体層
５：チャネル半導体層、６：第１の絶縁膜、７：第２の絶縁膜、８：層間絶縁膜、
１１：犠牲膜、１２：犠牲半導体層
Claims (9)
- 半導体基板上に、前記半導体基板の主面に垂直な第１方向に延びる柱状の形状を有し、第１の半導体材料で形成された犠牲半導体層を形成し、
前記犠牲半導体層の周囲に、前記第１方向に延びる管状の形状を有し、前記第１の半導体材料と異なる第２の半導体材料で形成されたチャネル半導体層を形成し、
前記チャネル半導体層の形成後に前記犠牲半導体層を除去し、
前記チャネル半導体層は、前記半導体基板上に形成された１つ以上の電極層に絶縁膜を介して隣接するように形成される、半導体装置の製造方法。 - 前記犠牲半導体層の前記第１方向に垂直な断面の形状は、六角形である、請求項１に記載の半導体装置の製造方法。
- 前記半導体基板の前記主面は、（１１１）面である、請求項１または２に記載の半導体装置の製造方法。
- 前記犠牲半導体層の格子定数は、前記チャネル半導体層の格子定数の０．９５倍〜１．０５倍である、請求項１から３のいずれか１項に記載の半導体装置の製造方法。
- 前記犠牲半導体層は、第１の単結晶半導体材料で形成され、
前記チャネル半導体層は、前記第１の単結晶半導体材料と異なる第２の単結晶半導体材料で形成される、
請求項１から４のいずれか１項に記載の半導体装置の製造方法。 - さらに、
前記半導体基板上に２つ以上の絶縁層と前記１つ以上の電極層とを交互に積層し、
前記絶縁層および前記電極層を貫通して前記半導体基板に達する穴を形成し、
前記穴の側面に前記絶縁膜と犠牲膜とを順に形成し、
前記穴の内部に前記絶縁膜と前記犠牲膜とを介して前記穴を埋めるように前記犠牲半導体層を形成し、
前記犠牲半導体層の形成後に前記犠牲膜を除去し、
前記犠牲膜の除去後に、前記犠牲半導体層の周囲に前記チャネル半導体層を形成する、
ことを含む、請求項１から５のいずれか１項に記載の半導体装置の製造方法。 - さらに、前記犠牲半導体層の除去後に、前記チャネル半導体層の内壁面に、窒素または酸素を含有する第１の絶縁膜を形成することを含む、請求項１から６のいずれか１項に記載の半導体装置の製造方法。
- 半導体基板と、
前記半導体基板上に形成され、前記半導体基板の主面に垂直な第１方向に延びる管状の形状を有するチャネル半導体層と、
前記半導体基板上に形成され、前記チャネル半導体層に絶縁膜を介して隣接する、１つ以上の電極層とを備え、
前記チャネル半導体層の内壁面の前記第１方向に垂直な断面の形状は、六角形である、半導体装置。 - 前記１つ以上の電極層は、前記半導体基板上に２つ以上の絶縁層と交互に積層され、前記チャネル半導体層の外壁面を前記絶縁膜を介して包囲する形状を有する、請求項８に記載の半導体装置。
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