JP2015005600A - 相変化デバイス - Google Patents

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Abstract

【課題】超格子相変化材料を記録膜に用いた超格子相変化メモリセルにおいて多値記録を可能とし、低電力化および大容量化を実現できる相変化デバイスを提供する。
【解決手段】ＧｅＴｅ／Ｓｂ２Ｔｅ３超格子またはＳｎＴｅ／Ｓｂ２Ｔｅ３超格子からなる相変化メモリセルに対して、一旦、ＳＥＴパルスを印加してＳＥＴ状態（低抵抗状態）とする。その後、ＳＥＴ状態を形成する電圧値とＲＥＳＥＴ状態（高抵抗状態）を形成する電圧値との間の、互いに異なる電圧値を有する記録パルスＬＶ１，ＬＶ２，ＬＶ３をそれぞれ超格子相変化メモリセルに２回以上印加する。これにより、記録パルスＬＶ０（ＳＥＴパルス）に対応する再生抵抗（ＳＥＴ抵抗）、および記録パルスＬＶ１，ＬＶ２，ＬＶ３のそれぞれに対応する再生抵抗が得られて、多値記録を実現することができる。
【選択図】図２

Description

本発明は、相変化デバイスに関する。
記録膜の状態をアモルファスと結晶との間で可逆的に変化させることによって、データを記録するメモリセルを用いた相変化デバイスがある。
本技術分野の背景技術として、例えば特開２００９−５９９０２号公報（特許文献１）がある。この公報には、Ｇｅ（ゲルマニウム）を含む薄膜とＳｂ（アンチモン）を含む薄膜とを超格子構造で作製した固体メモリセルが記載されている。
また、R. E. Simpson et al., Nature Nanotechnology, 6, 501-505 (2011)（非特許文献１）には、ＧｅＴｅ（ゲルマニウム・テルル）とＳｂ２Ｔｅ３（アンチモン・テルル）とを交互に積層して作製された超格子相変化材料を記録膜に用いた相変化メモリセルが記載されている。
また、S. Soeya et al., Proceedings of European Phase Change and Ovonic Symposium 2012, PC-08 (2012)（非特許文献２）には、ＳｎＴｅ（錫・テルル）とＳｂ２Ｔｅ３（アンチモン・テルル）とを交互に積層して作製された超格子相変化材料を記録膜に用いた相変化メモリセルが記載されている。
特開２００９−５９９０２号公報
R. E. Simpson, P. Fons, A. V. Kolobov, T. Fukaya, M. Krbal, T. Yagi and J. Tominaga, Nature Nanotechnology, 6, 501-505 (2011) S. Soeya, T. Odaka, T. Morikawa, T. Shintani and J. Tominaga, Proceedings of European Phase Change and Ovonic Symposium 2012, PC-08 (2012)
相変化デバイスでは、熱ディスターバンスを回避するために、記録膜に超格子相変化材料を採用する検討が行われている。しかし、超格子相変化材料を記録膜に用いた超格子相変化メモリセルでは多値記録が困難であり、データの大容量化を図ることができなかった。
そこで、本発明は、超格子相変化材料を記録膜に用いた超格子相変化メモリセルにおいて多値記録を可能とし、低電力化および大容量化を実現できる相変化デバイスを提供する。
上記課題を解決するために、本発明は、超格子相変化メモリセルをＳＥＴ状態とした後、ＳＥＴ状態を形成する電圧値とＲＥＳＥＴ状態を形成する電圧値との間の電圧値を有する記録パルスを、超格子相変化メモリセルに２回以上印加することにより、相変化デバイスにおいて多値記録を実現する。
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
本発明によれば、超格子相変化材料を記録膜に用いた超格子相変化メモリセルにおいて多値記録を可能とし、低電力化および大容量化を実現できる相変化デバイスを提供することができる。
上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。
（ａ）および（ｂ）は、それぞれＧｅＳｂＴｅを用いたデバイスのＳＥＴ特性を示すグラフ図およびＲＥＳＥＴ特性を示すグラフ図である。（ｃ）および（ｄ）は、それぞれＳｎＴｅ／Ｓｂ２Ｔｅ３超格子を用いたデバイスのＳＥＴ特性およびＲＥＳＥＴ特性を示すグラフ図である。 （ａ）は、Ｓｎ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子を用いたデバイスにおける、電圧パルスの電圧値をパラメータとした電圧パルスのパルス回数と再生抵抗との関係を示すグラフ図である。（ｂ）は、Ｓｎ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子を用いたデバイスにおける、電圧パルスを１回または７回印加した場合の電圧パルスの電圧値と再生抵抗との関係を示すグラフ図である。 実施の形態１によるＧｅ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子を用いたデバイスにおける、電圧パルスの電圧値をパラメータとした電圧パルスのパルス回数と再生抵抗との関係を示すグラフ図である。 （ａ）は、実施の形態１による初期状態（ＳＥＴ状態）のＧｅ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子の要部断面図である。（ｂ）は、実施の形態１による初期状態（ＳＥＴ状態）のＧｅ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子の等価回路図である。 （ａ）は、実施の形態１による１層のＧｅＴｅをＲＥＳＥＴ状態としたときのＧｅ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子の要部断面図である。（ｂ）は、実施の形態１による１層のＧｅＴｅをＲＥＳＥＴ状態としたときのＧｅ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子の等価回路図である。 実施の形態１による超格子相変化メモリセルの構成の一例を示す要部断面図である。 実施の形態３によるベリファイを行った場合のアルゴリズムの一例を示す図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
＜背景技術の説明＞
記録材料として相変化材料を用いる「相変化メモリセル」では、記録材料に電圧パルスを印加し、それによって記録材料中に電流が流れることによって発生するジュール熱を利用してデータを記録する。
記録材料が結晶である場合は、ジュール熱によって記録材料を融解し、急冷することによってアモルファス状態を作製する。また、記録材料がアモルファスである場合は、記録材料固有の閾値電圧以上の電圧パルスを印加し、これにより流れる電流によって発生するジュール熱を用いること、および電圧パルスの条件を制御して徐冷することによって結晶状態を作製する。
相変化材料として、主にＧｅＳｂＴｅ（ゲルマニウム・アンチモン・テルル）が用いられ、Ｇｅ２Ｓｂ２Ｔｅ５の組成が典型的な記録材料である。Ｇｅ２Ｓｂ２Ｔｅ５は、ＧｅＴｅとＳｂ２Ｔｅ３の化学量論的組成において良い記録特性が得られ、Ｇｅ２Ｓｂ２Ｔｅ５は（ＧｅＴｅ）２（Ｓｂ２Ｔｅ３）１と書くことができる。ＧｅＳｂＴｅでは、結晶の抵抗率とアモルファスの抵抗率とが３〜６桁異なることから、データを記録することが可能となる。
以下の説明では、記録材料が結晶である低抵抗状態を「ＳＥＴ状態」、記録材料がアモルファスである高抵抗状態を「ＲＥＳＥＴ状態」と言う。
上記ＧｅＳｂＴｅでは、さらにデータの大容量化を図るために、多値記録が提案されている。相変化メモリセルにおける多値記録は、アモルファス領域の体積を調整することによって実現される。アモルファス領域の体積は電圧パルスの電圧値に依存する。また、最終的に形成される再生抵抗はアモルファス領域の体積に依存する。従って、電圧パルスの電圧値およびパルス幅を制御することによって、再生抵抗を多値化することができる。
しかしながら、相変化メモリセルでは、前述したように、アモルファス状態にするためにＧｅＳｂＴｅを溶融する必要がある。ＧｅＳｂＴｅの融点は、典型的には６３０℃程度であるので、その温度までジュール熱で上げるためには、大きな電力を要する。また、ここで発生した熱は、隣りの相変化メモリセルにまで伝達するため、隣りの相変化メモリセルがアモルファス状態の場合、その熱でＧｅＳｂＴｅが結晶化されることがある。この現象を熱ディスターバンスと言う。熱ディスターバンスは、特に、大容量化のためにセル密度を増大させた場合に顕著に起こる。
この問題を解決するために、記録材料として超格子相変化材料を用いる「超格子相変化メモリセル」が提案されている（例えば非特許文献１）。超格子相変化材料は、ＧｅＴｅとＳｂ２Ｔｅ３とを交互に積層することにより作製され、ＧｅＳｂＴｅの約１／１０の電力でＳＥＴ−ＲＥＳＥＴ動作が可能である。以下、ＧｅＴｅとＳｂ２Ｔｅ３とを交互に積層した超格子相変化材料を、ＧｅＴｅ／Ｓｂ２Ｔｅ３超格子またはＧｅＴｅ系超格子と言う。
ＧｅＴｅ／Ｓｂ２Ｔｅ３超格子において低電力動作が可能である理由は、電圧パルスで動く原子がＧｅとＴｅだけであることに起因する。すなわち、ＧｅＴｅとＳｂ２Ｔｅ３との界面にあるＧｅとＴｅのみが動き、それによって電気抵抗が３桁程度変化する。前述のＧｅＳｂＴｅでは全ての原子が動くのに対して、ＧｅＴｅ／Ｓｂ２Ｔｅ３超格子ではＧｅとＴｅのみが動くだけなので、消費電力の低減が可能となる。
また、ＧｅＴｅ／Ｓｂ２Ｔｅ３超格子に代わる材料として、ＳｎＴｅとＳｂ２Ｔｅ３とを交互に積層した超格子相変化材料、すなわちＳｎＴｅ／Ｓｂ２Ｔｅ３超格子が提案されている（例えば非特許文献２）。ＳｎＴｅ／Ｓｂ２Ｔｅ３超格子は、ＧｅＳｂＴｅの約１／１５の電力でＳＥＴ−ＲＥＳＥＴ動作が可能である。
しかしながら、記録材料として超格子相変化材料を用いた超格子相変化メモリセルでは多値記録が困難である。
図１に、ＳｎＴｅ／Ｓｂ２Ｔｅ３超格子を用いたデバイスのＳＥＴ特性およびＲＥＳＥＴ特性を示す。比較のために、ＧｅＳｂＴｅを用いたデバイスのＳＥＴ特性およびＲＥＳＥＴ特性を示す。図１（ａ）および（ｂ）は、それぞれＧｅＳｂＴｅを用いたデバイスのＳＥＴ特性を示すグラフ図およびＲＥＳＥＴ特性を示すグラフ図であり、図１（ｃ）および（ｄ）は、それぞれＳｎＴｅ／Ｓｂ２Ｔｅ３超格子を用いたデバイスのＳＥＴ特性およびＲＥＳＥＴ特性を示すグラフ図である。
図１（ａ）、（ｂ）、（ｃ）、および（ｄ）の横軸は、電圧パルスの電圧値（pulse voltage）を示し、図１（ａ）、（ｂ）、（ｃ）、および（ｄ）の縦軸は、電圧パルスを印加した後、電圧パルスの電圧値よりも低い読み出しパルス（例えば０．１Ｖ）の電圧値を印加して測定した再生抵抗（read resistance）を示す。
図１に示すように、ＳｎＴｅ／Ｓｂ２Ｔｅ３超格子を用いたデバイスのＳＥＴ特性は、ＧｅＳｂＴｅを用いたデバイスのＳＥＴ特性に比べて急激な再生抵抗の変化を示す。同様に、ＳｎＴｅ／Ｓｂ２Ｔｅ３超格子を用いたデバイスのＲＥＳＥＴ特性は、ＧｅＳｂＴｅを用いたデバイスのＲＥＳＥＴ特性に比べて急激な再生抵抗の変化を示す。
このようなＳＥＴ特性およびＲＥＳＥＴ特性を示すＳｎＴｅ／Ｓｂ２Ｔｅ３超格子を用いたデバイスでは、ＳＥＴ状態の再生抵抗とＲＥＳＥＴ状態の再生抵抗との間の再生抵抗を電圧パルスで制御することは困難である。
例えばＳｎＴｅ／Ｓｂ２Ｔｅ３超格子を用いたデバイスにおいて、電圧パルスで多値記録を実現する場合を考える。この場合、ＳＥＴ状態の再生抵抗とＲＥＳＥＴ状態の再生抵抗との間の再生抵抗は、ＳｎＴｅ／Ｓｂ２Ｔｅ３超格子を用いたデバイスの状態および電圧パルスの状態に強く依存する。このため、ＳＥＴ状態の再生抵抗とＲＥＳＥＴ状態の再生抵抗との間の再生抵抗は大きく揺らぎ、所望する再生抵抗が得られない確率が大きくなる。
ＳｎＴｅ／Ｓｂ２Ｔｅ３超格子を用いたデバイスに対して、ベリファイ（verify）を行うことも可能ではある。ベリファイとは、ＲＥＳＥＴ状態からＳＥＴ状態へ記録した直後、またはＳＥＴ状態からＲＥＳＥＴ状態へ記録した直後に、再生抵抗を読み取り、その再生抵抗が所望する再生抵抗でない場合に、所望する再生抵抗になるまで記録を繰り返す動作である。
しかし、ＳｎＴｅ／Ｓｂ２Ｔｅ３超格子を用いたデバイスの場合、このベリファイの回数が多くなる。ベリファイの回数が多くなると、記録時間の増加または書き換え回数の低減が起こり、データ転送レートの低減またはＳｎＴｅ／Ｓｂ２Ｔｅ３超格子を用いたデバイスの破壊等が生じる恐れがある。
＜実施の形態１による超格子相変化メモリセルの特徴＞
そこで、実施の形態１による超格子相変化メモリセルでは、電圧パルスを複数回印加する、いわゆるマルチパルスによって多値記録を実現する。
図２に、Ｓｎ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子を用いたデバイスの多値特性を示す。図２（ａ）は、電圧パルスの電圧値をパラメータとした電圧パルスのパルス回数（number of pulse）と再生抵抗（read resistance）との関係を示すグラフ図であり、図２（ｂ）は、電圧パルスを１回または７回印加した場合の電圧パルスの電圧値（pulse voltage）と再生抵抗（read resistance）との関係を示すグラフ図である。ここでは、電圧パルスのパルス幅は１００ｎｓとした。
図２に示すように、Ｓｎ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子を用いたデバイスでは、電圧パルスの電圧値に依存して不連続な４つの再生抵抗が現れる。
図３に、Ｇｅ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子を用いたデバイスの多値特性を示す。図３は、電圧パルスの電圧値をパラメータとした電圧パルスのパルス回数（number of pulse）と再生抵抗（read resistance）との関係を示すグラフ図である。ここでは、電圧パルスのパルス幅は１００ｎｓとした。
図３に示すように、Ｇｅ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子を用いたデバイスにおいても、Ｓｎ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子を用いたデバイスと同様に、電圧パルスの電圧値に依存して不連続な４つの再生抵抗が現れる。
このような電圧パルスの電圧値およびパルス回数に依存する不連続な複数の再生抵抗が現れる多値特性は、超格子相変化材料に固有の性質である。
次に、不連続な複数の再生抵抗が現れるメカニズムについて説明する。
例えば非特許文献１に示されているように、超格子相変化材料を構成する原子のうち、ある特定の原子のみが動くことによって抵抗が変化する。その原子は、ＧｅＴｅを用いた超格子相変化材料ではＧｅであり、ＳｎＴｅを用いた超格子相変化材料ではＳｎである。すなわち、超格子相変化材料は互いに組成の異なる複数の層によって構成されているが、このうち、抵抗の変化を示す超格子相変化材料は、主にＧｅＴｅまたはＳｎＴｅである。
図４（ａ）に、初期状態（ＳＥＴ状態）のＧｅ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子の要部断面図を示し、図４（ｂ）に、初期状態（ＳＥＴ状態）のＧｅ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子の等価回路図を示す。
図４（ａ）に示すように、Ｇｅ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子の初期状態は低抵抗状態（ＳＥＴ状態）である。図４（ｂ）に、この状態におけるＧｅ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子の等価回路図を示している。抵抗の変化を示す層はＧｅＴｅであるため、ＧｅＴｅが可変抵抗となる。Ｇｅ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子の両端に形成される電極（図示は省略）に電圧パルスを印加すると、その電圧パルスの電圧は全ての層に均等に分圧される。
ここで、低電圧のマルチパルスを印加して、ある特定のＧｅＴｅの抵抗が１桁程度高い抵抗に変化したとする。この状態を図５を用いて説明する。
図５（ａ）に、１層のＧｅＴｅをＲＥＳＥＴ状態としたときのＧｅ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子の要部断面図を示し、図５（ｂ）に、１層のＧｅＴｅをＲＥＳＥＴ状態としたときのＧｅ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子の等価回路図を示す。図５（ｂ）では、ＧｅＴｅ（Ｒ１）が高抵抗に変化したＧｅＴｅである。
Ｇｅ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子の両端に形成される電極（図示は省略）に電圧パルスを印加すると、高抵抗に変化したＧｅＴｅ（Ｒ１）に電圧が集中して、他のＧｅＴｅに印加される電圧が小さくなる。他のＧｅＴｅ、例えばＧｅＴｅ（Ｒ３）の抵抗を変化させるには、ＧｅＴｅ（Ｒ１）の抵抗を変化させた電圧パルスの電圧値よりも高い電圧値が必要となる。この結果、Ｇｅ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子の再生抵抗が高くなる。
同様に、ＧｅＴｅ（Ｒ３）が高抵抗に変化すると、高抵抗に変化したＧｅＴｅ（Ｒ１）およびＧｅＴｅ（Ｒ３）に電圧が集中して、他のＧｅＴｅに印加される電圧が小さくなる。他のＧｅＴｅ、例えばＧｅＴｅ（Ｒ５）の抵抗を変化させるには、ＧｅＴｅ（Ｒ３）の抵抗を変化させた電圧パルスの電圧値よりも高い電圧値が必要となる。この結果、Ｇｅ５０Ｔｅ５０／Ｓｂ２Ｔｅ３超格子の再生抵抗がさらに高くなる。
マルチパルスが必要な理由は、電圧パルスの電圧値が、ＲＥＳＥＴ状態とする電圧（ＲＥＳＥＴ電圧）以下であるため、徐々に原子が移動するためであると考えられる。
＜実施の形態１による超格子相変化メモリセルの具体的な構成および多値記録＞
まず、実施の形態１による超格子相変化メモリセルの構成の一例を図６を用いて説明する。図６は、実施の形態１による超格子相変化メモリセルの構成の一例を示す要部断面図である。
基板１００上に、第１方向に延びる下部電極１０１が形成されている。下部電極１０１は、例えばＷ（タングステン）からなる。下部電極１０１上には、選択素子であるダイオード１０２が形成されており、ダイオード１０２の一端は、下部電極１０１と電気的に接続している。
ダイオード１０２の一端と反対側の他端には、下地膜１０３を介して記録膜１０４が形成されている。下地膜１０３は、例えばＴｉＮ（窒化チタン）からなり、その厚さは、例えば２ｎｍである。記録膜１０４は、例えばＳｂ２Ｔｅ３／［ＧｅＴｅ／Ｓｂ２Ｔｅ３］８からなり、例えば基板温度を２５０℃とするスパッタリング法により形成される。Ｓｂ２Ｔｅ３の厚さは、例えば１０ｎｍである。［ＧｅＴｅ／Ｓｂ２Ｔｅ３］を構成するＧｅＴｅの厚さは、例えば１ｎｍ、Ｓｂ２Ｔｅ３の厚さは、例えば４ｎｍであり、［ＧｅＴｅ／Ｓｂ２Ｔｅ３］が８セット繰り返して積層されている。下地膜１０３は、その直上の記録膜１０４を構成するＳｂ２Ｔｅ３の結晶粒径を小さくして表面ラフネスを抑制し、配向性の高いＳｂ２Ｔｅ３を形成する効果を有する。
さらに、記録膜１０４上には、記録膜１０４と電気的に接続し、第１方向と直交する第２方向に延びる上部電極１０５が形成されている。上部電極１０５は、例えばＷ（タングステン）からなり、その厚さは、例えば５０ｎｍである。このような構成の超格子相変化メモリセルの周囲には、層間膜１０６が形成されている。
次に、超格子相変化メモリセルを用いた多値記録を前述の図２を用いて説明する。
データを記録する前の超格子相変化メモリセルの抵抗は高抵抗（ＲＥＳＥＴ状態）であるため、超格子相変化メモリセルにＳＥＴパルスを印加する。このＳＥＴパルスの条件、例えばパルス時間および電圧値は、以下のように設定することができる。パルス立ち上がり時間（ｔｒ）／パルス幅（ｔｗ）／パルス立ち上がり時間（ｔｆ）は１００ｎｓ／１００ｎｓ／２００ｎｓ、電圧値は１．０Ｖである。ここで、１回のＳＥＴパルスを印加した後に、読み出しパルス（例えば電圧値は０．１Ｖ）を印加してＳＥＴ抵抗を測定し、ＳＥＴ抵抗が５ｋΩ以上の場合には、再度ＳＥＴパルスを印加する。
上記手順で、全ての超格子相変化メモリセルを低抵抗とする。この状態で多値記録を行う。多値記録は、前述の図２に示す記録パルスＬＶ１，ＬＶ２，ＬＶ３で行う。記録パルスＬＶ１の電圧値は０．６Ｖ、記録パルスＬＶ２の電圧値は０．７５Ｖ、記録パルスＬＶ３の電圧値は０．９Ｖとした。パルス時間は、全て共通で、パルス立ち上がり時間（ｔｒ）／パルス幅（ｔｗ）／パルス立ち上がり時間（ｔｆ）は５ｎｓ／１００ｎｓ／５ｎｓである。
ＳＥＴ状態とするＳＥＴパルスが記録パルスＬＶ０であるので、ＳＥＴパルスのデータに対しては記録パルスＬＶ０は印加しない。また、ここでは、後述する実施の形態２、３で説明するベリファイは行っていない。
各超格子相変化メモリセルに印加する記録パルスＬＶ１，ＬＶ２，ＬＶ３のパルス回数を５回として、ランダムデータを記録した。エラー訂正を行わずに測定したエラー率は、約２．２×１０−２であった。通常、エラー訂正を行わずに測定したエラー率は、１０−３以下である必要があり、この測定では要件を満たしていない。
そこで、各超格子相変化メモリセルに印加する記録パルスＬＶ１，ＬＶ２，ＬＶ３のパルス回数を７回として、ランダムデータを記録した。エラー訂正を行わずに測定したエラー率は、約３．５×１０−４となり、要件を満たした。
実施の形態１によれば、ＧｅＴｅ／Ｓｂ２Ｔｅ３超格子またはＳｎＴｅ／Ｓｂ２Ｔｅ３超格子からなる相変化メモリセルに対して、一旦、ＳＥＴパルスを印加してＳＥＴ状態（低抵抗状態）とする。その後、ＳＥＴ状態を形成する電圧値とＲＥＳＥＴ状態（高抵抗状態）を形成する電圧値との間の、互いに異なる電圧値を有する記録パルスＬＶ１，ＬＶ２，ＬＶ３をそれぞれ超格子相変化メモリセルに２回以上印加する。これにより、記録パルスＬＶ０（ＳＥＴパルス）に対応する再生抵抗（ＳＥＴ抵抗）、および記録パルスＬＶ１，ＬＶ２，ＬＶ３のそれぞれに対応する再生抵抗が得られて、多値記録を実現することができる。超格子相変化メモリセルにおいて、多値記録を実現したことにより、低電力化および大容量化を実現できる相変化デバイスの提供が可能となる。
（実施の形態２）
実施の形態２では、前述の実施の形態１で説明した超格子相変化メモリセルに対して、ベリファイを行う。
まず、多値記録に必要な記録パルスのパルス回数について説明する。
記録パルスのパルス回数は、超格子相変化メモリセルの設計および超格子相変化材料の積層構造などに依存する。そこで、規定（ノミナル（nominal））のパルス回数を相変化デバイス内のバッファーメモリに記録しておき、その規定のパルス回数の記録パルスを印加した後にベリファイを行い、所望する再生抵抗になるまで記録を続ける。
あるいは、規定のパルス回数を学習してもよい。相変化デバイスの出荷前、または相変化デバイスを使用するときのデータのインプット・アウトプットが頻繁に行われない期間に、テスト記録を行い、記録パルスの規定のパルス回数および規定の電圧値を学習し、その学習値を相変化デバイス内のバッファーメモリに記録しておく。超格子相変化メモリセルにばらつきがある場合、または温度などの相変化デバイスの使用環境が大きく変化するような使用目的の場合には、この学習方法が有効である。ただし、各超格子相変化メモリセルに対する学習値を記録しておくには、巨大なバッファーメモリが必要であるので、セクターまたはある一定のメモリ領域に対する学習値を記録することが望ましい。
次に、ベリファイの方法について説明する。
例えば前述の図２に示す記録パルスＬＶ１の再生抵抗を形成しようとして、電圧値が０．６Ｖの記録パルスＬＶ１を印加し、その後、再生抵抗を測定したところ、記録パルスＬＶ２の再生抵抗が形成された場合を考える。
前述の図１（ｃ）に示したように、ＳＥＴ動作は急激に起こるため、所定の電圧値の記録パルスＬＶ１を１回印加して、記録パルスＬＶ１の再生抵抗を形成することは困難である。そこで、この場合は、一旦、ＳＥＴパルスを印加してＳＥＴ抵抗を形成し、その後、０．６Ｖ未満、例えば０．５５Ｖの記録パルスＬＶ１を複数回印加して、記録パルスＬＶ１の再生抵抗を形成することが望ましい。
次に、ベリファイを行った具体例について説明する。
超格子相変化メモリセルの構造は、前述の実施の形態１で説明した超格子相変化メモリセルの構造と同じである。また、パルス条件は、前述の実施の形態１で説明したパルス条件と同じである。規定のパルス回数は７回とした。
前述の実施の形態１と異なり、超格子相変化メモリセルに記録を行った後、超格子相変化メモリセルの再生抵抗を測定し、所望する再生抵抗に入っていない場合は、再度、記録を行う。所望する再生抵抗は、例えば記録パルスＬＶ１では７ｋΩ〜３０ｋΩ、記録パルスＬＶ２では７０ｋΩ〜３００ｋΩ、記録パルスＬＶ３では７００ｋΩ以上とした。ただし、全ての超格子相変化メモリセルにおいて、再生抵抗が１０ＭΩ以上となった場合には、超格子相変化メモリセルが壊れていると判断して、その超格子相変化メモリセルはその後使用しないように、相変化デバイス内のバッファーメモリに記録する。
ここで、再生抵抗が規定の再生抵抗でなかったため、再度記録を行う際には、一旦、ＳＥＴパルスを印加してＳＥＴ抵抗を形成し、再び記録パルスＬＶ１，ＬＶ２，ＬＶ３を７回印加する。
この結果、エラー訂正を行わずに測定したエラー率は、約４．８×１０−５となり、要件を満たした。なお、全ての超格子相変化メモリセルにおいて記録が終了するまでに要する時間は、ベリファイを行わない前述の実施の形態１の２．２倍となった。
また、記録パルスＬＶ１，ＬＶ２，ＬＶ３のパルス立ち上がり時間（ｔｒ）／パルス幅（ｔｗ）／パルス立ち上がり時間（ｔｆ）を５ｎｓ／２０ｎｓ／５ｎｓとしたが、同様の結果が得られた。
実施の形態２によれば、ベリファイを行うことにより、エラー率を実施の形態１よりも低減することができる。
（実施の形態３）
実施の形態３では、前述の実施の形態２において説明したベリファイの方法とは異なるベリファイの方法を説明する。図７は、実施の形態３によるベリファイを行った場合のアルゴリズムを示す図である。以下の説明では、規定の再生抵抗を「ノミナル抵抗」と言い、超格子相変化メモリセルに、あるノミナル抵抗を記録するのに必要な記録パルスの電圧値を「ノミナル電圧」と言い、規定のパルス回数を「ノミナルパルス回数」と言う。
まず、ノミナル電圧ＶpulseをＶ０、ノミナルパルス回数ＮpulseをＮpulse０に設定する。次に、ノミナル電圧Ｖpulseの記録パルスをノミナルパルス回数Ｎpulse印加して、形成された再生抵抗Ｒreadを測定する。ここで、再生抵抗Ｒreadが所望するノミナル抵抗Ｒ０の範囲内にあれば、記録を終了する。再生抵抗Ｒreadが所望するノミナル抵抗Ｒ０よりも大きい場合または小さい場合は、さらに以下のベリファイを行う。
（１）再生抵抗Ｒreadが所望するノミナル抵抗Ｒ０よりも大きい場合
超格子相変化メモリセルをＳＥＴ状態にするため、ＳＥＴパルスを１回印加して、再生抵抗Ｒreadを測定する。この再生抵抗Ｒreadが所望するＳＥＴ抵抗の範囲内にない場合は、もう１回ＳＥＴパルスを印加する。
この再生抵抗Ｒreadが所望するＳＥＴ抵抗の範囲内にある場合は、ノミナル電圧Ｖpulseを低くするために、ノミナル電圧Ｖpulseを新たに（１−β）Ｖpulseに設定する。ここで、β＞０である。また、ノミナルパルス回数Ｎpulseを新たにＮpulse１に設定する。この新たなノミナル電圧（１−β）Ｖpulseを、新たなノミナルパルス回数Ｎpulse１印加して、形成された再生抵抗Ｒreadを測定する。
（２）再生抵抗Ｒreadが所望するノミナル抵抗Ｒ０よりも小さい場合
追加のノミナル電圧Ｖpulseを印加する。この場合、ノミナル電圧Ｖpulseを新たに（１＋α）Ｖpulseに設定する。ここで、α＞０である。また、ノミナルパルス回数Ｎpulseを新たにＮpulse２に設定する。この新たなノミナル電圧（１＋α）Ｖpulseを、新たなノミナルパルス回数Ｎpulse２印加して、形成された再生抵抗Ｒreadを測定する。
また、上限のベリファイ回数Ｎret０を定義しておく。この上限のベリファイ回数Ｎret０までベリファイを行っても、所望するノミナル抵抗Ｒ０が形成できない場合は、その超格子相変化メモリセルは壊れていると判断して、その超格子相変化メモリセルを今後使用不可とする登録を相変化デバイス内のバッファーメモリに記録する。その上で、そのデータを別の超格子相変化メモリセルに記録する。
次に、ＧｅＴｅを用いた超格子相変化メモリセルを有する相変化デバイス、およびＳｎＴｅを用いた超格子相変化メモリセルを有する相変化デバイスに対して、上記アルゴリズムを用いたベリファイを行った結果について説明する。
パラメータ値は、例えばノミナルパルス回数Ｎpulse０＝５、ノミナルパルス回数Ｎpulse１＝５、ノミナルパルス回数Ｎpulse２＝３、ベリファイ回数Ｎret０＝２０、α＝０．０５、β＝０．０５に設定する。ノミナル電圧Ｖ０は、例えば前述の実施の形態１で説明した値と同様に、記録パルスＬＶ１では０．６Ｖ、記録パルスＬＶ２では０．７５Ｖ、および記録パルスＬＶ３では０．９Ｖとした。また、ノミナル抵抗Ｒ０は、例えば前述の実施の形態２で説明した値と同様に、記録パルスＬＶ０（ＳＥＴパルス）では５ｋΩ以下、記録パルスＬＶ１では７ｋΩ〜３０ｋΩ、記録パルスＬＶ２では７０ｋΩ〜３００ｋΩ、および記録パルスＬＶ３では７００ｋΩ以上とした。
その結果、測定したエラー率は、ＧｅＴｅを用いた超格子相変化メモリセルを有する相変化デバイスのエラー率は約５．３×１０−６となり、ＳｎＴｅを用いた超格子相変化メモリセルを有する相変化デバイスのエラー率は約６．１×１０−６となった。
実施の形態３によれば、ベリファイを行う際に、記録パルスの条件を変更することにより、エラー率を実施の形態１、２よりも低減することができる。
（実施の形態４）
実施の形態４では、前述の実施の形態３で説明したアルゴリズムを用いたベリファイに加えて、相変化デバイスにパルス条件を設定する方法に特徴を有する。
例えば１Ｇ（ギガ）ビットの相変化デバイスにおいて、データ領域を４ｋ（キロ）ビットのセクターに分割する。そして、相変化デバイスを使用する前に、セクター毎に規定のパルス条件を設定する。
まず、相変化デバイス内のバッファーメモリに、各セクターの規定のパルス条件を記録する。この際、各セクターの規定のバルス条件は、例えば前述の実施の形態３において説明したアルゴリズムによって記録される。規定のパルス条件は、例えばノミナル電圧、ノミナルパルス回数、およびノミナル抵抗である。ノミナル電圧Ｖ０は、例えば前述の実施の形態１で説明した値と同様に、記録パルスＬＶ１では０．６Ｖ、記録パルスＬＶ２では０．７５Ｖ、および記録パルスＬＶ３では０．９Ｖである。また、ノミナル抵抗Ｒ０は、例えば前述の実施の形態２で説明した値と同様に、記録パルスＬＶ０（ＳＥＴパルス）では５ｋΩ以下、記録パルスＬＶ１では７ｋΩ〜３０ｋΩ、記録パルスＬＶ２では７０ｋΩ〜３００ｋΩ、および記録パルスＬＶ３では７００ｋΩ以上である。
超格子相変化メモリセルにデータを記録する際には、その超格子相変化メモリセルが属するセクターに対する規定のパルス条件を、バッファーメモリから参照し、その規定のパルス条件を使用する。
このように、セクター毎に規定のパルス条件を設定することにより、記録時間を短縮することができる。例えば実施の形態４による記録時間は、前述の実施の形態３による記録時間の約７３％となった。また、エラー率は約８．８×１０−７となった。
実施の形態４によれば、データ領域を複数のセクターに分割し、セクター毎に規定のパルス条件を設定することにより、記録時間を短縮することができ、また、エラー率も前述の実施の形態１〜３よりも低減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前述した実施の形態では、記録膜を互いに組成の異なる２種類の層により構成したが、これに限定されるものではなく、互いに組成の異なる３種類以上の層により構成してもよい。
１００ 基板
１０１ 下部電極
１０２ ダイオード
１０３ 下地膜
１０４ 記録膜
１０５ 上部電極
１０６ 層間膜

Claims (5)

  1. 記録膜の原子配列によって生じる電気抵抗の差を利用してデータを記録するメモリセルを有する相変化デバイスであって、
    前記記録膜は、互いに組成の異なる２種類以上の層が交互に繰り返し積層された積層膜であり、
    前記２種類以上の層のそれぞれはＴｅを含み、
    前記記録膜の最低抵抗を形成する第１電圧値と、前記記録膜の最高抵抗を形成する第２電圧値との間の第３電圧値を有する記録パルスを、前記メモリセルに２回以上印加することにより、前記記録膜に前記最低抵抗と前記最高抵抗との間の抵抗を形成する、相変化デバイス。
  2. 請求項１記載の相変化デバイスにおいて、
    前記２種類以上の層のうち一層はＳｂおよびＴｅを含み、他の一層はＧｅまたはＳｎを含む、相変化デバイス。
  3. 請求項１記載の相変化デバイスにおいて、
    前記記録パルスの前記第３電圧値およびパルス回数を予め設定しておき、
    前記記録パルスを前記メモリセルに印加して形成された前記抵抗が、許容値をはずれた場合は、
    前記最低抵抗を形成する前記第１電圧値を前記メモリセルに印加した後、前記記録パルスの前記第３電圧値、前記パルス回数、または前記第３電圧値および前記パルス回数を変更する、相変化デバイス。
  4. 請求項１記載の相変化デバイスにおいて、
    前記記録パルスの前記第３電圧値およびパルス回数を予め設定しておき、
    前記記録パルスを前記メモリセルに印加して形成された前記抵抗が、許容値よりも大きい場合は、
    前記最低抵抗を形成する前記第１電圧値を前記メモリセルに印加した後、前記第３電圧値よりも低く設定された第４電圧値の前記記録パルスを印加する、相変化デバイス。
  5. 請求項１記載の相変化デバイスにおいて、
    前記記録パルスの前記第３電圧値およびパルス回数を予め記録しておき、
    前記記録パルスを前記メモリセルに印加して形成された前記抵抗が、許容値よりも小さい場合は、
    前記最低抵抗を形成する前記第１電圧値を前記メモリセルに印加した後、前記第３電圧値よりも高く設定された第５電圧値の前記記録パルスを印加する、相変化デバイス。
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