JP5934086B2 - 記憶装置 - Google Patents

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Description

本発明の実施形態は、記憶装置に関する。
近年、ＰＲＡＭ（Phase change Random Access Memory）と呼ばれる記憶装置が注目されている。ＰＲＡＭにおいては、記録層の微細構造を結晶相とアモルファス相とに切り替え、両相の電気抵抗値（以下、単に「抵抗」という）の差を利用してデータを記憶する。しかしながら、ＰＲＡＭについては、以下の問題が指摘されている。すなわち、ＰＲＡＭにおいては、記録層に電流を流して融点未満の温度に加熱することにより結晶相とし、記録層に電流を流して融点以上の温度に加熱した後、急冷することによりアモルファス相とするため、データの書込に比較的大きな電流が必要である。また、熱伝達によるクロストークも発生しやすい。このため、ＰＲＡＭは高集積化が困難である。更に、結晶相とアモルファス相との間の相変化には一定の時間を要するため、動作速度が遅い。更にまた、各相を均一に形成することが困難であるため、相変化の度に電流経路が変化し、抵抗値がばらつく。
このような問題を解決するために、記録層を超格子積層体によって構成した記憶装置（ｉＰＣＭ：interfacial Phase Change Memory）が提案されている。ｉＰＣＭにおいては、記録層に電流を注入することにより、記録層の微細構造を結晶相としたまま、超格子積層体中の構成原子を可逆的に入れ替える。これにより、記録層の抵抗値を変化させて、データを記憶する。このようなｉＰＣＭにおいては、記録層の結晶性を維持したまま構成原子の位置をミクロ的に変化させているため、上述のＰＲＡＭと比較して、データの書込に必要な電流量が少なく、熱伝達によるクロストークが発生しにくく、状態変化に要する時間が短く、電流経路が安定しやすいという利点がある。このため、ｉＰＣＭは高集積化及び高速化に適している。しかしながら、ｉＰＣＭにおいても、記録密度のより一層の向上が要求されている。
特開２０１０−２８７７４４号公報 特開２００９−２５９３１６号公報
本発明の実施形態の目的は、記録密度が高い記憶装置を提供することである。
実施形態に係る記憶装置は、相互に直列に接続されたｎ枚（ｎは２以上の整数）の抵抗変化膜を備え、各前記抵抗変化膜は、第１化合物からなる第１結晶層と、第２化合物からなる第２結晶層とが交互に複数対積層された超格子膜であり、前記第１結晶層の積層数は、前記ｎ枚の抵抗変化膜間で互いに異なり、前記第２結晶層の積層数は、前記ｎ枚の抵抗変化膜間で互いに同じであり、前記第１結晶層及び前記第２結晶層の複数対の積層数は、前記ｎ枚の抵抗変化膜間で互いに異なる。
第１の実施形態に係る記憶装置を例示する図である。 第１の実施形態のメモリセルを例示する断面図である。 抵抗変化膜の結晶構造を示す分子モデル図である。 （ａ）及び（ｂ）は、抵抗変化膜の結晶構造を例示する分子モデル図であり、（ａ）は低抵抗状態を示し、（ｂ）は高抵抗状態を示す。 横軸に抵抗変化膜に流す電流をとり、縦軸に抵抗変化膜の抵抗をとって、抵抗変化膜の動作を例示するグラフ図である。 （ａ）は、メモリセルの抵抗変化膜の状態を示す図であり、（ｂ）は、横軸にメモリセルに流す電流をとり縦軸にメモリセルの抵抗をとって、第１の実施形態におけるメモリセルの書込動作を例示するグラフ図である。 第１の実施形態に係る記憶装置の書込動作を例示するフローチャート図である。 第２の実施形態に係る記憶装置の書込動作を例示するフローチャート図である。 第３の実施形態に係る記憶装置の書込動作を例示するフローチャート図である。 横軸にメモリセルの抵抗をとり、縦軸に頻度をとって、第４の実施形態におけるメモリセルの抵抗分布を例示するグラフ図である。 第５の実施形態のメモリセルを例示する断面図である。 （ａ）は、メモリセルの抵抗変化膜の状態を示す図であり、（ｂ）は、横軸にメモリセルに流す電流をとり縦軸にメモリセルの抵抗をとって、第５の実施形態におけるメモリセルの書込動作を例示するグラフ図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を例示する図である。
図２は、本実施形態のメモリセルを例示する断面図である。
図３は、抵抗変化膜の結晶構造を示す分子モデル図である。
図１に示すように、本実施形態に係る記憶装置１においては、メモリ部１１及び制御回路１２が設けられている。メモリ部１１においては、シリコン基板（図示せず）上に、第１方向に延びる複数本のソース線ＳＬからなるソース線配線層２１と、第１方向に対して交差、例えば直交する第２方向に延びる複数本のビット線ＢＬからなるビット線配線層２２と、が交互に積層されている。
各ソース線ＳＬと各ビット線ＢＬとの間には、メモリセル２３及び整流素子２４が直列に接続されている。整流素子２４は、例えば、ビット線ＢＬからソース線ＳＬに向かう方向には電流を流し、ソース線ＳＬからビット線ＢＬに向かう方向には電流を流さないダイオード膜である。
制御回路１２は、ビット線ＢＬに相対的に正の電位を印加し、ソース線ＳＬに相対的に負の電位を印加することにより、これらのビット線ＢＬとソース線ＳＬとの間に接続されたメモリセル２３に対して、電流を流すことができる。このとき、制御回路１２は電位を印加するビット線ＢＬ及びソース線ＳＬを選択することにより、任意のメモリセル２３に電流を流すことができる。
図２に示すように、各メモリセル２３においては、ｎ枚（ｎは２以上の整数）の抵抗変化膜３０が積層されている。なお、図２においては、ｎが３である例を示し、各抵抗変化膜には、「３０＿１」、「３０＿２」、「３０＿３」の符号を付している。ｎ枚の抵抗変化膜３０はソース線ＳＬとビット線ＢＬとの間に、相互に直列に接続されている。抵抗変化膜３０同士は、例えば、相互に接している。
以下、図２を参照して、ｎが３である場合を例にとって説明する。
抵抗変化膜３０＿１〜３０＿３のそれぞれにおいては、ＧｅＴｅ層３１とＳｂ２Ｔｅ３層３２とが交互に複数対積層されて超格子膜が形成されている。ＧｅＴｅ層３１は、ゲルマニウム（Ｇｅ）及びテルル（Ｔｅ）が１：１で含有されたカルコゲン化合物からなる結晶層である。また、Ｓｂ２Ｔｅ３層３２は、アンチモン（Ｓｂ）及びテルル（Ｔｅ）が２：３で含有されたカルコゲン化合物からなる結晶層である。ＧｅＴｅ層３１及びＳｂ２Ｔｅ３層３２の積層方向は、抵抗変化膜３０＿１〜３０＿３の積層方向と一致しており、メモリセル２３と整流素子２４の配列方向とも一致し、記憶装置１の動作時に電流が流れる方向でもある。なお、上述の積層方向は、電流が流れる方向に対して９０°以外の角度で傾斜していてもよい。
図３に示すように、各抵抗変化膜３０は、下記化学式１によって表すことができる。下記化学式１において、ｈｉ（ｉは１〜ｎの整数）は、抵抗変化膜３０＿ｉの各ＧｅＴｅ層３１における単位結晶構造の繰り返し数を示し、ｊｉは、抵抗変化膜３０＿ｉの各Ｓｂ２Ｔｅ３層３２における単位結晶構造の繰り返し数を示し、ｋｉは、抵抗変化膜３０＿ｉにおけるＧｅＴｅ層３１及びＳｂ２Ｔｅ３層３２からなる積層体の繰り返し数を示す。すなわち、抵抗変化膜３０＿ｉにおけるＧｅＴｅ層３１及びＳｂ２Ｔｅ３層３２の合計の積層数は（２ｋｉ）である。
１つのメモリセル２３を構成するｎ枚の抵抗変化膜３０の相互間において、係数ｈｉは相互に異なっており、係数ｋｉも相互に異なっている。例えば、ＧｅＴｅ層３１における単位結晶構造の繰り返し数ｈｉが小さい抵抗変化膜３０、すなわち、ＧｅＴｅ層３１が薄い抵抗変化膜３０ほど、ＧｅＴｅ層３１及びＳｂ２Ｔｅ３層３２からなる積層体の繰り返し数ｋｉ、すなわち、ＧｅＴｅ層３１及びＳｂ２Ｔｅ３層３２の合計の積層数２ｋｉが大きい。また、Ｓｂ２Ｔｅ３層３２における単位結晶構造の繰り返し数ｊｉは、例えば相互に等しい。図２に示す例では、ｈ１＜ｈ２＜ｈ３であり、ｋ１＞ｋ２＞ｋ３であり、ｊ１＝ｊ２＝ｊ３である。従って、係数ｈｉが小さく、ＧｅＴｅ層３１が薄い抵抗変化膜３０ほど、ＧｅＴｅ層３１及びＳｂ２Ｔｅ３層３２の繰り返し数ｋｉが大きく、合計の積層数２ｋｉが大きい。一例では、ｈ１＝２、ｈ２＝３、ｈ３＝４であり、ｊ１＝ｊ２＝ｊ３＝４である。また、係数ｋ１〜ｋ３は、各抵抗変化膜３０に要求される抵抗値によって決定されるが、２〜５０である。このように、抵抗変化膜３０間においては、係数ｊｉが一定であるのに対して係数ｈｉが異なるため、係数ｈｉと係数ｊｉとの比が相互に異なり、抵抗変化膜３０全体の平均組成も相互に異なる。また、ＧｅＴｅ層３１の配列周期も相互に異なる。
次に、上述の如く構成された本実施形態に係る記憶装置の動作について説明する。
先ず、１枚の抵抗変化膜の動作について説明する。
図４（ａ）及び（ｂ）は、抵抗変化膜の結晶構造を例示する分子モデル図であり、（ａ）は低抵抗状態を示し、（ｂ）は高抵抗状態を示す。
図５は、横軸に抵抗変化膜に流す電流をとり、縦軸に抵抗変化膜の抵抗をとって、抵抗変化膜の動作を例示するグラフ図である。
図４（ａ）及び（ｂ）に示すように、ＧｅＴｅ層３１は、１個のゲルマニウム原子が６個のテルル原子に配位して金属結合した低抵抗状態と、１個のゲルマニウム原子が４個のテルル原子に配位して共有結合した高抵抗状態とを取り得る。そして、メモリセル２３内にＧｅＴｅ層３１及びＳｂ２Ｔｅ３層３２の積層方向に沿って電流を流すことにより、ＧｅＴｅ層３１内をゲルマニウム原子が移動して超格子構造が変化し、ＧｅＴｅ層３１が低抵抗状態と高抵抗状態との間を可逆的に移行する。また、ＧｅＴｅ層３１をＳｂ２Ｔｅ３層３２によって挟み込むことにより、ＧｅＴｅ層３１の移行動作が補助される。
このため、図５に示すように、初期状態が図４（ｂ）に示す高抵抗状態である抵抗変化膜３０に対して、所定の電流量の電流を流すと、ＧｅＴｅ層３１内をゲルマニウム原子が移動して配位数が４から６に変化し、図４（ａ）に示す低抵抗状態に移行する。この動作を「セット」といい、セットが生じる最小の電流量を「セット電流」という。
また、低抵抗状態にある抵抗変化膜３０に対して、所定の電流量の電流を流すと、ＧｅＴｅ層３１内をゲルマニウム原子が移動して配位数が６から４に変化し、図４（ｂ）に示す高抵抗状態に移行する。この動作を「リセット」といい、リセットが生じる最小の電流量を「リセット電流」という。例えば、リセット電流の方向はセット電流の方向と同じであり、リセット電流の電流量はセット電流の電流量よりも大きい。また、セット及びリセットにおいて、抵抗変化膜３０の結晶性が崩れることはなく、非晶質化することもない。
次に、メモリセルの動作について説明する。
図２に示すように、メモリセル２３においては、ｎ枚の抵抗変化膜３０が直列に接続されているため、メモリセル２３の動作は、ｎ枚の抵抗変化膜３０の複合動作になる。
図６（ａ）は、メモリセルの抵抗変化膜の状態を示す図であり、（ｂ）は、横軸にメモリセルに流す電流をとり縦軸にメモリセルの抵抗をとってメモリセルの書込動作を例示するグラフ図である。
メモリセル２３においてはｎ枚の抵抗変化膜３０が直列に接続されているため、同じメモリセル２３に属するｎ枚の抵抗変化膜３０には同じ大きさの電流が流れる。また、上記化学式１で表す抵抗変化膜３０において、ＧｅＴｅ層３１における単位結晶構造の繰り返し数ｈｉが小さい抵抗変化膜３０ほど、セット電流が小さくなる。このため、全ての抵抗変化膜３０が高抵抗状態にあるメモリセル２３に対して、このメモリセル２３に流す電流をゼロから連続的に増加させていくと、セット電流が小さい抵抗変化膜３０、すなわち、ｈｉが小さい抵抗変化膜３０から順にセットされ、低抵抗状態に移行する。
また、上記化学式１で表す抵抗変化膜３０において、ＧｅＴｅ層３１及びＳｂ２Ｔｅ３層３２の合計の積層数（２ｋｉ）が大きい抵抗変化膜３０ほど、高抵抗状態における抵抗が高い。一般に、超格子膜においては、低抵抗状態における抵抗は高抵抗状態における抵抗と比較して著しく低いため、ほとんど無視できる。従って、係数ｋｉが大きい抵抗変化膜３０ほど、高抵抗状態における抵抗と低抵抗状態における抵抗との差（以下、「抵抗差」という）が大きい。
図２に示す例では、ｈ１＜ｈ２＜ｈ３であり、ｋ１＞ｋ２＞ｋ３であるから、抵抗変化膜３０＿１が最もセット電流が小さく、抵抗差が大きい。次いで、抵抗変化膜３０＿２のセット電流が小さく、抵抗差が大きい。そして、抵抗変化膜３０＿３のセット電流が最も大きく、抵抗差が最も小さい。
すなわち、抵抗変化膜３０＿１のセット電流をＩ１ｓｅｔとし、高抵抗状態における抵抗をｒ１Ｈとし、低抵抗状態における抵抗をｒ１Ｌとし、抵抗変化膜３０＿２のセット電流をＩ２ｓｅｔとし、高抵抗状態における抵抗をｒ２Ｈとし、低抵抗状態における抵抗をｒ２Ｌとし、抵抗変化膜３０＿３のセット電流をＩ３ｓｅｔとし、高抵抗状態における抵抗をｒ３Ｈとし、低抵抗状態における抵抗をｒ３Ｌとし、各抵抗変化膜３０のリセット電流をＩｒｅｓｅｔとすると、下記数式１及び数式２が成立する。なお、実際には、抵抗変化膜３０＿１〜３０＿３のリセット電流も相互に異なるが、いずれもＩ３ｓｅｔよりも大きい。そこで、本実施形態においては、各抵抗変化膜３０のリセット電流は同じであるとする。
これにより、メモリセル２３に流す電流をゼロから連続的に増加させていくと、以下のように動作する。以下、メモリセル全体の抵抗を、
Ｒ（抵抗変化膜３０＿３の状態）（抵抗変化膜３０＿２の状態）（抵抗変化膜３０＿１の状態）
と表す。
図６（ａ）及び（ｂ）に示すように、全ての抵抗変化膜３０が高抵抗状態（Ｈ）にあるメモリセル２３を想定する。このメモリセル２３の抵抗はＲＨＨＨである。また、このメモリセル２３の値を「００」とする。
そして、このメモリセル２３に流す電流をゼロから連続的に増加させていき、Ｉ１ｓｅｔに達すると、セット電流が最も小さい抵抗変化膜３０＿１がセットされ、低抵抗状態（Ｌ）に移行する。このとき、抵抗変化膜３０＿２及び３０＿３は高抵抗状態（Ｈ）のままである。これにより、メモリセル２３の抵抗はＲＨＨＬとなる。ＲＨＨＬ＜ＲＨＨＨである。このメモリセル２３の値を「０１」とする。
更に電流を増加させていき、電流がＩ２ｓｅｔに達すると、セット電流が２番目に小さい抵抗変化膜３０＿２がセットされ、低抵抗状態（Ｌ）に移行する。このとき、抵抗変化膜３０＿１は既に低抵抗状態（Ｌ）であり、抵抗変化膜３０＿３は高抵抗状態（Ｈ）のままである。これにより、メモリセル２３の抵抗はＲＨＬＬとなる。ＲＨＬＬ＜ＲＨＨＬである。このメモリセル２３の値を「１０」とする。
更に電流を増加させていき、電流がＩ３ｓｅｔに達すると、セット電流が３番目に小さい抵抗変化膜３０＿３がセットされ、低抵抗状態（Ｌ）に移行する。このとき、抵抗変化膜３０＿１及び３０＿２は既に低抵抗状態（Ｌ）にある。これにより、メモリセル２３の抵抗はＲＬＬＬとなる。ＲＬＬＬ＜ＲＨＬＬである。このメモリセル２３の値を「１１」とする。
更に電流を増加させていき、メモリセル２３に流れる電流がＩｒｅｓｅｔに達すると、抵抗変化膜３０＿１、３０＿２、３０＿３がリセットされ、高抵抗状態（Ｈ）に移行する。これにより、メモリセル２３の抵抗はＲＨＨＨに戻り、メモリセル２３の値は「００」に戻る。
このように、メモリセル２３は、３枚の抵抗変化膜３０のセット電流を相互に異ならせることにより、「００」、「０１」、「１０」、「１１」の４水準の値を記憶することができる。より一般的に表現すれば、セット電流が相互に異なるｎ枚の抵抗変化膜３０によって、（ｎ＋１）水準の値を記憶することができる。
なお、メモリセル２３全体を１枚の超格子膜として捉えることもできる。この場合、メモリセル２３を構成する超格子膜は、低抵抗状態と高抵抗状態とを取り得る膜である。この超格子膜においては、超格子膜内を流れる電流の方向、すなわち、上述の積層方向に沿って配列されたｎ個の領域を想定することができる。例えば、ｎ＝３の場合には、抵抗変化膜３０＿１に相当する第１領域、抵抗変化膜３０＿２に相当する第２領域、抵抗変化膜３０＿３に相当する第３領域を想定することができる。
そして、第１領域が高抵抗状態から低抵抗状態に移行するセット電流は、第２領域が高抵抗状態から低抵抗状態に移行するセット電流よりも小さく、第２領域が高抵抗状態から低抵抗状態に移行するセット電流は、第３領域が高抵抗状態から低抵抗状態に移行するセット電流よりも小さい。従って、メモリセル２３が全体として高抵抗状態にあるときに、メモリセル２３に流す電流をゼロから連続的に増加させていくと、各領域がセットするタイミングは相互に異なり、第１領域、第２領域、第３領域の順にセットする。また、第１領域における高抵抗状態における抵抗値と低抵抗状態における抵抗値との差（抵抗差）は、第２領域における抵抗差よりも大きく、第２領域における抵抗差は、第３領域における抵抗差よりも大きい。
次に、記憶装置１の書込動作について説明する。
図７は、本実施形態に係る記憶装置の書込動作を例示するフローチャート図である。
先ず、図６（ａ）及び（ｂ）並びに図７のステップＳ１１に示すように、制御回路１２は、書込対象とする全てのメモリセル２３に対して、Ｉｒｅｓｅｔ以上の電流を流す。これにより、抵抗変化膜３０＿１〜３０＿３が全てリセットされて高抵抗状態（Ｈ）となり、メモリセル２３に値「００」が書き込まれる。
次に、ステップＳ１２に示すように、制御回路１２が、値「０１」、「１０」、「１１」を書き込むメモリセル２３に対して、Ｉ１ｓｅｔ以上Ｉ２ｓｅｔ未満の電流を流す。これにより、これらのメモリセル２３において抵抗変化膜３０＿１がセットされて低抵抗状態（Ｌ）となり、メモリセル２３の値は「０１」となる。
次に、ステップＳ１３に示すように、制御回路１２が、値「１０」、「１１」を書き込むメモリセル２３に対して、Ｉ２ｓｅｔ以上Ｉ３ｓｅｔ未満の電流を流す。これにより、これらのメモリセル２３において抵抗変化膜３０＿２がセットされて低抵抗状態（Ｌ）となり、メモリセル２３の値は「１０」となる。
次に、ステップＳ１４に示すように、制御回路１２が、値「１１」を書き込むメモリセル２３に対して、Ｉ３ｓｅｔ以上Ｉｒｅｓｅｔ未満の電流を流す。これにより、これらのメモリセル２３において抵抗変化膜３０＿３がセットされて低抵抗状態（Ｌ）となり、メモリセル２３の値は「１１」となる。
以上の動作により、書込対象とする全てのメモリセル２３に所期の値が書き込まれる。
そして、制御回路１２は、各メモリセル２３に電流を流してメモリセル２３全体の抵抗を検出することにより、メモリセル２３に記憶された値を読み出すことができる。読出動作時にメモリセル２３に印加する電圧は、書込動作時にメモリセル２３に印加する電圧よりも低くする。従って、通常は、読出動作によってメモリセル２３の値が変化することがない。
なお、超格子積層体からなる抵抗変化膜（ｉＰＣＭ）においては、書込動作時と読出動作時とで電圧電流特性が異なる。書込動作時（高電圧印加時）においては、抵抗変化膜の電圧電流特性はほぼ線形（オーミック）であり、読出動作時（低電圧印加時）においては、抵抗変化膜の電圧電流特性は非線形（非オーミック）である。
次に、本実施形態の効果について説明する。
本実施形態に係る記憶装置においては、各メモリセルにおいて、セット電流が相互に異なるｎ枚の抵抗変化膜が直列に接続されているため、抵抗変化膜を１枚ずつセットして、高抵抗状態から低抵抗状態に移行させることができる。この結果、ｎ枚の抵抗変化膜に（ｎ＋１）水準の値を記録することができる。このため、本実施形態に係る記憶装置は、記録密度が高い。
また、本実施形態に係る記憶装置においては、各メモリセルにおいて、メモリセルに流す電流をゼロから増加させていったときに、セット電流が小さく、先にセットされる抵抗変化膜ほど、高抵抗状態の抵抗と低抵抗状態の抵抗との差（抵抗差）を大きくしている。このため、各抵抗変化膜のセット動作の前後におけるメモリセル全体の抵抗比（以下、単に「抵抗比」という）を揃えることができる。すなわち、下記数式３に示す関係を実現することができる。
なお、仮に、抵抗変化膜間で抵抗差が同等であると、後のセット動作ほど、メモリセル全体の抵抗値が小さくなっているため、抵抗比は大きくなる。逆に言えば、先のセット動作においては、メモリセル全体の抵抗値が大きいため、十分な抵抗比を確保することが困難になり、読出動作のマージンが低下する。そこで、本実施形態においては、先にセットする抵抗変化膜ほど抵抗差を大きくし、抵抗比を均一化する。なお、図６（ｂ）の縦軸は対数軸であるため、縦軸に沿った長さは抵抗比の大きさに対応している。
以下、この効果について、詳細に説明する。
図２、図６（ａ）及び（ｂ）に示すように、ｎ＝３であるときに、各抵抗変化膜の抵抗比を均一化できる条件について考察する。以下の考察においては、１つのメモリセルを構成する３枚の抵抗変化膜の相互間において、抵抗差が相互に異なる場合を想定し、このような場合に、抵抗比を均一化するためには、どのような順番でセットさせるべきかを考察する。
先ず、１層目の抵抗変化膜の抵抗差が最も大きく、次いで２層目の抵抗変化膜の抵抗差が大きく、３層目の抵抗変化膜の抵抗差が最も小さいものとする。このとき、全ての抵抗変化膜が高抵抗状態（Ｈ）にある場合のメモリセル全体の抵抗ＲＨＨＨと、１枚の抵抗変化膜のみが低抵抗状態にある場合のメモリセル全体の抵抗ＲＨＨＬ、ＲＨＬＨ、ＲＬＨＨとの比の関係は、下記数式４を満たす。
上記数式４を実現するためには、下記数式５を満たす必要がある。
ここで、ｉＰＣＭの特性より、一般に下記数式６が成立する。
上記数式５及び数式６より、均一な抵抗比を実現するためには、高抵抗状態における抵抗が最も高い抵抗変化膜から順にセットすることが望ましいことがわかる。但し、上記数式６が成立しない場合は、その限りではない。
同様に、１層目の抵抗変化膜がセットされた後の抵抗比の関係は、下記数式７で表される。
上記数式７を実現するためには、下記数式８を満たす必要がある。
以上の考察をまとめると、抵抗比を均一にするためには、抵抗差が大きい抵抗変化膜から順にセットすることが好ましい。
一方、書込動作時における電圧分配の観点からは、先にセットする抵抗変化膜ほど、低抵抗状態の抵抗が高いことが好ましい。すなわち、書込動作時の抵抗をｒＷ （層）（抵抗状態）と標記すると、下記数式９が成立する。
そして、書込動作時の低抵抗状態の抵抗の大小関係は、読出動作時の低抵抗状態の抵抗の大小関係に対応すると仮定すると、下記数式１０が成立する。
以上をまとめると、読出動作における抵抗比の関係、及び、書込動作時の抵抗分配の関係を考慮すると、上記数式５及び数式１０の双方を満たすことが好ましい。そのためには、下記数式１１に示すように、読出動作時の高抵抗状態における抵抗が高い抵抗変化膜から順にセットすることが望ましい。
次に、第２の実施形態について説明する。
本実施形態は、前述の第１の実施形態と比較して、書込動作の際に、メモリセルの値を１つずつ上げていくのではなく、値「００」から一気に所期の値を書き込む点が異なっている。
図８は、本実施形態に係る記憶装置の書込動作を例示するフローチャート図である。
先ず、図６（ａ）及び（ｂ）並びに図８のステップＳ１１に示すように、前述の第１の実施形態と同様に、制御回路１２（図１参照）が書込対象とするメモリセルの全てにＩｒｅｓｅｔ以上の電流を流し、各メモリセルに属する全ての抵抗変化膜を高抵抗状態（Ｈ）とする。すなわち、書込対象とする全てのメモリセルの値を「００」とする。
次に、ステップＳ２２に示すように、制御回路１２が値「０１」を書き込むメモリセルのみに対して、Ｉ１ｓｅｔ以上Ｉ２ｓｅｔ未満の電流を流す。これにより、このメモリセルの抵抗変化膜３０＿１がセットされ、値「０１」が書き込まれる。このとき、値「１０」又は「１１」が書き込まれる予定のメモリセルの値は「００」のままである。
次に、ステップＳ２３に示すように、制御回路１２が値「１０」を書き込むメモリセルのみに対して、Ｉ２ｓｅｔ以上Ｉ３ｓｅｔ未満の電流を流す。これにより、このメモリセル２３の抵抗変化膜３０＿１及び３０＿２がセットされ、値「１０」が書き込まれる。このとき、値「１１」が書き込まれる予定のメモリセルの値は「００」のままである。
次に、ステップＳ１４に示すように、制御回路１２が値「１１」を書き込むメモリセル２３に対して、Ｉ３ｓｅｔ以上Ｉｒｅｓｅｔ未満の電流を流す。これにより、このメモリセルの抵抗変化膜３０＿１、３０＿２、３０＿３がセットされ、値「１１」が書き込まれる。
以上の動作により、全てのメモリセルに所期の値が書き込まれる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
次に、第３の実施形態について説明する。
図９は、本実施形態に係る記憶装置の書込動作を例示するフローチャート図である。
本実施形態は、前述の第１の実施形態と比較して、書込対象とするメモリセルにおける全ての抵抗変化膜を高抵抗状態（Ｈ）とする前に、全ての抵抗変化膜を低抵抗状態（Ｌ）とする点が異なっている。
先ず、図６（ａ）及び（ｂ）並びに図９のステップＳ１０に示すように、制御回路１２が、書込対象とするメモリセルの全てに対して、Ｉ３ｓｅｔ以上Ｉｒｅｓｅｔ未満の電流を流す。これにより、このメモリセルの抵抗変化膜３０＿１、３０＿２、３０＿３がセットされ、低抵抗状態（Ｌ）となる。この結果、メモリセル全体の抵抗は最低水準となる。すなわち、書込対象とする全てのメモリセルに値「１１」が書き込まれる。
以後の書込方法は、前述の第１の実施形態と同様である。すなわち、ステップＳ１１に示すように、書込対象とするメモリセルの全てにＩｒｅｓｅｔ以上の電流を流し、全ての抵抗変化膜をリセットする。次に、ステップＳ１２〜Ｓ１４に示すように、抵抗変化膜を順次セットして、所期の値を書き込んでいく。なお、前述の第２の実施形態の方法により、値を書き込んでもよい。
本実施形態によれば、ステップＳ１１に示す工程において、全てのメモリセルにＩｒｅｓｅｔ以上の電流を流す前に、ステップＳ１０に示す工程において、全ての抵抗変化膜を低抵抗状態（Ｌ）としている。これにより、ステップＳ１１に示す工程において、メモリセルにＩｒｅｓｅｔ以上の電流を流す際に、必要な電圧を低減することができる。この結果、リセット不足のメモリセルが発生することを抑制できる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
次に、第４の実施形態について説明する。
本実施形態は、前述の第１の実施形態と比較して、各メモリセルに２水準の値を記録させる点が異なっている。
図１０は、横軸にメモリセルの抵抗をとり、縦軸に頻度をとって、本実施形態におけるメモリセルの抵抗分布を例示するグラフ図である。
図１０に示すように、４水準の値を記録可能なメモリセルにおいては、各値に対応する抵抗分布は相互に分離されている。しかしながら、メモリ部１１（図１参照）内において、メモリセルを構成する材料の組成及び特性並びにメモリセルの各部のサイズ等の構成因子のばらつきが大きくなると、抵抗値のばらつきも大きくなる。抵抗値のばらつきが大きくなると、同じ電圧を印加したときに各メモリセル内を流れる電流のばらつきも大きくなる。このため、メモリセルに読出電流を流したときに、抵抗が最も低い値「１１」が記録されたメモリセルのうち、特に抵抗が低いメモリセルにはＩ１ｓｅｔ以上の電流が流れ、抵抗変化膜が誤ってセットされてしまうことがある。この現象は、「読出ディスターブ」と呼ばれる。これにより、図１０に斜線でハッチングして示すように、抵抗が最小水準であったメモリセル、すなわち、値「１１」が書き込まれたメモリセルの一部について、値が「１１」から「１０」に書き換えられてしまう。
そこで、本実施形態においては、制御回路１２が、ｎ枚の抵抗変化膜３０が全て低抵抗状態となった状態を、メモリセルに記録する値と対応させない。すなわち、制御回路１２は、値「１１」を使用せず、値「００」、「０１」、「１０」のみを使用する。そして、例えば、値「１０」及び「０１」を値「１」とし、値「００」を値「０」とすることにより、１ビットのデータとして扱う。これにより、読出ディスターブに対するマージンを拡げることができる。なお、値「１０」を値「１」とし、値「０１」及び「００」を値「０」としてもよい。また、値「１１」の他に値「０１」も使用せず、値「１０」を値「１」とし、値「００」を値「０」としてもよい。これにより、抵抗分布同士が大きく分離され、読出動作のマージンが大きくなる。
本実施形態によれば、メモリセルの構成因子がばらついて読出ディスターブが生じやすくなった場合においても、記憶装置の信頼性を担保することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
次に、第５の実施形態について説明する。
図１１は、本実施形態のメモリセルを例示する断面図である。
図１１に示すように、本実施形態においては、各メモリセル２３に属するｎ枚の抵抗変化膜３０において、ＧｅＴｅ層３１が薄い抵抗変化膜３０、すなわち、ＧｅＴｅ層３１における単位結晶構造の繰り返し数ｈｉが小さい抵抗変化膜３０ほど、ＧｅＴｅ層３１及びＳｂ２Ｔｅ３層３２からなる積層体の繰り返し数ｋｉが小さい。すなわち、図１１に示す例では、ｈ１＜ｈ２＜ｈ３であり、ｋ１＜ｋ２＜ｋ３である。
そして、ｈｉが小さい抵抗変化膜３０ほどリセット電流が小さい。従って、本実施形態においては、前述の第１の実施形態とは異なり、各メモリセルに属するｎ枚の抵抗変化膜間で、リセット電流が相互に異なっている。また、繰り返し数ｋｉが小さい抵抗変化膜３０ほど、高抵抗状態（Ｈ）の抵抗と低抵抗状態（Ｌ）の抵抗との差（抵抗差）が小さい。従って、各メモリセル内において、リセット電流が小さい抵抗変化膜ほど、抵抗差が小さい。すなわち、抵抗変化膜３０＿１、３０＿２、３０＿３のリセット電流をそれぞれ、Ｉ１ｒｅｓｅｔ、Ｉ２ｒｅｓｅｔ、Ｉ３ｒｅｓｅｔとし、各抵抗変化膜３０のセット電流をＩｓｅｔとするとき、下記数式１２及び数式１３が成立する。なお、実際には、抵抗変化膜３０＿１〜３０＿３のセット電流も相互に異なるが、いずれもＩ１ｒｅｓｅｔよりも小さい。そこで、本実施形態においては、各抵抗変化膜３０のセット電流は同じであるとする。
次に、本実施形態に係る記憶装置の動作について説明する。
図１２（ａ）は、１つのメモリセルにおける各抵抗変化膜の状態を示す図であり、（ｂ）は、横軸にメモリセルに流す電流をとり縦軸にメモリセルの抵抗をとって、本実施形態におけるメモリセルの書込動作を例示するグラフ図である。
図１２（ａ）及び（ｂ）に示すように、本実施形態においては、書込動作の際に、先ず、書込対象とする全てのメモリセルにＩｓｅｔ以上Ｉ１ｒｅｓｅｔ未満の電流を流して全ての抵抗変化膜３０＿１〜３０＿３をセットし、低抵抗状態（Ｌ）とする。これにより、書込対象とする全てのメモリセルに値「１１」が書き込まれる。次に、値「１０」、「０１」、「００」を書き込むメモリセルにＩ１ｒｅｓｅｔ以上Ｉ２ｒｅｓｅｔ未満の電流を流して、抵抗変化膜３０＿１をリセットする。これにより、これらのメモリセルに値「１０」が書き込まれる。次に、値「０１」、「００」を書き込むメモリセルにＩ２ｒｅｓｅｔ以上Ｉ３ｒｅｓｅｔ未満の電流を流して、抵抗変化膜３０＿２をリセットする。これにより、これらのメモリセルに値「０１」が書き込まれる。次に、値「００」を書き込むメモリセルにＩ３ｒｅｓｅｔ以上の電流を流して、抵抗変化膜３０＿３をリセットする。これにより、これらのメモリセルに値「００」が書き込まれる。このようにして、書込対象とする全てのメモリセルに所期の値が書き込まれる。
本実施形態においては、リセット電流が小さい抵抗変化膜ほど抵抗差が小さい。このため、全ての抵抗変化膜を低抵抗状態とした後、早い段階、すなわち、メモリセル全体の抵抗が相対的に低い状態でリセットする抵抗変化膜の抵抗差は相対的に小さく、遅い段階、すなわち、メモリセル全体の抵抗が相対的に高い状態でリセットする抵抗変化膜の抵抗差は相対的に大きい。このため、リセット前後の抵抗比の均一化を図ることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。なお、本実施形態は、前述の第２の実施形態に準じて、メモリセルの値を１つずつ上げていくのではなく、値「１１」から所期の値を一気に書き込んでもよいし、第４の実施形態のように、各メモリセルに２水準の値を記録させるようにしてもよい。
さらに、前述の各実施形態においては、抵抗変化膜間でセット電流又はリセット電流を異ならせるために、ＧｅＴｅ層の厚さを異ならせる例を示したが、これには限定されない。例えば、抵抗変化膜間で、ＧｅＴｅ層又はＳｂ２Ｔｅ３層の組成を異ならせてもよく、例えば、ＧｅＴｅ層においてゲルマニウムとテルルの組成比を異ならせてもよい。また、他の種類の元素を導入してもよく、さらには、積層体が超格子膜を形成することが可能であれば、他の元素による置換も許容され、例えば、ＧｅＴｅ層のゲルマニウムを他の元素で全て置換してもよい。この場合も、ＧｅＴｅ層の厚さを異ならせる場合と同様に、抵抗変化膜間で抵抗変化膜全体の平均組成が異なる。また、ＧｅＴｅ層の厚さと同じ比率でＳｂ２Ｔｅ３層の厚さを異ならせた場合は、抵抗変化膜間で抵抗変化膜全体の平均組成は同一になるが、この場合は、ＧｅＴｅ層及びＳｂ２Ｔｅ３層の積層周期が異なる。このような手法によっても、抵抗変化膜間でセット電流又はリセット電流を異ならせることができる。
以上説明した実施形態によれば、記録密度が高い記憶装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１：記憶装置、１１：メモリ部、１２：制御回路、２１：ソース線配線層、２２：ビット線配線層、２３：メモリセル、２４：整流素子、３０、３０＿１、３０＿２、３０＿３：抵抗変化膜、３１：ＧｅＴｅ層、３２：Ｓｂ２Ｔｅ３層、ＢＬ：ビット線、ＳＬ：ソース線

Claims (5)

  1. 相互に直列に接続され、高抵抗状態から低抵抗状態に移行するセット電流が相互に異なるｎ枚（ｎは２以上の整数）の抵抗変化膜と、
    前記ｎ枚の抵抗変化膜を高抵抗状態とした後、前記セット電流が小さい抵抗変化膜から順に選択的に低抵抗状態に移行させる制御回路と、
    を備え、
    各前記抵抗変化膜は、ＧｅＴｅ層とＳｂ２Ｔｅ３層とが交互に複数対積層された超格子膜であり、
    前記ＧｅＴｅ層が薄い抵抗変化膜ほど、前記ＧｅＴｅ層及び前記Ｓｂ２Ｔｅ３層の合計の積層数が大きい記憶装置。
  2. 相互に直列に接続されたｎ枚（ｎは２以上の整数）の抵抗変化膜を備え、
    各前記抵抗変化膜は、第１化合物からなる第１結晶層と、第２化合物からなる第２結晶層とが交互に複数対積層された超格子膜であり、
    前記第１結晶層の積層数は、前記ｎ枚の抵抗変化膜間で互いに異なり、
    前記第２結晶層の積層数は、前記ｎ枚の抵抗変化膜間で互いに同じであり、
    前記第１結晶層及び前記第２結晶層の複数対の積層数は、前記ｎ枚の抵抗変化膜間で互いに異なる記憶装置。
  3. 前記ｎ枚の抵抗変化膜間で、前記各抵抗変化膜が高抵抗状態から低抵抗状態に移行するセット電流及び前記各抵抗変化膜が低抵抗状態から高抵抗状態に移行するリセット電流の少なくとも一方が相互に異なる請求項２記載の記憶装置。
  4. 相互に直列に接続され、高抵抗状態から低抵抗状態に移行するセット電流が相互に異なるｎ枚（ｎは２以上の整数）の抵抗変化膜と、
    前記ｎ枚の抵抗変化膜を高抵抗状態とした後、前記セット電流が小さい抵抗変化膜から順に選択的に低抵抗状態に移行させる制御回路と、
    を備え、
    各前記抵抗変化膜は、第１化合物からなる第１結晶層と、第２化合物からなる第２結晶層とが交互に複数対積層された超格子膜であり、
    前記第１結晶層の積層数は、前記ｎ枚の抵抗変化膜間で互いに異なり、
    前記第２結晶層の積層数は、前記ｎ枚の抵抗変化膜間で互いに同じであり、
    前記第１結晶層が薄い前記抵抗変化膜ほど、前記第１結晶層及び前記第２結晶層の合計の積層数が大きい記憶装置。
  5. 相互に直列に接続され、低抵抗状態から高抵抗状態に移行するリセット電流が相互に異なるｎ枚（ｎは２以上の整数）の抵抗変化膜と、
    前記ｎ枚の抵抗変化膜を低抵抗状態とした後、前記リセット電流が小さい抵抗変化膜から順に選択的に高抵抗状態に移行させる制御回路と、
    を備え、
    各前記抵抗変化膜は、ＧｅＴｅ層とＳｂ ２ Ｔｅ ３ 層とが交互に複数対積層された超格子膜であり、
    前記ＧｅＴｅ層が薄い抵抗変化膜ほど、前記ＧｅＴｅ層及び前記Ｓｂ ２ Ｔｅ ３ 層の合計の積層数が小さい記憶装置。
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JP6697366B2 (ja) * 2016-10-20 2020-05-20 キオクシア株式会社 超格子メモリ及びクロスポイント型メモリ装置
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US7718987B2 (en) * 2004-02-19 2010-05-18 Agency For Science, Technology And Research Electrically writable and erasable memory medium having a data element with two or more multiple-layer structures made of individual layers
US8098971B2 (en) 2005-09-19 2012-01-17 Hewlett-Packard Development Company, L.P. Method and apparatus for electromagnetic resonance using negative index material
JP4621897B2 (ja) * 2007-08-31 2011-01-26 独立行政法人産業技術総合研究所 固体メモリ
JP2009099206A (ja) 2007-10-17 2009-05-07 Toshiba Corp 抵抗変化メモリ装置
JP2009259316A (ja) * 2008-04-14 2009-11-05 Toshiba Corp 半導体記憶装置
JP2010033298A (ja) 2008-07-28 2010-02-12 Namco Bandai Games Inc プログラム、情報記憶媒体及び画像生成システム
JP2010287744A (ja) 2009-06-11 2010-12-24 Elpida Memory Inc 固体メモリ、データ処理システム及びデータ処理装置
JP4922375B2 (ja) 2009-09-18 2012-04-25 株式会社東芝 抵抗変化型メモリ
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SG185902A1 (en) * 2011-05-19 2012-12-28 Agency Science Tech & Res A phase-change memory and a method of programming the same
JP6084521B2 (ja) * 2013-06-20 2017-02-22 株式会社日立製作所 相変化デバイス

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