JP2014527302A - 酸化物半導体基板上の縦型電界効果トランジスタおよびその製造方法 - Google Patents
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Abstract
縦型金属電界効果トランジスタ等のトランジスタは、ZnO系材料を含む基板と、AlGaN系材料を含む基板の第1の面上に配置される構造体と、基板の第2の面上に配置される電極とを含むことができる。トランジスタはまた、複数の半導体層と電極材料との間に配置される、複数の半導体層と1つの誘電体層とを含むこともできる。
【選択図】 図1
【選択図】 図1
Description
(関連出願の相互参照)
本願は、35 U.S.C.§119(e)の下、2011年8月17日出願のBunmi Adekoreによる「Vertical Metal Insulator Semiconductor Field Effect Transistor」と題する、米国仮特許出願第61/524,510号の先の優先日の利益を主張し、それは、参照によりその全体が本明細書に明確に組み込まれる。
本願は、35 U.S.C.§119(e)の下、2011年8月17日出願のBunmi Adekoreによる「Vertical Metal Insulator Semiconductor Field Effect Transistor」と題する、米国仮特許出願第61/524,510号の先の優先日の利益を主張し、それは、参照によりその全体が本明細書に明確に組み込まれる。
開示された主題は概して、金属絶縁体電界効果トランジスタおよびそれを作製する方法に関し、より具体的には、III族窒化物材料および/または亜鉛絶縁体型半導体電界効果トランジスタを含む、縦型電界効果トランジスタおよび金属絶縁体電界効果トランジスタに関する。
縦型電界効果トランジスタ(VFET)は、独特の種類の三端子トランジスタである。VFETは、ソース、ドレイン、およびゲート電極端子を含み、VFETは、ソース端子とドレイン端子との間で電界を垂直に維持する。VFETは典型的に、シリコン系半導体材料を使用して製造される。シリコン系材料を使用する利点としては、費用効率および高性能が挙げられる。シリコン系VFETの高性能は、シリコンとゲート誘電体との間の低欠陥界面による。ゲート誘電体は、半導体層とゲート電極との間に浮遊し、トランジスタにおける電界効果を達成させるために採用される材料である。絶縁体は、二酸化シリコン絶縁体、および/またはハフニウム絶縁体等の他の「高誘電率(high−K)」誘電体絶縁体を含むことができる。
しかしながら、シリコン系VFETは、本質的限界を有する。まず、シリコン系VFETは、シリコンの特性により高電圧で動作することができない。材料の臨界磁場は、材料が破壊し、その半導体特性を損失する電界の強度とみなされ得る。シリコンは、比較的低いエネルギーバンドギャップ(例えば、1.14eV)を有するため、シリコンの臨界磁場は低い。したがって、シリコン系VFETは、高電圧での動作に適さない。第二に、シリコン系VFETのスイッチング周波数はしばしば、100kHzを下回る。第三に、シリコン系VFETのオン抵抗はしばしば高く、例えば、200mΩ−cm-2を上回る。最後に、シリコン系VFETの動作温度は低く、例えば、約150℃であり得る。
シリコン系VFETの欠陥のいくつかは、炭化ケイ素(SiC)系VFETによって対処され得る。SiCのより高いバンドギャップ(例えば、3.0eV)は、最大で10,000VのVFETのより高い動作電圧、より高いスイッチング周波数、所望のより低いオン抵抗、および約230℃のより高い動作温度を可能にする。
しかしながら、SiC系VFETは、製造コストが高い。最大で10,000Vに適応することができる電力トランジスタを製造するために、トランジスタ中のSiCエピタキシャル層は、実質的に厚く、例えば、10μm〜100μmの範囲内であるべきである。かかる厚いSiCエピタキシャル層が必要とされるため、SiC系VFETを製造するための平準化コストは、シリコン系VFETと比較して最大で100倍高価になり得る。さらに、SiCエピタキシャル層のオン抵抗は高くなり得、それは、SiC系VFETの性能を制限し得る。高い製造コストならびに制限された性能は、電力トランジスタ中のSiCの採用を遅らせた。
開示された主題のある特定の実施形態は、トランジスタを含む。トランジスタは、基板と、基板の第1の面上に配置されるドリフト層とを含むことができ、ドリフト層は、窒化ガリウム(GaN)系材料または酸化亜鉛(ZnO)系材料を含み、ドリフト層は、約3μmを超える厚さを有する。トランジスタはまた、ドリフト層の上に配置されるソース電極、ドリフト層の上に配置されるゲート電極、および基板の第2の面上に配置されるドレイン電極も含むことができる。
一態様では、トランジスタはまた、ドリフト層とゲート電極との間に配置されるチャネル層を含むこともでき、チャネル層は、ドリフト層と同一の極性を有する。
本明細書に記載される実施形態のいずれかにおいて、チャネル層およびソース電極は、メサ構造体を形成することができる。
本明細書に記載される実施形態のいずれかにおいて、メサ構造体の幅は、約20μm未満であり、ノーマリオフスイッチを形成する。
本明細書に記載される実施形態のいずれかにおいて、メサ構造体の幅は、約20μmを超え、ノーマリオンスイッチを形成する。
本明細書に記載される実施形態のいずれかにおいて、基板は、ZnO系材料を含む。
本明細書に記載される実施形態のいずれかにおいて、トランジスタはまた、基板とドリフト層との間に配置される緩衝層も含むことができ、緩衝層は、ZnxMg1-xO、ZnxCo1-xO、およびAlxGa1-xNのうちの1つ以上を含み、0≦x≦1である。
本明細書に記載される実施形態のいずれかにおいて、基板は、(000±1)c平面極性材料、(10±10)m平面非極性材料、(11±20)a平面非極性材料、および(10−1±1)、(20−2±1)、(10−1±2)、(11−2±1)、(11−2±2)半極性材料からなる群から選択される、結晶方位を有する材料を含むことができる。
本明細書に記載される実施形態のいずれかにおいて、トランジスタはまた、ソース電極とドリフト層との間に配置される界面層も含むことができ、界面層は、pn接合を形成するために、ドリフト層と反対の極性を有する。
本明細書に記載される実施形態のいずれかにおいて、基板は、金属を含む。
本明細書に記載される実施形態のいずれかにおいて、トランジスタはまた、基板とドリフト層との間に接着層も含むことができ、接着層は、基板およびドリフト層を接着するように構成される。
本明細書に記載される実施形態のいずれかにおいて、トランジスタはまた、ゲート電極とドリフト層との間に配置される絶縁層も含むことができ、絶縁層は、ドリフト層の少なくとも一部に埋め込まれるトレンチとして構成される。
本明細書に記載される実施形態のいずれかにおいて、トランジスタはまた、ドリフト層とゲート電極との間に配置される、第1の半導体層および第2の半導体層も含むことができ、第1の半導体層および第2の半導体層は、pn接合を形成するように構成される。
本明細書に記載される実施形態のいずれかにおいて、トランジスタはまた、ドリフト層の中または上に配置されるpウェル、およびpウェル内に配置されるnウェルも含むことができる。
開示された主題のある特定の実施形態は、トランジスタを含む。トランジスタは、ZnO系材料を含む基板と、基板の第1の面上に蒸着される緩衝層と、緩衝層上に配置される第1の半導体層とを含むことができ、第1の半導体層は、化学蒸着プロセスのうちの1つを使用して、基板の第1の面上に蒸着され、第1の半導体層は、約3μmを超える厚さを有する。トランジスタはまた、第1の半導体層の上に配置されるソース電極およびゲート電極と、基板の第2の面上に配置されるドレイン電極とを含むことができる。
本明細書に記載される実施形態のいずれかにおいて、化学蒸着プロセスは、原子層蒸着(ALD)、有機金属化学蒸着(MOCVD)、水素化物気相エピタキシー(HVPE)、および液相エピタキシー(LPE)を含む。
本明細書に記載される実施形態のいずれかにおいて、第1の半導体層は、AlxGa1-xNおよび/またはZnxMg1-xO材料を含み、0≦x≦1である。
本明細書に記載される実施形態のいずれかにおいて、トランジスタはさらに、有機金属化学蒸着(MOCVD)および/または分子線エピタキシー(MBE)を使用して蒸着される、第2の半導体層も含むことができる。
本明細書に記載される実施形態のいずれかにおいて、第1の半導体層および第2の半導体層は、メサ構造体を形成し、メサ構造体の幅は、トランジスタのノーマリオン特性を決定するように構成される。
一態様では、トランジスタは、ZnO系材料を含む基板と、基板の第1の面上に配置される構造体とを含み、構造体は、複数の半導体層を含み、半導体層は、複数のAlxGa1-xNおよび/またはZnxMg1-xO材料を含む。
一態様では、トランジスタは、ZnO系材料を含む基板と、基板の第1の面上に配置される構造体とを含み、構造体は、複数の半導体層を含み、半導体層は、複数のAlxGa1-xNおよび/またはZnxMg1-xO材料を含む。デバイスはさらに、基板の第1および第2の面上で支持される、半導体層ならびに金属および/または導電性半導体材料電極を含む。
一態様では、トランジスタは、ZnO系材料を含む基板と、基板の第1の面上に配置される構造体とを含み、構造体は、複数の半導体層を含み、半導体層は、n型またはp型種を含む複数のAlxGa1-xNおよび/またはZnxMg1-xO材料を含み、n型またはp型種は、イオン注入、気相取り込み、溶液取り込み、および拡散を含む1つまたは複数のドーピング技術によって導入されてもよい。デバイスはさらに、基板の第1および第2の面上で支持される、半導体層ならびに金属および/または導電性半導体材料電極を含む。
一態様では、トランジスタは、ZnO系材料を含む基板と、基板の第1の面上に配置される構造体とを含み、構造体は、複数の半導体層を含み、半導体層は、複数のAlxGa1-xNおよび/またはZnxMg1-xO材料を含む。デバイスはさらに、基板の第1の面上で支持される半導体層ならびに金属および/または導電性半導体材料電極の表面および/または表面付近の領域上で維持される、少なくとも1つの誘電体または絶縁媒体を含む。
一態様では、トランジスタは、ZnO系材料を含む基板と、基板の第1の面上に配置される構造体とを含み、構造体は、複数の半導体層を含み、半導体層は、複数のAlxGa1-xNおよび/またはZnxMg1-xO材料を含む。デバイスはさらに、基板の第1および第2の面上で支持される半導体層ならびに金属および/または導電性半導体材料電極の表面および/または表面付近の領域上で維持される、少なくとも1つの誘電体または絶縁媒体を含む。
一態様では、トランジスタは、ZnO系材料を含む基板と、基板の第1の面上に配置される構造体とを含み、構造体は、複数の半導体層を含み、半導体層は、複数のAlxGa1-xNおよび/またはZnxMg1-xO材料を含む。デバイスはさらに、半導体層の表面および/もしくは表面付近の領域上で維持される、ならびに/または半導体層に埋め込まれるトレンチに蒸着され、かつ基板の第1および第2の面上で支持される金属および/または導電性半導体材料電極を有する、少なくとも1つの誘電体または絶縁媒体を含む。
一態様では、トランジスタは、n型であるZnO系材料を含む基板と、基板の第1の面上に配置される構造体とを含み、構造体は、複数の半導体層を含み、半導体層は、n型またはp型種を含む複数のAlxGa1-xNおよび/またはZnxMg1-xO材料を含み、n型またはp型種は、イオン注入、気相取り込み、溶液取り込み、および拡散を含む1つまたは複数のドーピング技術によって導入されてもよい。デバイスはさらに、半導体層の表面および/もしくは表面付近の領域上で維持される、ならびに/または半導体層に埋め込まれるトレンチに蒸着され、かつn型またはp型種を含んでもよく基板の第1および第2の面上で支持される金属および/または導電性半導体材料電極を有する、少なくとも1つの誘電体または絶縁媒体を含む。
開示された主題のある特定の実施形態は、トランジスタを製造する方法を含む。方法は、ZnO系材料を含む基板を提供することと、基板の第1の面上に緩衝層を蒸着することと、ドリフト層の厚さが3μmを超えるまで、化学蒸着プロセスを使用して、緩衝層上に、AlxGa1-xNおよび/またはZnxMg1-xO材料を含むドリフト層を蒸着することとを含むことができ、0≦x≦1である。方法はまた、ドリフト層の上にソース電極およびゲート電極を提供することと、基板の第2の面上にドレイン電極を提供することとを含むことができる。
本明細書に記載される実施形態のいずれかにおいて、方法はさらに、有機金属化学蒸着(MOCVD)または分子線エピタキシー(MBE)を使用して、ドリフト層とゲート電極との間にチャネル層を提供することを含む。
本明細書に記載される実施形態のいずれかにおいて、方法はさらに、メサ構造体を提供するために、チャネル層の少なくとも一部分を除去することを含む。
本明細書に記載される実施形態のいずれかにおいて、チャネル層の少なくとも一部分を除去することは、ウェットエッチング、誘導結合プラズマ反応性イオンエッチング(ICP−RIE)、および/または反応性イオンエッチング(RIE)のうちの1つ以上を使用して、チャネル層の少なくとも一部分をエッチングすることを含む。
本明細書に記載される実施形態のいずれかにおいて、方法はさらに、イオン注入を通してチャネル層に隣接する界面層を提供することを含む。
開示された主題の他の態様、実施形態、および特徴は、添付の図面と併せて考慮されるとき、開示された主題の以下の詳細な説明から明らかとなる。添付の図面は概略的であり、縮尺通りに描かれることを意図していない。図面中、種々の図面に示される各同一または実質的に同様の構成要素は、単一の数字または表記によって表される。明確にするために、全ての構成要素が全ての図面で表示されるわけではない。また、当業者が開示された主題を理解することを可能にするために、例示が必要ではない場合、開示された主題の各実施形態の全ての構成要素が示されるわけでもない。参照により本明細書に組み込まれる全ての特許出願および特許は、参照によりその全体が組み込まれる。矛盾が起こった場合、定義を含む本明細書が優先する。
開示された主題の種々の目的、特徴、および利点は、以下の図面と併せて考慮されるとき、開示された主題の以下の詳細な説明を参照してより十分に理解され得、図面中、同様の番号は、同様の要素を特定する。
ここで、開示された主題の実施形態が詳細に参照される。かかる実施形態は、開示された主題を説明する目的で提供され、実施形態は、限定することを意図していない。実際に、当業者は、本明細書を読み、図面を見ることによって、種々の修正および変更が行われ得ることを理解することができる。
開示された主題の少なくとも1つの実施形態を詳細に説明する前に、開示された主題は、その適用を、以下の説明に記載されるか、または図面に示される構造詳細および構成要素の配列に限定されないことを理解されたい。開示された主題は、他の実施形態で表され得、種々の方法で実行および実施され得る。また、本明細書で採用される表現および用語は、説明目的であり、限定するものとみなされるべきではないことを理解されたい。多くの実施形態が本特許出願に記載され、例示目的のみで示される。記載された実施形態は、いかなる意味においても限定することを目的としていない。開示された主題は、本明細書の開示から容易に明らかとなるように、多くの実施形態に広く適用可能である。当業者は、開示された主題が種々の修正および変更を伴い実行され得ることを認識するであろう。開示された主題の特定の特徴は、1つ以上の特定の実施形態または図面を参照して記載され得るが、かかる特徴が、それらが参照して記載される1つ以上の特定の実施形態または図面での使用に限定されないことが理解されるべきである。
したがって、当業者は、本開示が基づく概念が、開示された主題のいくつかの目的を実行するために、他の構造体、方法、およびシステムの設計のための基礎として容易に利用され得ることを理解するであろう。したがって、開示された主題が、本明細書に記載されるものと同等の構造物を、それらが開示された主題の精神および範囲から逸脱しない限り、含むとみなされることが重要である。
例えば、記載されたプロセスの特定の順序は、プロセスが互いに依存しない限りにおいて、ある特定のプロセスが他のプロセスと同時に、または他のプロセスから独立して実施されるように変更され得る。したがって、本明細書に記載されるステップの特定の順序は、プロセスを実施するためのステップの特定の順序を意味するとみなされるものではない。上記のプロセスの他の変更または修正もまた考えられる。例えば、プロセスおよび/またはアルゴリズムのさらなる非実質的な類似もまた、本明細書に記載されるプロセスの範囲内にあるとみなされる。
加えて、一実施形態の一部として例示または記載される特徴は、なおさらなる実施形態を得るために、他の実施形態に使用され得る。さらに、ある特定の特徴は、同一または同様の機能を実施する、まだ言及されていない同様のデバイスまたは特徴で代替され得る。したがって、かかる修正または変更は、開示された主題全体内に含まれることが意図される。
電力トランジスタの所望の特徴のうちの1つは、高い動作電圧である。例えば、最大で5,000Vで電力トランジスタを作動することが、しばしば望ましい。かかる高い動作電圧を達成するために、電力トランジスタは、厚い炭化ケイ素(SiC)エピタキシャル層(SiCエピタキシャル層として既知である)を使用することができる。SiCの高いバンドギャップ電圧およびエピタキシャル層の高い厚さ(約10μm〜100μm)は、SiC系電力トランジスタの高電圧動作を可能にする。しかしながら、厚いSiCエピタキシャル層はしばしば、成長させるコストが高く、したがって、SiC系電力トランジスタの使用は制限されてきた。
SiCの費用効率の高い代替品は、III族窒化物である。例えば、窒化アルミニウムガリウム(AlGaN)は、AlGaNが高いバンドギャップ電圧を有するため、電力トランジスタのための魅力的な材料であり得る。III族窒化物は、III族窒化物電力トランジスタを形成するために、SiC基板上でエピタキシャルに成長し得る。高い動作電圧を提供するために、III族窒化物エピタキシャル層の厚さは、10μmを超える必要がある。残念ながら、III族窒化物がSiC基板上でエピタキシャルに成長したとき、底面転位、積層欠陥、および亀裂を含む、延長線、平面、および体積結晶欠陥は、窒化物の単結晶性を阻害し、最終的に厚さ約5μmに低下させる。したがって、高電圧電力トランジスタのためにIII族窒化物エピタキシャル層を使用することはふさわしくない。
開示された主題の器具、システム、および方法は、既存の高電圧電力トランジスタの課題に対処する。開示された電力トランジスタは、酸化亜鉛(ZnO)基板上で成長するIII族窒化物エピタキシャル層を含むことができる。III族窒化物エピタキシャル層は、単結晶性(すなわち、単一結晶層)であってもよい。III族窒化物エピタキシャル層は、窒化ガリウム(GaN)エピタキシャル層を含むことができる。エピタキシャル層は、開示された製造方法を使用して、約5μm〜約300μmに及ぶ厚さまで、ZnO基板上で成長することができる。
本明細書に記載されるいくつかのデバイスにおいて、ZnO系材料は、トランジスタの半導体部分の一部または全体、例えば、電荷が実施される半導体層を形成するために採用され得る。本明細書で使用される「ZnO系材料」は、AxZn1-xOであり、Aは、Be、Mg、Ba、Ca、Sr、Cd、Mn、およびCoを含み、0≦x≦1である。
図1は、開示された主題のある特定の実施形態に従った、縦型金属半導体電界効果トランジスタの断面図である。トランジスタ100は、以下の構造体のうちの1つ以上を含むことができる:基板102、緩衝層104、ドリフト層106、チャネル層108、界面層110、接合終端層112、ゲート電極114、ソース電極116、ドレイン電極118、および/または不動態化層120。
いくつかの実施形態では、基板102は、ZnOを使用して形成され得る。ZnO系基板は、基板とエピタキシャル層との間の低い格子不整合のため、低い欠陥密度の単結晶エピタキシャル層の成長を可能にすることができる。低い欠陥密度の単結晶エピタキシャル層は、効率的なデバイス性能を可能にすることができる。ZnO基板上で形成され得る低い欠陥密度の単結晶エピタキシャル層は、ZnO系エピタキシャル層、AlxGa1-xNエピタキシャル層、およびInxGa1-xNエピタキシャル層を含むことができ、0≦x≦1である。
いくつかの実施形態では、ZnO基板102は、光学的に透明であり得、望ましい場合、導電性になるようにドープされ得、以下の配向を含むように結晶方位が変化してもよい:(000±1)c平面極性材料、または(10±10)m平面非極性材料もしくは(11±20)a平面非極性材料、または(10−1±1)、(20−2±1)、(10−1±2)、(11−2±1)、(11−2±2)半極性材料。かかる基板は、ZnO系、AlxGa1-xN、およびInxGa1-xN材料に対して、低コストかつ大きい表面積(約1インチを超える直径)の基板を提供することができ、費用効率が高く、かつ効率的な電力トランジスタの生産を促進することができる。
いくつかの実施形態では、基板102は、ドープされたn型であってもよい。基板102は、1014cm-3〜1021cm-3の間のn型ドーパントを含んでもよい。基板102は、1Ω−cm〜10-6Ω−cmのn型抵抗率を有してもよい。いくつかの実施形態では、基板102は、ドープされたp型であってもよい。例えば、基板102は、1014cm-3〜1021cm-3の間のp型ドーパントを含んでもよい。基板102は、103Ω−cm〜10-4Ω−cmのp型抵抗率を有してもよい。
基板102は、緩衝層104に直接連結され得る。緩衝層は、二次相の形成なく、六方晶AlxGa1-xNエピタキシャル層の結晶化を促進することができる。いくつかの実施形態では、緩衝層104は、ZnO系材料の層を含むことができる。緩衝層104に対するZnO系材料としては、ZnxMg1-xOおよび/またはZnxCo1-xOが挙げられ、0≦x≦1である。他の実施形態では、緩衝層104は、0≦x≦0.5の組成範囲のAlNおよび/またはAlxGa1-xNを含むことができる。いくつかの実施形態では、緩衝層104は、ドープされたn型であってもよい。例えば、緩衝層104は、1014cm-3〜1021cm-3の間のn型ドーパントを含んでもよい。緩衝層104は、1Ω−cm〜10-6Ω−cmのn型抵抗率を有してもよい。いくつかの実施形態では、緩衝層104は、ドープされたp型であってもよい。緩衝層104は、1014cm-3〜1021cm-3の間のp型ドーパントを含んでもよい。緩衝層104は、103Ω−cm〜10-4Ω−cmのp型抵抗率を有してもよい。緩衝層104は、ZnO系基板102とGaN系活性層との間の格子不整合を軽減するために使用され得る。他の実施形態では、緩衝層は、拡散バリア層としての機能を果たし得る。
いくつかの実施形態では、トランジスタ100は、ドリフト層106を含むことができる。ドリフト層106は、キャリアの流動を可能にし、それによりトランジスタ100のオン抵抗を低減することができる。縦型トランジスタのドリフト層106はまた、印加された電圧をスクリーニングおよび/または阻止することができる。スクリーニングされた電圧および許容電流は、トランジスタの厚さおよび面積のそれぞれに比例する。
しばしば、トランジスタの破壊電圧とトランジスタのオン抵抗との間にはトレードオフがあり、このトレードオフは、ドリフト層106の厚さおよびドーピングレベルを設計することによって操作され得る。ドリフト層106が厚く、低レベルのドーパント濃度でドープされる場合、トランジスタの破壊電圧は高くなり得るが、トランジスタのオン抵抗も同様に高くなり得る。一方で、ドリフト層106が薄く、高レベルのドーパント濃度でドープされる場合、トランジスタのオン抵抗は低くなり得るが、トランジスタの破壊電圧も同様に低くなり得る。2つの競合する特徴のバランスを保つために、ドリフト層106は、約3μm〜約300μmに及ぶ厚さを有することができ、約1014cm-3〜約1018cm-3に及ぶドーパント濃度を有することができる。
ドリフト層106は、ZnO系材料、例えば、ZnxMg1-xOを含むことができ、0≦x≦1である。ドリフト層106はまた、III族窒化物材料、例えば、AlxGa1-xNを含むことができ、0≦x≦1である。いくつかの実施形態では、ドリフト層106は、約1014cm-3〜約1018cm-3に及ぶn型ドーパント濃度を有する、n型であってもよい。いくつかの実施形態では、ドリフト層106は、約1014cm-3〜約1018cm-3に及ぶp型ドーパント濃度を有する、p型であってもよい。いくつかの実施形態では、ドリフト層106は、不均一にドープされてもよい。いくつかの実施形態では、ドリフト層106は、単結晶性であってもよい。
いくつかの実施形態では、ドリフト層106は、非ドープまたは真性であってもよい。他の実施形態では、ドリフト層106は、ドープされたn型であってもよい。例えば、ドリフト層106は、1014cm-3〜1021cm-3の間のn型ドーパントを含んでもよい。いくつかの実施形態では、ドリフト層106は、1014cm-3〜1021cm-3の間のp型ドーパントを含んでもよい。ドリフト層106は、100Ω−cm〜10-6Ω−cmのp型抵抗率を有してもよい。ドリフト層106は、103Ω−cm〜10-4Ω−cmのp型抵抗率を有してもよい。
いくつかの実施形態では、ドリフト層106は、約1014cm-3〜約1018cm-3のドーパント濃度で、ドープされたn型またはp型であってもよく、AlxGa1-xN中のMg、Zn、および/または例えばFeを含む等電子不純物での補償により、低伝導率で作られ得る。ドリフト層106はまた、デバイスの電極端子を通してスクリーニングされる電界の設計を促進するために、層厚さに応じて不均一のドーピングを含み得る。
トランジスタ100はまた、チャネル層108を含むことができる。チャネル層108は、ドリフト層106上にエピタキシャルに蒸着され得、ドリフト層106と同様の極性を有して、約0.01μm〜10μmの厚さであってもよい。
いくつかの実施形態では、ドリフト層106およびチャネル層108は、メサ構造体を形成することができる。メサ構造体は、エッチングプロセスを使用して形成され得る。エッチングプロセスは、ウェットエッチング、誘導結合プラズマ−反応性イオンエッチング(ICP−RIE)、および反応性イオンエッチング(RIE)を含むことができる。場合によっては、メサ構造体のサイズは、約10μm未満であってもよい。他の場合では、メサ構造体の幅は、約10μmを超えてもよい。
トランジスタ100はまた、界面層110を含むことができる。界面層110は、電荷キャリアが空乏化し得る空間電荷領域を形成することに寄与し得る。ゲート電極とチャネル層108との間に形成される空間電荷領域の幅は、界面層110のドーピングプロファイルを制御することによって制御され得る。例えば、空間電荷領域の幅は、ドーパント濃度に反比例する。以下に記載されるように、空間電荷領域およびメサ構造体の幅は、トランジスタの種類を決定する上で重要な役割を果たし得る。界面層110は、少なくとも0.001μmの厚さを有することができ、ドリフト層106および/またはチャネル層108に隣接することができる。界面層110は、pn接合を構築するために、ドリフト層106および/またはチャネル層108と反対の極性を有することができる。界面層110は、エピタキシャル蒸着を含むプロセスを通して、またはイオン注入によって形成され得る。いくつかの実施形態では、界面層110は、空間電荷領域を設計するために、不均一にドープされ得る。界面層110中のドーピング濃度の評価は、空間電荷領域の設計が、界面層110内に延在すること、またはチャネル層108中に完全に配置されることを可能にし得る。
トランジスタ100はまた、接合終端112を含むことができる。接合終端112は、少なくとも0.001μmの幅および深さ、より好ましくはそれぞれ少なくとも50μmおよび1μmの幅および深さの寸法まで延在することができる。接合終端112は、層106、108、および110の全体または一部を横断することによって、かつイオン注入を介して形成され得る。イオン注入は、VII族の不活性の元素、金属上で等電子である元素、AlGaN系の窒素副格子、ZnO系の金属副格子、またはZnO系の酸素副格子を使用して実施され得る。
トランジスタ100は、電極114、116、118を含むことができる。電極は、Au、Ag、Pt、Ni、Al、Si、Ti、W、Cu、GaNのp型金属化、ポリシリコン、インジウムスズ酸化物、亜鉛ガリウム酸化物、亜鉛インジウム酸化物,および/または亜鉛アルミニウム酸化物を含む、金属を使用して形成され得る。例えば、ゲート電極114は、界面層110上に蒸着されてもよく、ソース電極116は、ソース電極を形成するために、半導体層106、108のメサ構造体上に蒸着され得、ドレイン電極118は、基板102の第2の面上で形成され得る。
トランジスタ100はまた、不動態化層120を含むことができる。不動態化層120は、電極が電気的接続を受容することができるように、電極の周囲に蒸着され得る。不動態化層120は、絶縁体、窒化物、オキシ窒化物、および/またはハロゲン化ポリマーを含むことができる。
いくつかの実施形態では、メサ構造体の幅およびメサ構造体におけるドーピングプロファイルは、空乏モードトランジスタとしても既知のノーマリオントランジスタを形成するように設計され得る。メサ構造体の幅は、真性ビルトイン電界によって形成される空間電荷領域の構造体に影響を及ぼし得、それは次いで、トランジスタ100の特徴に影響を及ぼし得る。真性ビルトイン電界は、界面層110とチャネル層108との間のドーピングプロファイルに起因し得る。真性ビルトイン電界は、任意の電荷キャリアを欠くことができる空乏領域等の空間電荷領域を生成し得る。メサ幅が、界面層110の周囲に形成される真性空間電荷領域の組み合わされた幅を超えるのに十分大きい場合、真性空間電荷領域は重ならない。したがって、真性空間電荷領域間の空間は、電流フローに適応し得る電荷キャリアを維持することができる。ソース電極およびドレイン電極は、ゲート電極に印加される任意のバイアス電圧がなくても、電流フローを可能にするためにこの空間を使用し得る。
空乏モードトランジスタに対する所望のメサ幅は、チャネル層のドーピング濃度によって決まり得る。いくつかの実施形態では、チャネル層中のドーピング濃度が約1014cm-3であるとき、空乏モードトランジスタは、20μmを超える、好ましくは約20μmのメサ幅を有することができる。ドーピング濃度がより高いとき、空乏モードトランジスタは、20μm未満のメサ幅を有することができる。例えば、空乏モードトランジスタは、適切なドーピング濃度、例えば、1016cm-3超で、5μmのメサ幅を有することができる。
空乏モードトランジスタの動作は、以下のように説明され得る。ドレイン−ソース電圧(VDS)が非ゼロ値をとる場合、トランジスタは、任意のゲート電圧がなくても、ソース電極からドレイン電極への電流フローに適応する。特定の臨界VDS値、VDS-THを超えて、チャネル領域としても既知のソース−ドレイン間の領域中の電流フローは、例えば、約0.001A〜約500Aに変化し得る、好ましくは約0.1A〜約300Aの利用が変化し得る最大値をとる。ゲート−ソース電極における逆バイアス電圧(VGS)の印加は、トランジスタをオフにするために空間電荷領域を拡大することができる。反対に、逆バイアス電圧VGSの除去は、次いで、トランジスタをオンにするために空間電荷領域を収縮し得る。
いくつかの実施形態では、メサ構造体の幅は、エンハンスメントモードトランジスタとしても既知のノーマリオフトランジスタを形成するように設計され得る。しばしば、エンハンスメントモードトランジスタは、ゲート電極間に短いメサを有することができる。メサが短いとき、界面層110からの空間電荷領域は融合し、それによりチャネル層108をブロックし得る。したがって、トランジスタはノーマリオフである。「ノーマリオフ」トランジスタをオンにするために、空間電荷領域の幅は減少させられ得る。空間電荷領域を減少させるために、ゲート電極に電圧が印加され得る。ゲート−ソース端子への順バイアス電圧(VGS)を増加させることは、空間電荷領域の幅を減少させ、ソース電極からドレイン電極への電流フローを可能にし得る。
いくつかの実施形態では、エンハンスメントモードトランジスタは、50μm未満、好ましくは20μm未満のメサ幅を有することができる。いくつかの実施形態では、空間電荷領域の幅は、ドーピング濃度の設計を通して修正され得る。例えば、例えば、1016cm-3を下回る、チャネル層108の低いドーピング濃度は、広い空間電荷領域を提供することができる。したがって、チャネル層108の濃度が低い場合、エンハンスメントモードトランジスタにおけるメサ構造体は広く、例えば、20μmよりも広くなり得、なお、エンハンスメントモードを達成し得る。例えば、チャネル層におけるドーピング濃度が約1014cm-3であるとき、エンハンスメントモードトランジスタは、20μmを超える、好ましくは約20μmのメサ幅を有することができる。対照的に、例えば、1016cm-3を上回る、チャネル層108の高いドーピング濃度は、薄い空間電荷領域を提供することができる。したがって、チャネル層108の濃度が高い場合、エンハンスメントモードトランジスタにおけるメサ構造体は、エンハンスメントモードを達成するために薄く、例えば、20μmよりも薄くなり得る。例えば、エンハンスメントモードトランジスタは、例えば、1016cm-3を超える、適切なドーピング濃度で、5μmのメサ幅を有することができる。場合によっては、チャネル層108における高いドーピング濃度はまた、トランジスタのオン抵抗を低減するために望ましくあり得る。例えば、チャネル層108の高いドーピング濃度で、トランジスタのオン抵抗は、100mΩ−cm2未満になるように設計され得る。
製造方法
トランジスタ100におけるエピタキシャル層は、以下に開示される方法を使用して形成され得る。ある特定の実施形態では、緩衝層104は、AlxGa1-xN系材料を含み、0≦x≦1であり、約0.001μm〜約10μmに及ぶ厚さを有する。緩衝層104は、種々の技術を通して基板102上に直接蒸着され得る。技術としては、スパッタリング、パルスレーザー蒸着(PLD)、分子線エピタキシー(MBE)の物理蒸着プロセス、もしくは原子層蒸着(ALD)、有機金属化学蒸着(MOCVD)、水素化物気相エピタキシー(HVPE)、液相エピタキシー(LPE)を含む化学蒸着プロセス、またはこれらのプロセスの任意の組み合わせが挙げられ得る。
トランジスタ100におけるエピタキシャル層は、以下に開示される方法を使用して形成され得る。ある特定の実施形態では、緩衝層104は、AlxGa1-xN系材料を含み、0≦x≦1であり、約0.001μm〜約10μmに及ぶ厚さを有する。緩衝層104は、種々の技術を通して基板102上に直接蒸着され得る。技術としては、スパッタリング、パルスレーザー蒸着(PLD)、分子線エピタキシー(MBE)の物理蒸着プロセス、もしくは原子層蒸着(ALD)、有機金属化学蒸着(MOCVD)、水素化物気相エピタキシー(HVPE)、液相エピタキシー(LPE)を含む化学蒸着プロセス、またはこれらのプロセスの任意の組み合わせが挙げられ得る。
いくつかの実施形態では、六方晶ウルツ鉱III族窒化物結晶を得るために、物理蒸着プロセスを使用して緩衝層104を蒸着することが好ましい。物理蒸着プロセスとしては、スパッタリング、パルスレーザー蒸着(PLD)、および分子線エピタキシー(MBE)が挙げられ得る。特に、III族窒化物の化学蒸着プロセスと一致する環境を低減する際の不均一の蒸着プロセスは、(Al/Ga)2−ZnO4NおよびまたはII〜VI酸化物およびIII族窒化物の他の中間化合物の形成をもたらし得る。これらの中間化合物は、好ましい六方晶ウルツ鉱III族窒化物化合物からの逸脱を引き起こし得る。
ドリフト層106は、縦型トランジスタ100におけるn型ドリフト領域を形成することができる。ドリフト層106は、1014cm-3〜1017cm-3に及ぶ濃度で、n型ドーパントを含むことができる。ドリフト層106は、0≦x≦1のZnxMg1-xO等の化合物で形成され得る。例えば、約1015−1017cm-3を超える真性ドナー濃度を示す成長条件は、低下したキャリア濃度(1017cm-3未満)を達成するようにさらに修正され得る。低下したキャリア補償は、不純物での補償ドーピングを通して達成され得る。不純物としては、Li、Kを含むI族元素、および/またはN、P、As、もしくはSb等のV族不純物が挙げられ得る。
いくつかの実施形態では、ドリフト層106は、0≦x≦1のAlxGa1-xN半導体材料を含むことができる。ドリフト層106は、約3μm〜約300μmに厚さが変化し得、スパッタリング、パルスレーザー蒸着(PLD)、分子線エピタキシー(MBE)の物理蒸着プロセス、および/もしくは原子層蒸着(ALD)、有機金属化学蒸着(MOCVD)、水素化物気相エピタキシー(HVPE)、液相エピタキシー(LPE)を含む化学蒸着プロセス、またはこれらのプロセスの組み合わせを含む種々の技術を通して蒸着され得る。
いくつかの実施形態では、ドリフト層106は、AlxGa1-xN半導体材料を含むことができ、0≦x≦0.5である。ドリフト層106は、約0.001μm〜約50μmに厚さが変化し得、緩衝層104上に直接蒸着され得る。場合によっては、物理蒸着プロセスを使用してドリフト層106を蒸着することが好ましい。物理蒸着プロセスとしては、MBE、有機金属分子線エピタキシー(MOMBE)が挙げられ得る。場合によっては、HVPE等の超高速化学蒸着プロセスを使用して、ドリフト層106を蒸着することが好ましい。
これまで記載された組み合わせプロセスの特定の利点は、ZnO基板上に蒸着されるバリア層に対するHVPE等の高い成長率(5μm/時間超)のプロセスを組み合わせ、同時にZnO基板への化学的攻撃を最小限に抑え、II〜VI酸化物とIII族窒化物との間の中間または二次相化合物の形成を防止する能力を含む。
ドリフト層106の厚さは、チャネル層108でさらに増大させられ得る。チャネル層108は、ドリフト層106と同一の極性の異なるドーピングプロファイルを有することができる。チャネル層108は、MOCVD、MBE、MOMBE、ALD、および/またはこれらのプロセスの組み合わせによるが、好ましくはMBEおよびMOMBEによって、より好ましくはMOCVDによって、ドリフト層106上に蒸着され得る。MOCVDは、チャネル層108に対する十分に制御されたドーピングプロファイルを伴い、高いスループットを提供する。
ドリフト層106およびチャネル層108はさらに、エッチングプロセスを通してメサ構造体を含有するようにさらに設計され得る。エッチングプロセスとしては、ウェットエッチング、および/または誘導結合プラズマ−反応性イオンエッチング(ICP−RIE)、または反応性イオンエッチング(RIE)が挙げられ得る。ドリフト層106および/またはチャネル層108によって形成されるメサ構造体の幅は、約5μm〜25μmの間であってもよい。
少なくとも0.001μmの厚さを有する界面層110は、ドリフト層106および/またはチャネル層108に隣接して提供される。いくつかの実施形態では、界面層110は、上記の列挙されたプロセスもしくはそれらの組み合わせのいずれかによるエピタキシャル蒸着を含むプロセスを使用して、好ましくは有機金属化学蒸着もしくはMBE/MOMBEによって、またはより好ましくはpn接合を構築するために、ドリフト層106および/またはチャネル層108への反対の極性を有する種のイオン注入によって提供され得る。例えば、界面層100は、少なくとも約1010cm-2の用量で、Zn2+もしくはMg2+または両方を埋め込むことによって形成され得る。場合によっては、埋め込まれた層は、さらに、約200℃〜1050℃の温度で、例えば、窒素またはアルゴンの活性化環境中で、急速熱アニールプロセスに供され得る。さらに、界面層110のドーパント濃度は、デバイスの電極端子からの電界の設計を促進するように不均一であり得る。
いくつかの実施形態では、トランジスタは、金属基板上に形成されてもよい。場合によっては、金属基板は、(1)ZnO基板102、緩衝層104、およびドリフト層106上に金属基板を蒸着すること、(2)ZnO基板102および緩衝層104を除去すること、ならびに(3)構造体を反転させることによって調製され得る。図2は、開示された主題のある特定の実施形態に従った、金属基板を調製するために使用され得る中間構造体を示す。中間構造体200は、ZnO基板102、緩衝層104、ドリフト層106、接着層202、および金属基板層204を含むことができる。接着層202は、金属または金属合金を使用して形成され得、接着層202は、例えば、25℃を超える熱活性化によって、直接接合銅を含む金属基板層204に接合され得る。
中間構造体200は、ZnO基板102および緩衝層104を除去するように処理され得る。基板102および緩衝層104は、機械、摩擦、および/または化学プロセスのうちの1つ以上を通して、除去され得るか、または厚さが低減され得る。いくつかの実施形態では、機械プロセスとしては、研磨台を使用した中間構造体の研磨が挙げられる。機械プロセスとしてはまた、ダイアモンド、アルミナ、および/またはシリカ 微粒子スラリーを使用した中間構造体の研磨が挙げられ得る。いくつかの実施形態では、中間構造体は、研磨品質を改善するために、化学試薬で前処理され得る。化学試薬としては、例えば、過酸化水素、酢酸、および/またはリン酸が挙げられ得る。
いったんZnO基板102および緩衝層104が中間構造体200から除去されると、中間構造体200は、逆さまに反転させられ得、それにより、金属基板204を構造体の底部に、ドリフト層106を構造体の頂部に配置する。この反転した構造体は、トランジスタ構造体の残りの部分を構築するための金属基板として使用され得る。
図3は、開示された主題のある特定の実施形態に従った、金属基板上に提供されるトランジスタを示す。図1のトランジスタ100と同様に、金属基板204上に提供されるトランジスタ300は、チャネル層108、界面層110、接合終端層112、ゲート電極114、ドレイン電極116、および不動態化層120を含むことができる。本実施形態では、金属層204は、ドレイン電極として動作し得る。チャネル層108、界面層110、接合終端層112、電極114、116、および不動態化層120の特徴は、図1の特徴と実質的に同様であり得る。
製造方法
トランジスタ300は、以下に開示される製造方法を使用して製造され得る。まず、トランジスタ300の製造は、中間構造体200の製造で開始し得る。基板102、緩衝層104、およびドリフト層106は、トランジスタ100に関して例示されるように製造され得る。接着層202は、上記に概説される蒸着プロセス、ならびに/またはドリフト層106上の電子ビーム蒸着、熱蒸発、および/もしくは電解蒸着の任意の組み合わせによって形成され得る。接着層202は、1000℃未満の融点を有する金属、および/または1050℃未満の共晶点を有する金属合金を含むことができる。接着層202は、0.001μm〜約1000μmに厚さが変化し得る。
トランジスタ300は、以下に開示される製造方法を使用して製造され得る。まず、トランジスタ300の製造は、中間構造体200の製造で開始し得る。基板102、緩衝層104、およびドリフト層106は、トランジスタ100に関して例示されるように製造され得る。接着層202は、上記に概説される蒸着プロセス、ならびに/またはドリフト層106上の電子ビーム蒸着、熱蒸発、および/もしくは電解蒸着の任意の組み合わせによって形成され得る。接着層202は、1000℃未満の融点を有する金属、および/または1050℃未満の共晶点を有する金属合金を含むことができる。接着層202は、0.001μm〜約1000μmに厚さが変化し得る。
接着層202は、直接接合銅、窒化アルミニウム基板、または金属めっき窒化アルミニウム基板等、金属および/またはセラミック基板204に連結され得る。例えば、接着層202は、金属および/またはセラミック基板204を形成するために、アルミニウムおよび/または銅でコーティングされ得る。得られた構造体は、中間構造体200である。
いったん中間構造体200が形成されると、中間構造体200は、ZnO基板102および緩衝層104を除去するように処理され得、それにより金属基板を提供する。基板102は、機械もしくは摩擦プロセスを通して、もしくは化学プロセスを通して、または機械および化学プロセスの組み合わせ、例えば、化学機械研磨(CMP)を通して除去され得る。緩衝層104は、機械および/または化学プロセスを通して除去され得る。いくつかの実施形態では、ドリフト層106の「非結合」表面はまた、約50nm未満の二乗平均平方根(RMS)表面粗度を達成するために、CMPを通して処理されてもよい。
いったん金属基板が利用可能であると、半導体層は、金属基板上でエピタキシャルに成長させられ得る。層106と同様の極性のチャネル層108は、層106の「非結合」表面上にエピタキシャルに蒸着されてもよく、0.001μm〜10μmを有してもよい。
いくつかの実施形態では、ドリフト層106およびチャネル層108の「非結合」表面は、メサ構造体を形成するようにさらに設計されてもよい。これらの層は、ウェットエッチング、およびまたは誘導結合プラズマ−反応性イオンエッチング(ICP−RIE)、または反応性イオンエッチング(RIE)を含むエッチングプロセスを使用して処理され得る。メサ構造体幅は、約10μm〜50μm未満になるように設計され得る。メサ構造体幅は、約10μm〜50μmを超えるように設計され得る。ダイ面積は、約10μm〜50μm未満であるメサ幅、ならびに約10μm〜50μmを超えるメサ幅を有する、メサ構造体を含むように設計されてもよい。
ドリフト層106と、チャネル層108と、界面層110との間の構築されたpn接合の得られた空乏幅の形状をさらに評価するために、界面層110は、層厚さに応じて不均一にドープされるように設計され得る。
いくつかの実施形態では、トランジスタは、非縦型壁を有するメサ構造体を含むことができる。例えば、メサ構造体の壁は、水平面に対して90°未満の傾斜を有することができる。非縦型メサ構造体は、チャネル中のAlGaN界面とGaN界面との間の界面に形成される高移動度電子の注入を促進することができる。図4は、開示された主題のある特定の実施形態に従った、非縦型メサ構造体を有するトランジスタを示す。このトランジスタ400における層は、図1に示されるトランジスタの層と実質的に同様であり得る。いくつかの実施形態では、チャネル強化層402は、チャネル層108と界面層110との間で、メサ構造体の側壁上に蒸着され得る。チャネル強化層402は、0.02≦x≦0.5のAlxGa1-xNを含むことができる。チャネル強化層402は、2次元電子ガスを形成することができ、したがって、トランジスタ400のチャネル領域に注入され得る高移動性キャリアを形成することができる。
いくつかの実施形態では、ZnO系基板102および緩衝層104は、他の種類の縦型デバイス構造体に使用され得る。図5は、開示された主題のある特定の実施形態に従った、縦型金属絶縁体半導体電界効果トランジスタ(VMISFET)の断面図である。トランジスタ500は、基板102、緩衝層104、ドリフト層106、二重層502、504、絶縁層506、ゲート電極508、ソース電極510、ドレイン電極512、および追加の電気的接続514、516を含む。トランジスタ500は、接合型電界効果トランジスタ100とは異なる、絶縁体型電界効果トランジスタである。トランジスタ500は、絶縁層506が電界効果を作成するために利用される一方で、トランジスタ100において、ゲート電極とチャネル層との間の空間電荷領域が、電界効果を作成するために利用されるという点で、トランジスタ100とは異なり得る。
いくつかの実施形態では、トランジスタ500は、追加の層502、504を含むことができる。これらの追加の層は、二重層を形成することができる。例えば、追加の層502、504の間の界面は、pn接合を形成することができる。追加の層502、504によって形成されるpn接合は、ボディダイオード、およびソース電極からドレイン電極の電流フローを可能にすることができるチャネル領域も作成することができる。いくつかの実施形態では、層502はn型層であってもよく、層504はp型層であってもよい。他の実施形態では、層502はp型層であってもよく、層504はn型層であってもよい。例えば、二重層の下層502は、100Ω−cm〜10-6Ω−cmのn型抵抗率を有してもよく、二重層の上層504は、1000Ω−cm〜10-6Ω−cmのp型抵抗率を有してもよい。追加の層502、504は、約0.01μm〜約10μmに及ぶ厚さを有することができる。
トランジスタ500はまた、絶縁層506を含むことができる。絶縁層506は、AxB1-xOyおよび/またはAxB1-xNyの組成物を有する誘電体材料を使用して形成され得、Aは、Al、Ga、La、Hf、Scを含む群から選択されてもよく、Bは、Si、Zr、Zn、Ga、およびSrを含む群から選択されてもよく、0≦x≦1である。
いくつかの実施形態では、絶縁層506は、下層の半導体層の頂部に平面的に蒸着され得る。 例えば、絶縁層506は、ゲート電極508と、半導体層106、502、504、506を有する平面構造体との間に配置され得る。他の実施形態では、絶縁層506は、図5に示されるように、下層の半導体材料に貫通する埋め込まれたトレンチ中に蒸着されてもよい。場合によっては、トレンチは、最大でドリフト層106の厚さの約半分で終端するように、最上半導体層から層502、504を通して埋め込まれ得る。
いくつかの実施形態では、絶縁層506は、ソース電極510が下層の半導体層と直接接触している領域を除いて、最大で半導体層の頂面全体を被覆および/または不動態化するように延在してもよい。
トランジスタ500は、ゲート電極508を含むことができる。ゲート電極508は、絶縁層506上にゲート電極材料を蒸着することによって形成され得る。いくつかの実施形態では、ゲート電極材料としては、金属、ポリシリコン、インジウムスズ絶縁体、亜鉛ガリウム絶縁体、亜鉛インジウム絶縁体、および/または亜鉛アルミニウム絶縁体が挙げられ得る。
トランジスタ500はまた、ソース電極510を含むことができる。ソース電極510は、二重層構造体502、504上にソース電極材料を直接蒸着することによって形成され得る。ソース電極材料は、Al、Si、Ti、W、Cu等の金属を含むことができる。
トランジスタ500はさらに、ドレイン電極512を含むことができる。ドレイン電極は、基板102のもう一方の面上にドレイン電極材料を蒸着することによって形成され得る。ドレイン電極材料としては、GaN、ポリシリコン、インジウムスズ酸化物、亜鉛ガリウム酸化物、亜鉛インジウム酸化物、および/または亜鉛アルミニウム酸化物のAu、Ag、Pt、Ni、Al、Si、Ti、W、Cu、p型金属化を含む金属が挙げられ得る。
いくつかの実施形態では、ソース電極510およびドレイン電極512は、下層の半導体層との電気接触を形成するために、Ti/Au、Ti/Al、Ti/Al/Au、Ti/Al/Pt/Au、Cr/Au、Cr/Al、Cr/Al/Au、Al/Au、Al、Al/Pt、In、Ruを含む金属もしくは金属スタック、および/もしくはCr、および/もしくはNiOおよび/もしくはNi/Al/Au、Ni/Ti/Au、Pt/Au、Pt、Au、Agを含む金属もしくは金属スタック、または上記の任意の組み合わせを使用して形成され得る。
いくつかの実施形態では、追加の電気的接続514、516は、トランジスタ500を他の電子部分に連結するように、ゲート電極508およびソース電極510に対して行われる。いくつかの実施形態では、トランジスタ500は、不動態化層120を含むことができる。すでに考察されたように、不動態化層120は、以下のうちの1つ以上を使用して形成され得る:絶縁体、窒化物、オキシ窒化物、およびハロゲン化ポリマー。
いくつかの実施形態では、トランジスタは、二重層502、504の頂部上に追加の半導体層を含むことができる。図6は、開示された主題のある特定の実施形態に従った、追加の半導体層を有する縦型金属絶縁体半導体電界効果トランジスタの断面図を示す。トランジスタ600の構造体全体は、図5のものと実質的に同様である。しかしながら、トランジスタ600は、二重層502、504よりも上に分極層602を含む。分極層602は、下層の層に分極効果を与えることができ、したがって2次元電子ガスを形成する。この分極層602は、トランジスタ600を通る電流フローを改善するために、チャネル中に高移動度キャリアを注入することができる。いくつかの実施形態では、分極層602は、AlxGa1-xNまたはMgxZn1-xO等の材料を含むことができる。いくつかの実施形態では、分極層602は、n型半導体であってもよい。他の実施形態では、分極層602は、p型半導体層であってもよい。いくつかの実施形態では、分極層602は、より大きいバンドギャップを有する半導体材料、例えば、AlxGa1-xNまたはMgxZn1-xOを使用して形成され得、0≦x≦1である。
いくつかの実施形態では、複数のトランジスタが共通の基板上で一緒に連結され得る。図7は、開示された主題のある特定の実施形態に従って、複数のトランジスタがどのように共通の基板を共有することができるのかを示す。図7は、ゲート電極が電気的接続702を介して一緒に連結され、隣接するソース電極が電気的接続704を介して一緒に連結される、複数のトランジスタ600を含む。複数のトランジスタ600は、共通の基板706および共通の緩衝層708上に形成される。図7に開示される実施形態では、ドレイン電極710もまた、トランジスタ600によって共有される。図7において、トランジスタは、図6に開示される構造体を有する。しかしながら、トランジスタ100、300、400、500を含む他の種類のトランジスタもまた、共通の基板上に形成され得る。いくつかの実施形態では、共通の基板上で一緒に連結されるトランジスタは、同一の極性であってもよい。例えば、トランジスタは全て、n型またはp型であってもよい。
いくつかの実施形態では、共通の基板上で一緒に連結されるトランジスタは、異なる極性を有し、補助的トランジスタシステムを形成してもよい。図8は、開示された主題のある特定の実施形態に従った、補助的トランジスタシステムを示す。補助的トランジスタシステムにおいて、ドレイン電極は、同一の極性を有するトランジスタの間でのみ共有されてもよい。
図9は、開示された主題のある特定の実施形態に従った、平面縦型金属絶縁体半導体電界効果トランジスタ(VMISFET)デバイスの断面図を示す。トランジスタ900は、基板102、緩衝層104、ドリフト層902、p型ウェル904、n型ウェル906、絶縁層908、ソース電極910、ゲート電極912、ドレイン電極914、電極910、912への電気的接続916、918、および不動態化層120を含む。トランジスタ500にあるように、トランジスタ900は、絶縁層908を使用して電界効果を提供することができる。
基板102および緩衝層104は、ドリフト層902を支持することができる。ドリフト層902の特徴は、ドリフト層106の特徴と実質的に同様であってもよい。例えば、ドリフト層902は、ZnxMg1-xOおよび/またはAlxGa1-xN等の半導体材料を使用して形成され得、0≦x≦1である。ドリフト層902は、約3μm〜約250μmに変化し得る厚さを有することができる。ドリフト層902は、非ドープまたは真性であってもよい。いくつかの実施形態では、ドリフト層902は、ドープされたn型であってもよい。場合によっては、ドリフト層902は、1014cm-3〜1021cm-3の間のn型ドーパントを含んでもよい。他の場合では、ドリフト層902は、1014cm-3〜1021cm-3の間のp型ドーパントを含んでもよい。いくつかの実施形態では、ドリフト層902は、100Ω−cm〜10-6Ω−cmのn型抵抗率を有してもよい。いくつかの実施形態では、ドリフト層902は、103Ω−cm〜10-4Ω−cmのp型抵抗率を有してもよい。
いくつかの実施形態では、トランジスタ900は、pウェル904および/またはnウェル906を含むことができる。pウェル904およびnウェル906は、チャネル中で様々な抵抗率の領域を提供することができ、それは、電流フローを強化または阻害するために利用され得る。いくつかの実施形態では、ドリフト層902は、隣接するpウェル904を形成するためにp型ドーパントが埋め込まれ得る。p型ドーパントの用量は、1010cm-2〜1016cm-2の範囲であってもよい。いくつかの実施形態では、pウェル904は、エピタキシャル蒸着および後続のリセスエッチングによって形成されてもよい。いくつかの実施形態では、リセスエッチングによってpウェル904に形成されるウィンドウは、ドリフト層902と同様の組成物の半導体層で、n型で再成長させられてもよい。いくつかの実施形態では、pウェル904は、nウェル906を形成するために、n型ドーパントが直接埋め込まれ得る。n型ドーパントの用量は、1010cm-2〜1016cm-2の範囲であってもよい。
いくつかの実施形態では、絶縁層908は、ゲート電極912の真下またはゲート電極912に近接して埋め込まれてもよい。いくつかの実施形態では、ゲート電極912は、金属、ポリシリコン、インジウムスズ絶縁体、亜鉛ガリウム絶縁体、亜鉛インジウム絶縁体、および/または亜鉛アルミニウム絶縁体を含んでもよく、絶縁層908上に直接蒸着されてもよい。
トランジスタ900は、ウェル904、906上に蒸着され得るソース電極910を含むことができる。いくつかの実施形態では、絶縁層908は、ソース電極908が下層の半導体層と直接接触している領域を除いて、半導体層の頂面全体を被覆および/または不動態化するように延在してもよい。トランジスタ900はまた、基板914の第2の面上に蒸着され得るドレイン電極914を含むことができる。いくつかの実施形態では、トランジスタ900は、ゲートまたはソース電極の周囲に蒸着され得る、不動態化層120を含むことができる。
いくつかの実施形態では、電極910、914は、下層の半導体層との電気接触を形成するために、Ti/Au、Ti/Al、Ti/Al/Au、Ti/Al/Pt/Au、Cr/Au、Cr/Al、Cr/Al/Au、Al/Au、Al、Al/Pt、In、Ruを含む金属もしくは金属スタックからなる群、および/もしくはCr、および/もしくはNiOおよび/もしくはNi/Al/Au、Ni/Ti/Au、Pt/Au、Pt、Au、Agを含む金属もしくは金属スタックからなる群、または上記の任意の組み合わせから選択されてもよい。
複数のVMISFETが、図10に示されるように、共通の基板上に製造され得る。複数のVMISFETは、同一の極性であってもよい。例えば、VMISFETは全て、n型デバイスまたはp型デバイスであってもよい。いくつかの実施形態では、VMISFETはまた、ドレイン電極を共有することができる。場合によっては、複数のVMISFETは、異なる極性であってもよい。複数のn型およびp型VMISFETは、図11に示されるようなコンプリメンタリ回路を形成することができる。
トランジスタ900は、トランジスタに追加の層を導入することによって強化され得る。図12は、開示された主題のある特定の実施形態に従った、改良されたトランジスタを示す。トランジスタ1200は、トランジスタ900と実質的に同様の層を含むことができる。トランジスタ1200はまた、ドリフト層902の頂部に配置されるわずかにドープされたエピタキシャル層1202を含むことができる。わずかにドープされたエピタキシャル層1202は、低伝導率チャネルであってもよい。わずかにドープされたエピタキシャル層1202は続いて、必要に応じて増加および/または減少した伝導率の領域を提供するために、pウェルおよび/またはnウェル等のキャリアウェルを使用して設計され得る。わずかにドープされたエピタキシャル層1202は、p型ドーパントまたはn型ドーパントを使用してドープされ得、最大で50μmの厚さを有することができる。
いくつかの実施形態では、わずかにドープされたエピタキシャル層1202は、わずかにドープされたn型であってもよく、1014cm-3〜1018cm-3の間のn型ドーパントを含んでもよい。いくつかの実施形態では、わずかにドープされたエピタキシャル層1202は、わずかにドープされたp型であってもよく、約1014cm-3〜1018cm-3の濃度で、p型ドーパントを含んでもよい。
図13は、開示された主題のある特定の実施形態に従った、改良されたトランジスタを示す。トランジスタ1300は、トランジスタ900と実質的に同様の層を含むことができる。加えて、トランジスタ1300は、平面半導体層1302を含むことができる。平面半導体層1302は、下層の半導体上の分極場の付与を促進することができ、それは、チャネルに高電子移動度キャリアを注入することを補助し得る。平面半導体層1302は、絶縁層908と半導体層との間に形成され得る。いくつかの実施形態では、平面半導体層1302は、下層の半導体層と比較してより広いバンドギャップを有する材料を含むことができる。平面半導体層1302は、AlxGa1-xNまたはMgxZn1-xO等の材料を使用して形成され得、0≦x≦1である。いくつかの実施形態では、平面半導体層1302は、10-3Ω−cm〜106Ω−cmのn型抵抗率を有してもよい。
いくつかの実施形態では、トランジスタは、開示された主題のある特定の実施形態に従って、図14に示されるように、わずかにドープされたエピタキシャル層1202および平面半導体層1302の両方を含むことができる。
本明細書で使用されるように、構造体(例えば、層、領域)が別の構造体「の上にある」、「にわたってある」、「を覆っている」、または「によって支持される」と称されるとき、それは、構造体上に直接あり得るか、または介在する構造体(例えば、層、領域)もまた存在し得る。別の構造体「上に直接ある」または「と接触している」構造体とは、介在する構造体が存在しないことを意味する。別の構造体「の直接下にある」構造体とは、介在する構造体が存在しないことを意味する。
用語「一実施形態(an embodiment)」、「実施形態(embodiment)」、「複数の実施形態(embodiments)」、「その実施形態(the embodiment)」、「その複数の実施形態(the embodiments)」、「一実施形態(an embodiment)」、「いくつかの実施形態(some embodiments)」、および「一実施形態(one embodiment)」とは、明示的に別段の定めのない限り、「本開示された主題(複数を含む)の1つ以上の(だが全てではない)実施形態」を意味する。
用語「含む(including)」、「有する(having)」、「含む(comprising)」、およびそれらの変化形は、明示的に別段の定めのない限り、「〜を含むがこれらに限定されない」を意味する。
用語「〜からなる(consisting of)」、およびその変化形は、明示的に別段の定めのない限り、「〜を含みこれらに限定される」を意味する。
アイテムの列挙されたリストは、アイテムのいずれかまたは全てが相互排他的であることを意味しない。アイテムの列挙されたリストは、アイテムのいずれかまたは全てが、明示的に別段の定めのない限り、何かの完全な全体集合であることも意味しない。アイテムの列挙されたリストは、アイテムが、それらが列挙される順序に従ったいかなる方法によっても順序付けられることを意味しない。
用語「a」、「an」、および「the」とは、明示的に別段の定めのない限り、「1つ以上の」を意味する。
本特許出願に提供されるセクションの見出し、および本特許出願の表題は、便宜のためのみであり、いかなる方法によっても本開示を制限するものとみなされるものではない。
したがって、本開示された主題の少なくとも1つの実施形態のいくつかの態様を記載してきたが、種々の変更、修正、および改善が当業者に容易に想到されることが理解されるべきである。かかる変更、修正、および改善は、本開示の一部であることを目的とし、開示された主題の精神および範囲内であることを目的とする。したがって、上記の説明および図面は、ほんの一例である。
Claims (29)
- トランジスタであって、
基板と、
前記基板の第1の面上に配置される、ドリフト層であって、前記ドリフト層は、窒化ガリウム(GaN)系材料または酸化亜鉛(ZnO)系材料を含み、前記ドリフト層は、3μmを超える厚さを有する、ドリフト層と、
前記ドリフト層の上に配置される、ソース電極と、
前記ドリフト層の上に配置される、ゲート電極と、
前記基板の第2の面上に配置される、ドレイン電極と、
を備える、トランジスタ。 - 前記ドリフト層と前記ゲート電極との間に配置される、チャネル層をさらに備え、前記チャネル層は、前記ドリフト層と同一の極性を有する、請求項1に記載のトランジスタ。
- 前記チャネル層および前記ソース電極は、メサ構造体を備える、請求項2に記載のトランジスタ。
- 前記メサ構造体の幅は、20μm未満であり、それは、前記トランジスタにノーマリオフ特性を提供するように構成される、請求項3に記載のトランジスタ。
- 前記メサ構造体の幅は、20μmを超え、それは、前記トランジスタにノーマリオン特性を提供するように構成される、請求項3に記載のトランジスタ。
- 前記基板は、ZnO系材料を含む、請求項1に記載のトランジスタ。
- 前記基板と前記ドリフト層との間に配置される、緩衝層をさらに備え、前記緩衝層は、ZnxMg1-xO、ZnxCo1-xO、およびAlxGa1-xNのうちの1つ以上を含み、0≦x≦1である、請求項6に記載のトランジスタ。
- 前記基板は、(000±1)c平面極性材料、(10±10)m平面非極性材料、(11±20)a平面非極性材料、および(10−1±1)、(20−2±1)、(10−1±2)、(11−2±1)、(11−2±2)半極性材料からなる群から選択される、結晶方位を有する材料を含む、請求項6に記載のトランジスタ。
- 前記ソース電極と前記ドリフト層との間に配置される、界面層をさらに備え、前記界面層は、pn接合を形成するために、前記ドリフト層と反対の極性を有する、請求項1に記載のトランジスタ。
- 前記基板は、金属を含む、請求項1に記載のトランジスタ。
- 前記基板は、約1050℃の共晶点を有する金属合金を含む、請求項1に記載のトランジスタ。
- 前記基板と前記ドリフト層との間に接着層をさらに備え、前記接着層は、前記基板および前記ドリフト層を接着するように構成される、請求項10に記載のトランジスタ。
- 前記ゲート電極と前記ドリフト層との間に配置される、絶縁層をさらに備える、請求項1に記載のトランジスタ。
- 前記ゲート電極と前記ドリフト層との間に配置される、絶縁層をさらに備え、前記絶縁層は、前記ドリフト層の少なくとも一部に埋め込まれるトレンチとして構成される、請求項1に記載のトランジスタ。
- 前記ドリフト層と前記ゲート電極との間に配置される、第1の半導体層および第2の半導体層をさらに備え、前記第1の半導体層および前記第2の半導体層は、pn接合を形成するように構成される、請求項1に記載のトランジスタ。
- 前記ドリフト層の中または上に配置されるpウェル、および前記pウェル内に配置されるnウェルをさらに備える、請求項1に記載のトランジスタ。
- トランジスタであって、
ZnO系材料を含む、基板と、
前記基板の第1の面上に配置される、緩衝層と、
前記緩衝層上に配置される、第1の半導体層であって、前記第1の半導体層は、化学蒸着プロセスのうちの1つ以上を使用して、前記基板の前記第1の面上に蒸着され、前記第1の半導体層は、3μmを超える厚さを有する、第1の半導体層と、
前記第1の半導体層の上に配置される、ソース電極およびゲート電極と、
前記基板の第2の面上に配置される、ドレイン電極と、
を備える、トランジスタ。 - 前記化学蒸着プロセスは、原子層蒸着(ALD)、有機金属化学蒸着(MOCVD)、水素化物気相エピタキシー(HVPE)、および液相エピタキシー(LPE)を含む、請求項17に記載のトランジスタ。
- 前記第1の半導体層は、AlxGa1-xNおよび/またはZnxMg1-xO材料を含み、0≦x≦1である、請求項17に記載のトランジスタ。
- 有機金属化学蒸着(MOCVD)または分子線エピタキシー(MBE)を使用して蒸着される、前記第1の半導体層と前記ゲート電極との間の第2の半導体層をさらに備える、請求項17に記載のトランジスタ。
- 前記第2の半導体層は、メサ構造体を形成し、前記メサ構造体の幅およびドーピングプロファイルは、前記トランジスタのノーマリオン特性を決定するように構成される、請求項20に記載のトランジスタ。
- 前記第2の半導体層に隣接する界面層をさらに備え、前記界面層は、イオン注入を通して形成される、請求項20に記載のトランジスタ。
- 前記緩衝層は、ZnxMg1-xO、ZnxCo1-xO、およびAlxGa1-xNのうちの1つ以上を含み、0≦x≦1である、請求項17に記載のトランジスタ。
- トランジスタを製造する方法であって、
ZnO系材料を含む基板を提供することと、
前記基板の第1の面上に、緩衝層を蒸着することと、
前記ドリフト層の厚さが3μmを超えるまで、化学蒸着プロセスのうちの1つを使用して、前記緩衝層上に、AlxGa1-xNおよび/またはZnxMg1-xO材料を含むドリフト層を蒸着することであって、0≦x≦1である、蒸着することと、
前記ドリフト層の上にソース電極およびゲート電極を提供することと、
前記基板の第2の面上に、ドレイン電極を提供することと、
を含む、方法。 - 前記化学蒸着プロセスは、原子層蒸着(ALD)、有機金属化学蒸着(MOCVD)、水素化物気相エピタキシー(HVPE)、および液相エピタキシー(LPE)を含む、請求項24に記載の方法。
- 有機金属化学蒸着(MOCVD)または分子線エピタキシー(MBE)を使用して、前記ドリフト層と前記ゲート電極との間にチャネル層を提供することをさらに含む、請求項24に記載の方法。
- メサ構造体を提供するために、前記チャネル層の少なくとも一部分を除去することをさらに含む、請求項26に記載の方法。
- 前記チャネル層の前記少なくとも一部分を除去することは、ウェットエッチング、誘導結合プラズマ−反応性イオンエッチング(ICP−RIE)、および/または反応性イオンエッチング(RIE)のうちの1つ以上を使用して、前記チャネル層の前記少なくとも一部分をエッチングすることを含む、請求項27に記載の方法。
- イオン注入を通して前記チャネル層に隣接する界面層を提供することをさらに含む、請求項24に記載の方法。
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