JP2014241418A - 半導体装置の作製方法 - Google Patents
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Abstract
Description
示装置、及び当該表示装置を具備する電子機器に関する。
、アモルファスシリコン、多結晶シリコンによって作製されている。アモルファスシリコ
ンを用いた薄膜トランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対
応することができ、一方、多結晶シリコンを用いた薄膜トランジスタは電界効果移動度が
高いものの、レーザアニール等の結晶化工程が必要であり、ガラス基板の大面積化には必
ずしも適応しないといった特性を有している。
スに応用する技術が注目されている。例えば、酸化物半導体として酸化亜鉛、In−Ga
−Zn−O系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッチ
ング素子などに用いる技術が特許文献1及び特許文献2で開示されている。
用いた薄膜トランジスタよりも高い電界効果移動度が得られている。酸化物半導体膜はス
パッタ法などによって300℃以下の温度で膜形成が可能であり、酸化物半導体を用いた
薄膜トランジスタは、多結晶シリコンを用いた薄膜トランジスタよりも製造工程が簡単で
ある。
タを形成し、液晶ディスプレイ、エレクトロルミネセンスディスプレイ又は電子ペーパー
等への応用が期待されている。
ゲート線数、及びソース線数が増加すると、それらを駆動するための駆動回路を有するI
Cチップをボンディング等により実装することが困難となり、製造コストが増大するとい
う問題がある。そのため駆動回路は、ガラス基板上、プラスチック基板上等に単極性の薄
膜トランジスタで形成することが好ましい。しかしながら、アモルファスシリコンを用い
て構成された単極性の駆動回路では、薄膜トランジスタの劣化に伴うしきい値電圧のシフ
トの問題がある。また、ポリシリコンを用いて構成された単極性の駆動回路では、しきい
値電圧のばらつきが顕著になってしまう問題がある。そのため、アモルファスシリコンを
用いた単極性の駆動回路及びポリシリコンを用いた単極性の駆動回路では、しきい値電圧
のシフトまたはしきい値電圧のばらつきの補正回路を構築することにより、回路が占める
面積が増大してしまう。
、アモルファスシリコン及びポリシリコンを用いた薄膜トランジスタほど、しきい値電圧
のシフトまたはしきい値電圧のばらつきの問題は顕著ではないものの、酸化物半導体が経
時的に劣化することによる、しきい値電圧のばらつきの問題は残る。こういった諸問題を
解決することは、表示装置での映像の質を高めること、または駆動回路の動作の安定性の
向上させることにも重要である。また一方で酸化物半導体を用いた薄膜トランジスタでは
、消費電力を低減するために、薄膜トランジスタをオフにした際に流れる電流を小さくす
ることが望まれる。
構成された駆動回路を有する表示装置において、回路が占める面積を大きくすることなく
、酸化物半導体が経時的に劣化することによる薄膜トランジスタのしきい値電圧のシフト
を低減し、且つ薄膜トランジスタをオフにした際にソースとドレインの間を流れる電流(
以下、オフ電流ともいう)を低減することを課題の一とする。
ータ回路は、第1の酸化物半導体膜を有し、ゲート端子及び第1端子が高電源電位を供給
する配線に接続された第1の薄膜トランジスタと、第2の酸化物半導体膜を有し、前記第
1の薄膜トランジスタの第2端子が第1端子に接続され、第2端子が低電源電位を供給す
る配線に接続され、ゲート端子に入力信号が供給される第2のトランジスタと、を有し、
前記第1の薄膜トランジスタ及び前記第2の薄膜トランジスタは、エンハンスメント型で
あり、前記第1の酸化物半導体膜及び前記第2の酸化物半導体膜上に接してOH基を有す
る酸化珪素膜が設けられ、前記酸化珪素膜上に接して窒化珪素膜が設けられている表示装
置の駆動回路である。
きい値電圧のシフトを低減し、且つオフ電流を低減することができる。
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略する。
本実施の形態では、単極性の駆動回路を構成する酸化物半導体で構成した薄膜トランジス
タとして、nチャネル型の薄膜トランジスタを用いる。そして画素部を駆動するための駆
動回路として、ソース線駆動回路、及び/またはゲート線駆動回路について一例を挙げて
説明し、本発明の一形態の利点について述べていくこととする。
駆動回路101、ゲート線駆動回路102、および画素部103を一体形成している。画
素部103において、点線枠110で囲まれた部分が1画素である。図1の例で、ゲート
線駆動回路102は、一方の端部に設けられる構成について示したが、複数有する構成と
してもよい。また、表示装置の画素では、薄膜トランジスタ(以下、TFTと表記する)
によって表示素子の制御を行っている。ソース線駆動回路101、ゲート線駆動回路10
2を駆動する信号(クロック信号、スタートパルス等)は、フレキシブルプリント基板(
Flexible Print Circuit:FPC)104を介して、外部より入
力される。なお基板上にロジック回路、電源回路及び発振回路等の回路105を設け、駆
動回路を制御するための信号を基板上で生成し、ソース線駆動回路101、ゲート線駆動
回路102に供給する構成としてもよい。
タ回路、容量素子、TFT等の素子を用いたスイッチ、抵抗素子などを用いて構成する。
単極性のTFTを備えた駆動回路として、2つのnチャネル型TFTを組み合わせてイン
バータ回路を形成する場合、エンハンスメント型トランジスタとデプレッション型トラン
ジスタとを組み合わせて形成する場合(以下、EDMOS回路という)と、エンハンスメ
ント型トランジスタ同士で形成する場合(以下、EEMOS回路という)と、エンハンス
メント型トランジスタと抵抗素子とを組み合わせて形成する場合(以下、ERMOS回路
という)がある。一方、駆動回路と同じ基板上に形成される画素部に設ける薄膜トランジ
スタとして、エンハンスメント型トランジスタを用いることが好適である。エンハンスメ
ント型トランジスタはしきい値電圧が正であるため、ゲートとソースの間にかかる電圧に
よって流れる電流を、デプレッション型トランジスタより小さくすることができ、低消費
電力化を図ることができるからである。
ハンスメント型のTFTで構成される、EEMOS回路を用いることが好適である。駆動
回路に用いるインバータ回路として、EEMOS回路を用いることにより、画素部及び駆
動回路を作製する際のトランジスタの種類を一種類とするため、作製工程の短縮化を図る
ことができる。なお本実施の形態で説明するエンハンスメント型トランジスタは、酸化物
半導体を用いており、その電気特性は、ゲート電圧±20Vにおいて、オンオフ比が10
9以上であるため、ソースとドレイン間をリークする電流が少なく、低消費電力駆動を実
現することができる。
タと定義し、nチャネル型TFTのしきい値電圧が負の場合は、デプレッション型トラン
ジスタと定義し、本明細書を通してこの定義に従うものとする。
れる薄膜を形成し、その薄膜を半導体層として用いた薄膜トランジスタを作製する。なお
、Mは、ガリウム(Ga)、鉄(Fe)、ニッケル(Ni)、マンガン(Mn)及びコバ
ルト(Co)から選ばれた一の金属元素又は複数の金属元素を示す。例えばMとして、G
aの場合の他、GaとNi又はGaとFeなど、Gaと上記金属元素が含まれる場合があ
る。また、上記酸化物半導体において、Mとして含まれる金属元素の他に、不純物元素と
してFe、Niその他の遷移金属元素、又は該遷移金属の酸化物が含まれているものがあ
る。本明細書においてはこの薄膜をIn−Ga−Zn−O系非単結晶膜とも呼ぶ。
500℃、代表的には300〜400℃で10分〜100分熱処理を行っても、アモルフ
ァス構造がXRD(X線回折)の分析で観察することができる。また、TFTの電気特性
もゲート電圧±20Vにおいて、オンオフ比が109以上、移動度が10以上のものを作
製することができる。このような電気特性を有する酸化物半導体膜を用いて作製した薄膜
トランジスタは、アモルファスシリコンを用いて作製した薄膜トランジスタに比べ高い移
動度を有し、当該薄膜トランジスタを具備するシフトレジスタで構成される駆動回路を高
速駆動させることができる。
いるものの他、電気的に接続されているものを含むものとする。ここで、AとBとが電気
的に接続されているとは、AとBとの間に何らかの電気的作用を有する対象物が存在する
とき、対象物を介してAとBとが概略同一ノードとなる場合を表すものとする。
を介してAとBとが接続され、該スイッチング素子の導通によって、AとBとが概略同電
位となる場合や、抵抗素子を介してAとBとが接続され、該抵抗素子の両端に発生する電
位差が、AとBとを含む回路の動作に影響しない程度となっている場合など、回路動作を
考えた場合、AとBとが同一ノードとして捉えて差し支えない状態である場合を表す。
なお、表示装置は、複数の画素を駆動させる周辺駆動回路を含んでいても良い。なお、複
数の画素を駆動させる周辺駆動回路は、複数の画素と同一基板上に形成される。なお、表
示装置は、フレキシブルプリント基板(FPC)を含んでもよい。なお、表示装置は、フ
レキシブルプリント基板(FPC)などを介して接続され、ICチップ、抵抗素子、容量
素子、インダクタ、トランジスタなどが取り付けられたプリント配線基板(PWB)を含
んでいても良い。なお、表示装置は、偏光板または位相差板などの光学シートを含んでい
ても良い。なお、表示装置は、照明装置、筐体、音声入出力装置、光センサなどを含んで
いても良い。
ては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。
従って、そのときは、RGBの色要素からなるカラー表示装置の場合には、画像の最小単
位は、Rの画素とGの画素とBの画素との三画素から構成されるものとする。
要素の混同を避けるために付したものであり、数的に限定するものではないことを付記す
る。
回路の回路図、並びに上面図と断面図について一例を示し、説明する。
明を行う。
る。ソース線駆動回路は、クロック信号用レベルシフタ201、スタートパルス用レベル
シフタ202、シフトレジスタ251を構成するパルス出力回路203、NAND回路2
04、バッファ205、サンプリングスイッチ206を有しており、外部より入力される
信号は、第1のクロック信号(CLK1)、第2のクロック信号(CLK2)、スタート
パルス(SP)、アナログ映像信号(Video)である。この中で、第1のクロック信
号(CLK1)、第2のクロック信号(CLK2)、およびスタートパルス(SP、また
は入力信号ともいう)に関しては、外部から駆動回路に低電圧振幅の信号として入力され
た直後、クロック信号用レベルシフタ201又はスタートパルス用レベルシフタ202に
よって振幅変換を受け、高電圧振幅の信号となる。また、本実施の形態の表示装置におけ
るソース線駆動回路は、一例として、シフトレジスタ中の1段のパルス出力回路より出力
されるサンプリングパルスが、サンプリングスイッチ206を駆動することによって、ソ
ース線Sout1乃至Sout(N)列分のアナログ映像信号を同時にサンプリングして
いるものを説明する。なお、他にも走査方向を切り替えるための走査方向切り替え信号等
を入力する構成としても良い。また本実施の形態では、第1のクロック信号(CLK1)
、第2のクロック信号(CLK2)の2相のクロック信号により駆動する例を示すが、2
相以外のクロック信号の入力により駆動回路を駆動する構成としてもよい。
3の構成を示す。なお本実施の形態では、スタティック回路のシフトレジスタについて一
例を示し、説明するものである。パルス出力回路300は、一例として、スタートパルス
SPが入力される端子に接続された第1のスイッチ301と、第1のスイッチ301を介
して入力される信号を反転して出力する第1のインバータ回路302と、第1のインバー
タ回路302で反転された信号を反転して出力する第2のインバータ回路303と、第2
のインバータ回路303で反転された信号が入力される端子に接続された第2のスイッチ
304及び第3のインバータ回路305と、で構成される。図3(A)に示した回路図に
おいて、点線350で示したブロックが1段分のサンプリングパルスを出力するパルス出
力回路であり、図3(A)のシフトレジスタは、N段(nは自然数、1<N)のパルス出
力回路によって構成されている。N段のパルス出力回路からは、それぞれの第3のインバ
ータ回路305の出力端子より、出力信号out1乃至outNが出力される。なお、上
記説明した1段目(奇数段目)の次段である2段目(偶数段目)のパルス出力回路では、
第1のスイッチ301と第2のスイッチ304との間で、入力される第1のクロック信号
と第2のクロック信号とを入力する配線が切り替わって接続される。以下3段目以降、交
互に第1のクロック信号と第2のクロック信号とを入力する配線が、第1のスイッチ30
1と第2のスイッチ304との間に交互に切り替わって接続される。
体は、TFT351、TFT352、TFT353、TFT354、TFT355、TF
T356、TFT357、TFT358を有する。また奇数段目のパルス出力回路331
及び偶数段目のパルス出力回路332は、第1のクロック信号CLK1を供給するための
配線359、及び第2のクロック信号CLK2を供給するための配線360に接続されて
いる。一段目のパルス出力回路331において、TFT351の第1端子はスタートパル
スSPが入力される端子に接続され、ゲート端子は配線359が接続され、第2端子はT
FT353のゲート端子及びTFT356の第2端子に接続される。TFT352の第1
端子及びゲート端子は高電源電位VDDが供給される配線に接続され、第2端子はTFT
353の第1端子、TFT355のゲート端子、TFT358のゲート端子に接続される
。TFT353の第2端子は低電源電位VSS(GNDともいう)が供給される配線に接
続される。TFT354の第1端子及びゲート端子は高電源電位VDDが供給される配線
に接続され、第2端子はTFT355の第1端子及びTFT356の第1端子に接続され
る。TFT355の第2端子は低電源電位VSSが供給される配線に接続される。TFT
356のゲート端子は配線360に接続される。TFT357の第1端子及びゲート端子
は高電源電位VDDが供給される配線に接続され、第2端子はTFT358の第1端子に
接続される。なお、1段目のパルス出力回路331におけるTFT357の第2端子は、
2段目のパルス出力回路332におけるTFT351の第1端子に接続される。同様に、
パルス出力回路におけるTFTの第2端子には、順次次の段のパルス出力回路が接続され
る。
バータ回路302に相当し、EEMOS回路を構成する。また、TFT354及びTFT
355は、図3(A)で示した第2のインバータ回路303に相当し、EEMOS回路を
構成する。TFT351は、図3(A)で示した第1のスイッチ301に相当する。TF
T356は、図3(A)で示した第2のスイッチ304に相当する。なおTFT351及
びTFT356は、TFT352乃至TFT355と同様に、エンハンスメント型トラン
ジスタで構成することが好ましい。スイッチとしてエンハンスメント型トランジスタを用
いることにより、トランジスタのオフ電流を低減することができるため、低消費電力化が
図れるとともに、作製プロセスを簡略することができる。
タは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり
、ドレイン領域とソース領域の間にチャネル形成領域を有しており、ドレイン領域とチャ
ネル形成領域とソース領域とを介して電流を流すことができる。ここで、ソースとドレイ
ンとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはド
レインであるかを限定することが困難な場合もある。そこで、本実施の形態においては、
ソース及びドレインとして機能する領域のそれぞれを、第1端子、第2端子と表記するも
のとする。またゲートとして機能する端子については、ゲート端子と表記するものとする
。
イミングチャートを参照する。なお図4では説明のため、図3(B)で示す回路でのノー
ドとして1段目のパルス出力回路において、TFT351の第2端子をノードA(図4中
、Aと示す)、TFT352の第2端子をノードB(図4中、Bと示す)、TFT354
の第2端子をノードC(図4中、Cと示す)、TFT357の第2端子をノードout1
(図4中、out1と示す)とする。また図3(B)で示す回路でのノードとして2段目
のパルス出力回路において、TFT351の第2端子をノードD(図4中、Dと示す)、
TFT352の第2端子をノードE(図4中、Eと示す)、TFT354の第2端子をノ
ードF(図4中、Fと示す)、TFT357の第2端子をノードout2(図4中、ou
t2と示す)とする。また図3(B)で示す回路でのノードとして3段目のパルス出力回
路において、TFT351の第2端子をノードG(図4中、Gと示す)とする。
レベル、第2のクロック信号がLレベルの際の動作について説明する。第1のクロック信
号CLK1がHレベルになることで、1段目のパルス出力回路のTFT351がオン状態
となる。そして、スタートパルスの電圧レベルであるHレベルが、ノードAの電圧レベル
をHレベルに上昇させる。そして、ノードAの電圧レベルがHレベルに上昇することによ
り、1段目のパルス出力回路のTFT353がオン状態になる。そして、低電源電位の電
圧レベルであるLレベルが、ノードBの電圧レベルをLレベルに下降させる。そして、ノ
ードBの電圧レベルがLレベルに下降することにより、1段目のパルス出力回路のTFT
355がオフ状態となる。そして、高電源電位の電圧レベルであるHレベルが、ノードC
の電圧レベルをHレベルに上昇させる。また、ノードBの電圧レベルがLレベルに下降す
ることにより、1段目のパルス出力回路のTFT358がオフ状態となる。そして、高電
源電位の電圧レベルであるHレベルが、ノードout1の電圧レベルをHレベルに上昇さ
せる。なお、第2のクロック信号CLK2は、Lレベルであるため、1段目のパルス出力
回路のTFT356及び2段目のパルス出力回路のTFT351はオフ状態となる。
がLレベル、第2のクロック信号がHレベルの際の動作について説明する。第1のクロッ
ク信号がLレベルになることで、1段目のパルス出力回路のTFT351がオフ状態とな
る。一方、第2のクロック信号CLK2は、Hレベルであるため、1段目のパルス出力回
路のTFT356はオン状態となる。そのため、期間T1でHレベルにあったノードCの
電圧レベルにより、ノードAの電圧レベルがHレベルを保持することとなる。そして、1
段目のパルス出力回路では、期間T1と同じ動作を行うこととなる。期間T2では、第2
のクロック信号CLK2がHレベルになることで、2段目のパルス出力回路のTFT35
1がオン状態となる。そして、ノードout1の電圧レベルであるHレベルが、ノードD
の電圧レベルをHレベルに上昇させる。そして、ノードDの電圧レベルがHレベルに上昇
することにより、2段目のパルス出力回路のTFT353がオン状態になる。そして、低
電源電位の電圧レベルであるLレベルが、ノードEの電圧レベルをLレベルに下降させる
。そして、ノードEの電圧レベルがLレベルに下降することにより、2段目のパルス出力
回路のTFT355がオフ状態となる。そして、高電源電位の電圧レベルであるHレベル
が、ノードFの電圧レベルをHレベルに上昇させる。また、ノードEの電圧レベルがLレ
ベルに下降することにより、2段目のパルス出力回路のTFT358がオフ状態となる。
そして、高電源電位の電圧レベルであるHレベルが、ノードout2の電圧レベルをHレ
ベルに上昇させる。なお、第1のクロック信号CLK1は、Lレベルであるため、2段目
のパルス出力回路のTFT356及び3段目のパルス出力回路のTFT351はオフ状態
となる。
がHレベル、第2のクロック信号がLレベルの際の動作について説明する。第1のクロッ
ク信号がHレベルになることで、1段目のパルス出力回路のTFT351がオン状態とな
る。一方、第2のクロック信号CLK2は、Lレベルであるため、1段目のパルス出力回
路のTFT356はオフ状態となる。そのため、ノードAの電圧レベルがLレベルに下降
することとなる。そして、ノードAの電圧レベルがLレベルに下降することにより、1段
目のパルス出力回路のTFT353がオフ状態になる。そして、高電源電位の電圧レベル
であるHレベルが、ノードBの電圧レベルをHレベルに上昇させる。そして、ノードBの
電圧レベルがHレベルに上昇することにより、1段目のパルス出力回路のTFT355が
オン状態となる。そして、低電源電位の電圧レベルであるLレベルが、ノードCの電圧レ
ベルをLレベルに下降させる。また、ノードBの電圧レベルがHレベルに上昇することに
より、1段目のパルス出力回路のTFT358がオン状態となる。そして、低電源電位の
電圧レベルであるLレベルが、ノードout1の電圧レベルをLレベルに下降させる。な
お、第2のクロック信号CLK2は、Lレベルであるため、1段目のパルス出力回路のT
FT356及び2段目のパルス出力回路のTFT351はオフ状態となる。また、期間T
2での1段目のパルス出力回路と同様に、2段目のパルス出力回路のTFT356はオン
状態となっており、期間T2でHレベルにあったノードFの電圧レベルにより、ノードF
の電圧レベルがHレベルを保持することとなる。そして、2段目のパルス出力回路では、
期間T2と同じ動作を行うこととなる。期間T3では、第1のクロック信号CLK1がH
レベルになることで、3段目のパルス出力回路のTFT351がオン状態となる。そして
、ノードout2の電圧レベルであるHレベルが、ノードGの電圧レベルをHレベルに上
昇させる。そして、ノードGの電圧レベルがHレベルに上昇することにより、3段目のパ
ルス出力回路のTFT353がオン状態になる。以下、順次トランジスタのオンまたはオ
フが制御されることにより、パルス出力回路を複数段組み合わせたシフトレジスタとして
駆動することができる。
ードCとの間に第2のスイッチ304が設けられている構成について示している。これは
、高電源電位VDDに接続されたTFT354により制御されるノードCの電圧レベルが
(VDD−VthN)以下(VthNはTFT354のしきい値電圧)となるためである
。第2のスイッチ304によって、ノードAとノードCとの接続を切り離して駆動するこ
とによって、ノードAの電位によるTFT353の駆動能力を高めることができるため好
適である。なお、第2のスイッチ304を設けない構成としても、本実施の形態の発明を
なし得ることができる。
積(NAND)をとって、各ソース線を駆動するための信号を生成している。そのため、
最終段のパルス出力回路においては、ソース線の数より多いパルス出力回路を設けておい
て、ソース線に出力するための信号を生成する構成とすることが好ましい。
これは、互いに逆の極性を有するクロック信号(CLK1とCLK2)を、1入力型のレ
ベルシフタ回路を並列に配置してそれぞれ振幅変換を行い(Stage1)、以後のバッ
ファ段(Stage2〜Stage4)では、互いの出力をそれぞれの反転入力信号とし
て用いる構成をとっている。
は、VSS、VDD0、VDDの3電位であり、VSS<VDD0<VDDとする。クロ
ック信号の振幅をソース線駆動回路入力部でレベルシフトする構成とすることで、低消費
電力化及びノイズの減少を図ることができる。また、図5(A)において、TFT601
、TFT603、TFT606、TFT608はダブルゲート構造をとっているが、これ
らはシングルゲートでも良いし、3つ以上のゲート電極を有するマルチゲート構造であっ
ても良い。その他のTFTに関しても、ゲート電極の数による制限は特に設けない。
有する第1の入力クロック信号(CLK in1)が入力される。第1の入力クロック信
号がHレベルのとき、TFT602、604がオン状態になり、TFT603のゲート電
極の電圧レベルがLレベルとなってオフ状態になる。ここで、TFT602のオン抵抗は
、TFT601のそれよりも十分に低く設計しておく。よってノードαは、Lレベルとな
る。第1の入力クロック信号がLレベルのとき、TFT602、604はオフ状態になる
。よって、飽和動作しているTFT601を通じて、TFT603のゲート端子の電圧レ
ベルはVDDに上昇し、その電位が(VDD−VthN)となったところでTFT601
はオフ状態になり、TFT603のゲート電極が浮遊状態となる。これによりTFT60
3がオン状態になり、ノードαの電位はVDDに上昇する。ここで、容量605により、
ノードαの電位上昇に伴って、浮遊状態となっているTFT603のゲート端子の電位が
上昇し、その電位はVDDよりも高い電位をとり、(VDD+VthN)を上回ることに
よって、ノードαに現れるHレベルはVDDに等しくなる。よって、出力信号のLレベル
はVSS、HレベルはVDDとなり、振幅変換が完了する。
2の入力クロック信号(CLK in2)が入力される。前述と同様の動作によって、T
FT606乃至TFT609および容量610で構成された1入力型のレベルシフタ回路
によって振幅変換が行われ、ノードβにはVSS/VDDの振幅を有する信号が出力され
る。なお、ノードαに現れた信号は、入力された第1の入力クロック信号に対して極性が
反転しており、ノードβに現れた信号は、入力された第2の入力クロック信号に対して極
性が反転している。
レベルシフタ回路(Stage1)の後に、バッファ段を設けている(Stage2〜S
tage4)。このバッファ段を構成するインバータ回路は2入力型であり、入力信号お
よびその反転信号を要する。2入力型を用いる理由は、低消費電力化である。前述のレベ
ルシフタ回路において、TFT602がオン状態であるとき、TFT601乃至TFT6
02を通じて、VSS−VDD間に貫通電流が流れる。2入力型を用いることによって、
動作中に貫通電流が流れないようにしている。
に入力される信号と、TFT612のゲート端子に入力される信号は、互いに逆の極性を
有する信号である。そこで、第1の入力クロック信号および第2の入力クロック信号が、
互いに極性の反転した信号であることを利用し、ノードαに現れた出力信号と、ノードβ
に現れた出力信号とを、互いの信号の反転入力信号として用いている。
T611乃至614および容量615でなるインバータ回路における動作について述べる
。
Stage2の他方であるTFT616乃至TFT619及び容量620でなるインバー
タ回路、Stage3のTFT621乃至TFT624及び容量625でなるインバータ
回路、Stage3のTFT626乃至TFT629及び容量630でなるインバータ回
路、Stage4のTFT631乃至TFT634及び容量635でなるインバータ回路
、Stage4のTFT636乃至TFT639及び容量640でなるインバータ回路な
どの、他のインバータ回路に関しても動作は同様である。
態となり、TFT613のゲート電極の電位はVDDに上昇し、その電位が(VDD−V
thN)となったところでTFT611がオフ状態となり、TFT613のゲート端子は
浮遊状態となる。一方、TFT612、614のゲート電極に入力される信号はLレベル
であるから、TFT612、614はOFFする。TFT613のゲート電極の電位は、
(VDD−VthN)まで上昇しているから、TFT613はオン状態になり、ノードγ
の電位がVDDに上昇する。ここで、前述のレベルシフタ回路の動作と同様、容量615
の働きにより、ノードγの電位上昇に伴って、浮遊状態となっているTFT613のゲー
ト電極の電位が引き上げられ、その電位はVDDよりも高い電位をとり、(VDD+Vt
hN)を上回ることによって、ノードγに現れるHレベルはVDDに等しくなる。
フ状態になり、TFT612、614のゲート端子にはHレベルが入力されてオン状態に
なる。したがって、TFT613のゲート電極の電位はLレベルとなり、ノードγにはL
レベルが現れる。
γに現れるパルスと極性が反転したパルスが出力される。
ノードεに現れるパルスと極性が反転したパルスが出力される。最終的に信号出力部(C
LK out1)および信号出力部(CLK out2)にパルスが出力される。
、Lレベル/Hレベル=VSS/VDD0であり、出力信号の振幅は、Lレベル/Hレベ
ル=VSS/VDDとなっている。
いる。スタートパルスの場合、その反転信号を持たないことから、1入力型のレベルシフ
タ回路(Stage1)の出力が、1入力型のインバータ回路(Stage2)に入力さ
れ、さらにStage1の出力とStage2の出力とを用いて、2入力型のインバータ
回路(Stage3)へと続く。回路動作に関しては、1入力型のレベルシフタ回路はク
ロック信号の場合と同様である。1入力型のインバータ回路に関しても、1入力型のレベ
ルシフタ回路と比較して、入力される信号の振幅がLレベル/Hレベル=VSS/VDD
であって、入出力パルス間の振幅変換がないことを除いて、回路内の動作は同様であるの
で、ここでは説明を省略する。なお、図5(C)において、1入力型のインバータ回路(
Stage1)はTFT641乃至644及び容量645を有し、1入力型のインバータ
回路(Stage2)はTFT646乃至649及び容量650を有し、2入力型のイン
バータ回路(Stage3)はTFT651乃至654及び容量655を有する。
の振幅は、クロック信号と同様、Lレベル/Hレベル=VSS/VDD0、出力信号の振
幅は、Lレベル/Hレベル=VSS/VDDとなっている。
は、1入力型のインバータ回路と類似であり、1入力インバータ回路における信号入力部
が2入力となり、TFT702、703およびTFT705、706が直列配置されてい
る点のみが異なる。なお、図6(A)においてTFT701がダブルゲート構造をとって
いる例を示している。
TFT702、703、705、706がONし、TFT704のゲート端子の電圧レベ
ルがLレベルとなってオフ状態となり、信号出力部(Out)にはLレベルが現れる。信
号入力部(In1)および信号入力部(In2)のいずれか一方あるいは両方にLレベル
が入力されると、TFT704のゲート端子と低電源電位VSSとは導通しないため、T
FT704のゲート端子の電圧レベルはVDDに上昇してオン状態となり、さらに容量7
07の働きによって、(VDD+VthN)よりも高い電位をとり、信号出力部(Out
)には電位VDDのHレベルが現れる。
回路(Stage1)および2入力型のインバータ回路(Stage2〜Stage4)
によって構成されている。1入力型のインバータ回路、2入力型のインバータ回路とも、
動作に関してはレベルシフタの項で説明したので、ここでは説明を省略する。なお、図6
(B)において、1入力型のインバータ回路(Stage1)はTFT711乃至714
及び容量715を有し、2入力型のインバータ回路(Stage2)はTFT716乃至
719及び容量720を有し、2入力型のインバータ回路(Stage3)はTFT72
1乃至724及び容量725を有し、2入力型のインバータ回路(Stage4)はTF
T726乃至729及び容量730を有する。
力部(25)より、サンプリングパルスが入力され、並列配置された12個のTFT73
1が同時に制御される。12個のTFT731の入力電極(1)〜(12)に、アナログ
映像信号が入力され、サンプリングパルスが入力されたときの映像信号の電位を、ソース
線に書き込む働きをする。
を、画素TFTと同一の極性を有する単極性で、且つエンハンスメント型のTFTである
とする。これにより、相補型の回路構成とするための工程を省略することが可能となり、
製造コストの削減や歩留まり向上に寄与することが出来る。
た図である。クロック信号用レベルシフタ751、スタートパルス用レベルシフタ752
、シフトレジスタ781を構成するパルス出力回路753、NAND回路754、バッフ
ァ755を有する。
K2)、スタートパルス(SP)が入力される。これらの入力信号は、外部から低電圧振
幅の信号として入力された直後、クロック信号用レベルシフタ751、スタートパルス用
レベルシフタ752によって振幅変換を受け、高電圧振幅の信号として駆動回路に入力さ
れる。
スタートパルス用レベルシフタ752、及びNAND回路754の構成および動作に関し
ては、ソース線駆動回路に用いたものと同様であるので、ここでは説明を省略する。
、図8では、複数段形成されるパルス出力回路のうち、一段目にあたるパルス出力回路に
ついて示すものである。
供給される電源線802、制御信号線803、制御信号線804、制御信号線805、T
FT351、TFT352、TFT353、TFT354、TFT355、TFT356
、TFT357、TFT358で構成される。
クト孔809について示している。なお第1の配線層807は、ゲート電極を形成する層
である。また、第2の配線層808は、トランジスタのソース電極またはドレイン電極を
形成する層である。
中、制御信号線803はスタートパルスSPが供給される配線であり、制御信号線804
は第1のクロック信号が供給される配線であり、制御信号線805は第2のクロック信号
が供給される配線であり、電源線801は高電源電位VDDが供給される配線であり、電
源線802は、低電源電位VSSが供給される配線である。
FT358をEEMOSで構成とするものである。そのため、TFTを流れるオフ電流を
小さくすることができる。また酸化物半導体膜をチャネル形成領域に用いたTFTは、ア
モルファスシリコンをチャネル形成領域に用いたTFTに比べ、移動度等の電気的特性に
優れるため、性能を落とすことなく、回路におけるTFTが占める面積を縮小することが
できる。
チャネル形成領域の形状をU字型にしてもよい。また図中では各TFTのサイズについて
同サイズとして示しているが、後段の負荷の大きさに応じてTFTの大きさを適宜変更し
ても良い。
る。図9では、2つのnチャネル型の薄膜トランジスタを用いて駆動回路を構成するイン
バータ回路、例えば図8におけるTFT354及びTFT355の断面を示して、その作
製を以下説明する。なお、TFT354及びTFT355の断面は、図8中の点線A−B
、及びC−Dについて示すものである。
置したエンハンスメント型トランジスタを用いて画素電極への電圧印加のオンオフを切り
替える。この画素部に配置するエンハンスメント型トランジスタは、酸化物半導体を用い
ており、その電気特性は、ゲート電圧±20Vにおいて、オンオフ比が109以上である
ため、リーク電流が少なく、低消費電力駆動を実現することができる。
T354、TFT355は、半導体層下にゲート絶縁膜を介してゲート電極が設けられ、
半導体層上に配線が設けられている薄膜トランジスタの例である。
2を設ける。第1のゲート電極901及び第2のゲート電極902の材料は、アルミニウ
ム(Al)や銅(Cu)などの低抵抗導電性材料で形成することが望ましいが、Al単体
では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わ
せて形成する。耐熱性導電性材料としては、チタン(Ti)、タンタル(Ta)、タング
ステン(W)、モリブデン(Mo)、クロム(Cr)、ネオジム(Nd)、スカンジウム
(Sc)から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組
み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。
、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブ
デン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層
した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい
。3層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウム
と珪素の合金またはアルミニウムとチタンの合金と、窒化チタンまたはチタン層とを積層
した積層とすることが好ましい。
には、第1の酸化物半導体膜905と、第2の酸化物半導体膜907とを設ける。
904を介して第1のゲート電極901と直接接続した第1配線909、及び第2の酸化
物半導体膜907上に延在した第2配線910を設ける。また、第2の酸化物半導体膜9
07上には第3配線911を設ける。
電極901と重なる第1の酸化物半導体膜905とを有し、第1配線909、第2配線9
10に接続される。
ゲート電極902と重なる第2の酸化物半導体膜907とを有し、第2配線910、第3
配線911に接続される。
第1の酸化物半導体膜905と第2配線910との間にはn+層906bを設ける。また
、第2の酸化物半導体膜907と第2配線910との間にはn+層908aを設け、第2
の酸化物半導体膜907と第3配線911との間にはn+層908bを設ける。
、906b、908a、908bは、In−Ga−Zn−O系非単結晶膜であり、第1の
酸化物半導体膜905、第2の酸化物半導体膜907の成膜条件とは異なる成膜条件で形
成され、より低抵抗な酸化物半導体膜である。なお、本実施の形態では、n+層906a
、906b、908a、908bは、In−Ga−Zn−O系非単結晶膜であり、少なく
ともアモルファス成分を含んでいるものとする。n+層906a、906b、908a、
908bは非晶質構造の中に結晶粒(ナノクリスタル)を含む場合がある。このn+層9
06a、906b、908a、908b中の結晶粒(ナノクリスタル)は直径1nm〜1
0nm、代表的には2nm〜4nm程度である。
配線909、第2配線910、第3配線911と、第1の酸化物半導体膜905、第2の
酸化物半導体膜907との間を良好な接合としてショットキー接合に比べて熱的にも安定
動作を有せしめることができる。また、チャネルのキャリアを供給する(ソース側)、ま
たはチャネルのキャリアを安定して吸収する(ドレイン側)、または抵抗成分を配線との
界面に作らないためにも積極的にn+層を設けると効果的である。また低抵抗化により、
高いドレイン電圧でも良好な移動度を保持することができる。
09は、ゲート絶縁層903に形成されたコンタクトホール904を介してTFT354
の第1のゲート電極901と直接接続する。直接接続させることにより、良好なコンタク
トを得ることができ、接触抵抗を低減することができる。第1のゲート電極901と第1
配線909を他の導電膜、例えば透明導電膜を介して接続する場合に比べて、コンタクト
ホールの数の低減、コンタクトホールの数の低減による占有面積の縮小を図ることができ
る。
1の酸化物半導体膜905、及び第2の酸化物半導体膜907上に、OH基を含む酸化珪
素膜912、窒化珪素膜913を形成する。本実施の形態で、TEOS(化学式Si(O
C2H5)4))のようなOH基を有する化合物を用いて、配線層及び酸化物半導体膜上
に酸化珪素膜を形成し、酸化珪素膜中がOH基を含んだ膜とすることが好適である。OH
基を含む酸化珪素膜は、プラズマCVD法でTEOSとO2とを混合し、反応圧力40P
a、基板温度300〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.
8W/cm2で放電させて形成することができる。またOH基を含む酸化珪素膜912上
には、窒化珪素膜913も同様にプラズマCVD法でSiH4、NH3により、作製すれ
ばよい。本実施の形態で開示するように、第1の酸化物半導体膜905、及び第2の酸化
物半導体膜907上に、OH基を含む酸化珪素膜912及び窒化珪素膜913を連続して
成膜することにより、OH基による酸化物半導体膜中のダングリングボンドの終端化、及
び酸化物半導体膜中の酸素が欠損することに伴う低抵抗化の防止を図ることができる。そ
の結果、TFTのしきい値電圧のシフトを低減し、エンハンスメント型トランジスタであ
ることによるオフ電流の低減の効果を持続することができる。
半導体膜907上に、OH基を含む酸化珪素膜912及び窒化珪素膜913を連続して成
膜することにより、パッシベーション膜としての機能を有する窒化珪素膜を酸化物半導体
膜に直接接しない構成を取ることができる。すなわち、酸化物半導体膜が窒化珪素膜中に
ある窒素によって窒化されることによる低抵抗化を低減することができる。またOH基を
含む酸化珪素膜を、窒化珪素膜と酸化物半導体膜との間に配置することにより、窒化珪素
膜を成膜することに伴う応力を緩和し、酸化物半導体に応力によるストレスがかかること
で生じる酸化物半導体の水素化(または還元化)を低減することができる。
にn+層906a、906b、908a、908bを設ける構成について示したが、図9
(B)に示すように必ずしも設ける必要はない。またコンタクトホール904を介した配
線層とゲート電極との接続は、回路構成に応じて適宜接続または非接続を選択して構成す
ればよい。
7上に、OH基を含む酸化珪素膜912及び窒化珪素膜913を連続して成膜したが、他
の構成でもよい。例えば、ソース領域及びドレイン領域を分離する際の、いわゆるチャネ
ルストップ膜として、OH基を含む酸化珪素膜を形成し、その上に窒化珪素膜を設ける構
成としてもよい。図10(A)、(B)に一例について示し説明する。図10(A)、(
B)に示すTFTの断面構造においては、図9(A)、(B)と同じ構成のものについて
は、同じ符号を付している。
上には、図9(A)、(B)のOH基を含む酸化珪素膜912と同様にして形成された第
1のチャネル保護層1001、第2のチャネル保護層1002を有する。また図10(A
)では、第1のチャネル保護層1001及び第2のチャネル保護層1002を覆って、n
+層906a、906b、908a、908bを形成し、エッチングすることでソース領
域とドレイン領域とを分離している。n+層906a、906b、908a、908bを
形成後、図10(A)に示すように、第1配線909、第2配線910、第3配線911
を形成し、第1のチャネル保護層1001上、第2のチャネル保護膜1002上、および
第1配線909乃至第3配線911上に窒化珪素膜を形成する。第1の酸化物半導体膜9
05上及び第2の酸化物半導体膜907上で、図10(A)に示すように、OH基を含む
酸化珪素膜及び窒化珪素膜を成膜することにより、パッシベーション膜としての機能を有
する窒化珪素膜を酸化物半導体膜に直接接しない構成を取ることができる。すなわち、酸
化物半導体膜が窒化珪素膜中にある窒素によって窒化されることによる低抵抗化を低減す
ることができる。その結果、TFTのしきい値電圧のシフトを低減し、エンハンスメント
型トランジスタであることによるオフ電流の低減の効果を持続することができる。
その上に窒化珪素膜を配置する構成としている。なお、図10(A)に示す構成では図9
(A)と同様にn+層を設ける構成について示したが、図9(B)と同様にn+層を設け
ない図10(B)に示す構成としても良い。
が、本実施の形態のTFTの構成は逆スタガ型のTFTに限らない。一例としては、コプ
レナー型のTFTにおいても同様の効果を奏するものである。図11(A)、(B)に断
面構造の一例について示し、説明する。なお、図11(A)、(B)に示すTFTの断面
構造においては、図9(A)、(B)と同じ構成のものについては、同じ符号を付してい
る。
第3配線911がn+層906a、906b、908a、908bとともに積層して形成
されている。そして、第1の酸化物半導体膜905及び第2の酸化物半導体膜907は、
n+層906a、906b、908a、908b積層された第1配線909乃至第3配線
911の開口部に設けられている。そして図11(A)に示すように、n+層906a、
906b、908a、908b上、並びに第1の酸化物半導体膜905及び第2の酸化物
半導体膜907上にOH基を含む酸化珪素膜1101を形成する。OH基を含む酸化珪素
膜1101上には、パッシベーション膜としての機能を有する窒化珪素膜1102を形成
する。第1の酸化物半導体膜905上及び第2の酸化物半導体膜907上で、図11(A
)に示すように、OH基を含む酸化珪素膜及び窒化珪素膜を成膜することにより、パッシ
ベーション膜としての機能を有する窒化珪素膜を酸化物半導体膜に直接接しない構成を取
ることができる。すなわち、酸化物半導体膜が窒化珪素膜中にある窒素によって窒化され
ることによる低抵抗化を低減することができる。またOH基を含む酸化珪素膜を、窒化珪
素膜と酸化物半導体膜との間に配置することにより、窒化珪素膜を成膜することに伴う応
力を緩和し、酸化物半導体に応力によるストレスがかかることで生じる酸化物半導体の水
素化(または還元化)を低減することができる。その結果、TFTのしきい値電圧のシフ
トを低減し、エンハンスメント型トランジスタであることによるオフ電流の低減の効果を
持続することができる。
その上に窒化珪素膜を配置する構成としている。なお、図11(A)に示す構成では図9
(A)、図10(A)と同様にn+層を設ける構成について示したが、図9(B)、図1
0(B)と同様にn+層を設けない図11(B)に示す構成としても良い。
中にある窒素によって窒化されることによる低抵抗化を低減し、且つ酸化物半導体の水素
化(または還元化)を低減することができる。その結果、TFTのしきい値電圧のシフト
を低減し、エンハンスメント型トランジスタであることによるオフ電流の低減の効果を持
続することができる。そして、エンハンスメント型のTFTで、表示装置の画素を構成す
るTFT、及び駆動回路を構成するTFTを作製する際に、酸化物半導体膜の上下にゲー
ト電極を設けてしきい値制御を行い、2つのゲート電極に電圧を制御することでエンハン
スメント型のTFTとする構成に比べ、簡単な構成でエンハンスメント型のTFTを形成
することができる。
膜トランジスタを用いて駆動回路を構成するインバータ回路の断面図について、図9(A
)を例にして、その作製工程を以下図12(A)、図12(B)、及び図12(C)で説
明する。なお、TFT354及びTFT355の断面は、図8中の点線A−B、及びC−
Dについて示すものである。
選択的に第1の導電膜のエッチングを行い、第1のゲート電極901及び第2のゲート電
極902を形成する。次いで、第1のゲート電極901及び第2のゲート電極902を覆
うゲート絶縁層903をプラズマCVD法またはスパッタ法を用いて形成する。ゲート絶
縁層903は、CVD法又はスパッタ法等を用いて、酸化珪素層、窒化珪素層、酸化窒化
珪素層又は窒化酸化珪素層を単層で又は積層して形成することができる。また、ゲート絶
縁層903として、有機シランガスを用いたCVD法により酸化珪素層を形成することも
可能である。有機シランガスとしては、珪酸エチル(TEOS:化学式Si(OC2H5
)4)、テトラメチルシラン(TMS:化学式Si(CH3)4)、テトラメチルシクロ
テトラシロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)
、ヘキサメチルジシラザン(HMDS)、トリエトキシシラン(SiH(OC2H5)3
)、トリスジメチルアミノシラン(SiH(N(CH3)2)3)等の珪素含有化合物を
用いることができる。
のゲート電極901に達するコンタクトホール904を形成する。ここまでの段階での断
面図が図12(A)に相当する。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、ゲート絶縁層903の表面及びコンタクトホール90
4の底面に付着しているゴミを除去することが好ましい。逆スパッタとは、ターゲット側
に電圧を印加せずに、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板
にプラズマを形成して表面を改質する方法である。なお、アルゴンに代えて窒素、ヘリウ
ムなどを用いてもよい。また、アルゴン雰囲気に酸素、水素、N2Oなどを加えた雰囲気
で行ってもよい。また、アルゴン雰囲気にCl2、CF4などを加えた雰囲気で行っても
よい。
を行う。次いで、スパッタ法により第2の導電膜を形成し、第4のフォトマスクを用いて
選択的に第2の導電膜のエッチングを行い、第1配線909、第2配線910、及び第3
配線911を形成する。第1配線909は、コンタクトホール904を介して第1のゲー
ト電極901と直接接する。なお、第2の導電膜をスパッタ法により成膜する前に、アル
ゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層903の表面
、n+層の表面、及びコンタクトホール904の底面に付着しているゴミを除去すること
が好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基
板側にRF電源を用いて電圧を印加して基板にプラズマを形成して表面を改質する方法で
ある。なお、アルゴンに代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲
気に酸素、水素、N2Oなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にC
l2、CF4などを加えた雰囲気で行ってもよい。
ッチングして、n+層906a、906b、908a、908b、第1の酸化物半導体膜
905、第2の酸化物半導体膜907を形成する。このエッチングで第1のゲート電極及
び第2のゲート電極と重なる部分の第1の酸化物半導体膜905、第2の酸化物半導体膜
907の厚さは薄くなる。このエッチングが終了した段階でTFT354とTFT355
が完成する。ここまでの段階での断面図が図12(B)に相当する。
この加熱処理を行うタイミングは限定されず、酸化物半導体膜の成膜後であればいつ行っ
てもよい。
する。有機シランガスとしては、珪酸エチル(TEOS:化学式Si(OC2H5)4)
、テトラメチルシラン(TMS:化学式Si(CH3)4)、テトラメチルシクロテトラ
シロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキ
サメチルジシラザン(HMDS)、トリエトキシシラン(SiH(OC2H5)3)、ト
リスジメチルアミノシラン(SiH(N(CH3)2)3)等の珪素含有化合物を用いる
ことができる。OH基を含む酸化珪素膜912上には、窒化珪素膜913を形成する。O
H基を含む酸化珪素膜912及び窒化珪素膜913により、パッシベーション膜としての
機能を有する窒化珪素膜を酸化物半導体膜に直接接しない構成を取ることができる。また
、酸化物半導体膜上に、OH基を含む酸化珪素膜及び窒化珪素膜を連続して成膜すること
により、OH基による酸化物半導体膜中のダングリングボンドの終端化、及び酸化物半導
体膜中の酸素が欠損することに伴う低抵抗化の防止を図ることができ、その結果、TFT
のしきい値電圧のシフトを低減し、エンハンスメント型トランジスタであることによるオ
フ電流の低減の効果を持続することができる。ここまでの段階での断面図が図12(C)
に相当する。
フォトマスクを用いて、選択的にエッチングしてコンタクトホールを形成した後、画素電
極と同じ材料を用いて第3の導電膜を形成する。そして、第6のフォトマスクを用いて第
3の導電膜を選択的にエッチングして第1配線乃至第3配線と同じ層と電気的に接続する
ための接続配線を形成する。
素部においても、ある一つのTFTのゲート端子と他のトランジスタのソースまたはドレ
インとなる電極とを直接接続させるためのコンタクトホールを有している。このコンタク
トホールは、第2のフォトマスクを用いてゲート絶縁膜にコンタクトホールを形成する際
に同じマスクを用いて形成することができる。
端子部において、ゲート配線に達するコンタクトホールを形成する際、第2のフォトマス
クを用いてゲート絶縁膜にコンタクトホールを形成する際に同じマスクを用いて形成する
ことができる。
枚増えるが、第2の導電膜をエッチングするフォトマスクと、n+層及び酸化物半導体膜
の一部をエッチングするフォトマスクを別々に用いてエッチングを行ってもよい。
選択的に第1の導電膜のエッチングを行い、第1のゲート電極901及び第2のゲート電
極902を形成する。次いで、第1のゲート電極901及び第2のゲート電極902を覆
うゲート絶縁層903をプラズマCVD法またはスパッタ法を用いて形成する。
を行う。こうして、第1のゲート電極901とゲート絶縁層903を介して重なる酸化物
半導体膜905、及びn+層906が形成され、第2のゲート電極902とゲート絶縁層
903を介して重なる酸化物半導体膜907、n+層908が形成される。ここまでの段
階での断面図が図13(A)に相当する。
のゲート電極902に達するコンタクトホール904を形成する。ここまでの段階での断
面図が図13(B)に相当する。
第2の導電膜のエッチングを行い、第1配線909、第2配線910、及び第3配線91
1を形成する。なお、第2の導電膜をスパッタ法により成膜する前に、アルゴンガスを導
入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層903の表面、n+層90
6、908の表面、及びコンタクトホール904の底面に付着しているゴミを除去するこ
とが好ましい。なお、アルゴンに代えて窒素、ヘリウムなどを用いてもよい。また、アル
ゴン雰囲気に酸素、水素、N2Oなどを加えた雰囲気で行ってもよい。また、アルゴン雰
囲気にCl2、CF4などを加えた雰囲気で行ってもよい。
後、他の成膜を行うことなく第2の導電膜を形成することができるため、図12で説明し
たコンタクトホールの底面が曝される工程数を少なくすることができ、ゲート電極の材料
の材料選択の自由度が広げることができる。図13(A)乃至(D)で説明する工程にお
いては、コンタクトホール904で露出しているゲート電極面に接して酸化物半導体膜が
成膜されるため、酸化物半導体膜のエッチング工程でゲート電極の材料がエッチングされ
ないエッチング条件またはゲート電極の材料を選択する必要がある。
ッチングして、n+層906a、906b、908a、908b、第1の酸化物半導体膜
905、第2の酸化物半導体膜907を形成する。このエッチングで第1のゲート電極及
び第2のゲート電極と重なる部分の第1の酸化物半導体膜905、第2の酸化物半導体膜
907の厚さは薄くなる。このエッチングが終了した段階でTFT354とTFT355
が完成する。
この加熱処理を行うタイミングは限定されず、酸化物半導体膜の成膜後であればいつ行っ
てもよい。
する。有機シランガスとしては、珪酸エチル(TEOS:化学式Si(OC2H5)4)
、テトラメチルシラン(TMS:化学式Si(CH3)4)、テトラメチルシクロテトラ
シロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキ
サメチルジシラザン(HMDS)、トリエトキシシラン(SiH(OC2H5)3)、ト
リスジメチルアミノシラン(SiH(N(CH3)2)3)等の珪素含有化合物を用いる
ことができる。OH基を含む酸化珪素膜912上には、窒化珪素膜913を形成する。O
H基を含む酸化珪素膜912及び窒化珪素膜913により、パッシベーション膜としての
機能を有する窒化珪素膜を酸化物半導体膜に直接接しない構成を取ることができる。また
、酸化物半導体膜上に、OH基を含む酸化珪素膜及び窒化珪素膜を連続して成膜すること
により、OH基による酸化物半導体膜中のダングリングボンドの終端化、及び酸化物半導
体膜中の酸素が欠損することに伴う低抵抗化の防止を図ることができ、その結果、TFT
のしきい値電圧のシフトを低減し、エンハンスメント型トランジスタであることによるオ
フ電流の低減の効果を持続することができる。ここまでの段階での断面図が図13(D)
に相当する。
フォトマスクを用いて、選択的にエッチングしてコンタクトホールを形成した後、画素電
極と同じ材料を用いて第3の導電膜を形成する。そして、第6のフォトマスクを用いて第
3の導電膜を選択的にエッチングして第1配線乃至第3配線と同じ層と電気的に接続する
ための接続配線を形成する。
素部においても、ある一つのTFTのゲート端子と他のトランジスタのソースまたはドレ
インとなる電極とを直接接続させるためのコンタクトホールを有している。このコンタク
トホールは、第2のフォトマスクを用いてゲート絶縁膜にコンタクトホールを形成する際
に同じマスクを用いて形成することができる。
端子部において、ゲート配線に達するコンタクトホールを形成する際、第2のフォトマス
クを用いてゲート絶縁膜にコンタクトホールを形成する際に同じマスクを用いて形成する
ことができる。
枚増えるが、第2の導電膜をエッチングするフォトマスクと、n+層及び酸化物半導体膜
の一部をエッチングするフォトマスクを別々に用いてエッチングを行ってもよい。
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
上記実施の形態においては、表示装置の駆動回路におけるシフトレジスタとして、スタ
ティック回路によるシフトレジスタにおける一例について示した。本実施の形態では、ダ
イナミック回路によるシフトレジスタを用いて駆動回路を構成する一例について説明する
。
ス出力回路の構成を説明する。図14(A)に示すパルス出力回路1400は、一例とし
て、スタートパルスSPが入力端子より入力されるインバータ回路1401と、インバー
タ回路1401の出力端子に一方の端子が接続されたスイッチ1402と、スイッチ14
02の他方の端子に接続された容量素子1403と、で構成される。なお、奇数段目のパ
ルス出力回路のスイッチ1402は、第1のクロック信号(CLK1)によってオンまた
はオフは制御される。また偶数段目のパルス出力回路のスイッチ1402は、第2のクロ
ック信号(CLK2)によってオンまたはオフが制御される。
1400は、TFT1411、TFT1412、TFT1413、容量素子1414を有
する。また奇数段目のパルス出力回路は、第1のクロック信号CLK1を供給するための
配線1415、偶数段目のパルス出力回路は第2のクロック信号CLK2を供給するため
の配線1416に接続されている。パルス出力回路1400において、TFT1411及
びTFT1412は、図14(A)で示したインバータ回路1401に相当し、EEMO
S回路で構成される。また、TFT1413は、図14(A)で示したスイッチ1402
に相当する。容量素子1414は、図14(A)で示した容量素子1403に相当する。
なおTFT1413は、TFT1411及びTFT1412と同様に、エンハンスメント
型トランジスタで構成することが好ましい。スイッチとしてエンハンスメント型トランジ
スタを用いることにより、トランジスタのオフ電流を低減することができるため、低消費
電力化が図れるとともに、作製プロセスを簡略することができる。
ングチャートを示す。なお、図14(C)では、説明のため、図14(B)中の回路のノ
ードについてA乃至Eの符号を付して説明するものとする。まず、スタートパルスSPが
TFT1411に入力され、スタートパルスSPの反転した信号がノードAに現れる。ノ
ードAの信号は、第1のクロック信号CLK1がHレベルのときノードBに移り、ノード
BにノードAの信号が反映されて現れる。そして、ノードBの信号は、インバータ回路に
よって反転され、ノードCにノードBの反転した信号が現れる。ノードCの信号は、第2
のクロック信号CLK2がLレベルにあってスイッチが閉じているため、ノードDには現
れない。次に第1のクロック信号CLK1がLレベルにあって第2のクロック信号CLK
2がHレベルになると、ノードCの信号はノードDに移り、ノードDにノードCの信号が
反映されて現れる。そして、ノードDの信号は、インバータ回路によって反転され、ノー
ドEにノードDの反転した信号が現れる。そして第1のクロック信号CLK1及び第2の
クロック信号CLK2を交互にHレベルとすることで、図14(A)、(B)で示した回
路をシフトレジスタとして機能させることができる。
しきい値電圧の分、出力信号の電位が低下してしまうことがある。そのため、図14(D
)に示すブートストラップ法を用いるインバータ回路でパルス出力回路を構成することで
、信号の電位の低下を招くことなく、シフトレジスタとして機能させることができる。
すパルス出力回路1500は、TFT1501、TFT1502、TFT1503、容量
素子1504を有する。また奇数段目のパルス出力回路は、第1のクロック信号CLK1
を供給するための配線1505、偶数段目のパルス出力回路は第2のクロック信号CLK
2を供給するための配線1506に接続されている。パルス出力回路1500において、
TFT1501及びTFT1502は、図14(A)で示したインバータ回路1401に
相当し、EEMOS回路で構成される。また、TFT1503は、図14(A)で示した
スイッチ1402に相当する。容量素子1504は、図14(A)で示した容量素子14
03に相当する。なおTFT1503は、TFT1501及びTFT1502と同様に、
エンハンスメント型トランジスタで構成することが好ましい。スイッチとしてエンハンス
メント型トランジスタを用いることにより、トランジスタのオフ電流を低減することがで
きるため、低消費電力化が図れるとともに、作製プロセスを簡略することができる。
ト端子に、第1のクロック信号CLK1を供給するための、配線1505が接続されてい
る点にある。図15(A)に示すパルス出力回路1500は、図15(B)に示すタイミ
ングチャートのように動作し、第1のクロック信号CLK1がHレベルにあるとき、スタ
ートパルスSPがHレベルならばノードA、ノードB共にLレベルとなり、スタートパル
スSPがLレベルならば、ノードA、ノードB共にHレベルとなる。そして、第1のクロ
ック信号CLK1がLレベルにあるとき、ノードBの電位が保持することができる。すな
わち、TFT1502を第1のクロック信号CLK1でオンまたはオフを制御することに
より、TFT1503のオンまたはオフに同期して制御することができる。そのため、イ
ンバータ回路を構成するTFTが共に導通状態にある際の、高電源電位が供給される配線
と低電源電位が供給される配線の間を流れてしまう電流を低減することができ、低消費電
力化を図ることができる。
回路、及びゲート線駆動回路に用いることができる。なおシフトレジスタより出力される
信号を、論理回路等を介して出力することによって、所望の信号を得る構成としても良い
。
施の形態1と同様に、TFTの第1の酸化物半導体膜、及び第2の酸化物半導体膜上に、
OH基を含む酸化珪素膜及び窒化珪素膜を連続して成膜することにより、OH基による酸
化物半導体膜中のダングリングボンドの終端化、及び酸化物半導体膜中の酸素が欠損する
ことに伴う低抵抗化の防止を図ることができる。その結果、TFTのしきい値電圧のシフ
トを低減し、エンハンスメント型トランジスタであることによるオフ電流の低減の効果を
持続することができる。
の酸化物半導体膜、及び第2の酸化物半導体膜上に、OH基を含む酸化珪素膜及び窒化珪
素膜を連続して成膜することにより、パッシベーション膜としての機能を有する窒化珪素
膜を酸化物半導体膜に直接接しない構成を取ることができる。すなわち、酸化物半導体膜
が窒化珪素膜中にある窒素によって窒化されることによる低抵抗化を低減することができ
る。またOH基を含む酸化珪素膜を、窒化珪素膜と酸化物半導体膜との間に配置すること
により、窒化珪素膜を成膜することに伴う応力を緩和し、酸化物半導体に応力によるスト
レスがかかることで生じる酸化物半導体の水素化(または還元化)を低減することができ
る。また、酸化物半導体膜をチャネル形成領域に用いたTFTは、アモルファスシリコン
をチャネル形成領域に用いたTFTに比べ、移動度等の電気的特性に優れるため、性能を
落とすことなく、回路におけるTFTが占める面積を縮小することができる。
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
本実施の形態では、駆動回路を含む表示装置の作製工程について、図16乃至図23を用
いて説明する。
ルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
い、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極(画
素薄膜トランジスタ部のゲート電極層1601を含むゲート配線、容量部の容量配線16
08、及び端子部の第1の端子1621)を形成する。このとき少なくともゲート電極層
1601の端部にテーパー形状が形成されるようにエッチングする。この段階での断面図
を図16(A)に示した。なお、この段階での上面図が図18に相当する。
1は、アルミニウム(Al)や銅(Cu)などの低抵抗導電性材料で形成することが望ま
しい。Al単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので、耐熱性導電
性材料と組み合わせて形成する。耐熱性導電性材料としては、チタン(Ti)、タンタル
(Ta)、タングステン(W)、モリブデン(Mo)、クロム(Cr)、ネオジム(Nd
)、スカンジウム(Sc)から選ばれた元素、または上述した元素を成分とする合金か、
上述した元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する
。
層1602はスパッタ法などを用い、膜厚を50〜250nmとする。
を形成する。勿論、ゲート絶縁層1602はこのような酸化珪素膜に限定されるものでな
く、酸化窒化珪素膜、窒化珪素膜、酸化アルミニウム膜、酸化タンタル膜などの他の絶縁
膜を用い、これらの材料から成る単層または積層構造として形成しても良い。
スパッタを行い、ゲート絶縁層1602の表面に付着しているゴミを除去することが好ま
しい。なお、アルゴンに代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲
気に酸素、水素、N2Oなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にC
l2、CF4などを加えた雰囲気で行ってもよい。
−Ga−Zn−O系非単結晶膜)を成膜する。プラズマ処理後、大気に曝すことなく第1
のIn−Ga−Zn−O系非単結晶膜を成膜することは、ゲート絶縁層1602と第1の
酸化物半導体膜の界面にゴミや水分を付着させない点で有用である。ここでは、直径8イ
ンチのIn、Ga、及びZnを含む酸化物半導体ターゲット(In2O3:Ga2O3:
ZnO=1:1:1)を用いて、基板とターゲットとの間の距離を170mm、圧力0.
4Pa、直流(DC)電源0.5kW、アルゴン又は酸素雰囲気下で成膜する。なお、パ
ルス直流(DC)電源を用いると、ゴミが軽減でき、膜厚分布も均一となるため好ましい
。第1のIn−Ga−Zn−O系非単結晶膜の膜厚は、5nm〜200nmとする。本実
施の形態では第1のIn−Ga−Zn−O系非単結晶膜の膜厚は、100nmとする。
a−Zn−O系非単結晶膜)をスパッタ法で成膜する。ここでは、In2O3:Ga2O
3:ZnO=1:1:1としたターゲットを用い、成膜条件は、圧力を0.4Paとし、
電力を500Wとし、成膜温度を室温とし、アルゴンガス流量40sccmを導入してス
パッタリング法により成膜を行う。In2O3:Ga2O3:ZnO=1:1:1とした
ターゲットを意図的に用いているにも関わらず、成膜直後で大きさ1nm〜10nmの結
晶粒を含むIn−Ga−Zn−O系非単結晶膜が形成されることがある。なお、ターゲッ
トの成分比、成膜圧力(0.1Pa〜2.0Pa)、電力(250W〜3000W:8イ
ンチφ)、温度(室温〜100℃)、反応性スパッタの成膜条件などを適宜調節すること
で結晶粒の有無や、結晶粒の密度や、直径サイズは、1nm〜10nmの範囲で調節され
うると言える。第2のIn−Ga−Zn−O系非単結晶膜の膜厚は、5nm〜20nmと
する。勿論、膜中に結晶粒が含まれる場合、含まれる結晶粒のサイズが膜厚を超える大き
さとならない。本実施の形態では第2のIn−Ga−Zn−O系非単結晶膜の膜厚は、5
nmとする。
の成膜条件と異ならせる。例えば、第2のIn−Ga−Zn−O系非単結晶膜の成膜条件
における酸素ガス流量とアルゴンガス流量の比よりも、第1のIn−Ga−Zn−O系非
単結晶膜の成膜条件における酸素ガス流量とアルゴンガス流量の比が大きい条件とする。
具体的には、第2のIn−Ga−Zn−O系非単結晶膜の成膜条件は、希ガス(アルゴン
、又はヘリウムなど)雰囲気下(または酸素ガス10%以下、アルゴンガス90%以上)
とし、第1のIn−Ga−Zn−O系非単結晶膜の成膜条件は、酸素雰囲気下とする。
と同一チャンバーを用いて行ってもよいし、先に逆スパッタを行ったチャンバーと異なる
チャンバーで行ってもよい。
があり、さらにパルス的にバイアスを与えるパルスDCスパッタ法もある。RFスパッタ
法は主に絶縁膜を成膜する場合に用いられ、DCスパッタ法は主に金属膜を成膜する場合
に用いられる。
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるECRスパッタ
法を用いるスパッタ装置がある。
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
Ga−Zn−O系非単結晶膜及び第2のIn−Ga−Zn−O系非単結晶膜をエッチング
する。ここではITO07N(関東化学社製)を用いたウェットエッチングにより、不要
な部分を除去して第1のIn−Ga−Zn−O系非単結晶膜である酸化物半導体膜160
9、第2のIn−Ga−Zn−O系非単結晶膜である酸化物半導体膜1611を形成する
。なお、ここでのエッチングは、ウェットエッチングに限定されずドライエッチングを用
いてもよい。この段階での断面図を図16(B)に示した。なお、この段階での上面図が
図19に相当する。
により不要な部分を除去してゲート電極層と同じ材料の配線や電極層に達するコンタクト
ホールを形成する。このコンタクトホールは後に形成する導電膜と直接接続するために設
ける。例えば、駆動回路部において、ゲート電極層とソース電極層或いはドレイン電極層
とが直接接する薄膜トランジスタや、端子部のゲート配線と電気的に接続する端子を形成
する場合にコンタクトホールを形成する。
1632をスパッタ法や真空蒸着法で形成する。この段階での断面図を図16(C)に示
した。
または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げら
れる。また、200℃〜600℃の熱処理を行う場合には、この熱処理に耐える耐熱性を
導電膜に持たせることが好ましい。Al単体では耐熱性が劣り、また腐蝕しやすい等の問
題点があるので耐熱性導電性材料と組み合わせて形成する。Alと組み合わせる耐熱性導
電性材料としては、チタン(Ti)、タンタル(Ta)、タングステン(W)、モリブデ
ン(Mo)、クロム(Cr)、ネオジム(Nd)、スカンジウム(Sc)から選ばれた元
素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、また
は上述した元素を成分とする窒化物で形成する。
2層構造としてもよく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜1
632としてTi膜と、そのTi膜上に重ねてNdを含むアルミニウム(Al−Nd)膜
を積層し、さらにその上にTi膜を成膜する3層構造としてもよい。導電膜1632は、
珪素を含むアルミニウム膜の単層構造としてもよい。
チングにより不要な部分を除去してソース電極層又はドレイン電極層1605a、160
5b、ソース領域又はドレイン領域として機能するn+層1604a、1604b、及び
接続電極1620を形成する。この際のエッチング方法としてウェットエッチングまたは
ドライエッチングを用いる。例えば導電膜1632としてアルミニウム膜、又はアルミニ
ウム合金膜を用いる場合は、燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチング
を行うことができる。ここでは、アンモニア過水(過酸化水素:アンモニア:水=5:2
:2)を用いたウェットエッチングにより、Ti膜の導電膜1632をエッチングしてソ
ース電極層又はドレイン電極層1605a、1605bを、酸化物半導体膜1611をエ
ッチングしてn+層1604a、1604bを形成する。このエッチング工程において、
酸化物半導体膜1609の露出領域も一部エッチングされ、半導体層1603となる。よ
ってn+層1604a、1604bの間の半導体層1603のチャネル形成領域は膜厚の
薄い領域となる。図17(A)においては、ソース電極層又はドレイン電極層1605a
、1605b、n+層1604a、1604bのエッチングをアンモニア過水をエッチン
グ剤として用いることによって一度に行うため、ソース電極層又はドレイン電極層160
5a、1605b及びn+層1604a、1604bの端部は一致し、連続的な構造とな
っている。またウェットエッチングを用いるために、エッチングが等方的に行われ、ソー
ス電極層又はドレイン電極層1605a、1605bの端部はレジストマスク1631よ
り後退している。以上の工程で半導体層1603をチャネル形成領域とする薄膜トランジ
スタ1670が作製できる。この段階での断面図を図17(A)に示した。なお、この段
階での上面図が図20に相当する。
しい。ここでは炉に入れ、窒素雰囲気下で350℃、1時間の熱処理を行う。この熱処理
によりIn−Ga−Zn−O系非単結晶膜の原子レベルの再配列が行われる。この熱処理
によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理(光アニールも含
む)は重要である。なお、熱処理を行うタイミングは、第2のIn−Ga−Zn−O系非
単結晶膜の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。
てもよい。酸素ラジカル処理を行うことにより薄膜トランジスタをノーマリーオフとする
ことができる。また、ラジカル処理を行うことにより、半導体層1603のエッチングに
よるダメージを回復することができる。ラジカル処理はO2、N2O、好ましくは酸素を
含むN2、He、Ar雰囲気下で行うことが好ましい。また、上記雰囲気にCl2、CF
4を加えた雰囲気下で行ってもよい。なお、ラジカル処理は、無バイアスで行うことが好
ましい。
1605a、1605bと同じ材料である第2の端子1622を端子部に残す。なお、第
2の端子1622はソース配線(ソース電極層又はドレイン電極層1605a、1605
bを含むソース配線)と電気的に接続されている。
ルを介して端子部の第1の端子1621と直接接続される。なお、ここでは図示しないが
、上述した工程と同じ工程を経て駆動回路の薄膜トランジスタのソース配線あるいはドレ
イン配線とゲート電極が直接接続される。
ストマスクを用いると、レジストマスクの数を減らすことができるため、工程簡略化、低
コスト化が図れる。
む酸化珪素膜1607aを形成する。OH基を含む酸化珪素膜1607aは、有機シラン
ガスを用いたCVD法により形成する。有機シランガスとしては、珪酸エチル(TEOS
:化学式Si(OC2H5)4)、テトラメチルシラン(TMS:化学式Si(CH3)
4)、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテトラ
シロキサン(OMCTS)、ヘキサメチルジシラザン(HMDS)、トリエトキシシラン
(SiH(OC2H5)3)、トリスジメチルアミノシラン(SiH(N(CH3)2)
3)等の珪素含有化合物を用いることができる。OH基を含む酸化珪素膜1607a上に
は、窒化珪素膜1607bを形成する。OH基を含む酸化珪素膜1607a及び窒化珪素
膜1607bにより、パッシベーション膜としての機能を有する窒化珪素膜を酸化物半導
体膜に直接接しない構成を取ることができる。すなわち、酸化物半導体膜が窒化珪素膜中
にある窒素によって窒化されることによる低抵抗化を低減することができる。またOH基
を含む酸化珪素膜を、窒化珪素膜と酸化物半導体膜との間に配置することにより、窒化珪
素膜を成膜することに伴う応力を緩和し、酸化物半導体に応力によるストレスがかかるこ
とで生じる酸化物半導体の水素化(または還元化)を低減することができる。その結果、
TFTのしきい値電圧のシフトを低減し、エンハンスメント型トランジスタであることに
よるオフ電流の低減の効果を持続することができる。
酸化珪素膜1607a及び窒化珪素膜1607b(以下、OH基を含む酸化珪素膜160
7aと窒化珪素膜1607bを併せて保護絶縁膜ともいう)のエッチングによりソース電
極層又はドレイン電極層1605bに達するコンタクトホール1625を形成する。また
、ここでのエッチングにより第2の端子1622に達するコンタクトホール1627、接
続電極1620に達するコンタクトホール1626も形成する。この段階での断面図を図
17(B)に示す。
は、酸化インジウム(In2O3)や酸化インジウム酸化スズ合金(In2O3―SnO
2、ITOと略記する)などをスパッタ法や真空蒸着法などを用いて形成する。このよう
な材料のエッチング処理は塩酸系の溶液により行う。しかし、特にITOのエッチングは
残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合
金(In2O3―ZnO)を用いても良い。
より不要な部分を除去して画素電極層1610を形成する。
02及びOH基を含む酸化珪素膜1607a及び窒化珪素膜1607bを誘電体として、
容量配線1608と画素電極層1610とで保持容量が形成される。
ストマスクで覆い端子部に形成された透明導電膜1628、1629を残す。透明導電膜
1628、1629はFPCとの接続に用いられる電極または配線となる。第1の端子1
621と直接接続された接続電極1620上に形成された透明導電膜1628は、ゲート
配線の入力端子として機能する接続用の端子電極となる。第2の端子1622上に形成さ
れた透明導電膜1629は、ソース配線の入力端子として機能する接続用の端子電極であ
る。
の段階での上面図が図21に相当する。
の上面図及び断面図をそれぞれ図示している。図22(A1)は図22(A2)中のC1
−C2線に沿った断面図に相当する。図22(A1)において、保護絶縁膜1654上に
形成される透明導電膜1655は、入力端子として機能する接続用の端子電極である。ま
た、図22(A1)において、端子部では、ゲート配線と同じ材料で形成される第1の端
子1651と、ソース配線と同じ材料で形成される接続電極1653とがゲート絶縁層1
652を介して重なり、ゲート絶縁層1652に設けられたコンタクトホールを介して直
接接して導通させている。また、接続電極1653と透明導電膜1655が保護絶縁膜1
654に設けられたコンタクトホールを介して直接接して導通させている。
及び断面図をそれぞれ図示している。また、図22(B1)は図22(B2)中のD1−
D2線に沿った断面図に相当する。図22(B1)において、保護絶縁膜1654上に形
成される透明導電膜1655は、入力端子として機能する接続用の端子電極である。また
、図22(B1)において、端子部では、ゲート配線と同じ材料で形成される電極165
6が、ソース配線と電気的に接続される第2の端子1650の下方にゲート絶縁層165
2を介して重なる。電極1656は第2の端子1650とは電気的に接続しておらず、電
極1656を第2の端子1650と異なる電位、例えばフローティング、GND、0Vな
どに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成すること
ができる。また、第2の端子1650は、保護絶縁膜1654に設けられたコンタクトホ
ールを介して透明導電膜1655と電気的に接続している。
。また、端子部においては、ゲート配線と同電位の第1の端子、ソース配線と同電位の第
2の端子、容量配線と同電位の第3の端子などが複数並べられて配置される。それぞれの
端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
ムゲート型のnチャネル型薄膜トランジスタである薄膜トランジスタ1670を有する画
素薄膜トランジスタ部、保持容量を有する容量部を完成させることができる。そして、こ
れらを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクテ
ィブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書
では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第4の端子を端子
部に設ける。この第4の端子は、共通電極を固定電位、例えばGND、0Vなどに設定す
るための端子である。
23では容量配線を設けず、画素電極を隣り合う画素のゲート配線と保護絶縁膜及びゲー
ト絶縁層を介して重ねて保持容量を形成する例であり、この場合、容量配線及び容量配線
と接続する第3の端子は省略することができる。なお、図23において、図20と同じ部
分には同じ符号を用いて説明する。
を用いて駆動することによって、画面上に表示パターンが形成される。詳しくは選択され
た画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画
素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パ
ターンとして観察者に認識される。
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を1フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
る、所謂、倍速駆動と呼ばれる駆動技術もある。
ダイオード)光源または複数のEL光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して1フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、3種類以上のLEDを用いてもよいし、白色発光のLEDを用いてもよい。独立して
複数のLEDを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてLE
Dの発光タイミングを同期させることもできる。この駆動技術は、LEDを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。
を従来よりも改善することができる。
ト線駆動回路またはソース線駆動回路を構成するインバータ回路のトランジスタと同様に
、In−Ga−Zn−O系非単結晶膜をチャネル形成領域に用いており、良好な動特性を
有し、上記で説明した駆動技術を組み合わせることができる。また上記実施の形態で説明
するように、酸化物半導体膜上に、OH基を含む酸化珪素膜及び窒化珪素膜を連続して成
膜することにより、OH基による酸化物半導体膜中のダングリングボンドの終端化、及び
酸化物半導体中の酸素が欠損することに伴う低抵抗化の防止を図ることができる。その結
果、TFTのしきい値電圧のシフトを低減し、エンハンスメント型トランジスタであるこ
とによるオフ電流の低減の効果を持続することができる。また、酸化物半導体膜をチャネ
ル形成領域に用いたTFTは、アモルファスシリコンをチャネル形成領域に用いたTFT
に比べ、移動度等の電気的特性に優れるため、性能を落とすことなく、回路におけるTF
Tが占める面積を縮小することができる。
、低電源電位、例えばGND、0Vなどに設定するため、端子部に、カソードを低電源電
位、例えばGND、0Vなどに設定するための第5の端子が設けられる。また、発光表示
装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従
って、端子部には、電源供給線と電気的に接続する第6の端子を設ける。
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
本実施の形態では、発光表示装置の例を示す。表示装置の有する表示素子としては、ここ
ではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセ
ンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによっ
て区別され、一般的に、前者は有機EL素子、後者は無機EL素子と呼ばれている。
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア(電子および正孔)が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
類される。分散型無機EL素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機EL素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機EL素子を用いて説明す
る。
−Ga−Zn−O系非単結晶膜)をチャネル形成領域に用いるnチャネル型のTFTを用
いる例を示す。
有している。TFT6401はゲート端子がゲート線6406に接続され、第1端子がソ
ース線6405に接続され、第2端子がTFT6402のゲート端子に接続されている。
TFT6402は、第1端子が電源線6407に接続され、第2端子が発光素子6403
の第1電極(画素電極)に接続されている。発光素子6403の第2電極は共通電極64
08に相当する。共通電極6408は、同一基板上に形成される共通電位線と電気的に接
続される。
る。なお、低電源電位とは、電源線6407に設定される高電源電位を基準にして低電源
電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子6403に印加
して、発光素子6403に電流を流して発光素子6403を発光させるため、高電源電位
と低電源電位との電位差が発光素子6403の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
FT7001、7011、7021は、上記実施の形態で示す薄膜トランジスタと同様に
作製でき、In−Ga−Zn−O系非単結晶膜を半導体層として含む信頼性の高い薄膜ト
ランジスタである。
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板側とは反対側の面から発光
を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側の面及び基板
側とは反対側の面から発光を取り出す両面射出構造の発光素子があり、上記図24で述べ
た画素構成はどの射出構造の発光素子にも適用することができる。
005側に射出する(陽極7005を介して抜ける)場合の、画素の断面図を示す。図2
5(A)では、発光素子7002の陰極7003とTFT7001が電気的に接続されて
おり、陰極7003上に発光層7004、陽極7005が順に積層されている。陰極70
03は仕事関数が小さく、なおかつ光を反射する導電性材料であれば様々な材料を用いる
ことができる。例えば、Ca、Al、CaF、MgAg、AlLi等が望ましい。そして
発光層7004は、単数の層で構成されていても、複数の層が積層されるように構成され
ていてもどちらでも良い。複数の層で構成されている場合、陰極7003上に電子注入層
、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を
全て設ける必要はない。陽極7005は光を透過する透光性を有する導電性材料を用いて
形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むイン
ジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫
酸化物、インジウム錫酸化物(以下、ITOと示す。)、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
相当する。図25(A)に示した画素の場合、発光素子7002から発せられる光は、矢
印で示すように陽極7005側に射出する。
がn型で、発光素子7012から発せられる光が陰極7013側に射出する(陰極701
3を介して抜ける)場合の、画素の断面図を示す。図25(B)では、TFT7011と
電気的に接続された透光性を有する導電膜7017上に、発光素子7012の陰極701
3が成膜されており、陰極7013上に発光層7014、陽極7015が順に積層されて
いる。なお、陽極7015が透光性を有する場合、陽極上を覆うように、光を反射または
遮蔽するための遮蔽膜7016が成膜されていてもよい。陰極7013は、図25(A)
の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる
。ただしその膜厚は、光を透過する程度(好ましくは、5nm〜30nm程度)とする。
例えば20nmの膜厚を有するアルミニウム膜を、陰極7013として用いることができ
る。そして発光層7014は、図25(A)と同様に、単数の層で構成されていても、複
数の層が積層されるように構成されていてもどちらでも良い。陽極7015は光を透過す
る必要はないが、図25(A)と同様に、透光性を有する導電性材料を用いて形成するこ
とができる。そして遮蔽膜7016は、例えば光を反射する金属等を用いることができる
が、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
相当する。図25(B)に示した画素の場合、発光素子7012から発せられる光は、矢
印で示すように陰極7013側に射出する。
では、TFT7021と電気的に接続された透光性を有する導電膜7027上に、発光素
子7022の陰極7023が成膜されており、陰極7023上に発光層7024、陽極7
025が順に積層されている。陰極7023は、図25(A)の場合と同様に、仕事関数
が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を
透過する程度とする。例えば20nmの膜厚を有するアルミニウム膜を、陰極7023と
して用いることができる。そして発光層7024は、図25(A)と同様に、単数の層で
構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極
7025は、図25(A)と同様に、光を透過する透光性を有する導電性材料を用いて形
成することができる。
22に相当する。図25(C)に示した画素の場合、発光素子7022から発せられる光
は、矢印で示すように陽極7025側と陰極7023側の両方に射出する。
L素子を設けることも可能である。
面について、図26(A)、26(B)を用いて説明する。図26(A)は、第1の基板
上に形成された薄膜トランジスタ及び発光素子を、第2の基板との間にシール材によって
封止した、パネルの上面図であり、図26(B)は、図26(A)のH−Iにおける断面
図に相当する。
03b、及びゲート線駆動回路4504a、4504bを囲むようにして、シール材45
05が設けられている。また画素部4502、ソース線駆動回路4503a、4503b
、及びゲート線駆動回路4504a、4504bの上に第2の基板4506が設けられて
いる。よって画素部4502、ソース線駆動回路4503a、4503b、及びゲート線
駆動回路4504a、4504bは、第1の基板4501とシール材4505と第2の基
板4506とによって、充填材4507と共に密封されている。このように外気に曝され
ないように気密性が高く、脱ガスの少ない保護フィルム(貼り合わせフィルム、紫外線硬
化樹脂フィルム等)やカバー材でパッケージング(封入)することが好ましい。
4503b、及びゲート線駆動回路4504a、4504bは、薄膜トランジスタを複数
有しており、図26(B)では、画素部4502に含まれる薄膜トランジスタ4510と
、ソース線駆動回路4503aに含まれる薄膜トランジスタ4509とを例示している。
として含む上記実施の形態で説明した構成の薄膜トランジスタを適用することができる。
層4517は、薄膜トランジスタ4510のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子4511の構成は、第1の電極層4517、電界発光層
4512、第2の電極層4513の積層構造であるが、本実施の形態に示した構成に限定
されない。発光素子4511から取り出す光の方向などに合わせて、発光素子4511の
構成は適宜変えることができる。
特に感光性の材料を用い、第1の電極層4517上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
されていてもどちらでも良い。
4513及び隔壁4520上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、DLC膜等を形成することができる。
4b、または画素部4502に与えられる各種信号及び電位は、FPC4518a、45
18bから供給されている。
517と同じ導電膜から形成され、端子電極4516は、薄膜トランジスタ4509、4
510が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
して電気的に接続されている。
ればならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたは
アクリルフィルムのような透光性を有する材料を用いる。
脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、PVB(ポリビニルブチラル)またはEV
A(エチレンビニルアセテート)を用いることができる。本実施の形態は充填材として窒
素を用いる。
位相差板(λ/4板、λ/2板)、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
bとして、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成され
た駆動回路が実装されていてもよい。また、ソース線駆動回路のみ、或いは一部、又はゲ
ート線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図
26の構成に限定されない。
形態で得られる表示装置の画素を構成するnチャネル型のトランジスタは、ゲート線駆動
回路またはソース線駆動回路を構成するインバータ回路のトランジスタと同様に、In−
Ga−Zn−O系非単結晶膜をチャネル形成領域に用いており、良好な動特性を有する。
また上記実施の形態で説明するように、酸化物半導体膜上に、OH基を含む酸化珪素膜及
び窒化珪素膜を連続して成膜することにより、OH基による酸化物半導体膜中のダングリ
ングボンドの終端化、及び酸化物半導体膜中の酸素が欠損することに伴う低抵抗化の防止
を図ることができる。その結果、TFTのしきい値電圧のシフトを低減し、エンハンスメ
ント型トランジスタであることによるオフ電流の低減の効果を持続することができる。ま
た、酸化物半導体膜をチャネル形成領域に用いたTFTは、アモルファスシリコンをチャ
ネル形成領域に用いたTFTに比べ、移動度等の電気的特性に優れるため、性能を落とす
ことなく、回路におけるTFTが占める面積を縮小することができる。
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
本実施の形態では、上記実施の形態の構成を適用できる表示装置として電子ペーパーの例
を示す。
81としては、実施の形態4で示す薄膜トランジスタと同様に作製でき、In−Ga−Z
n−O系非単結晶膜を半導体層として含む信頼性の高い薄膜トランジスタである。また、
駆動回路を構成するTFTの酸化物半導体膜上に、OH基を含む酸化珪素膜583及び窒
化珪素膜584を連続して成膜することにより、OH基による酸化物半導体膜中のダング
リングボンドの終端化、及び酸化物半導体膜中の酸素が欠損することに伴う低抵抗化の防
止を図っている。
トボール表示方式とは、白と黒に塗り分けられた球形粒子を、表示素子に用いる電極層で
ある第1の電極層及び第2の電極層の間に配置し、第1の電極層及び第2の電極層に電位
差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。
電極層が第1の電極層587と、絶縁層585に形成される開口で接しており、TFT5
81と第1の電極層587とが電気的に接続している。第1の電極層587と第2の電極
層588との間には黒色領域590aと、白色領域590bと、黒色領域590aと白色
領域590bとの周りに設けられ液体で満たされているキャビティ594と、を有する球
形粒子589が設けられており、球形粒子589の周囲は樹脂等の充填材595で充填さ
れている(図29参照)。本実施の形態においては、第1の電極層587が画素電極に相
当し、第2の電極層588が共通電極に相当する。第2の電極層588は、TFT581
と同じ基板580上に設けられる共通電位線と電気的に接続される。また、第2の電極層
588上に、基板596が設けられている。
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径10μm〜20
0μm程度のマイクロカプセルを用いる。第1の電極層と第2の電極層との間に設けられ
るマイクロカプセルは、第1の電極層と第2の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれてい
る。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要で
あり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また
、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能で
あるため、電波発信源から表示機能付き半導体装置(単に表示装置、又は表示装置を具備
する半導体装置ともいう)を遠ざけた場合であっても、表示された像を保存しておくこと
が可能となる。
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
本実施の形態においては、上記実施の形態で説明した表示装置を具備する電子機器の例に
ついて説明する。
、操作キー9635、接続端子9636、記録媒体読込部9672、等を有することがで
きる。図27(A)に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデ
ータを読み出して表示部に表示する機能、他の携帯型遊技機と無線通信を行って情報を共
有する機能、等を有することができる。なお、図27(A)に示す携帯型遊技機が有する
機能はこれに限定されず、様々な機能を有することができる。
3、操作キー9635、接続端子9636、シャッターボタン9676、受像部9677
、等を有することができる。図27(B)に示すテレビ受像機能付きデジタルカメラは、
静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する
機能、アンテナから様々な情報を取得する機能、撮影した画像、又はアンテナから取得し
た情報を保存する機能、撮影した画像、又はアンテナから取得した情報を表示部に表示す
る機能、等を有することができる。なお、図27(B)に示すテレビ受像機能付きデジタ
ルカメラが有する機能はこれに限定されず、様々な機能を有することができる。
、操作キー9635、接続端子9636、等を有することができる。図27(C)に示す
テレビ受像機は、テレビ用電波を処理して画像信号に変換する機能、画像信号を処理して
表示に適した信号に変換する機能、画像信号のフレーム周波数を変換する機能、等を有す
ることができる。なお、図27(C)に示すテレビ受像機が有する機能はこれに限定され
ず、様々な機能を有することができる。
、操作キー9635、接続端子9636、ポインティングデバイス9681、外部接続ポ
ート9680等を有することができる。図28(A)に示すコンピュータは、様々な情報
(静止画、動画、テキスト画像など)を表示部に表示する機能、様々なソフトウェア(プ
ログラム)によって処理を制御する機能、無線通信又は有線通信などの通信機能、通信機
能を用いて様々なコンピュータネットワークに接続する機能、通信機能を用いて様々なデ
ータの送信又は受信を行う機能、等を有することができる。なお、図28(A)に示すコ
ンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
3、操作キー9635、マイクロフォン9638等を有することができる。図28(B)
に示した携帯電話は、様々な情報(静止画、動画、テキスト画像など)を表示部に表示す
る機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報
を操作又は編集する機能、様々なソフトウェア(プログラム)によって処理を制御する機
能、等を有することができる。なお、図28(B)に示した携帯電話が有する機能はこれ
に限定されず、様々な機能を有することができる。
で説明した表示装置を具備するものである。すなわち、ゲート線駆動回路またはソース線
駆動回路を構成するインバータ回路のトランジスタとして、In−Ga−Zn−O系非単
結晶膜をチャネル形成領域に用いており、良好な動特性を有する。また上記実施の形態で
説明するように、酸化物半導体膜上に、OH基を含む酸化珪素膜及び窒化珪素膜を連続し
て成膜することにより、OH基による酸化物半導体膜中のダングリングボンドの終端化、
及び酸化物半導体膜中の酸素が欠損することに伴う低抵抗化の防止を図ることができる。
その結果、TFTのしきい値電圧のシフトを低減し、エンハンスメント型トランジスタで
あることによるオフ電流の低減の効果を持続することができる。また、酸化物半導体膜を
チャネル形成領域に用いたTFTは、アモルファスシリコンをチャネル形成領域に用いた
TFTに比べ、移動度等の電気的特性に優れるため、性能を落とすことなく、回路におけ
るTFTが占める面積を縮小することができる。
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
101 ソース線駆動回路
102 ゲート線駆動回路
103 画素部
104 フレキシブルプリント基板
105 回路
110 点線枠
170 薄膜トランジスタ
201 クロック信号用レベルシフタ
202 スタートパルス用レベルシフタ
203 パルス出力回路
204 NAND回路
205 バッファ
206 サンプリングスイッチ
251 シフトレジスタ
300 パルス出力回路
301 スイッチ
302 インバータ回路
303 インバータ回路
304 スイッチ
305 インバータ回路
331 パルス出力回路
332 パルス出力回路
350 点線
351 TFT
352 TFT
353 TFT
354 TFT
355 TFT
356 TFT
357 TFT
358 TFT
359 配線
360 配線
581 TFT
585 絶縁層
587 電極層
588 電極層
589 球形粒子
594 キャビティ
595 充填材
601 TFT
602 TFT
603 TFT
605 容量
606 TFT
608 TFT
609 TFT
610 容量
611 TFT
612 TFT
613 TFT
615 容量
702 TFT
704 TFT
705 TFT
707 容量
731 TFT
751 クロック信号用レベルシフタ
752 スタートパルス用レベルシフタ
753 パルス出力回路
754 NAND回路
755 バッファ
781 シフトレジスタ
801 電源線
802 電源線
803 制御信号線
804 制御信号線
805 制御信号線
806 酸化物半導体膜
807 配線層
808 配線層
809 コンタクト孔
900 基板
901 ゲート電極
902 ゲート電極
903 ゲート絶縁層
904 コンタクトホール
905 酸化物半導体膜
906 n+層
907 酸化物半導体膜
908 n+層
909 配線
910 配線
911 配線
912 酸化珪素膜
913 窒化珪素膜
1001 チャネル保護層
1002 チャネル保護層
1101 酸化珪素膜
1102 窒化珪素膜
1400 パルス出力回路
1401 インバータ回路
1402 スイッチ
1403 容量素子
1411 TFT
1412 TFT
1413 TFT
1414 容量素子
1415 配線
1416 配線
1500 パルス出力回路
1501 TFT
1502 TFT
1503 TFT
1504 容量素子
1505 配線
1506 配線
1600 基板
1601 ゲート電極層
1602 ゲート絶縁層
1603 半導体層
1608 容量配線
1609 酸化物半導体膜
1610 画素電極層
1611 酸化物半導体膜
1620 接続電極
1621 端子
1622 端子
1625 コンタクトホール
1626 コンタクトホール
1627 コンタクトホール
1628 透明導電膜
1629 透明導電膜
1631 レジストマスク
1632 導電膜
1650 端子
1651 端子
1652 ゲート絶縁層
1653 接続電極
1654 保護絶縁膜
1655 透明導電膜
1656 電極
1670 薄膜トランジスタ
4501 基板
4502 画素部
4505 シール材
4506 基板
4507 充填材
4509 薄膜トランジスタ
4510 薄膜トランジスタ
4511 発光素子
4512 電界発光層
4513 電極層
4515 接続端子電極
4516 端子電極
4517 電極層
4519 異方性導電膜
4520 隔壁
6400 画素
6401 TFT
6402 TFT
6403 発光素子
6405 ソース線
6406 ゲート線
6407 電源線
6408 共通電極
7001 TFT
7002 発光素子
7003 陰極
7004 発光層
7005 陽極
7011 TFT
7012 発光素子
7013 陰極
7014 発光層
7015 陽極
7016 遮蔽膜
7017 導電膜
7021 TFT
7022 発光素子
7023 陰極
7024 発光層
7025 陽極
7027 導電膜
9630 筐体
9631 表示部
9633 スピーカ
9635 操作キー
9636 接続端子
9638 マイクロフォン
9672 記録媒体読込部
9676 シャッターボタン
9677 受像部
9680 外部接続ポート
9681 ポインティングデバイス
4503a ソース線駆動回路
4504a ゲート線駆動回路
4518a FPC
Claims (2)
- 酸化物半導体層の上方に、導電膜を形成し、
前記導電膜をエッチングして、ソース電極層及びドレイン電極層を形成し、
前記エッチングにおいて、前記酸化物半導体層の表面の一部をエッチングし、
前記酸化物半導体層のエッチングされた表面に、酸素ラジカル処理を行い、
前記酸素ラジカル処理は、酸素を含むN2、HeまたはAr雰囲気に、Cl2またはCF4を加えた雰囲気下で行うことを特徴とする半導体装置の作製方法。 - 酸化物半導体層上に、導電膜を形成し、
前記導電膜をエッチングして、ソース電極層及びドレイン電極層を形成し、
前記エッチングにおいて、前記酸化物半導体層の表面の一部をエッチングし、
前記酸化物半導体層のエッチングされた表面に、酸素ラジカル処理を行い、
前記酸化物半導体層の上方、前記ソース電極層の上方及び前記ドレイン電極層の上方に、OH基を含む酸化珪素膜を形成し、
前記酸化珪素膜の上方に、窒化珪素膜を形成し、
前記酸素ラジカル処理は、酸素を含むN2、HeまたはAr雰囲気に、Cl2またはCF4を加えた雰囲気下で行うことを特徴とする半導体装置の作製方法。
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