JPH10209462A - 薄膜トランジスタおよびその製法 - Google Patents
薄膜トランジスタおよびその製法Info
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- JPH10209462A JPH10209462A JP1282397A JP1282397A JPH10209462A JP H10209462 A JPH10209462 A JP H10209462A JP 1282397 A JP1282397 A JP 1282397A JP 1282397 A JP1282397 A JP 1282397A JP H10209462 A JPH10209462 A JP H10209462A
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Abstract
(57)【要約】
【課題】 アクティブマトリクス型液晶表示装置に使用
される薄膜トランジスタの直列抵抗低減、光照射時にお
ける光生成電流低減およびオフ電流低減を実現させ、コ
ントラスト比が良好で画像安定性にすぐれたアクティブ
マトリクス液晶表示装置をうる。 【解決手段】 絶縁性基板ならびに該絶縁性基板上に設
けられる、ゲート電極となる第１の導電膜層、該第１の
導電膜層上のゲート絶縁膜層となる第１の絶縁膜層、該
第１の絶縁膜層上のノンドープの半導体層、および該半
導体層のソース領域上に形成されるソース電極と前記半
導体層のドレイン領域上に形成されるドレイン電極とに
なる第２の導電膜層からなる薄膜トランジスタであっ
て、前記半導体層のソース領域および前記半導体層のド
レイン領域にはｎ型の不純物が注入された接合が形成さ
れてなることを特徴とする薄膜トランジスタ。
される薄膜トランジスタの直列抵抗低減、光照射時にお
ける光生成電流低減およびオフ電流低減を実現させ、コ
ントラスト比が良好で画像安定性にすぐれたアクティブ
マトリクス液晶表示装置をうる。 【解決手段】 絶縁性基板ならびに該絶縁性基板上に設
けられる、ゲート電極となる第１の導電膜層、該第１の
導電膜層上のゲート絶縁膜層となる第１の絶縁膜層、該
第１の絶縁膜層上のノンドープの半導体層、および該半
導体層のソース領域上に形成されるソース電極と前記半
導体層のドレイン領域上に形成されるドレイン電極とに
なる第２の導電膜層からなる薄膜トランジスタであっ
て、前記半導体層のソース領域および前記半導体層のド
レイン領域にはｎ型の不純物が注入された接合が形成さ
れてなることを特徴とする薄膜トランジスタ。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ、
とくにアクティブマトリクス型液晶表示装置に使用され
る薄膜トランジスタの電気特性の改善に関しており、と
くに電気特性の改善のうち、直列抵抗低減、光照射時に
おける光生成電流低減およびオフ電流低減に関する。
とくにアクティブマトリクス型液晶表示装置に使用され
る薄膜トランジスタの電気特性の改善に関しており、と
くに電気特性の改善のうち、直列抵抗低減、光照射時に
おける光生成電流低減およびオフ電流低減に関する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置に
使用されるスイッチング素子、いわゆる薄膜トランジス
タ（thin film transistor、以下、単にＴＦＴという）
はその構造によって、正スタガー、逆スタガー構造に分
類される。さらに、逆スタガー構造ＴＦＴはエッチング
ストッパー型ＴＦＴ（ＥＳ−ＴＦＴ）およびチャネルエ
ッチ（channel etch、以下、単にＣＥともいう）型ＴＦ
Ｔ（ＣＥ−ＴＦＴ）に分類される。図１０は、従来のチ
ャネルエッチ型ＴＦＴの断面説明図であり、図１０
（ａ）にエッチングストッパー（etching stopper、以
下、単にＥＳともいう）型ＴＦＴ（ＥＳ−ＴＦＴ）およ
び図１０（ｂ）にチャネルエッチ型ＴＦＴ（ＣＥ−ＴＦ
Ｔ）の断面構造図をそれぞれ示す。図１０において、１
はゲート電極、２はゲート絶縁膜、７ａおよび７ｂは２
層構造のソース電極、７ｃおよび７ｄは２層構造のドレ
イン電極、９はチャネル領域、１３はエッチングストッ
パー膜、１４はｎ型にドーピングされたアモルファスシ
リコン層、２１は絶縁性基板、２３はチャネル層をそれ
ぞれ示す。
使用されるスイッチング素子、いわゆる薄膜トランジス
タ（thin film transistor、以下、単にＴＦＴという）
はその構造によって、正スタガー、逆スタガー構造に分
類される。さらに、逆スタガー構造ＴＦＴはエッチング
ストッパー型ＴＦＴ（ＥＳ−ＴＦＴ）およびチャネルエ
ッチ（channel etch、以下、単にＣＥともいう）型ＴＦ
Ｔ（ＣＥ−ＴＦＴ）に分類される。図１０は、従来のチ
ャネルエッチ型ＴＦＴの断面説明図であり、図１０
（ａ）にエッチングストッパー（etching stopper、以
下、単にＥＳともいう）型ＴＦＴ（ＥＳ−ＴＦＴ）およ
び図１０（ｂ）にチャネルエッチ型ＴＦＴ（ＣＥ−ＴＦ
Ｔ）の断面構造図をそれぞれ示す。図１０において、１
はゲート電極、２はゲート絶縁膜、７ａおよび７ｂは２
層構造のソース電極、７ｃおよび７ｄは２層構造のドレ
イン電極、９はチャネル領域、１３はエッチングストッ
パー膜、１４はｎ型にドーピングされたアモルファスシ
リコン層、２１は絶縁性基板、２３はチャネル層をそれ
ぞれ示す。
【０００３】いずれのタイプのＴＦＴにも一長一短が存
在する。たとえばＥＳ−ＴＦＴではエッチングストッパ
ーとアモルファスシリコン層との界面が清浄に形成され
るので、オフ電流の小さい特性がえられる。しかし、一
方、小型化という点に関してはエッチングストッパーの
パターニングサイズおよびエッチングストッパー上に乗
り上げたソース電極およびドレイン電極の分離が転写装
置（ステッパー）の転写精度に規定されるので、小型化
が困難であるとともにソース電極およびドレイン電極が
エッチングストッパーに対して非対称に形成され、特性
も非対称となることもある。ここで、特性が非特性であ
るということは、接地電極をソース電極としたばあい
と、ドレイン電極としたばあいとで電流−電圧特性が異
なるということである。これに対し、ＣＥ−ＴＦＴでは
小型化が容易であり、特性が非対称とならない点ではＥ
Ｓ−ＴＦＴに比較して有利であるが、電流が流れるアモ
ルファスシリコン層のチャネル領域をエッチングしてソ
ース電極、ドレイン電極の分離を行うのでチャネル領域
にエッチングダメージが存在することとなり、これに起
因するオフ電流の増加が観測される。また、チャネル領
域のエッチングに関しては、オーバーエッチングによる
チャネル領域のアモルファスシリコン層の消失を防止す
るために必然的に厚膜化せざるをえない。かかる厚膜化
は、ソース電極からチャネル領域までの直列抵抗の増
加、光生成電流の増大をもたらすという問題を生ずる。
このような背景においてアクティブマトリクス型液晶表
示装置に使用されるＴＦＴの構造はＥＳ−ＴＦＴ型、Ｃ
Ｅ−ＴＦＴ型が混在している状況である。
在する。たとえばＥＳ−ＴＦＴではエッチングストッパ
ーとアモルファスシリコン層との界面が清浄に形成され
るので、オフ電流の小さい特性がえられる。しかし、一
方、小型化という点に関してはエッチングストッパーの
パターニングサイズおよびエッチングストッパー上に乗
り上げたソース電極およびドレイン電極の分離が転写装
置（ステッパー）の転写精度に規定されるので、小型化
が困難であるとともにソース電極およびドレイン電極が
エッチングストッパーに対して非対称に形成され、特性
も非対称となることもある。ここで、特性が非特性であ
るということは、接地電極をソース電極としたばあい
と、ドレイン電極としたばあいとで電流−電圧特性が異
なるということである。これに対し、ＣＥ−ＴＦＴでは
小型化が容易であり、特性が非対称とならない点ではＥ
Ｓ−ＴＦＴに比較して有利であるが、電流が流れるアモ
ルファスシリコン層のチャネル領域をエッチングしてソ
ース電極、ドレイン電極の分離を行うのでチャネル領域
にエッチングダメージが存在することとなり、これに起
因するオフ電流の増加が観測される。また、チャネル領
域のエッチングに関しては、オーバーエッチングによる
チャネル領域のアモルファスシリコン層の消失を防止す
るために必然的に厚膜化せざるをえない。かかる厚膜化
は、ソース電極からチャネル領域までの直列抵抗の増
加、光生成電流の増大をもたらすという問題を生ずる。
このような背景においてアクティブマトリクス型液晶表
示装置に使用されるＴＦＴの構造はＥＳ−ＴＦＴ型、Ｃ
Ｅ−ＴＦＴ型が混在している状況である。
【０００４】ここではＣＥ−ＴＦＴの従来の製法につい
て図を用いて詳細に説明する。図１１および１２は、従
来のＣＥ−ＴＦＴの作製過程を工程別に示した、工程断
面説明図である。プロセスフローを以下、図１１および
図１２にしたがって説明する。まずガラスなどからなる
絶縁性基板２１上にスパッタ法により、ゲート電極１と
なるＣｒ膜を約３００ｎｍ堆積させる。これを図１１
（ａ）に示す。つぎにゲート絶縁膜２となるシリコン窒
化膜（ＳｉＮｘ）、チャネル層２３となるアモルファス
シリコン層、ｎ型にドーピングされたアモルファスシリ
コン層（以下、単にｎ型アモルファスシリコン層ともい
う）１４をプラズマＣＶＤ（Chemical Vapor depositio
n、以下、単に、ＣＶＤともいう）により連続成膜を行
う。膜厚としては、ゲート絶縁膜２は３００〜４００ｎ
ｍ、アモルファスシリコン層は２００〜４００ｎｍ、ｎ
型にドーピングされたアモルファスシリコン層（以下、
単にｎ型アモルファスシリコン層という）１４は５０〜
１００ｎｍである。これを図１１（ｂ）に示す。つぎに
チャネル層となるアモルファスシリコン層およびｎ型ア
モルファスシリコン層１４を、ドライエッチ法によって
島状にパターニングする。これを図１１（ｃ）に示す。
つぎにソース電極７ａおよび７ｂならびにドレイン電極
７ｃおよび７ｄを形成するためにＣｒ、ついでＡｌをス
パッタ法により２層構造として順に堆積させ、写真製版
によりパターニングし、エッチングによりチャネル領域
９の上のＣｒ膜およびＡｌ膜を除去してソース電極７ａ
および７ｂならびにドレイン電極７ｃおよび７ｄを形成
する。これを図１２（ｄ）に示す。つぎにソース電極と
ドレイン電極のあいだの領域すなわちチャネル領域９の
ｎ型アモルファスシリコン層１４上のエッチング残渣を
完全に除去するためにドライエッチによりエッチングを
行う。このとき、オーバーエッチングによりチャネル領
域のアモルファスシリコン層の一部もエッチングされ
る。オーバーエッチング量としては５０〜１００ｎｍで
ある。この工程の図を図１２（ｅ）に示す。最後にパッ
シベーション膜１０をシリコン窒化膜により形成し、チ
ャネルエッチ型ＴＦＴ（ＣＥ−ＴＦＴ）が作製される。
これを図１２（ｆ）に示す。
て図を用いて詳細に説明する。図１１および１２は、従
来のＣＥ−ＴＦＴの作製過程を工程別に示した、工程断
面説明図である。プロセスフローを以下、図１１および
図１２にしたがって説明する。まずガラスなどからなる
絶縁性基板２１上にスパッタ法により、ゲート電極１と
なるＣｒ膜を約３００ｎｍ堆積させる。これを図１１
（ａ）に示す。つぎにゲート絶縁膜２となるシリコン窒
化膜（ＳｉＮｘ）、チャネル層２３となるアモルファス
シリコン層、ｎ型にドーピングされたアモルファスシリ
コン層（以下、単にｎ型アモルファスシリコン層ともい
う）１４をプラズマＣＶＤ（Chemical Vapor depositio
n、以下、単に、ＣＶＤともいう）により連続成膜を行
う。膜厚としては、ゲート絶縁膜２は３００〜４００ｎ
ｍ、アモルファスシリコン層は２００〜４００ｎｍ、ｎ
型にドーピングされたアモルファスシリコン層（以下、
単にｎ型アモルファスシリコン層という）１４は５０〜
１００ｎｍである。これを図１１（ｂ）に示す。つぎに
チャネル層となるアモルファスシリコン層およびｎ型ア
モルファスシリコン層１４を、ドライエッチ法によって
島状にパターニングする。これを図１１（ｃ）に示す。
つぎにソース電極７ａおよび７ｂならびにドレイン電極
７ｃおよび７ｄを形成するためにＣｒ、ついでＡｌをス
パッタ法により２層構造として順に堆積させ、写真製版
によりパターニングし、エッチングによりチャネル領域
９の上のＣｒ膜およびＡｌ膜を除去してソース電極７ａ
および７ｂならびにドレイン電極７ｃおよび７ｄを形成
する。これを図１２（ｄ）に示す。つぎにソース電極と
ドレイン電極のあいだの領域すなわちチャネル領域９の
ｎ型アモルファスシリコン層１４上のエッチング残渣を
完全に除去するためにドライエッチによりエッチングを
行う。このとき、オーバーエッチングによりチャネル領
域のアモルファスシリコン層の一部もエッチングされ
る。オーバーエッチング量としては５０〜１００ｎｍで
ある。この工程の図を図１２（ｅ）に示す。最後にパッ
シベーション膜１０をシリコン窒化膜により形成し、チ
ャネルエッチ型ＴＦＴ（ＣＥ−ＴＦＴ）が作製される。
これを図１２（ｆ）に示す。
【０００５】
【発明が解決しようとする課題】チャネルエッチ型ＴＦ
Ｔ（ＣＥ−ＴＦＴ）をアクティブマトリクス型液晶ディ
スプレイに適用して表示特性を改善するためには、チャ
ネル層となるアモルファスシリコン層の膜厚を薄くする
ことにより、つぎのように、相互に関連する諸特性を改
善する必要がある。すなわち、直列抵抗の低減化、
光生成電流の低減化、接合に起因するオフ電流の低減
化、バックチャネル界面に起因するオフ電流の低減
化、である。以下、それぞれについて詳細に説明する。
Ｔ（ＣＥ−ＴＦＴ）をアクティブマトリクス型液晶ディ
スプレイに適用して表示特性を改善するためには、チャ
ネル層となるアモルファスシリコン層の膜厚を薄くする
ことにより、つぎのように、相互に関連する諸特性を改
善する必要がある。すなわち、直列抵抗の低減化、
光生成電流の低減化、接合に起因するオフ電流の低減
化、バックチャネル界面に起因するオフ電流の低減
化、である。以下、それぞれについて詳細に説明する。
【０００６】まず、直列抵抗の低減化について説明す
る。ＣＥ−ＴＦＴでは、従来技術のプロセスフローに示
したように、ソース電極およびドレイン電極の形成後に
ソース電極およびドレイン電極のあいだ（以下、単にソ
ース・ドレイン間という）に残るｎ型にドーピングされ
たアモルファスシリコンの残渣を完全に除去するために
オーバーエッチングが行われる。この残渣が残ったまま
であると、低抵抗のｎ型アモルファスシリコン層の残渣
により、ソース・ドレイン間がショートする、または、
アモルファスシリコンとＣｒとにより形成されたシリサ
イド膜によりソース・ドレイン間がショートするという
不具合が生じる。ｎ型アモルファスシリコン層と、チャ
ネル領域となるアモルファスシリコン層のエッチング選
択比は小さいので、オーバーエッチングによりチャネル
領域となるアモルファスシリコン層もエッチングされ
る。オーバーエッチングによるソース・ドレイン間の断
線を防止するためにはチャネル領域となるアモルファス
シリコン層の膜厚を厚くする必要があり、ＥＳ−ＴＦＴ
では１００ｎｍ程度とされたアモルファスシリコン層の
厚さは、ＣＥ−ＴＦＴでは２００〜４００ｎｍ必要とな
る。このチャネル領域となるアモルファスシリコン層は
ドーピングされていないため高抵抗層となり、ＴＦＴ特
性への影響は大きく、電流−電圧特性において充分な電
流がえられなくなる。
る。ＣＥ−ＴＦＴでは、従来技術のプロセスフローに示
したように、ソース電極およびドレイン電極の形成後に
ソース電極およびドレイン電極のあいだ（以下、単にソ
ース・ドレイン間という）に残るｎ型にドーピングされ
たアモルファスシリコンの残渣を完全に除去するために
オーバーエッチングが行われる。この残渣が残ったまま
であると、低抵抗のｎ型アモルファスシリコン層の残渣
により、ソース・ドレイン間がショートする、または、
アモルファスシリコンとＣｒとにより形成されたシリサ
イド膜によりソース・ドレイン間がショートするという
不具合が生じる。ｎ型アモルファスシリコン層と、チャ
ネル領域となるアモルファスシリコン層のエッチング選
択比は小さいので、オーバーエッチングによりチャネル
領域となるアモルファスシリコン層もエッチングされ
る。オーバーエッチングによるソース・ドレイン間の断
線を防止するためにはチャネル領域となるアモルファス
シリコン層の膜厚を厚くする必要があり、ＥＳ−ＴＦＴ
では１００ｎｍ程度とされたアモルファスシリコン層の
厚さは、ＣＥ−ＴＦＴでは２００〜４００ｎｍ必要とな
る。このチャネル領域となるアモルファスシリコン層は
ドーピングされていないため高抵抗層となり、ＴＦＴ特
性への影響は大きく、電流−電圧特性において充分な電
流がえられなくなる。
【０００７】つぎに、光生成電流の低減化について説
明する。光照射により生成される電流（以下、光生成電
流という）は表示特性劣化をもたらすため低減化する必
要がある。この光生成電流はアモルファスシリコン層の
膜厚と密接な関係があり、膜厚の増大化に伴い大きくな
る。直列抵抗の低減化の項でも述べたようにＣＥ−Ｔ
ＦＴではアモルファスシリコン層の膜厚は厚いので光生
成電流の量も大きくなる。
明する。光照射により生成される電流（以下、光生成電
流という）は表示特性劣化をもたらすため低減化する必
要がある。この光生成電流はアモルファスシリコン層の
膜厚と密接な関係があり、膜厚の増大化に伴い大きくな
る。直列抵抗の低減化の項でも述べたようにＣＥ−Ｔ
ＦＴではアモルファスシリコン層の膜厚は厚いので光生
成電流の量も大きくなる。
【０００８】つぎに、接合に起因するオフ電流の低減
化について説明する。表示特性改善のためにはオフ電流
も低減する必要がある。オフ電流の発生機構としてはい
くつか考えられるが、その一つとしてｎ型アモルファス
シリコン層とノンドープアモルファスシリコン層の階段
接合における接合破壊があげられる。従来のＣＥ−ＴＦ
Ｔではｎ型アモルファスシリコン層の形成方法にはＣＶ
Ｄが使用されている。そのためｎ型アモルファスシリコ
ン層とノンドープアモルファスシリコン層との界面は、
いわゆる階段接合となっているので不純物プロファイル
は急峻となり、高電界が生じ、大きなオフ電流が流れ
る。この状況はＥＳ−ＴＦＴのばあいでも同様である。
このような不純物プロファイルの急峻さを改善するため
には、ドーピング方法としてイオン注入法を採用するこ
とにより不純物プロファイルに傾斜をつけることで、階
段接合のばあいの界面におけるような急峻な電界強度の
ピークを低減して電界緩和を行い、いわゆるなだらかな
接合を形成することにより、オフ電流を低減することが
可能である。ここで、アモルファスシリコン半導体と、
該アモルファスシリコン半導体にたとえばｎ型不純物を
ドーピングした領域とで接合を形成するばあい、ｎ型不
純物をドーピングする領域全部にわたってドーピング濃
度を一定にし、接合の界面でドーピング濃度が急激に変
化するように形成するのが「階段接合」であり、これに
対して、ｎ型不純物をドーピングする領域において接合
の界面に向かってドーピング濃度を徐々に低くし、接合
の界面付近で低い濃度となるようにして接合の界面でド
ーピング濃度がなだらかに変化するように形成したのが
「なだらかな接合」である。接合の界面における電界強
度については、階段接合では界面で不純物濃度が一定値
から０に急激に変化していることから、このときの電界
強度は界面をはさんで急峻なピークＥ1を示すのに対
し、なだらかな接合では、界面で不純物濃度は徐々に変
化していることからゆるやかで低いピークＥ2（Ｅ1＞Ｅ
2）を示す。以上説明したような、なだらかな接合を形
成してオフ電流を低減することが可能であるが、従来の
ＣＥ−ＴＦＴ構造にイオン注入法を適用するにはプロセ
スフローの点でチャネル領域にも不純物がドーピングさ
れるという制約があり、困難である。
化について説明する。表示特性改善のためにはオフ電流
も低減する必要がある。オフ電流の発生機構としてはい
くつか考えられるが、その一つとしてｎ型アモルファス
シリコン層とノンドープアモルファスシリコン層の階段
接合における接合破壊があげられる。従来のＣＥ−ＴＦ
Ｔではｎ型アモルファスシリコン層の形成方法にはＣＶ
Ｄが使用されている。そのためｎ型アモルファスシリコ
ン層とノンドープアモルファスシリコン層との界面は、
いわゆる階段接合となっているので不純物プロファイル
は急峻となり、高電界が生じ、大きなオフ電流が流れ
る。この状況はＥＳ−ＴＦＴのばあいでも同様である。
このような不純物プロファイルの急峻さを改善するため
には、ドーピング方法としてイオン注入法を採用するこ
とにより不純物プロファイルに傾斜をつけることで、階
段接合のばあいの界面におけるような急峻な電界強度の
ピークを低減して電界緩和を行い、いわゆるなだらかな
接合を形成することにより、オフ電流を低減することが
可能である。ここで、アモルファスシリコン半導体と、
該アモルファスシリコン半導体にたとえばｎ型不純物を
ドーピングした領域とで接合を形成するばあい、ｎ型不
純物をドーピングする領域全部にわたってドーピング濃
度を一定にし、接合の界面でドーピング濃度が急激に変
化するように形成するのが「階段接合」であり、これに
対して、ｎ型不純物をドーピングする領域において接合
の界面に向かってドーピング濃度を徐々に低くし、接合
の界面付近で低い濃度となるようにして接合の界面でド
ーピング濃度がなだらかに変化するように形成したのが
「なだらかな接合」である。接合の界面における電界強
度については、階段接合では界面で不純物濃度が一定値
から０に急激に変化していることから、このときの電界
強度は界面をはさんで急峻なピークＥ1を示すのに対
し、なだらかな接合では、界面で不純物濃度は徐々に変
化していることからゆるやかで低いピークＥ2（Ｅ1＞Ｅ
2）を示す。以上説明したような、なだらかな接合を形
成してオフ電流を低減することが可能であるが、従来の
ＣＥ−ＴＦＴ構造にイオン注入法を適用するにはプロセ
スフローの点でチャネル領域にも不純物がドーピングさ
れるという制約があり、困難である。
【０００９】つぎに、バックチャネル界面に起因する
オフ電流の低減化について説明する。バックチャネルと
いうのは、アモルファスシリコン層のうち、ゲート絶縁
膜と接している側ではなく、パッシベーション絶縁膜と
接している側の部分であり、バックチャネル界面とはア
モルファスシリコン層とパッシベーション膜との界面で
ある。ＣＥ−ＴＦＴでは、いったん全面にわたって形成
した導電膜をソース電極とドレイン電極とに分離するに
際しては、チャネル領域となるアモルファスシリコン層
のエッチングも行われる。このエッチングによりチャネ
ル領域となるアモルファスシリコン層とパッシベーショ
ン膜の界面には凹凸が形成されるとともにエッチング時
のプラズマによるダメージにより欠陥や、原子のダング
リングボンドなどに起因する界面準位が形成され、この
界面準位をパスとするオフ電流の増加が見られる。
オフ電流の低減化について説明する。バックチャネルと
いうのは、アモルファスシリコン層のうち、ゲート絶縁
膜と接している側ではなく、パッシベーション絶縁膜と
接している側の部分であり、バックチャネル界面とはア
モルファスシリコン層とパッシベーション膜との界面で
ある。ＣＥ−ＴＦＴでは、いったん全面にわたって形成
した導電膜をソース電極とドレイン電極とに分離するに
際しては、チャネル領域となるアモルファスシリコン層
のエッチングも行われる。このエッチングによりチャネ
ル領域となるアモルファスシリコン層とパッシベーショ
ン膜の界面には凹凸が形成されるとともにエッチング時
のプラズマによるダメージにより欠陥や、原子のダング
リングボンドなどに起因する界面準位が形成され、この
界面準位をパスとするオフ電流の増加が見られる。
【００１０】本発明は、これらの問題を解決するため薄
いアモルファスシリコン層、なだらかな不純物プロファ
イル、清浄なバックチャネル界面がえられる、構造の薄
膜トランジスタおよびその製法を提供することを課題と
する。
いアモルファスシリコン層、なだらかな不純物プロファ
イル、清浄なバックチャネル界面がえられる、構造の薄
膜トランジスタおよびその製法を提供することを課題と
する。
【００１１】
【課題を解決するための手段】前述の課題を解決するた
めに本発明では、従来よりも薄いチャネル層となるアモ
ルファスシリコン層を成膜したのち、写真製版によりレ
ジストマスクをアモルファスシリコン層上に形成し、イ
オン注入により接合を形成することにより直列抵抗が小
さく、不純物プロファイルがなだらかな接合を形成する
ことが特徴である。
めに本発明では、従来よりも薄いチャネル層となるアモ
ルファスシリコン層を成膜したのち、写真製版によりレ
ジストマスクをアモルファスシリコン層上に形成し、イ
オン注入により接合を形成することにより直列抵抗が小
さく、不純物プロファイルがなだらかな接合を形成する
ことが特徴である。
【００１２】したがって、本発明のトランジスタは、絶
縁性基板ならびに該絶縁性基板上に設けられる、ゲート
電極となる第１の導電膜層、該第１の導電膜層上のゲー
ト絶縁膜層となる第１の絶縁膜層、該第１の絶縁膜層上
のノンドープの半導体層、および該半導体層のソース領
域上に形成されるソース電極と前記半導体層のドレイン
領域上に形成されるドレイン電極とになる第２の導電膜
層からなる薄膜トランジスタであって、前記半導体層の
ソース領域および前記半導体層のドレイン領域にはｎ型
の不純物が注入された接合が形成されてなることを特徴
とする。
縁性基板ならびに該絶縁性基板上に設けられる、ゲート
電極となる第１の導電膜層、該第１の導電膜層上のゲー
ト絶縁膜層となる第１の絶縁膜層、該第１の絶縁膜層上
のノンドープの半導体層、および該半導体層のソース領
域上に形成されるソース電極と前記半導体層のドレイン
領域上に形成されるドレイン電極とになる第２の導電膜
層からなる薄膜トランジスタであって、前記半導体層の
ソース領域および前記半導体層のドレイン領域にはｎ型
の不純物が注入された接合が形成されてなることを特徴
とする。
【００１３】また、本発明の薄膜トランジスタの製法
は、（ａ）絶縁性基板上に第１の導電膜を成膜したのち
該第１の導電膜をエッチングしてゲート電極を設け、
（ｂ）前記ゲート電極上に、第１の絶縁膜層およびノン
ドープの半導体層を形成し、該半導体層を島状にパター
ニングし、（ｃ）前記半導体層上にレジスト膜を写真製
版により形成し、前記レジスト膜をマスクとしてｎ型不
純物を垂直に注入して接合を形成し、（ｄ）前記レジス
ト膜を除去したのち、第２の導電膜を成膜したのち該第
２の導電膜に写真製版により電極パターンを形成して前
記第２の導電膜をエッチングしてソース電極およびゲー
ト電極を設けることを特徴とする。
は、（ａ）絶縁性基板上に第１の導電膜を成膜したのち
該第１の導電膜をエッチングしてゲート電極を設け、
（ｂ）前記ゲート電極上に、第１の絶縁膜層およびノン
ドープの半導体層を形成し、該半導体層を島状にパター
ニングし、（ｃ）前記半導体層上にレジスト膜を写真製
版により形成し、前記レジスト膜をマスクとしてｎ型不
純物を垂直に注入して接合を形成し、（ｄ）前記レジス
ト膜を除去したのち、第２の導電膜を成膜したのち該第
２の導電膜に写真製版により電極パターンを形成して前
記第２の導電膜をエッチングしてソース電極およびゲー
ト電極を設けることを特徴とする。
【００１４】また、本発明の薄膜トランジスタの製法
は、（ａ）絶縁性基板上に第１の導電膜を成膜したのち
該第１の導電膜をエッチングしてゲート電極を設け、
（ｂ）前記ゲート電極上に、第１の絶縁膜層およびノン
ドープの半導体層を形成し、該半導体層を島状にパター
ニングし、（ｃ）前記半導体層上にレジスト膜を写真製
版により形成し、前記レジスト膜をマスクとしてｎ型不
純物を回転斜め注入によりイオン注入して接合を形成
し、（ｄ）前記レジスト膜を除去したのち、第２の導電
膜を成膜したのち該第２の導電膜に写真製版により電極
パターンを形成して前記第２の導電膜をエッチングして
ソース電極およびゲート電極を設けることを特徴とする
薄膜トランジスタの製法。
は、（ａ）絶縁性基板上に第１の導電膜を成膜したのち
該第１の導電膜をエッチングしてゲート電極を設け、
（ｂ）前記ゲート電極上に、第１の絶縁膜層およびノン
ドープの半導体層を形成し、該半導体層を島状にパター
ニングし、（ｃ）前記半導体層上にレジスト膜を写真製
版により形成し、前記レジスト膜をマスクとしてｎ型不
純物を回転斜め注入によりイオン注入して接合を形成
し、（ｄ）前記レジスト膜を除去したのち、第２の導電
膜を成膜したのち該第２の導電膜に写真製版により電極
パターンを形成して前記第２の導電膜をエッチングして
ソース電極およびゲート電極を設けることを特徴とする
薄膜トランジスタの製法。
【００１５】本発明の薄膜トランジスタは、絶縁性基板
ならびに該絶縁性基板上に設けられる、ゲート電極とな
る第１の導電膜層、該第１の導電膜層上のゲート絶縁膜
層となる第１の絶縁膜層、該第１の絶縁膜層上のノンド
ープの半導体層、および該半導体層のソース領域上に形
成されるソース電極と前記半導体層のドレイン領域上に
形成されるドレイン電極とになる第２の導電膜層からな
る薄膜トランジスタであって、前記半導体層のソース領
域および前記半導体層のドレイン領域にはｎ型の不純物
が注入された接合が形成され、かつ、前記半導体層のう
ち、前記ソース電極の下の部分および前記ドレイン電極
の下の部分にもｎ型の不純物が注入されてなることを特
徴とする。
ならびに該絶縁性基板上に設けられる、ゲート電極とな
る第１の導電膜層、該第１の導電膜層上のゲート絶縁膜
層となる第１の絶縁膜層、該第１の絶縁膜層上のノンド
ープの半導体層、および該半導体層のソース領域上に形
成されるソース電極と前記半導体層のドレイン領域上に
形成されるドレイン電極とになる第２の導電膜層からな
る薄膜トランジスタであって、前記半導体層のソース領
域および前記半導体層のドレイン領域にはｎ型の不純物
が注入された接合が形成され、かつ、前記半導体層のう
ち、前記ソース電極の下の部分および前記ドレイン電極
の下の部分にもｎ型の不純物が注入されてなることを特
徴とする。
【００１６】本発明の薄膜トランジスタの製法は、
（ａ）絶縁性基板上に第１の導電膜を成膜したのち該第
１の導電膜をエッチングしてゲート電極を設け、（ｂ）
前記ゲート電極上に、第１の絶縁膜層およびノンドープ
の半導体層を形成し、（ｃ）該半導体層上にレジスト膜
を形成したのち前記絶縁性基板の裏面側から露光して前
記レジスト膜にレジストパターンを形成してマスクとし
てｎ型不純物をイオン注入により注入し、（ｄ）前記レ
ジスト膜を除去し、（ｅ）第２の導電膜を成膜したの
ち、該第２の導電膜に写真製版により電極パターンを形
成して前記第２の導電膜をエッチングしてソース電極お
よびゲート電極を設けることを特徴とする。
（ａ）絶縁性基板上に第１の導電膜を成膜したのち該第
１の導電膜をエッチングしてゲート電極を設け、（ｂ）
前記ゲート電極上に、第１の絶縁膜層およびノンドープ
の半導体層を形成し、（ｃ）該半導体層上にレジスト膜
を形成したのち前記絶縁性基板の裏面側から露光して前
記レジスト膜にレジストパターンを形成してマスクとし
てｎ型不純物をイオン注入により注入し、（ｄ）前記レ
ジスト膜を除去し、（ｅ）第２の導電膜を成膜したの
ち、該第２の導電膜に写真製版により電極パターンを形
成して前記第２の導電膜をエッチングしてソース電極お
よびゲート電極を設けることを特徴とする。
【００１７】（ａ）絶縁性基板上に第１の導電膜を成膜
したのち該第１の導電膜をエッチングしてゲート電極を
設け、（ｂ）前記ゲート電極上に、第１の絶縁膜層およ
びノンドープの半導体層を形成し、（ｃ）該半導体層上
にレジスト膜を形成したのち前記絶縁性基板の裏面側か
ら露光して前記レジスト膜にレジストパターンを形成し
てマスクとしてｎ型不純物を回転斜め注入によりイオン
注入し、（ｄ）前記レジスト膜を除去し、（ｅ）第２の
導電膜を成膜したのち、該第２の導電膜に写真製版によ
り電極パターンを形成して前記第２の導電膜をエッチン
グしてソース電極およびゲート電極を設けることを特徴
とする。
したのち該第１の導電膜をエッチングしてゲート電極を
設け、（ｂ）前記ゲート電極上に、第１の絶縁膜層およ
びノンドープの半導体層を形成し、（ｃ）該半導体層上
にレジスト膜を形成したのち前記絶縁性基板の裏面側か
ら露光して前記レジスト膜にレジストパターンを形成し
てマスクとしてｎ型不純物を回転斜め注入によりイオン
注入し、（ｄ）前記レジスト膜を除去し、（ｅ）第２の
導電膜を成膜したのち、該第２の導電膜に写真製版によ
り電極パターンを形成して前記第２の導電膜をエッチン
グしてソース電極およびゲート電極を設けることを特徴
とする。
【００１８】本発明の薄膜トランジスタおよびその製法
により、チャネル領域のアモルファスシリコン層の膜厚
は薄膜化され、直列抵抗は低減化される。さらに接合形
成にイオン注入法が適用されるために不純物プロファイ
ルがなだらかになり電界緩和が行われ、オフ電流の低減
がなされる。この結果えられるＣＥ−ＴＦＴの電気特性
は大幅に改善され、安定した良質の表示特性をうること
が可能となる。
により、チャネル領域のアモルファスシリコン層の膜厚
は薄膜化され、直列抵抗は低減化される。さらに接合形
成にイオン注入法が適用されるために不純物プロファイ
ルがなだらかになり電界緩和が行われ、オフ電流の低減
がなされる。この結果えられるＣＥ−ＴＦＴの電気特性
は大幅に改善され、安定した良質の表示特性をうること
が可能となる。
【００１９】
【発明の実施の形態】以下、添付図を参照しつつ、本発
明の実施の形態について詳細に説明する。
明の実施の形態について詳細に説明する。
【００２０】実施の形態１ 図１は、本発明の一実施の形態にかかわるＣＥ−ＴＦＴ
の説明図である。図１（ａ）はＣＥ−ＴＦＴにかかわる
電極の構成を示す平面説明図であり、図１（ｂ）は図１
（ａ）中に示されるＡ−Ａ線で切断したＣＥ−ＴＦＴの
断面説明図である。図１において、１は第１の導電膜層
であるゲート電極、２は第１の絶縁膜層であるゲート絶
縁膜、３はノンドープの半導体層であるチャネル層、６
はチャネル層中のｎ型不純物注入領域、７ａおよび７ｂ
は２層構造のソース電極、７ｃおよび７ｄは２層構造の
ドレイン電極、９はチャネル領域、１０はパッシベーシ
ョン膜、２１は絶縁性基板をそれぞれ示す（図１（ａ）
にはパッシベーション膜１０は図示されていない）。ま
た、図２および図３は、本発明のＣＥ−ＴＦＴ作製方法
を示す工程断面説明図であり、４はレジスト膜、５はリ
ンの注入、８はクロムシリサイド膜をそれぞれ示してお
り、その他、図１に示した要素と同じ要素には同一の符
号を付して示した（以下の図においても同様）。
の説明図である。図１（ａ）はＣＥ−ＴＦＴにかかわる
電極の構成を示す平面説明図であり、図１（ｂ）は図１
（ａ）中に示されるＡ−Ａ線で切断したＣＥ−ＴＦＴの
断面説明図である。図１において、１は第１の導電膜層
であるゲート電極、２は第１の絶縁膜層であるゲート絶
縁膜、３はノンドープの半導体層であるチャネル層、６
はチャネル層中のｎ型不純物注入領域、７ａおよび７ｂ
は２層構造のソース電極、７ｃおよび７ｄは２層構造の
ドレイン電極、９はチャネル領域、１０はパッシベーシ
ョン膜、２１は絶縁性基板をそれぞれ示す（図１（ａ）
にはパッシベーション膜１０は図示されていない）。ま
た、図２および図３は、本発明のＣＥ−ＴＦＴ作製方法
を示す工程断面説明図であり、４はレジスト膜、５はリ
ンの注入、８はクロムシリサイド膜をそれぞれ示してお
り、その他、図１に示した要素と同じ要素には同一の符
号を付して示した（以下の図においても同様）。
【００２１】図１（ｂ）に断面構造説明図で示したＴＦ
Ｔの作製方法についてプロセスフローにしたがい、順に
図２（ａ）〜（ｃ）および図３（ｄ）〜（ｇ）を用いて
説明する。まず、ガラスなどからなる絶縁性基板２１上
に低抵抗かつ高融点の金属であるＣｒ膜をスパッタ法に
より成膜する。つぎに写真製版によりパターンを形成
し、エッチングによりＣｒ膜をパターン形成してゲート
電極１とする（図２（ａ））。つぎにゲート絶縁膜２、
チャネル層３となるイントリンシックな、すなわち、ノ
ンドープの半導体層としてアモルファスシリコン（ｉ−
ａ−Ｓｉ：Ｈ）層をプラズマＣＶＤにより連続的に成膜
する。このときの膜厚構成はゲート絶縁膜は約４００ｎ
ｍ、イントリンシックなアモルファスシリコン層は約１
００ｎｍ程度である。つぎに写真製版によりレジスト膜
４を形成する（図２（ｂ））。つぎにレジスト膜をマス
クとしてリンの注入５を行う。このときの注入エネルギ
ーおよび注入量はチャネル層となるアモルファスシリコ
ン層の膜厚に依存しているので、アモルファスシリコン
層の膜厚に対応して決定される。この注入エネルギーの
大きさは注入飛程Ｒｐを指標として表すことができ、注
入飛程Ｒｐは、実際に不純物が注入される範囲が、ある
中心値Ｒｐに対して幅Ｒｗを伴ってＲｐ−ＲｗからＲｐ
＋Ｒｗの範囲として表わされるときの中心値Ｒｐであ
る。このように表わすとき、注入エネルギーが大きいば
あいはＲｐが大きくなるとともにＲｗも大きくなる。
Ｔの作製方法についてプロセスフローにしたがい、順に
図２（ａ）〜（ｃ）および図３（ｄ）〜（ｇ）を用いて
説明する。まず、ガラスなどからなる絶縁性基板２１上
に低抵抗かつ高融点の金属であるＣｒ膜をスパッタ法に
より成膜する。つぎに写真製版によりパターンを形成
し、エッチングによりＣｒ膜をパターン形成してゲート
電極１とする（図２（ａ））。つぎにゲート絶縁膜２、
チャネル層３となるイントリンシックな、すなわち、ノ
ンドープの半導体層としてアモルファスシリコン（ｉ−
ａ−Ｓｉ：Ｈ）層をプラズマＣＶＤにより連続的に成膜
する。このときの膜厚構成はゲート絶縁膜は約４００ｎ
ｍ、イントリンシックなアモルファスシリコン層は約１
００ｎｍ程度である。つぎに写真製版によりレジスト膜
４を形成する（図２（ｂ））。つぎにレジスト膜をマス
クとしてリンの注入５を行う。このときの注入エネルギ
ーおよび注入量はチャネル層となるアモルファスシリコ
ン層の膜厚に依存しているので、アモルファスシリコン
層の膜厚に対応して決定される。この注入エネルギーの
大きさは注入飛程Ｒｐを指標として表すことができ、注
入飛程Ｒｐは、実際に不純物が注入される範囲が、ある
中心値Ｒｐに対して幅Ｒｗを伴ってＲｐ−ＲｗからＲｐ
＋Ｒｗの範囲として表わされるときの中心値Ｒｐであ
る。このように表わすとき、注入エネルギーが大きいば
あいはＲｐが大きくなるとともにＲｗも大きくなる。
【００２２】今、不純物の注入が行われるべきアモルフ
ァスシリコン層の層厚ｔに対して、注入飛程Ｒｐが適切
に選択されたときはＲｐが層厚ｔの中央に位置し、かつ
Ｒｐ−ＲｗからＲｐ＋Ｒｗの範囲が層厚ｔに対して２Ｒ
ｗ≦ｔとできるが、適切に選択されずに、たとえば大き
すぎるように選択されたときはＲｐがｔの中央からはず
れるとともに、Ｒｗも大きいことから、注入が行われる
べきアモルファスシリコン層以外のたとえば隣接する他
の層にも注入されてしまうことになる。
ァスシリコン層の層厚ｔに対して、注入飛程Ｒｐが適切
に選択されたときはＲｐが層厚ｔの中央に位置し、かつ
Ｒｐ−ＲｗからＲｐ＋Ｒｗの範囲が層厚ｔに対して２Ｒ
ｗ≦ｔとできるが、適切に選択されずに、たとえば大き
すぎるように選択されたときはＲｐがｔの中央からはず
れるとともに、Ｒｗも大きいことから、注入が行われる
べきアモルファスシリコン層以外のたとえば隣接する他
の層にも注入されてしまうことになる。
【００２３】もし、不純物を注入すべきでない絶縁膜中
に不純物の注入が行われるようにＲｐが大きく設定され
たばあい、アモルファスシリコン層の表面不純物濃度は
低下し、不純物量が少ない高抵抗の領域がアモルファス
シリコン層中に含まれることとなって、アモルファスシ
リコン層の抵抗は高くなり、したがってＴＦＴ特性の劣
化をもたらす。
に不純物の注入が行われるようにＲｐが大きく設定され
たばあい、アモルファスシリコン層の表面不純物濃度は
低下し、不純物量が少ない高抵抗の領域がアモルファス
シリコン層中に含まれることとなって、アモルファスシ
リコン層の抵抗は高くなり、したがってＴＦＴ特性の劣
化をもたらす。
【００２４】以上説明したように、不純物の注入飛程し
たがって注入エネルギーを、アモルファスシリコン層の
膜厚ｔに応じて適切に設定する必要があり、注入飛程Ｒ
ｐがアモルファスシリコン層の膜厚以下になるのが望ま
しい。たとえばアモルファスシリコン層の膜厚が１００
ｎｍ程度の膜厚ならば注入エネルギーとしては約３０Ｋ
ｅＶ、注入量としては約５Ｅ１４／ｃｍ2以上であり、
このとき注入飛程Ｒｐは約３００Åである（図２
（ｃ））。つぎにレジスト剥離を行い、さらに写真製版
を行い、アモルファスシリコン層を島状にエッチングす
る（図３（ｄ））。つぎに、第２の導電膜を、下地にＣ
ｒ、その上にＡｌを堆積した２層構造として形成したの
ち、その第２の導電膜のチャネル領域をエッチング除去
して分離してソース電極およびドレイン電極とする。前
記２層構造を形成するためにいったんゲート絶縁膜およ
びチャネル層の全面にわたってＣｒ膜、ついでＡｌ膜を
スパッタ法により順に堆積させる。ソース電極が形成さ
れる領域（ソース領域）およびドレイン電極が形成され
る領域（ドレイン領域）に対して写真製版により電極パ
ターンを形成し、前記２層構造の導電膜のうち、チャネ
ル層３のチャネル領域９上の部分のＣｒ膜およびＡｌ膜
のエッチングを行う（図３（ｅ））。このエッチングを
行うに際してはＣｒとアモルファスシリコン層との反応
によりクロムシリサイド（ＣｒＳｉｘ）膜８が微量なが
ら、図中に記号的に示すように不連続に形成され、ソー
ス・ドレイン間のショートをもたらす可能性があるた
め、さらにドライエッチによりＣｒＳｉｘ膜の除去を行
う（図３（ｆ））。このドライエッチではＣｒＳｉｘ膜
とアモルファスシリコン膜との選択比は充分であるた
め、アモルファスシリコン層が大きくエッチングされる
ことはないので薄膜化したアモルファスシリコン層をチ
ャネル領域で断線させることはない。さらにパッシベー
ション膜となる窒化膜１０をプラズマＣＶＤにより厚さ
約５００ｎｍ程度堆積させてＣＥ−ＴＦＴが完成する
（図３（ｇ））。これにより、チャネル層となるアモル
ファスシリコン層が薄く形成されたことと、アモルファ
スシリコンとｎ型不純物注入領域６のｎ型不純物との接
合形成にイオン注入が用いられたこととにより、ソース
・ドレイン間の直列抵抗が小さく、かつ光生成電流の増
加が抑制され、さらにイオン注入による不純物のプロフ
ィールのなだらかな接合形成の結果、接合界面に生じる
電界の低減が達成され、オフ電流の増加が抑制されたＴ
ＦＴ特性の安定したＣＥ−ＴＦＴがえられる。
たがって注入エネルギーを、アモルファスシリコン層の
膜厚ｔに応じて適切に設定する必要があり、注入飛程Ｒ
ｐがアモルファスシリコン層の膜厚以下になるのが望ま
しい。たとえばアモルファスシリコン層の膜厚が１００
ｎｍ程度の膜厚ならば注入エネルギーとしては約３０Ｋ
ｅＶ、注入量としては約５Ｅ１４／ｃｍ2以上であり、
このとき注入飛程Ｒｐは約３００Åである（図２
（ｃ））。つぎにレジスト剥離を行い、さらに写真製版
を行い、アモルファスシリコン層を島状にエッチングす
る（図３（ｄ））。つぎに、第２の導電膜を、下地にＣ
ｒ、その上にＡｌを堆積した２層構造として形成したの
ち、その第２の導電膜のチャネル領域をエッチング除去
して分離してソース電極およびドレイン電極とする。前
記２層構造を形成するためにいったんゲート絶縁膜およ
びチャネル層の全面にわたってＣｒ膜、ついでＡｌ膜を
スパッタ法により順に堆積させる。ソース電極が形成さ
れる領域（ソース領域）およびドレイン電極が形成され
る領域（ドレイン領域）に対して写真製版により電極パ
ターンを形成し、前記２層構造の導電膜のうち、チャネ
ル層３のチャネル領域９上の部分のＣｒ膜およびＡｌ膜
のエッチングを行う（図３（ｅ））。このエッチングを
行うに際してはＣｒとアモルファスシリコン層との反応
によりクロムシリサイド（ＣｒＳｉｘ）膜８が微量なが
ら、図中に記号的に示すように不連続に形成され、ソー
ス・ドレイン間のショートをもたらす可能性があるた
め、さらにドライエッチによりＣｒＳｉｘ膜の除去を行
う（図３（ｆ））。このドライエッチではＣｒＳｉｘ膜
とアモルファスシリコン膜との選択比は充分であるた
め、アモルファスシリコン層が大きくエッチングされる
ことはないので薄膜化したアモルファスシリコン層をチ
ャネル領域で断線させることはない。さらにパッシベー
ション膜となる窒化膜１０をプラズマＣＶＤにより厚さ
約５００ｎｍ程度堆積させてＣＥ−ＴＦＴが完成する
（図３（ｇ））。これにより、チャネル層となるアモル
ファスシリコン層が薄く形成されたことと、アモルファ
スシリコンとｎ型不純物注入領域６のｎ型不純物との接
合形成にイオン注入が用いられたこととにより、ソース
・ドレイン間の直列抵抗が小さく、かつ光生成電流の増
加が抑制され、さらにイオン注入による不純物のプロフ
ィールのなだらかな接合形成の結果、接合界面に生じる
電界の低減が達成され、オフ電流の増加が抑制されたＴ
ＦＴ特性の安定したＣＥ−ＴＦＴがえられる。
【００２５】実施の形態２ 実施の形態１では、不純物であるリンを注入する際にイ
ントリンシックなアモルファスシリコン層に垂直にリン
を注入した。実施の形態２では図４の本発明の他の実施
の形態にかかわるＴＦＴの断面説明図に示すように、リ
ンの斜め注入１１をイオン注入機の、基板をセットして
あるステージを連続回転させながら行う。これによりチ
ャネルとなるアモルファスシリコン層と不純物注入領域
との接合における界面の不純物プロファイルはさらにな
だらかになり、ＴＦＴの動作時に、接合における高電界
の発生は抑制され、オフ電流の低減化が達成されること
になる。このときの注入条件として、注入角度θで注入
するばあいには不純物の飛程Ｒｐが、式Ｒｐ＝ｄ／ｃｏ
ｓθを満足する注入エネルギーを選択する必要がある。
ここでｄは、チャネルとなるアモルファスシリコン層の
膜厚である。注入量は実施の形態１と同程度で良い（図
４）。
ントリンシックなアモルファスシリコン層に垂直にリン
を注入した。実施の形態２では図４の本発明の他の実施
の形態にかかわるＴＦＴの断面説明図に示すように、リ
ンの斜め注入１１をイオン注入機の、基板をセットして
あるステージを連続回転させながら行う。これによりチ
ャネルとなるアモルファスシリコン層と不純物注入領域
との接合における界面の不純物プロファイルはさらにな
だらかになり、ＴＦＴの動作時に、接合における高電界
の発生は抑制され、オフ電流の低減化が達成されること
になる。このときの注入条件として、注入角度θで注入
するばあいには不純物の飛程Ｒｐが、式Ｒｐ＝ｄ／ｃｏ
ｓθを満足する注入エネルギーを選択する必要がある。
ここでｄは、チャネルとなるアモルファスシリコン層の
膜厚である。注入量は実施の形態１と同程度で良い（図
４）。
【００２６】実施の形態３ 実施の形態３では、さらにＴＦＴ特性が安定したＣＥ−
ＴＦＴの構造、製法について説明する。実施の形態１、
２ではイオン注入による接合形成後のソース電極および
ドレイン電極となるＣｒ膜およびＡｌ膜のパターニング
において、ソース電極、ドレイン電極がｎ型不純物注入
領域６を覆うように行われた。これを図５（ａ）に示
す。この構造においてはつぎの問題点が生じる可能性が
ある。図５は、本発明の他の実施の形態にかかわるＴＦ
Ｔの不純物注入領域の長さを説明する断面説明図であ
り、図５（ｂ）において１６は不純物注入領域である。
図５（ａ）においてソース電極、ドレイン電極下の不純
物が存在しない領域の長さＡ、Ｂが等しいばあいにはＴ
ＦＴ特性は対称となる。しかしながら、Ａ、Ｂの長さが
異なるばあいにはソース電極、ドレイン電極下の不純物
が存在しない領域は抵抗となり、ソース電極とドレイン
電極とでは寄生する抵抗値が異なるため特性に非対称性
が現れることになる。これを解決するためにはソース電
極、ドレイン電極の長さを不純物注入領域の長さで規定
する必要がある。このようにソース電極、ドレイン電極
の長さを不純物領域の長さで規定する構造のＴＦＴの製
法について示す。イオン注入を行い、不純物層を形成す
るまでは実施の形態１、２と同様である。ソース電極お
よびドレイン電極の形成においてスパッタ法により下地
がＣｒ、その上がＡｌとなる２層構造の導電膜を成膜し
たのち、ソース電極およびドレイン電極下に不純物層注
入領域１６が存在するように写真製版を行う。そのの
ち、前記２層構造の膜をエッチングし、所望のＣＥ−Ｔ
ＦＴが形成される。これを図５（ｂ）に示す。この構造
を採用することにより、ソース電極およびドレイン電極
下に高抵抗となるアモルファスシリコン層がなくなるの
で、ＴＦＴ特性の非対称性の問題はなくなる。このばあ
い、符号１６で示された不純物注入領域のうち、曲線の
部分が接合となっている。
ＴＦＴの構造、製法について説明する。実施の形態１、
２ではイオン注入による接合形成後のソース電極および
ドレイン電極となるＣｒ膜およびＡｌ膜のパターニング
において、ソース電極、ドレイン電極がｎ型不純物注入
領域６を覆うように行われた。これを図５（ａ）に示
す。この構造においてはつぎの問題点が生じる可能性が
ある。図５は、本発明の他の実施の形態にかかわるＴＦ
Ｔの不純物注入領域の長さを説明する断面説明図であ
り、図５（ｂ）において１６は不純物注入領域である。
図５（ａ）においてソース電極、ドレイン電極下の不純
物が存在しない領域の長さＡ、Ｂが等しいばあいにはＴ
ＦＴ特性は対称となる。しかしながら、Ａ、Ｂの長さが
異なるばあいにはソース電極、ドレイン電極下の不純物
が存在しない領域は抵抗となり、ソース電極とドレイン
電極とでは寄生する抵抗値が異なるため特性に非対称性
が現れることになる。これを解決するためにはソース電
極、ドレイン電極の長さを不純物注入領域の長さで規定
する必要がある。このようにソース電極、ドレイン電極
の長さを不純物領域の長さで規定する構造のＴＦＴの製
法について示す。イオン注入を行い、不純物層を形成す
るまでは実施の形態１、２と同様である。ソース電極お
よびドレイン電極の形成においてスパッタ法により下地
がＣｒ、その上がＡｌとなる２層構造の導電膜を成膜し
たのち、ソース電極およびドレイン電極下に不純物層注
入領域１６が存在するように写真製版を行う。そのの
ち、前記２層構造の膜をエッチングし、所望のＣＥ−Ｔ
ＦＴが形成される。これを図５（ｂ）に示す。この構造
を採用することにより、ソース電極およびドレイン電極
下に高抵抗となるアモルファスシリコン層がなくなるの
で、ＴＦＴ特性の非対称性の問題はなくなる。このばあ
い、符号１６で示された不純物注入領域のうち、曲線の
部分が接合となっている。
【００２７】実施の形態４ 実施の形態４では、実施の形態１〜３で示した基本ＴＦ
Ｔ構造を採用しながらＴＦＴを小型化する方法について
説明する。図６、７、８および９にその製法を示す。図
６、８および９は、本実施の形態にかかわるＴＦＴの製
法を示す工程断面説明図であり、図７は、写真製版によ
る、現像後のパターンの説明図である。図６において、
１２は露光であり、図７において、２６は不純物注入領
域である。
Ｔ構造を採用しながらＴＦＴを小型化する方法について
説明する。図６、７、８および９にその製法を示す。図
６、８および９は、本実施の形態にかかわるＴＦＴの製
法を示す工程断面説明図であり、図７は、写真製版によ
る、現像後のパターンの説明図である。図６において、
１２は露光であり、図７において、２６は不純物注入領
域である。
【００２８】まずガラス基板上に低抵抗かつ高融点金属
であるＣｒ膜をスパッタ法により成膜する。つぎに写真
製版によりパターンを形成し、エッチングによりＣｒ膜
のパターン形成を行い、ゲート電極１を形成する（図６
（ａ））。つぎにゲート絶縁膜２、チャネル層３となる
イントリンシックなアモルファスシリコン（ｉ−ａ−Ｓ
ｉ：Ｈ）層をプラズマＣＶＤにより連続に成膜する。こ
のときの膜厚構造は、ゲート絶縁膜が４００ｎｍ、イン
トリンシックなアモルファスシリコン層が１００ｎｍ程
度である（図６（ｂ））。つぎに写真製版によりレジス
ト膜を塗布する。つぎに図６（ｃ）において、符号１２
で示す矢印が示すように、裏面側より光を照射し、露光
１２を行う。この裏面側からの露光１２を行い現像後の
パターンを図６（ｃ）中および図８に示す。図８は現像
後のパターンの平面説明図であり、図６（ｃ）は、図８
中に示したＡ−Ａ線における、ＣＥ−ＴＦＴの断面説明
図である。この図に示すように形成されるレジスト膜の
パターンはゲート配線パターンよりも縮小されたパター
ンとなる。この状態でレジストをマスクとして全面にリ
ンの注入５を行う（図８（ｄ））。このときの注入エネ
ルギーおよび注入量は実施の形態１で示した条件と同様
である。つぎにレジスト剥離を行い、所定の領域すなわ
ちＴＦＴが形成される領域を島状に形成し、ｎ型不純物
注入領域２６が形成される（図８（ｅ））。レジスト膜
剥離後、ソース電極およびドレイン電極となるＣｒ膜お
よびＡｌ膜をスパッタ法により堆積させる。写真製版に
より電極パターンを形成し、Ｃｒ膜およびＡｌ膜のエッ
チングを行う（図９（ｆ））。このエッチングを行うに
際してはＣｒとアモルファスシリコンとの反応によりク
ロムシリサイド（ＣｒＳｉｘ）が微量ながら形成されソ
ース・ドレイン間のショートをもたらす可能性があるの
で、さらにドライエッチによりＣｒＳｉｘ除去を行う
（図９（ｇ））。このドライエッチではＣｒＳｉｘとア
モルファスシリコン膜の選択比は充分であるため、アモ
ルファスシリコン層が大きくエッチングされることはな
く成膜化したアモルファスシリコン層に大きく影響する
ことはない。さらにパッシベーション膜１０となる窒化
膜をプラズマＣＶＤにより厚さ約５００ｎｍ程度堆積さ
せ、ＣＥ−ＴＦＴが完成する（図９（ｈ））。この方法
によりＴＦＴが形成される配線領域のゲート配線幅は縮
小され開口率の向上、ＴＦＴ自身の寄生容量の低減化が
達成される。
であるＣｒ膜をスパッタ法により成膜する。つぎに写真
製版によりパターンを形成し、エッチングによりＣｒ膜
のパターン形成を行い、ゲート電極１を形成する（図６
（ａ））。つぎにゲート絶縁膜２、チャネル層３となる
イントリンシックなアモルファスシリコン（ｉ−ａ−Ｓ
ｉ：Ｈ）層をプラズマＣＶＤにより連続に成膜する。こ
のときの膜厚構造は、ゲート絶縁膜が４００ｎｍ、イン
トリンシックなアモルファスシリコン層が１００ｎｍ程
度である（図６（ｂ））。つぎに写真製版によりレジス
ト膜を塗布する。つぎに図６（ｃ）において、符号１２
で示す矢印が示すように、裏面側より光を照射し、露光
１２を行う。この裏面側からの露光１２を行い現像後の
パターンを図６（ｃ）中および図８に示す。図８は現像
後のパターンの平面説明図であり、図６（ｃ）は、図８
中に示したＡ−Ａ線における、ＣＥ−ＴＦＴの断面説明
図である。この図に示すように形成されるレジスト膜の
パターンはゲート配線パターンよりも縮小されたパター
ンとなる。この状態でレジストをマスクとして全面にリ
ンの注入５を行う（図８（ｄ））。このときの注入エネ
ルギーおよび注入量は実施の形態１で示した条件と同様
である。つぎにレジスト剥離を行い、所定の領域すなわ
ちＴＦＴが形成される領域を島状に形成し、ｎ型不純物
注入領域２６が形成される（図８（ｅ））。レジスト膜
剥離後、ソース電極およびドレイン電極となるＣｒ膜お
よびＡｌ膜をスパッタ法により堆積させる。写真製版に
より電極パターンを形成し、Ｃｒ膜およびＡｌ膜のエッ
チングを行う（図９（ｆ））。このエッチングを行うに
際してはＣｒとアモルファスシリコンとの反応によりク
ロムシリサイド（ＣｒＳｉｘ）が微量ながら形成されソ
ース・ドレイン間のショートをもたらす可能性があるの
で、さらにドライエッチによりＣｒＳｉｘ除去を行う
（図９（ｇ））。このドライエッチではＣｒＳｉｘとア
モルファスシリコン膜の選択比は充分であるため、アモ
ルファスシリコン層が大きくエッチングされることはな
く成膜化したアモルファスシリコン層に大きく影響する
ことはない。さらにパッシベーション膜１０となる窒化
膜をプラズマＣＶＤにより厚さ約５００ｎｍ程度堆積さ
せ、ＣＥ−ＴＦＴが完成する（図９（ｈ））。この方法
によりＴＦＴが形成される配線領域のゲート配線幅は縮
小され開口率の向上、ＴＦＴ自身の寄生容量の低減化が
達成される。
【００２９】
【発明の効果】以上、詳述したように本発明にかかわる
チャネルエッチ型の薄膜トランジスタはチャネル層とな
るアモルファスシリコン層の膜厚を薄膜化し、ソース領
域およびドレイン領域の不純物層をイオン注入法により
形成したことにより、従来構造では問題となっていた直
列抵抗の低減化が達成されるとともにイオン注入による
なだらかな接合形成により電圧印加時の高電界の発生が
抑制され、オフ電流の増大を防止することが可能とな
り、その結果、表示特性が優れたアクティブマトリクス
液晶ディスプレイをうることが可能となった。
チャネルエッチ型の薄膜トランジスタはチャネル層とな
るアモルファスシリコン層の膜厚を薄膜化し、ソース領
域およびドレイン領域の不純物層をイオン注入法により
形成したことにより、従来構造では問題となっていた直
列抵抗の低減化が達成されるとともにイオン注入による
なだらかな接合形成により電圧印加時の高電界の発生が
抑制され、オフ電流の増大を防止することが可能とな
り、その結果、表示特性が優れたアクティブマトリクス
液晶ディスプレイをうることが可能となった。
【図１】本発明の一実施の形態にかかわるＴＦＴの説明
図である。
図である。
【図２】本発明の一実施の形態にかかわるＴＦＴの工程
断面説明図である。
断面説明図である。
【図３】本発明の一実施の形態にかかわるＴＦＴの工程
断面説明図である。
断面説明図である。
【図４】本発明の他の実施の形態にかかわるＴＦＴの工
程断面説明図である。
程断面説明図である。
【図５】本発明の他の実施の形態にかかわるＴＦＴの工
程断面説明図である。
程断面説明図である。
【図６】本発明の他の実施の形態にかかわるＴＦＴの工
程断面説明図である。
程断面説明図である。
【図７】本発明の他の実施の形態にかかわる現像後のパ
ターンの平面説明図である。
ターンの平面説明図である。
【図８】本発明の他の実施の形態にかかわるＴＦＴの工
程断面説明図である。
程断面説明図である。
【図９】本発明の他の実施の形態にかかわるＴＦＴの工
程断面説明図である。
程断面説明図である。
【図１０】従来のエッチングストッパー型ＴＦＴの断面
説明図である。
説明図である。
【図１１】従来のチャネルエッチ型ＴＦＴの工程断面説
明図である。
明図である。
【図１２】従来のチャネルエッチ型ＴＦＴの工程断面説
明図である。
明図である。
１ ゲート電極 ２ ゲート絶縁膜 ３ チャネル層 ４ レジスト膜 ５ リンの注入 ６、１６、２６ ｎ型不純物注入領域 ７ａ、７ｂ ソース電極 ７ｃ、７ｄ ドレイン電極 ８ クロムシリサイド膜 ９ チャネル領域 １０ パッシベーション膜 １１ リンの斜め注入 １２ 露光 ２１ 絶縁性基板
Claims (6)
- 【請求項１】 絶縁性基板ならびに該絶縁性基板上に設
けられる、ゲート電極となる第１の導電膜層、該第１の
導電膜層上のゲート絶縁膜層となる第１の絶縁膜層、該
第１の絶縁膜層上のノンドープの半導体層、および該半
導体層のソース領域上に形成されるソース電極と前記半
導体層のドレイン領域上に形成されるドレイン電極とに
なる第２の導電膜層からなる薄膜トランジスタであっ
て、前記半導体層のソース領域および前記半導体層のド
レイン領域にはｎ型の不純物が注入された接合が形成さ
れてなることを特徴とする薄膜トランジスタ。 - 【請求項２】 （ａ）絶縁性基板上に第１の導電膜を成
膜したのち該第１の導電膜をエッチングしてゲート電極
を設け、（ｂ）前記ゲート電極上に、第１の絶縁膜層お
よびノンドープの半導体層を形成し、該半導体層を島状
にパターニングし、（ｃ）前記半導体層上にレジスト膜
を写真製版により形成し、前記レジスト膜をマスクとし
てｎ型不純物を垂直に注入して接合を形成し、（ｄ）前
記レジスト膜を除去したのち、第２の導電膜を成膜した
のち該第２の導電膜に写真製版により電極パターンを形
成して前記第２の導電膜をエッチングしてソース電極お
よびゲート電極を設けることを特徴とする薄膜トランジ
スタの製法。 - 【請求項３】 （ａ）絶縁性基板上に第１の導電膜を成
膜したのち該第１の導電膜をエッチングしてゲート電極
を設け、（ｂ）前記ゲート電極上に、第１の絶縁膜層お
よびノンドープの半導体層を形成し、該半導体層を島状
にパターニングし、（ｃ）前記半導体層上にレジスト膜
を写真製版により形成し、前記レジスト膜をマスクとし
てｎ型不純物を回転斜め注入によりイオン注入して接合
を形成し、（ｄ）前記レジスト膜を除去したのち、第２
の導電膜を成膜したのち該第２の導電膜に写真製版によ
り電極パターンを形成して前記第２の導電膜をエッチン
グしてソース電極およびゲート電極を設けることを特徴
とする薄膜トランジスタの製法。 - 【請求項４】 絶縁性基板ならびに該絶縁性基板上に設
けられる、ゲート電極となる第１の導電膜層、該第１の
導電膜層上のゲート絶縁膜層となる第１の絶縁膜層、該
第１の絶縁膜層上のノンドープの半導体層、および該半
導体層のソース領域上に形成されるソース電極と前記半
導体層のドレイン領域上に形成されるドレイン電極とに
なる第２の導電膜層からなる薄膜トランジスタであっ
て、前記半導体層のソース領域および前記半導体層のド
レイン領域にはｎ型の不純物が注入された接合が形成さ
れ、かつ、前記半導体層のうち、前記ソース電極の下の
部分および前記ドレイン電極の下の部分にもｎ型の不純
物が注入されてなることを特徴とする薄膜トランジス
タ。 - 【請求項５】 （ａ）絶縁性基板上に第１の導電膜を成
膜したのち該第１の導電膜をエッチングしてゲート電極
を設け、（ｂ）前記ゲート電極上に、第１の絶縁膜層お
よびノンドープの半導体層を形成し、（ｃ）該半導体層
上にレジスト膜を形成したのち前記絶縁性基板の裏面側
から露光して前記レジスト膜にレジストパターンを形成
してマスクとしてｎ型不純物をイオン注入により注入
し、（ｄ）前記レジスト膜を除去し、（ｅ）第２の導電
膜を成膜したのち、該第２の導電膜に写真製版により電
極パターンを形成して前記第２の導電膜をエッチングし
てソース電極およびゲート電極を設けることを特徴とす
る薄膜トランジスタの製法。 - 【請求項６】 （ａ）絶縁性基板上に第１の導電膜を成
膜したのち該第１の導電膜をエッチングしてゲート電極
を設け、（ｂ）前記ゲート電極上に、第１の絶縁膜層お
よびノンドープの半導体層を形成し、（ｃ）該半導体層
上にレジスト膜を形成したのち前記絶縁性基板の裏面側
から露光して前記レジスト膜にレジストパターンを形成
してマスクとしてｎ型不純物を回転斜め注入によりイオ
ン注入し、（ｄ）前記レジスト膜を除去し、（ｅ）第２
の導電膜を成膜したのち、該第２の導電膜に写真製版に
より電極パターンを形成して前記第２の導電膜をエッチ
ングしてソース電極およびゲート電極を設けることを特
徴とする薄膜トランジスタの製法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282397A JPH10209462A (ja) | 1997-01-27 | 1997-01-27 | 薄膜トランジスタおよびその製法 |
| KR10-1998-0002054A KR100399291B1 (ko) | 1997-01-27 | 1998-01-23 | 반도체 박막트랜지스터, 그 제조방법, 반도체 박막트랜지스터어레이 기판 및 해당 반도체 박막트랜지스터어레이 기판을 사용한 액정표시장치 |
| CN 98103673 CN1249817C (zh) | 1997-01-27 | 1998-01-26 | 薄膜晶体管及其制造方法、半导体薄膜晶体管阵列基板 |
| TW087101032A TW406433B (en) | 1997-01-27 | 1998-01-26 | Semiconductor thin film transistor, its process, semiconductor thin film transistor array substrate and liquid crystal display device using such semiconductor thin film transistor array substrate |
| US09/013,938 US6225644B1 (en) | 1997-01-27 | 1998-01-27 | Semiconductor TFT, producing method thereof, semiconductor TFT array substrate and liquid crystal display using the same |
| US09/448,946 US6362031B1 (en) | 1997-01-27 | 1999-11-24 | Semiconductor TFT, producing method thereof, semiconductor TFT array substrate and liquid crystal display using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282397A JPH10209462A (ja) | 1997-01-27 | 1997-01-27 | 薄膜トランジスタおよびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209462A true JPH10209462A (ja) | 1998-08-07 |
Family
ID=11816114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1282397A Pending JPH10209462A (ja) | 1997-01-27 | 1997-01-27 | 薄膜トランジスタおよびその製法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH10209462A (ja) |
| CN (1) | CN1249817C (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6897479B2 (en) | 1998-08-28 | 2005-05-24 | Fujitsu Display Technologies Corporation | ITO film contact structure, TFT substrate and manufacture thereof |
| US7320905B2 (en) | 1998-08-21 | 2008-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same |
| JP2010135762A (ja) * | 2008-10-31 | 2010-06-17 | Semiconductor Energy Lab Co Ltd | 駆動回路及び表示装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4630420B2 (ja) * | 2000-05-23 | 2011-02-09 | ティーピーオー ホンコン ホールディング リミテッド | パターン形成方法 |
| CN100388490C (zh) * | 2004-10-22 | 2008-05-14 | 中华映管股份有限公司 | 薄膜晶体管阵列基板及其制造方法 |
| CN105097824B (zh) * | 2014-05-22 | 2019-12-10 | 群创光电股份有限公司 | 薄膜晶体管基板及其制作方法及显示器 |
| CN106783626A (zh) * | 2017-01-04 | 2017-05-31 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板和显示装置的制造方法 |
| CN109888021A (zh) * | 2019-02-27 | 2019-06-14 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
| CN110596027B (zh) * | 2019-10-14 | 2022-09-09 | 京东方科技集团股份有限公司 | 测量薄膜掺杂比例的装置及测量方法 |
-
1997
- 1997-01-27 JP JP1282397A patent/JPH10209462A/ja active Pending
-
1998
- 1998-01-26 CN CN 98103673 patent/CN1249817C/zh not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7320905B2 (en) | 1998-08-21 | 2008-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device provided with semiconductor circuit made of semiconductor element and method of fabricating the same |
| US6897479B2 (en) | 1998-08-28 | 2005-05-24 | Fujitsu Display Technologies Corporation | ITO film contact structure, TFT substrate and manufacture thereof |
| US7034335B2 (en) | 1998-08-28 | 2006-04-25 | Fujitsu Limited | ITO film contact structure, TFT substrate and manufacture thereof |
| JP2010135762A (ja) * | 2008-10-31 | 2010-06-17 | Semiconductor Energy Lab Co Ltd | 駆動回路及び表示装置 |
| US9842859B2 (en) | 2008-10-31 | 2017-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Driver circuit and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1189698A (zh) | 1998-08-05 |
| CN1249817C (zh) | 2006-04-05 |
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Legal Events
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|---|---|---|---|
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Effective date: 20040427 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
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