JP2014194076A - スパッタリングターゲットの製造方法、酸化物膜の成膜方法、及びトランジスタ - Google Patents

スパッタリングターゲットの製造方法、酸化物膜の成膜方法、及びトランジスタ Download PDF

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Abstract

【課題】欠陥量の少ない酸化物半導体膜を成膜することが可能なスパッタリングターゲットの製造方法を提供する。または、欠陥量の少ない酸化物半導体膜を成膜する。
【解決手段】、酸化インジウム、酸化金属（該金属は、アルミニウム、チタン、ガリウム、イットリウム、ジルコニウム、ランタン、セシウム、ネオジム、またはハフニウム）、及び酸化亜鉛を混合し焼成した後粉砕して、多結晶Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、アルミニウム、チタン、ガリウム、イットリウム、ジルコニウム、ランタン、セシウム、ネオジム、またはハフニウム）粉体を形成し、多結晶Ｉｎ−Ｍ−Ｚｎ酸化物粉体と、酸化亜鉛粉体とを混合して混合物を形成し、混合物を成形して成形体を形成し、成形体を焼成するスパッタリングターゲットの製造方法である。
【選択図】図１

Description

スパッタリングターゲットの製造方法、酸化物膜の成膜方法、及びトランジスタに関する。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。
例えば、酸化物半導体として、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）が知られている（非特許文献１及び非特許文献２参照。）。
また、特許文献１には、ホモロガス化合物ＩｎＭＯ３（ＺｎＯ）ｍ（Ｍ＝Ｉｎ、Ｆｅ、Ｇａ、またはＡｌ、ｍ＝１以上５０未満の整数）を用いた透明薄膜電界効果型トランジスタが開示されている。
特開２００４−１０３９５７号公報
Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、"Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃"、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７
しかしながら、酸化物半導体膜の結晶性が低いと、酸化物半導体膜に酸素欠損やダングリングボンド等の欠陥が含まれやすい。
また、異なる組成のスパッタリングターゲットを用いて酸化物半導体膜を積層する場合、それぞれの酸化物半導体膜において結晶性が異なると、積層された酸化物半導体膜の界面において欠陥が生じてしまう。
酸化物半導体膜に含まれる欠陥により、または欠陥と水素等と結合により、膜中にキャリアが生じてしまい、酸化物半導体膜の電気的特性が変化する恐れがある。この結果、トランジスタの電気特性の不良に繋がると共に、経時変化やストレス試験（例えば、ＢＴ（Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験、光ＢＴストレス試験等）において、トランジスタの電気特性、代表的にはしきい値電圧の変動量が増大することの原因となる。
そこで、本発明の一態様は、欠陥量の少ない酸化物半導体膜を成膜することが可能なスパッタリングターゲットの製造方法を提供することを課題の一とする。または、本発明の一態様は、欠陥量の少ない酸化物半導体膜を成膜することを課題の一とする。または、本発明の一態様は、酸化物半導体膜を用いた半導体装置などにおいて、電気特性を向上させることを課題の一とする。または、本発明の一態様は、酸化物半導体膜を用いた半導体装置において、信頼性を向上させることを課題の一とする。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。
本発明の一態様は、酸化インジウム、酸化金属（該金属は、アルミニウム、チタン、ガリウム、イットリウム、ジルコニウム、ランタン、セシウム、ネオジム、またはハフニウム）、及び酸化亜鉛を混合し焼成した後粉砕して、多結晶Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、アルミニウム、チタン、ガリウム、イットリウム、ジルコニウム、ランタン、セシウム、ネオジム、またはハフニウム）粉体を形成し、多結晶Ｉｎ−Ｍ−Ｚｎ酸化物粉体と、酸化亜鉛粉体とを混合して混合物を形成し、混合物を成形して成形体を形成し、成形体を焼成するスパッタリングターゲットの製造方法である。
なお、上記スパッタリングターゲットにおいて、Ｍ（Ｍは、アルミニウム、チタン、ガリウム、イットリウム、ジルコニウム、ランタン、セシウム、ネオジム、またはハフニウム）より、亜鉛の組成の方が大きい。
また、スパッタリングターゲットの製造に用いる多結晶Ｉｎ−Ｍ−Ｚｎ酸化物粉体はホモロガス化合物である。
また、本発明の一態様は、インジウム、Ｍ（Ｍは、アルミニウム、チタン、ガリウム、イットリウム、ジルコニウム、ランタン、セシウム、ネオジム、またはハフニウム）、及び亜鉛を有し、Ｍより亜鉛の組成が大きいスパッタリングターゲットを用いたスパッタリング法により、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、アルミニウム、チタン、ガリウム、イットリウム、ジルコニウム、ランタン、セシウム、ネオジム、またはハフニウム）を成膜する酸化物膜の成膜方法である。
なお、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、アルミニウム、チタン、ガリウム、イットリウム、ジルコニウム、ランタン、セシウム、ネオジム、またはハフニウム）は、ホモロガス構造を有する。
また、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、アルミニウム、チタン、ガリウム、イットリウム、ジルコニウム、ランタン、セシウム、ネオジム、またはハフニウム）は、Ｍに対するＺｎの原子数比が０．５より大きい。
また、本発明の一態様は、上記Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、アルミニウム、チタン、ガリウム、イットリウム、ジルコニウム、ランタン、セシウム、ネオジム、またはハフニウム）を有するトランジスタである。
本発明の一態様により、欠陥量の少ない酸化物半導体膜を成膜することが可能なスパッタリングターゲットの製造方法を提供することができる。または、本発明の一態様により、欠陥量の少ない酸化物半導体膜を成膜することができる。または、本発明の一態様により、酸化物半導体膜を用いた半導体装置などにおいて、電気特性を向上させることができる。または、本発明の一態様により、酸化物半導体膜を用いた半導体装置において、信頼性を向上させることができる。
ホモロガス化合物の結晶構造を説明する図。 スパッタリングターゲットの製造工程を説明する図。 スパッタリングターゲットの製造工程を説明する図。 酸化物の作製方法を説明する模式図。 酸化物を説明する模式図。 スパッタリング粒子を説明する模式図。 ホモロガス化合物の結晶構造を説明する図。 酸化物の作製方法を説明する模式図。 酸化物を説明する模式図。 ＣＡＡＣ−ＯＳ及びｎｃ−ＯＳのナノビーム電子線回折パターンを示す図。 酸化亜鉛の結晶成長の過程を説明する図。 酸化亜鉛の結晶成長の過程を説明する図。 酸化亜鉛の結晶成長の過程を説明する図。 酸化物の作製方法を説明する模式図。 酸化物を説明する模式図。 酸化物の作製方法を説明する模式図。 酸化物の作製方法を説明する模式図。 酸化物の作製方法を説明する模式図。 成膜装置を説明する上面図。 成膜装置を説明する断面図。 ＤＣ電源、ＡＣ電源を用いたスパッタリング法におけるプラズマ放電を説明する図。 トランジスタの一形態を説明する上面図及び断面図である。 トランジスタの一形態を説明する断面図である。 トランジスタの一形態を説明する断面図である。 トランジスタの一形態を説明する上面図及び断面図である。 トランジスタの一形態を説明する断面図である。 トランジスタの一形態を説明する上面図及び断面図である。 トランジスタの一形態を説明する上面図及び断面図である。 トランジスタの一形態を説明する上面図及び断面図である。 トランジスタの作製方法の一形態を説明する断面図である。 トランジスタの作製方法の一形態を説明する断面図である。 ＸＰＳ分析結果から得られたＩｎ−Ｇａ−Ｚｎ酸化物膜の原子数比を示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物膜のＸ線回折測定結果。 Ｉｎ−Ｇａ−Ｚｎ酸化物膜のＸ線回折測定結果。 Ｉｎ−Ｇａ−Ｚｎ酸化物膜のＸ線回折測定結果。 スパッタリングターゲット及びＩｎ−Ｇａ−Ｚｎ酸化物膜の三元相図。 ＴＥＭによる試料２及び試料３の断面観察像。 ＨＡＡＤＦ−ＳＴＥＭによる断面観察像。 Ｉｎ−Ｇａ−Ｚｎ酸化物膜のバンドダイヤグラム。 Ｉｎ−Ｇａ−Ｚｎ酸化物膜のバンドダイヤグラム。 ＴＥＭによる試料１１乃至試料１３の断面観察像。 ＴＥＭによる試料１１乃至試料１３の断面観察像。 ＴＥＭによる試料１２及び試料１３の断面観察像。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。また、以下に説明する実施の形態及び実施例において、同一部分または同様の機能を有する部分には、同一の符号または同一のハッチパターンを異なる図面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
また、「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
また、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
本明細書において、フォトリソグラフィ工程を行った後にエッチング工程を行う場合は、エッチング工程の後にフォトリソグラフィ工程で形成したマスクは除去するものとする。
（実施の形態１）
本実施の形態では、スパッタリングターゲットの製造方法について説明する。
＜ホモロガス化合物及びホモロガス構造＞
はじめに、ＩｎＭＯ３（ＺｎＯ）ｍ（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｓ、Ｎｄ、またはＨｆ、ｍは自然数）で表されるホモロガス化合物について説明する。ＩｎＭＯ３（ＺｎＯ）ｍで表されるホモロガス化合物の結晶構造は、ＬｕＯ２ −層と（ＦｅＺｎｍ）Ｏｍ＋１ １＋層とが規則的に交互に積み重ねられた層状構造であるＬｕＦｅＯ３（ＺｎＯ）ｍと同じ構造を有し、ｍが奇数のときは、Ｒ−３ｍの空間群を有し、ｍが偶数のときは、Ｐ６３／ｍｍｃの空間群を有する。なお、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＝１）の場合、ＹｂＦｅ２Ｏ４型ともいう。このような結晶構造をホモロガス構造とよぶ。なお、本明細書中では、結晶構造は六方晶表示を基本とする。
次に、ＩｎＭＯ３（ＺｎＯ）ｍの代表例としてＩｎＧａＯ３（ＺｎＯ）ｍを用いて、ホモロガス化合物の結晶構造を説明する。ＩｎＧａＯ３（ＺｎＯ）ｍにおいて、ｍ＝１（即ち、ＩｎＧａＯ３（ＺｎＯ）１）の結晶構造を図１（Ａ）に示し、ｍ＝２（即ち、ＩｎＧａＯ３（ＺｎＯ）２）の結晶構造を図１（Ｂ）に示し、ｍ＝３（即ち、ＩｎＧａＯ３（ＺｎＯ）３）の結晶構造を図１（Ｃ）に示す。
図１に示すように、ＩｎＭＯ３（ＺｎＯ）ｍで表されるホモロガス化合物は、複数の層で構成される繰り返し単位ｕ１乃至ｕ３が複数積み重なる結晶構造を有する。また、ＩｎＯ２層の間に、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する層（ＺｎＯ、ＧａＯ、（Ｇａ，Ｚｎ）Ｏ）が（ｍ＋１）層が設けられた結晶構造を有する。このような構造をホモロガス構造という。なお、ＩｎＭＯ３（ＺｎＯ）ｍで表されるホモロガス化合物以外においても、ホモロガス構造となることが可能である。
＜ＣＡＡＣ−ＯＳ膜＞
次に、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）について説明する。なお、ここでは、ＣＡＡＣ−ＯＳの結晶構造についてのみ説明し、ＣＡＡＣ−ＯＳの詳細については、実施の形態２で説明する。
ＣＡＡＣ−ＯＳは、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）を有する酸化物半導体のことである。
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面または上面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、ｃ軸配向に同定されるピーク、例えば面方位（００ｘ）に同定されるピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折パターンで、スポット（輝点）が観測される。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部において、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
本明細書において、単に垂直と記載する場合、８０°以上１００°以下、または８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、または−５°以上５°以下の範囲も含まれることとする。
また、ＣＡＡＣ−ＯＳにおいて、ＩｎＯ２層の間に、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する層（ＺｎＯ、ＧａＯ、（Ｇａ，Ｚｎ）Ｏ）を一以上有する場合、ホモロガス構造となる。
＜第１のスパッタリングターゲットの製造方法＞
次に、ホモロガス構造を有するＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜することが可能なスパッタリングターゲットの製造方法について、図２を用いて説明する。また、ホモロガス構造を有するＣＡＡＣ−ＯＳ膜を成膜することが可能なスパッタリングターゲットの製造方法について、図２を用いて説明する。
図２に示すように、ステップＳ１０１において、Ｉｎ−Ｇａ−Ｚｎ酸化物の原料となる酸化インジウム粉体、酸化ガリウム粉体、及び酸化亜鉛粉体を調製し、粉砕及び混合することで、混合物を形成する。酸化インジウム粉体、酸化ガリウム粉体、及び酸化亜鉛粉体はそれぞれ、純度が９９．９％、または９９．９９％、または９９．９９９％以上の粉体を用いる。この結果、後に形成される酸化物半導体膜に含まれる不純物濃度を低減することが可能であり、優れた電気特性を有するトランジスタを作製することができる。
または、Ｉｎ−Ｇａ−Ｚｎ酸化物の原料として、後述する図３のステップＳ１１１乃至ステップＳ１１３で作製された多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物粉体及び酸化亜鉛粉体を用いることができる。または、Ｉｎ−Ｇａ−Ｚｎ酸化物の原料として、図３のステップＳ１１１乃至ステップＳ１１３で作製された多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物粉体及びＧａ−Ｚｎ酸化物紛体を用いることができる。
混合体におけるＧａに対するＺｎの原子数比がＧａ＜Ｚｎとなるように、Ｉｎ−Ｇａ−Ｚｎ酸化物の原料を調製する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：５、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝１：３：７、Ｉｎ：Ｇａ：Ｚｎ＝１：３：８、Ｉｎ：Ｇａ：Ｚｎ＝１：３：９、Ｉｎ：Ｇａ：Ｚｎ＝１：３：１０、Ｉｎ：Ｇａ：Ｚｎ＝１：４：５、Ｉｎ：Ｇａ：Ｚｎ＝１：４：６、Ｉｎ：Ｇａ：Ｚｎ＝１：４：７、Ｉｎ：Ｇａ：Ｚｎ＝１：４：８、Ｉｎ：Ｇａ：Ｚｎ＝１：４：９、Ｉｎ：Ｇａ：Ｚｎ＝１：４：１０、Ｉｎ：Ｇａ：Ｚｎ＝１：５：６、Ｉｎ：Ｇａ：Ｚｎ＝１：５：７、Ｉｎ：Ｇａ：Ｚｎ＝１：５：８、Ｉｎ：Ｇａ：Ｚｎ＝１：５：９、Ｉｎ：Ｇａ：Ｚｎ＝１：５：１０、Ｉｎ：Ｇａ：Ｚｎ＝１：６：７、Ｉｎ：Ｇａ：Ｚｎ＝１：６：８、Ｉｎ：Ｇａ：Ｚｎ＝１：６：９、Ｉｎ：Ｇａ：Ｚｎ＝１：６：１０となるように、Ｉｎ−Ｇａ−Ｚｎ酸化物粉体の原料を調製する。この結果、後の焼成工程において、ホモロガス構造のＩｎ−Ｇａ−Ｚｎ酸化物を含むスパッタリングターゲットを製造することができる。
Ｉｎ−Ｇａ−Ｚｎ酸化物の原料の粉砕及び混合には、ボールミル、ビーズミル、ロールミル、ジエットミル、超音波装置等の混合粉砕機を用いることができる。混合粉砕機を用いることで、Ｉｎ−Ｇａ−Ｚｎ酸化物の原料を粉砕して所定の粒径にするとともに、混合することができる。
粉砕されたＩｎ−Ｇａ−Ｚｎ酸化物の原料の平均粒径は、０．０１μｍ以上３．０μｍ以下、または０．１μｍ以上２．０μｍであることが好ましい。
次に、ステップＳ１０２において、混合体を成形して、成形体を形成する。
成形体を形成する方法としては、金型成形、冷間静水圧加圧成形等がある。なお、成形処理において、適宜ポリビニルアルコール、メチルセルロース、ポリワックス、オレイン酸等の成形助剤を用いてもよい。
ステップＳ１０１において、Ｉｎ−Ｇａ−Ｚｎ酸化物の原料に、水、分散材、及びバインダーを混合してスラリーを形成し、ステップＳ１０２において、型にスラリーを流し込み、型の底面から水を吸引し、乾燥処理を行うことで、成形体を形成してもよい。乾燥処理は、自然乾燥を行った後、３００℃以上７００℃以下の加熱処理を行うことで、成形体に含まれる水分を除去することができる。
次に、ステップＳ１０３において、成形体を焼結し、焼結体を形成する。
ステップＳ１０３における焼成工程においては、１２００℃以上１６００℃以下、または１３００℃以上１５００℃以下で混合体を加熱する。当該工程により、焼結体として多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を形成することができる。多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物において、Ｇａに対するＺｎの原子数比がＧａ＜Ｚｎとなる。
こののち、焼結体を水素、メタン、一酸化炭素等の還元雰囲気、または窒素、希ガス等の不活性ガス雰囲気で加熱処理してもよい。この結果、焼結体の抵抗のばらつきを低下することができる。
なお、ステップＳ１０２（成形工程）及びステップＳ１０３（焼成工程）を同時に行うことで、スパッタリングターゲットを製造することができる。このような成形方法としては、ホットプレス、熱間静水圧焼成等がある。
次に、ステップＳ１０４において、焼結体を加工し、スパッタリングターゲットを製造する。
ステップＳ１０４においては、焼結体を切削し加工して、バッキングプレート等の装着用治具に取り付ける。焼結体は切削した後、鏡面加工を施し、表面粗さ（Ｒａ）を５μｍ以下、または２μｍ以下とする。鏡面加工方法としては、機械的研磨、化学的研磨、ＣＭＰ等がある。
以上の工程により、スパッタリングターゲットを製造することができる。本実施の形態で作製されるスパッタリングターゲットは、Ｇａに対するＺｎの原子数比がＧａ＜Ｚｎとなる。このようなスパッタリングターゲットを用いたスパッタリング法により、ホモロガス構造のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜することができる。さらには、ホモロガス構造であって、且つＣＡＡＣ−ＯＳであるＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜することができる。
＜第２のスパッタリングターゲットの製造方法＞
ここでは、ＩｎＧａＯ３（ＺｎＯ）ｍで表されるホモロガス化合物を成膜することが可能なスパッタリングターゲットの製造方法について、図３を用いて説明する。また、ＩｎＧａＯ３（ＺｎＯ）ｍで表されるホモロガス化合物であって、且つＣＡＡＣ−ＯＳ膜を成膜することが可能なスパッタリングターゲットの製造方法について、図３を用いて説明する。
図３に示すように、はじめに、Ｉｎ−Ｇａ−Ｚｎ酸化物粉体を作製する。
ステップＳ１１１において、Ｉｎ−Ｇａ−Ｚｎ酸化物粉体の原料となる酸化インジウム粉体、酸化ガリウム粉体、及び酸化亜鉛粉体の量を調製し混合することで、混合物を形成する。酸化インジウム粉体、酸化ガリウム粉体、及び酸化亜鉛粉体はそれぞれ、純度が９９．９％、または９９．９９％、または９９．９９９％以上の粉体を用いる。この結果、後に形成される酸化物半導体膜に含まれる不純物濃度を低減することが可能であり、優れた電気特性を有するトランジスタを作製することができる。
混合物において、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：ｍ（ｍは自然数）となるように、酸化インジウム粉体、酸化ガリウム粉体、及び酸化亜鉛粉体の量を調製することが好ましい。この結果、ステップＳ１１２の焼成工程において、ＩｎＧａＯ３（ＺｎＯ）ｍで表されるホモロガス構造のＩｎ−Ｇａ−Ｚｎ酸化物を含むスパッタリングターゲットを製造することができる。
次に、ステップＳ１１２において、混合体を焼成し、多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を形成する。
焼成工程においては、図２のステップＳ１０３に示す焼成工程と同様に行うことができる。当該工程により、多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を形成することができる。多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物は、ＩｎＧａＯ３（ＺｎＯ）ｍで表されるホモロガス化合物あり、代表的には、ＩｎＧａＺｎＯ４、ＩｎＧａＺｎ２Ｏ５、ＩｎＧａＺｎ３Ｏ６、ＩｎＧａＺｎ４Ｏ７、ＩｎＧａＺｎ５Ｏ８等がある。
次に、ステップＳ１１３において、多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を粉砕して、多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物粉体を形成する。
多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物の粉砕は、ボールミル、ビーズミル、ロールミル、ジエットミル、超音波装置等の粉砕方法を用いて行う。
粉砕された多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物粉体の平均粒径は、０．０１μｍ以上３．０μｍ以下、または０．１μｍ以上２．０μｍであることが好ましい。
なお、粉砕された多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物粉体の平均粒径が３．０μｍ以上の場合は、再度ステップＳ１１３に示す粉砕工程を行うことが好ましい。
次に、スパッタリングターゲットの製造工程について説明する。
ステップＳ１１４において、多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物粉体と酸化亜鉛粉体を混合することで、混合体を形成する。なお、当該混合工程において、多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物粉体と酸化亜鉛粉体をそれぞれ粉砕し、粉体の粒径の均一性を高めてもよい。
ここでは、ステップＳ１１３において得られた、ホモロガス化合物である多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物粉体と、酸化亜鉛粉体とを混合して混合体を形成する。混合体におけるＧａに対するＺｎの原子数比が（ｍ＋０．０５）以上（ｍ＋０．５）以下となるように、多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物粉体と酸化亜鉛粉体とを調製する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．０５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２．０５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：３．０５となるように、多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物粉体と酸化亜鉛粉体を混合する。この結果、後のステップＳ１１６の焼成工程において、ＩｎＧａＯ３（ＺｎＯ）ｍで表されるホモロガス化合物に含まれるガリウムより、亜鉛の原子数の多いスパッタリングターゲットを製造することができる。
次に、ステップＳ１１５において、混合体を成形して、成形体を形成する。
混合体を成形し、成形体を形成する方法としては、図２のステップＳ１０２示す成形工程と同様に行うことができる。
また、ステップＳ１１４において、多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物粉体と酸化亜鉛粉体に、水、分散材、及びバインダーを混合してスラリーを形成し、ステップＳ１１５において、型にスラリーを流し込み、型の底面から水を吸引し、乾燥処理を行うことで、成形体を形成してもよい。乾燥処理は、自然乾燥を行った後、３００℃以上７００℃以下の加熱処理を行うことで、成形体に含まれる水分を除去することができる。
次に、ステップＳ１１６において、成形体を焼結し、焼結体を形成する。
ステップＳ１１６における焼成工程は、８００℃以上１６００℃以下、または１３００℃以上１５００℃以下で混合体を加熱する。当該工程により、焼結体として多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を形成することができる。多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物において、Ｇａに対するＺｎの原子数比がＧａ＜Ｚｎとなる。多結晶Ｉｎ−Ｇａ−Ｚｎ酸化物は、ＩｎＧａＯ３（ＺｎＯ）ｍで表されるホモロガス化合物及びＺｎＯの混晶である。
こののち、焼結体を水素、メタン、一酸化炭素等の還元雰囲気、または窒素、希ガス等の不活性ガス雰囲気で加熱処理してもよい。この結果、焼結体の抵抗のばらつきを低下することができる。
なお、ステップＳ１１５（成形工程）及びステップＳ１１６（焼成工程）を同時に行うことで、焼結体を形成することができる。このような成形方法としては、ホットプレス、熱間静水圧焼成等がある。
次に、ステップＳ１１７において、焼結体を加工し、スパッタリングターゲットを製造する。
ステップＳ１１７においては、図２に示すステップＳ１０４に示す加工工程を適宜用いることができる。
以上の工程により、スパッタリングターゲットを製造することができる。本実施の形態で作製されるスパッタリングターゲットは、ＩｎＧａＯ３（ＺｎＯ）ｍで表されるホモロガス化合物及びＺｎＯの混晶であり、スパッタリングターゲットにおけるＧａに対するＺｎの原子数比が（ｍ＋０．０５）以上（ｍ＋０．５）以下となる。このようなスパッタリングターゲットを用いたスパッタリング法により、ホモロガス化合物であるＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜することができる。さらには、ホモロガス化合物であって、且つＣＡＡＣ−ＯＳであるＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜することができる。
（実施の形態２）
本実施の形態では、実施の形態１で製造されたスパッタリングターゲットを用いた酸化物膜の成膜方法について、図４乃至図１８を用いて説明する。ここでは、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｓ、Ｎｄ、またはＨｆ）の代表例としてＩｎ−Ｇａ−Ｚｎ酸化物を用いて説明する。
図４、図８、図１４、図１６、図１７、図１８は、成膜装置の成膜室におけるスパッタリング工程の模式図である。なお、成膜装置の成膜室については、本実施の形態では簡易的に説明し、詳細については実施の形態３で説明する。
＜加熱成膜（成膜温度：１５０℃以上６００℃未満）＞
図４（Ａ）に示すように、成膜装置の成膜室１１内に、基板ステージ１２と、実施の形態１で作製されたスパッタリングターゲット１３が対向して設けられている。基板ステージ１２上には、基板１２１が設置されている。
減圧した成膜室１１内にアルゴン等の不活性ガスまたは酸素等のスパッタリングガスを導入し、スパッタリングターゲット１３に電圧を印加し、プラズマ１７を発生させる。プラズマ１７中においてスパッタリングガスがイオン化し、イオン１５が生じる。スパッタリングターゲット１３にイオン１５が衝突すると、スパッタリングターゲット１３に含まれる原子間結合が切断され、スパッタリングターゲット１３から粒子が剥離する。このため、プラズマ１７中には、イオン、スパッタリング粒子、電子等が存在する。ここでは、スパッタリングターゲットから剥離した粒子をスパッタリング粒子という。
イオン１５としては、例えば、酸素の陽イオンがある。イオン１５として酸素の陽イオンを用いることで、例えば、成膜時のプラズマダメージを軽減することができる。また、イオン１５として酸素の陽イオンを用いることで、例えば、イオン１５がスパッタリングターゲット１３の表面に衝突した際における、スパッタリングターゲット１３の結晶性の低下または非晶質化を抑制できる。また、イオン１５として酸素の陽イオンを用いることで、例えば、イオン１５がスパッタリングターゲット１３の表面に衝突した際に、スパッタリングターゲット１３の結晶性を高めることができる場合がある。なお、イオン１５として、例えば、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノンなど）の陽イオンを用いても構わない。
スパッタリング粒子としては、亜鉛粒子、酸素粒子、酸化亜鉛粒子、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子等がある。実施の形態１で作製されたスパッタリングターゲットは、ＧａよりＺｎを多く含む。このため、ここでは、スパッタリングターゲット１３から、亜鉛粒子、酸素粒子、または酸化亜鉛粒子が優先的に剥離した後、亜鉛粒子、酸素粒子、酸化亜鉛粒子、及びＩｎ−Ｇａ−Ｚｎ酸化物粒子が剥離するモデルを用いて説明する。
はじめに、スパッタリング粒子として亜鉛粒子１２３ａ及び酸素粒子１２３ｂがスパッタリングターゲット１３から剥離する。次に、亜鉛粒子１２３ａ及び酸素粒子１２３ｂが基板１２１上に移動することで、酸化亜鉛で形成される六方晶の結晶粒１２３ｃが基板上に形成される。
図５（Ａ）に、酸化亜鉛で形成される六方晶の結晶粒１２３ｃの上面形状のモデルを示す。図５（Ａ）に示すように、酸化亜鉛で形成される六方晶の結晶粒１２３ｃは、Ｚｎ原子とＯ原子が六角形状に結合している。
「酸化亜鉛の結晶成長機構」の欄で後述するように、酸化亜鉛はａｂ面と平行な方向における結晶成長が早いため、基板温度が１５０℃以上６００℃未満の場合、酸化亜鉛で形成される六方晶の結晶粒１２３ｃは、基板１２１の表面と平行な方向、即ち酸化亜鉛膜の断面において、横方向に結晶成長する。この結果、図４（Ｂ）に示すように、六方晶の酸化亜鉛膜１２５が形成される。即ち、六方晶の酸化亜鉛膜１２５は単結晶領域を有する。なお、六方晶の酸化亜鉛膜１２５において、単結晶領域ではない領域を含む場合もある。
図５（Ｂ）に六方晶の酸化亜鉛膜１２５の領域１２６の上面形状のモデルを示し、図５（Ｃ）に領域１２６の断面形状のモデルを示す。図５（Ｂ）に示すように、六方晶の酸化亜鉛膜１２５は、Ｚｎ原子とＯ原子が六角形状に結合している。また、当該六角形状のＺｎ原子とＯ原子の結合がａｂ面に広がっている。
次に、スパッタリングターゲットからスパッタリング粒子が放出される。ここでは、スパッタリング粒子としてＩｎ−Ｇａ−Ｚｎ酸化物粒子が剥離し、図４（Ｃ）に示すように六方晶の酸化亜鉛膜１２５上にＩｎ−Ｇａ−Ｚｎ酸化物粒子１２７が堆積し、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子を有する膜１２９が形成される。なお、当該工程において、スパッタリング粒子として亜鉛粒子、酸素粒子、及び酸化亜鉛粒子も剥離しているが、ここでは省略する。
Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７は、結晶性を有し、代表的には単結晶である。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７は、多結晶の場合もある。
ここで、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７の形状について、図６を用いて説明する。図６（Ａ）に示すように、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７は、断面における縦横比が異なり、縦より横の方が長い平板状または平坦状である。なお、断面における縦とは、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７においてｃ軸に平行な辺に相当し、断面における横は、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７においてｃ軸に交差する軸と平行な辺に相当する。更には、図６（Ａ）に示すように、内角が全て１２０°の六角形（正六角形）の平行な二つの面１２７ｓを有することが好ましい。または、図６（Ｃ）に示すように、内角が全て６０°の三角形（正三角形）の平行な二つの面１２７ｓを有することが好ましい。このようなＩｎ−Ｇａ−Ｚｎ酸化物粒子１２７をペレットとよぶことができる。ペレットは、例えば、面１２７ｓと結晶のａｂ面とが平行である。また、ペレットは、例えば、面１２７ｓと垂直な方向が結晶のｃ軸方向となる。また、ペレットは、例えば、面の径が１ｎｍ以上１００ｎｍ以下、１ｎｍ以上３０ｎｍ以下、または１ｎｍ以上１０ｎｍ以下となる。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７は、プラスまたはマイナスに帯電する。これは、イオンの衝突により、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７ａの酸素の一部が帯電する。または、プラズマに曝されることで、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７ａの酸素の一部が帯電する。図６（Ｂ）にマイナスに帯電したＩｎ−Ｇａ−Ｚｎ酸化物粒子１２７ａの模式図を示す。図６（Ｂ）に示すように、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７ａに含まれる酸素の一部はマイナスに帯電する場合がある。または、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７ａに酸素イオンが結合する場合がある。
ここで、スパッタリングターゲットに含まれる結晶の一例として、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは自然数）で表されるホモロガス化合物のｍ＝１における結晶構造をａｂ面と平行な視点から示す（図７（Ａ）参照。）。また、図７（Ａ）において、破線で囲った部分を拡大し図７（Ｂ）に示す。
例えば、スパッタリングターゲットに含まれる結晶において、図７（Ｂ）に示すガリウム原子または／および亜鉛原子ならびに酸素原子を有する第１の層と、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する第２の層と、の間に劈開面を有する場合がある。これは、第１の層の有する酸素原子と第２の層の有する酸素原子とが近距離にあることに起因する（図７（Ｂ）の囲み部参照。）。酸素原子は、例えば、マイナスの電荷を有するため、酸素原子同士が近距離にあると、層と層との結合を弱めることがある。即ち、第１の層内、第２の層内それぞれにおける化学結合が、第１の層及び第２の層の結合における化学結合よりはるかに大きくなり、第１の層と、第２の層との間に劈開面が形成される。このように、劈開面はａｂ面に平行な面である場合がある。
また、図７に示した結晶構造はａｂ面に垂直な視点において、正三角形、正六角形に金属原子が配列している。そのため、図７に示す結晶構造である結晶を含むスパッタリングターゲットを用いた場合、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７は、内角が１２０°である正六角形の面、または内角が６０°である正三角形の面を有する形状となる蓋然性は高いと考えられる。
ここで、図７（Ｂ）に示す劈開面において剥離して形成されるＩｎ−Ｇａ−Ｚｎ酸化物粒子１２７の結晶構造の代表例を図５（Ｄ）及び図５（Ｅ）に示す。
図５（Ｄ）に示すＩｎ−Ｇａ−Ｚｎ酸化物粒子１２７ａは、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する第１の層（（Ｇａ，Ｚｎ）Ｏと示す。）と、酸化インジウム層（ＩｎＯ２）と、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する第２の層（（Ｇａ，Ｚｎ）Ｏと示す。）との３層が順に結合された構造である。
また、図５（Ｅ）に示すＩｎ−Ｇａ−Ｚｎ酸化物粒子１２７ｂは、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する第１の層（（Ｇａ，Ｚｎ）Ｏと示す。）と、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する第２の層（（Ｇａ，Ｚｎ）Ｏと示す。）と、酸化インジウム層（ＩｎＯ２）と、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する第３の層（（Ｇａ，Ｚｎ）Ｏと示す。）と、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する第４の層（（Ｇａ，Ｚｎ）Ｏと示す。）との５層が順に結合された構造である。
六方晶の酸化亜鉛膜１２５が基板１２１上に形成されていると、六方晶の酸化亜鉛膜１２５の方位に揃って、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７が堆積する。具体的には、基板が加熱されているため、加熱処理におけるエネルギーにより、六方晶の酸化亜鉛膜１２５のｃ軸とＩｎ−Ｇａ−Ｚｎ酸化物粒子１２７のｃ軸とが平行となるように、スパッタリングターゲット１３から剥離されたＩｎ−Ｇａ−Ｚｎ酸化物粒子１２７が六方晶の酸化亜鉛膜１２５の近傍で移動または回転した後、六方晶の酸化亜鉛膜１２５上に堆積する。
このとき、すでに堆積されたＩｎ−Ｇａ−Ｚｎ酸化物粒子とａ軸及びｂ軸の方向が揃うように、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７がａｂ面においても回転し、結合する場合がある。この結果、隣接するＩｎ−Ｇａ−Ｚｎ酸化物粒子とのａ軸及びｂ軸の方向が揃うため、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子を有する膜１２９に単結晶領域が形成される。即ち、六方晶の酸化亜鉛膜１２５上の全面において、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子を有する膜１２９の結晶方位が揃い、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子を有する膜１２９が、単結晶領域となる場合がある。または、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子を有する膜１２９において、単結晶領域が複数形成され、それぞれの領域においてＩｎ−Ｇａ−Ｚｎ酸化物粒子のｃ軸の方向のみ揃い、ａ軸およびｂ軸の向きが揃っていない場合がある。
ここで、図５（Ｆ）に、図４（Ｃ）の領域１２８に示す酸化亜鉛膜及びＩｎ−Ｇａ−Ｚｎ酸化物粒子を有する膜１２９の界面近傍の断面形状のモデルを示す。図５（Ｆ）に示すように、六方晶の酸化亜鉛膜のＺｎと、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子を有する膜１２９に含まれる、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する層（（Ｇａ，Ｚｎ）Ｏと示す。）の酸素とが結合している。
六方晶の酸化亜鉛膜１２５は結晶性が高いため、六方晶の酸化亜鉛膜１２５を種結晶とすることで、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子を有する膜１２９の結晶性を高めることが可能である。
次に、図４（Ａ）と同様に、図８（Ａ）に示すように、亜鉛粒子１２３ａ及び酸素粒子１２３ｂがスパッタリングターゲットから剥離し、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７上に移動することで、酸化亜鉛で形成される六方晶の結晶粒１２３ｃが基板上に形成される。
酸化亜鉛はａｂ面と平行な方向における結晶成長が早いため、図４（Ｂ）と同様に、酸化亜鉛で形成される六方晶の結晶粒１２３ｃは、基板１２１の表面と平行な方向、即ち酸化亜鉛膜の断面において横方向に結晶成長して、六方晶の酸化亜鉛膜１３１が形成される（図８（Ｂ）参照。）。即ち、六方晶の酸化亜鉛膜１３１は単結晶領域を有する。
この後、図４（Ｃ）と同様に、スパッタリングターゲットからスパッタリング粒子が放出され、図８（Ｃ）に示すように六方晶の酸化亜鉛膜１３１上にＩｎ−Ｇａ−Ｚｎ酸化物粒子１３３が堆積する。また、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１３３上に別のＩｎ−Ｇａ−Ｚｎ酸化物粒子が堆積する。
図８（Ｂ）に示す六方晶の酸化亜鉛膜１３１を形成する工程と、図８（Ｃ）に示すＩｎ−Ｇａ−Ｚｎ酸化物粒子１３３を堆積する工程を繰り返すことで、結晶性の高い酸化物膜を成膜することができる。
実施の形態１のスパッタリングターゲットを用いたスパッタリング法により形成されたＩｎ−Ｇａ−Ｚｎ酸化物のＩｎに対するＧａの原子数比（Ｇａ／Ｉｎ）、Ｉｎに対するＺｎの原子数比（Ｚｎ／Ｉｎ）は、スパッタリングターゲットに含まれる原子数比より小さくなる。また、Ｉｎ−Ｇａ−Ｚｎ酸化物膜において、Ｇａに対するＺｎの原子数比（Ｚｎ／Ｇａ）が０．５以上となる。
なお、六方晶の酸化亜鉛膜のｃ軸方向に揃ってＩｎ−Ｇａ−Ｚｎ酸化物粒子が堆積するため、当該工程によって得られた酸化物膜は、ｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っているＣＡＡＣ−ＯＳ膜である。
また、図４及び図８の成膜工程で得られる酸化物膜の結晶構造について、図９を用いて説明する。図４及び図８の成膜工程で得られる酸化物膜は、２つの酸化インジウム層（ＩｎＯ２）の間に、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する層を一以上有するＩｎ−Ｇａ−Ｚｎ酸化物粒子が複数積層しているため、ホモロガス構造である。
図９（Ａ）に示すように、図４及び図８の成膜工程で得られる酸化物膜は、第１の酸化インジウム層（ＩｎＯ２）と、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する層（（Ｇａ，Ｚｎ）Ｏと示す。）と、第２の酸化インジウム層（ＩｎＯ２）と、の３層が順に結合された構造である。即ち、酸化インジウム層の間に、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する層が１層設けられている。
また、図９（Ｂ）に示すように、図４及び図８の成膜工程で得られる酸化物膜は、第１の酸化インジウム層（ＩｎＯ２）と、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する第１の層（（Ｇａ，Ｚｎ）Ｏと示す。）と、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する第２の層（（Ｇａ，Ｚｎ）Ｏと示す。）と、第２の酸化インジウム層（ＩｎＯ２）と、の４層が順に結合された構造である。即ち、酸化インジウム層の間に、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する層が２層設けられている。
また、図９（Ｃ）に示すように、図４及び図８の成膜工程で得られる酸化物膜は、第１の酸化インジウム層（ＩｎＯ２）と、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する第１の層（（Ｇａ，Ｚｎ）Ｏと示す。）と、酸化亜鉛層（ＺｎＯ）と、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する第２の層（（Ｇａ，Ｚｎ）Ｏと示す。）と、第２の酸化インジウム層（ＩｎＯ２）と、の５層が順に結合された構造である。即ち、酸化インジウム層の間に、ガリウム原子または／および亜鉛原子ならびに酸素原子を有する層２層と、酸化亜鉛膜とが設けられている。
なお、複数のガリウム原子または／および亜鉛原子ならびに酸素原子を有する層（（Ｇａ，Ｚｎ）Ｏと示す。）の間に酸化亜鉛膜を有する繰り返し単位の構造は、図８（Ｃ）に示すように、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７と、六方晶の酸化亜鉛膜１３１と、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１３３とが積層された領域に形成される。
なお、ここでは、図８（Ｂ）に示す六方晶の酸化亜鉛膜１３１を形成する工程と、図８（Ｃ）に示すＩｎ−Ｇａ−Ｚｎ酸化物粒子１３３を堆積する工程を別々に説明したが、同時に行われることもある。この場合、図８（Ｂ）の工程において、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子の上面のみでなく、側面にも六方晶の酸化亜鉛膜１３１が形成される場合がある。
以上の工程により、ＣＡＡＣ−ＯＳ膜を成膜することができる。また、ホモロガス構造のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜することができる。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物において、Ｇａの代わりに、適宜、Ａｌ、Ｔｉ、Ｙ、Ｚｒ、Ｌａ、Ｃｓ、Ｎｄ、またはＨｆを用いることで、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｙ、Ｚｒ、Ｌａ、Ｃｓ、Ｎｄ、またはＨｆ）を成膜することができる。なお、本モデルにおいて、基板１２１上に結晶粒１２３ｃが形成される代わりに、図５（Ｄ）に示すＩｎ−Ｇａ−Ｚｎ酸化物粒子１２７ａ、または図５（Ｅ）に示すＩｎ−Ｇａ−Ｚｎ酸化物粒子１２７ｂが基板１２１上に形成されるモデルにより、ＣＡＡＣ−ＯＳ膜を成膜することができる。また、ホモロガス構造のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜することができる。
ここで、形成されたＣＡＡＣ−ＯＳの詳細について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することが難しい。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。そのため、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、ｃ軸配向に同定されるピーク、例えば面方位（００ｘ）に同定されるピークが現れる場合がある。
ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
また、ＣＡＡＣ−ＯＳは、例えば、電子線回折パターンで、スポット（輝点）が観測される。また、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば、１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折をナノビーム電子線回折ともいう。
図１０（Ａ）は、ＣＡＡＣ−ＯＳを有する試料のナノビーム電子線回折パターンの一例である。ここでは、試料を、ＣＡＡＣ−ＯＳの被形成面に垂直な方向に切断し、厚さが４０ｎｍ程度となるように薄片化する。また、ここでは、ビーム径が１ｎｍφの電子線を、試料の切断面に垂直な方向から入射させる。図１０（Ａ）より、ＣＡＡＣ−ＯＳのナノビーム電子線回折パターンは、スポットが観測されることがわかる。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、高純度真性または実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
＜酸化亜鉛の結晶成長機構＞
ここで、図４（Ｂ）に示す酸化亜鉛膜１２５の結晶成長機構について、図１１乃至図１３を用いて説明する。
加熱処理における原子の運動を古典分子動力学法によって検証した。古典分子動力学法では原子に働く力は、原子間相互作用を特徴づける経験的ポテンシャルを定義することで評価することができる。ここでは、各原子に古典的力学法則を適用し、ニュートンの運動方程式を数値的に解くことにより、各原子の運動（時間発展）を検証した。本計算においては、経験的ポテンシャルとして、Ｂｏｒｎ−Ｍａｙｅｒ−Ｈｕｇｇｉｎｓポテンシャルを用いた。
図１１に示すように、非晶質酸化亜鉛（以下、ａ−ＺｎＯと示す。）中に、幅が１ｎｍの単結晶酸化亜鉛（以下、ｃ−ＺｎＯと示す。）を結晶核１８０として等間隔に配置したモデルを作成した。なお、ａ−ＺｎＯ及びｃ−ＺｎＯの密度を５．５ｇ／ｃｍ３とした。また、縦方向をｃ軸方向とした。
次に、図１１のモデルにおいて、ｃ−ＺｎＯを固定し、３次元周期境界条件下で、７００℃、１００ｐｓｅｃ間（時間刻み幅０．２ｆｓｅｃ×５０万ステップ）の古典分子動力学計算を行った結果を図１２及び図１３に示す。
図１２（Ａ）、図１２（Ｂ）、図１２（Ｃ）はそれぞれ２０ｐｓｅｃ、４０ｐｓｅｃ、６０ｐｓｅｃ経過における原子配置の変化の様子を示す。図１３（Ａ）、図１３（Ｂ）はそれぞれ８０ｐｓｅｃ、１００ｐｓｅｃ経過における原子配置の変化の様子を示す。また、各図において、結晶成長している距離及び方向を矢印の長さ及び向きで示す。
また、縦方向（ｃ軸［００１］）と、それと垂直な横方向の結晶成長速度を表１に示す。
図１２においては、縦方向（ｃ軸方向）の矢印１８２、１８６、１９０よりも、横方向（ｃ軸方向に垂直方向）の矢印１８４ａ、１８４ｂ、１８８ａ、１８８ｂ、１９２ａ、１９２ｂの長さが長いことから、横方向への結晶成長が優先的に行われており、図１２（Ｃ）からは、隣り合う結晶核の間において、結晶成長が終了していることが分かる。
図１３においては、表面に形成された結晶領域を種として、矢印１９４、１９６に示すように、縦方向（ｃ軸方向）に結晶成長していることが分かる。
また、表１より、縦方向（ｃ軸［００１］）より、それと垂直な横方向の方が、結晶成長速度が約４．９倍速いことがわかる。これらのことから、ＺｎＯは、はじめに表面（ａｂ面）と平行な方向に結晶成長が進む。このときａｂ面において、横方向に結晶成長が進行し、単結晶領域となる。次に、表面（ａｂ面）にできた単結晶領域を種として、表面（ａｂ面）と垂直方向であるｃ軸方向に結晶成長が進む。このため、ＺｎＯはｃ軸配向しやすいと考えられる。このように、表面（ａｂ面）と平行な方向に優先的に結晶成長した後、表面に垂直な方向であるｃ軸方向に結晶成長する（エピタキシャル成長、またはアキシャル成長ともいう。）ことで、単結晶領域が形成される。
＜加熱成膜（成膜温度：６００℃以上基板歪み点未満）＞
次に、図４乃至図９と異なる成膜方法について、図１４乃至図１６を用いて説明する。図１４乃至図１６に示す成膜方法は、成膜温度が図４乃至図９に示す成膜方法より高い。酸化亜鉛は、減圧雰囲気において、６００℃以上で蒸発しやすい。このため、図４乃至図９に示す成膜方法と、図１４乃至図１６に示す成膜方法とを用いて形成された酸化物膜の結晶構造が異なる。
図１４（Ａ）に示すように、図４（Ａ）と同様に、スパッタリングターゲット１３にイオン１５が衝突し、スパッタリングターゲット１３からスパッタリング粒子が放出される。このため、プラズマ１７中には、イオン、スパッタリング粒子、電子等が存在する。
スパッタリング粒子としては、亜鉛粒子、酸素粒子、酸化亜鉛粒子、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子等がある。実施の形態１で作製されたスパッタリングターゲットはＧａよりＺｎを多く含む。このため、ここでは、スパッタリングターゲット１３から、亜鉛粒子、酸素粒子、または酸化亜鉛粒子が優先的に剥離した後、亜鉛粒子、酸素粒子、酸化亜鉛粒子、及びＩｎ−Ｇａ−Ｚｎ酸化物粒子が剥離するモデルを用いて説明する。
はじめに、スパッタリング粒子として、亜鉛粒子１４３ａ及び酸素粒子１４３ｂがスパッタリングターゲット１３から剥離する。次に、亜鉛粒子１４３ａ及び酸素粒子１４３ｂが基板１４１上に移動することで、酸化亜鉛で形成される六方晶の結晶粒１４３ｃが基板上に形成される。
なお、ここでは、基板温度が６００℃以上であるため、基板１４１面と平行な方向であるａｂ面において、横方向に結晶成長する。この結果、図１４（Ｂ）に示すように、六方晶の酸化亜鉛膜１４５が形成される。即ち、六方晶の酸化亜鉛膜１４５は単結晶領域を有する。なお、図４（Ｂ）に示す成膜工程と異なり、酸化亜鉛の一部が蒸発してしまうため、六方晶の酸化亜鉛膜１４５は、分離している。
図１５に六方晶の酸化亜鉛膜１４５の上面形状のモデルを示す。図１５に示すように、六方晶の酸化亜鉛膜１４５は、Ｚｎ原子とＯ原子が六角形状に結合している。また、当該六角形状のＺｎ原子とＯ原子の結合がａｂ面に広がっている。
次に、スパッタリングターゲットからスパッタリング粒子が放出される。ここでは、スパッタリング粒子としてＩｎ−Ｇａ−Ｚｎ酸化物粒子が剥離し、図１４（Ｃ）に示すように六方晶の酸化亜鉛膜１４５上にＩｎ−Ｇａ−Ｚｎ酸化物粒子１４７が堆積し、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子を有する膜１４９が形成される。Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１４７は、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７と同様の構造を有する。なお、当該工程において、スパッタリング粒子として亜鉛粒子及び酸素粒子も剥離しているが、ここでは省略する。
ここでは、基板１４１上に形成されている六方晶の酸化亜鉛膜１４５は、分離しており、基板１４１全面を覆っていない。このため、六方晶の酸化亜鉛膜１４５上には、六方晶の酸化亜鉛膜１４５の結晶方位に揃って、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１４７が堆積する。具体的には、六方晶の酸化亜鉛膜１４５のｃ軸とＩｎ−Ｇａ−Ｚｎ酸化物粒子１４７のｃ軸とが平行となるように、スパッタリングターゲット１３から剥離されたＩｎ−Ｇａ−Ｚｎ酸化物粒子１４７が六方晶の酸化亜鉛膜１４５の近傍で移動または回転した後、六方晶の酸化亜鉛膜１４５上に堆積する。
一方、六方晶の酸化亜鉛膜１４５が形成されていない領域においては、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１４７の結晶方位はランダムとなる。
次に、図１４（Ａ）と同様に、図１６（Ａ）に示すように、亜鉛粒子１４３ａ及び酸素粒子１４３ｂがスパッタリングターゲットから剥離し、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１４７上に亜鉛粒子１４３ａ及び酸素粒子１４３ｂが到達し、付着する。この結果、図１６（Ｂ）に示すように、六方晶の酸化亜鉛膜１５１が形成される。
この後、図１４（Ｂ）と同様に、スパッタリングターゲットからスパッタリング粒子が放出され、図１６（Ｃ）に示すように六方晶の酸化亜鉛膜１５１上にＩｎ−Ｇａ−Ｚｎ酸化物粒子１５３が堆積する。また、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１５３上に別のＩｎ−Ｇａ−Ｚｎ酸化物粒子が堆積する。
図１６（Ｂ）に示す六方晶の酸化亜鉛膜１５１を形成する工程と、図１６（Ｃ）に示すＩｎ−Ｇａ−Ｚｎ酸化物粒子１５３を堆積する工程を繰り返すことで、結晶性の高い酸化物膜を成膜することができる。
実施の形態１のスパッタリングターゲットを用いたスパッタリング法により形成されたＩｎ−Ｇａ−Ｚｎ酸化物のＩｎに対するＧａの原子数比（Ｇａ／Ｉｎ）、Ｉｎに対するＺｎの原子数比（Ｚｎ／Ｉｎ）は、スパッタリングターゲットに含まれる原子数比より小さくなる。また、Ｉｎ−Ｇａ−Ｚｎ酸化物膜において、Ｇａに対するＺｎの原子数比（Ｚｎ／Ｇａ）が０．５以上となる。
なお、図１４乃至図１６の成膜工程で得られる酸化物膜の結晶方位はランダムであるため多結晶構造である。しかしながら、当該膜を成膜する過程で堆積するスパッタリング粒子はそれぞれホモロガス構造を有する。このため、図１４乃至図１６の成膜工程で得られる酸化物膜は、ホモロガス構造である領域を含み、結晶性が高い。
以上の工程により、多結晶構造のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜することができる。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物において、Ｇａの代わりに、適宜、Ａｌ、Ｔｉ、Ｙ、Ｚｒ、Ｌａ、Ｃｓ、Ｎｄ、またはＨｆを用いることで、多結晶構造のＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｙ、Ｚｒ、Ｌａ、Ｃｓ、Ｎｄ、またはＨｆ）を成膜することができる。
ここで、形成された多結晶構造のＩｎ−Ｍ−Ｚｎ酸化物について説明する。なお、多結晶構造のＩｎ−Ｍ−Ｚｎ酸化物を、以下、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。
多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒を確認することができる。多結晶酸化物半導体膜に含まれる結晶粒は、例えば、ＴＥＭによる観察像で、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であることが多い。また、多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒界を確認できる場合がある。
多結晶酸化物半導体膜は、例えば、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有する多結晶酸化物半導体膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍のピーク、またはそのほかのピークが現れる場合がある。
多結晶酸化物半導体膜は、例えば、高い結晶性を有するため、高い電子移動度を有する場合がある。従って、多結晶酸化物半導体膜をチャネル形成領域に用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜をチャネル形成領域に用いたトランジスタは、ＣＡＡＣ−ＯＳ膜をチャネル形成領域に用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。
＜室温成膜（成膜温度：２０℃以上１５０℃以下）＞
次に、図４乃至図９と異なる成膜方法について、図１７及び図１８を用いて説明する。図１７及び図１８に示す成膜方法は、成膜温度が図４乃至図９に示す成膜方法より低い。
図１７（Ａ）に示すように、図４（Ａ）と同様に、スパッタリングターゲット１３にイオン１５が衝突し、スパッタリングターゲット１３からスパッタリング粒子が放出される。このため、プラズマ１７中には、イオン、スパッタリング粒子、電子等が存在する。
スパッタリング粒子としては、亜鉛粒子、酸素粒子、酸化亜鉛粒子、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子等がある。実施の形態１で作製されたスパッタリングターゲットはＧａよりＺｎを多く含む。このため、ここでは、スパッタリングターゲット１３から、亜鉛粒子、酸素粒子、または酸化亜鉛粒子が優先的に剥離した後、亜鉛粒子、酸素粒子、酸化亜鉛、及びＩｎ−Ｇａ−Ｚｎ酸化物粒子が剥離するモデルを用いて説明する。
はじめに、スパッタリング粒子として亜鉛粒子１６３ａ及び酸素粒子１６３ｂがスパッタリングターゲット１３から剥離し、基板１６１上に亜鉛粒子１６３ａ及び酸素粒子１６３ｂが到達し、図１７（Ｂ）に示すように、基板１６１上に酸化亜鉛膜１６５が形成される。
なお、ここでは、基板温度が２０℃以上１５０℃以下であるため、酸化亜鉛膜１６５の結晶性が低い。
次に、スパッタリングターゲットからスパッタリング粒子が放出される。ここでは、スパッタリング粒子としてＩｎ−Ｇａ−Ｚｎ酸化物粒子が剥離し、図１７（Ｃ）に示すように酸化亜鉛膜１６５上にＩｎ−Ｇａ−Ｚｎ酸化物粒子１６７が堆積し、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子を有する膜１６９が形成される。Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１６７は、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１２７と同様の構造を有する。なお、当該工程において、スパッタリング粒子として亜鉛粒子及び酸素粒子も剥離しているが、ここでは省略する。
ここでは、酸化亜鉛膜１６５の結晶性が低いため、酸化亜鉛膜１６５上に堆積するＩｎ−Ｇａ−Ｚｎ酸化物粒子１６７の結晶方位は、ランダムである。
こののち、図１８（Ａ）に示すように、亜鉛粒子１６３ａ及び酸素粒子１６３ｂがスパッタリングターゲットから剥離し、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１６７上に亜鉛粒子１６３ａ及び酸素粒子１６３ｂが到達し、付着する。この結果、結晶性の低い酸化亜鉛膜が形成される。また、亜鉛粒子１６３ａ及び酸素粒子１６３ｂと同時に、別のスパッタリング粒子がＩｎ−Ｇａ−Ｚｎ酸化物粒子１６７または結晶性の低い酸化亜鉛膜上に堆積する。これらの結果、図１８（Ｂ）に示すように、結晶性の低い酸化亜鉛膜１６９ａとＩｎ−Ｇａ−Ｚｎ酸化物粒子１６９ｂとが混在する。
図１８（Ａ）に示す、Ｉｎ−Ｇａ−Ｚｎ酸化物粒子１６７上に亜鉛粒子１６３ａ及び酸素粒子１６３ｂが到達し、付着する工程と、図１８（Ｂ）に示すＩｎ−Ｇａ−Ｚｎ酸化物粒子１６９ｂを堆積する工程を繰り返すことで、微結晶構造のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜することができる。
実施の形態１のスパッタリングターゲットを用いたスパッタリング法により形成されたＩｎ−Ｇａ−Ｚｎ酸化物のＩｎに対するＧａの原子数比（Ｇａ／Ｉｎ）、Ｉｎに対するＺｎの原子数比（Ｚｎ／Ｉｎ）は、スパッタリングターゲットに含まれる原子数比より小さくなる。また、Ｉｎ−Ｇａ−Ｚｎ酸化物膜において、Ｇａに対するＺｎの原子数比（Ｚｎ／Ｇａ）が０．５以上となる。
なお、図１７及び図１８の成膜工程で得られる酸化物膜の結晶方位はランダムである。さらに、図１４乃至図１６の成膜工程で得られる酸化物膜と比較して、成膜温度が低いため、結晶性が低い。しかしながら、当該膜を成膜する過程で堆積するスパッタリング粒子はそれぞれホモロガス構造を有する。このため、図１７及び図１８の成膜工程で得られる酸化物膜は、非晶質構造の酸化物膜と比較して、結晶性が高い。
以上の工程により、微結晶構造のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜することができる。なお、Ｉｎ−Ｇａ−Ｚｎ酸化物において、Ｇａの代わりに、適宜、Ａｌ、Ｔｉ、Ｙ、Ｚｒ、Ｌａ、Ｃｓ、Ｎｄ、またはＨｆを用いることで、微結晶構造のＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｙ、Ｚｒ、Ｌａ、Ｃｓ、Ｎｄ、またはＨｆ）を成膜することができる。
ここで、形成された微結晶構造の酸化物膜の結晶構造について、以下に説明する。なお、微結晶構造のＩｎ−Ｍ−Ｚｎ酸化物を、以下、微結晶酸化物半導体とよぶ。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することが難しい場合がある。微結晶酸化物半導体膜に含まれる結晶部は、例えば、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認することが難しい場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶間で結晶方位に規則性がない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、例えば、結晶部よりも大きいプローブ径（例えば、５０ｎｍφ以上）の電子線を用いる電子線回折パターン（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径（例えば、１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
図１０（Ｂ）は、ｎｃ−ＯＳ膜を有する試料に対し、測定箇所を変えてナノビーム電子線回折パターンの一例である。ここでは、試料を、ｎｃ−ＯＳ膜の被形成面に垂直な方向に切断し、厚さが１０ｎｍ以下となるように薄片化する。また、ここでは、プローブ径が１ｎｍの電子線を、試料の切断面に垂直な方向から入射させる。図１０（Ｂ）より、ｎｃ−ＯＳ膜を有する試料に対しナノビーム電子線回折を行うと、結晶面を示す回折パターンが得られるが、特定方向の結晶面への配向性は見られないことがわかった。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性がない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜をチャネル形成領域に用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、ｎｃ−ＯＳ膜をチャネル形成領域に用いたトランジスタは、ＣＡＡＣ−ＯＳ膜をチャネル形成領域に用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いることができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する半導体装置を生産性高く作製することができる。
（実施の形態３）
本実施の形態においては、結晶性の高い酸化物膜を成膜するための成膜装置について、図１９及び図２０を用いて説明する。
まずは、成膜時に膜中に不純物の混入が少ない成膜装置の構成について図１９及び図２０を用いて説明する。
図１９は、枚葉式マルチチャンバーの成膜装置４０００の上面図を模式的に示している。成膜装置４０００は、基板を収容するカセットポート４１０１と、基板のアライメントを行うアライメントポート４１０２と、を備える大気側基板供給室４００１と、大気側基板供給室４００１から、基板を搬送する大気側基板搬送室４００２と、基板の搬入を行い、且つ室内の圧力を大気圧から減圧、または減圧から大気圧へ切り替えるロードロック室４００３ａと、基板の搬出を行い、且つ室内の圧力を減圧から大気圧、または大気圧から減圧へ切り替えるアンロードロック室４００３ｂと、真空中の基板の搬送を行う搬送室４００４と、基板の加熱を行う基板加熱室４００５と、スパッタリングターゲットが配置され成膜を行う成膜室４００６ａ、４００６ｂ、４００６ｃと、を有する。
なお、カセットポート４１０１は、図１９に示すように複数（図１９においては、３つ）有していてもよい。
また、大気側基板搬送室４００２は、ロードロック室４００３ａ及びアンロードロック室４００３ｂと接続され、ロードロック室４００３ａ及びアンロードロック室４００３ｂは、搬送室４００４と接続され、搬送室４００４は、基板加熱室４００５、成膜室４００６ａ、４００６ｂ、４００６ｃと接続する。
なお、各室の接続部にはゲートバルブ４１０４が設けられており、大気側基板供給室４００１と、大気側基板搬送室４００２を除き、各室を独立して真空状態に保持することができる。また、大気側基板搬送室４００２及び搬送室４００４は、基板搬送ロボット４１０３を有し、ガラス基板を搬送することができる。
成膜装置４０００は、処理と処理の間で基板を大気暴露することなく搬送することが可能なため、基板に不純物が吸着することを抑制できる。なお、搬送室、成膜室、ロードロック室、アンロードロック室および基板加熱室は、上述の数に限定されず、設置スペースやプロセス条件に合わせて、適宜最適な数を設けることができる。
次に、図１９に示す成膜装置４０００の一点鎖線Ｂ１−Ｂ２に相当する断面を図２０に示す。
また、基板加熱室４００５に用いることのできる加熱機構としては、例えば、抵抗発熱体などを用いて加熱する加熱機構としてもよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱する加熱機構としてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を用いることができる。ＬＲＴＡは、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する。ＧＲＴＡは、高温のガスを用いて熱処理を行う。ガスとしては、不活性ガスが用いられる。
搬送室４００４は、基板搬送ロボット４１０３を有している。基板搬送ロボット４１０３は、複数の可動部と、基板を保持するアームと、を有し、各室へ基板を搬送することができる。また、搬送室４００４は、バルブを介して真空ポンプ４２００と、クライオポンプ４２０１と、接続されている。このような構成とすることで、搬送室４００４は、大気圧から低真空または中真空（０．１から数１００Ｐａ程度）まで真空ポンプ４２００を用いて排気され、バルブを切り替えて中真空から高真空または超高真空（０．１Ｐａ乃至１×１０−７Ｐａ）まではクライオポンプ４２０１を用いて排気される。
また、例えば、クライオポンプ４２０１は、搬送室４００４に対して２台以上並列に接続してもよい。このような構成とすることで、１台のクライオポンプがリジェネ中であっても、残りのクライオポンプを使って排気することが可能となる。なお、上述したリジェネとは、クライオポンプ内にため込まれた分子（または原子）を放出する処理をいう。クライオポンプは、分子（または原子）をため込みすぎると排気能力が低下してくるため、定期的にリジェネが行われる。
図２０は、成膜室４００６ｂと、搬送室４００４と、ロードロック室４００３ａの断面を示している。ロードロック室４００３ａは、基板受け渡しステージ４１１１を有する。
ここで、図２０を用いて、成膜室の詳細について説明する。成膜室としては、スパッタリング室、プラズマ処理室等を適宜用いることができる。ここでは、成膜室としてスパッタリング室を用いて説明する。なお、成膜室は、実施の形態２に示す成膜室に相当する。また、実施の形態２に示す成膜室において、スパッタリングターゲット及び基板を横置きとして図示しているが、本実施の形態に示す成膜室では、スパッタリングターゲット及び基板を縦置きとして図示している。
図２０に示す成膜室４００６ｂは、スパッタリングターゲット４１０６と、防着板４１０７と、基板ステージ４１０８と、を有する。なお、ここでは基板ステージ４１０８には、基板４１０９が設置されている。基板ステージ４１０８は、図示しないが、基板４１０９を保持する基板保持機構や、基板４１０９を裏面から加熱する裏面ヒーター等を備えていてもよい。
スパッタリングターゲットに電圧を印加するための電源としては、直流（ＤＣ）電源を用いることが好ましい。また、高周波（ＲＦ）電源、交流（ＡＣ）電源を用いることもできる。ただし、ＲＦ電源を用いたスパッタリング法において、大面積に均質なプラズマ放電が困難である。そのため、ＲＦ電源を用いたスパッタリング法は、大面積の基板への成膜に適用することが困難である場合がある。また、以下に示す観点からＡＣ電源よりもＤＣ電源が好ましい場合がある。
ＤＣ電源を用いたスパッタリング法では、例えば、図２１（Ａ１）に示すように、スパッタリングターゲット基板間に直流電圧が印加される。従って、直流電圧が印加されている間のスパッタリングターゲットと基板との電位差は、図２１（Ｂ１）に示すように一定となる。このように、ＤＣ電源を用いたスパッタリング法は、持続的なプラズマ放電を維持することができる。
一方、ＡＣ電源を用いたスパッタリング法では、例えば、図２１（Ａ２）に示すように、隣接するスパッタリングターゲットにおいて、期間Ａと期間Ｂとでカソードとアノードとが切り替わる。例えば、図２１（Ｂ２）に示す期間Ａにおいては、スパッタリングターゲット（１）がカソードとして機能し、スパッタリングターゲット（２）がアノードとして機能する。また、例えば、図２１（Ｂ２）に示す期間Ｂにおいては、スパッタリングターゲット（１）がアノードとして機能し、スパッタリングターゲット（２）がカソードとして機能する。期間Ａおよび期間Ｂを合わせると、例えば、２０マイクロ秒から５０マイクロ秒程度である。このように、ＡＣ電源を用いたスパッタリング法は、期間Ａと期間Ｂとを交互に切り替えながらプラズマ放電する。
なお、基板ステージ４１０８は、成膜時に床面に対して概略垂直状態に保持され、基板受け渡し時には床面に対して概略水平状態に保持される。なお、図２０中において、破線で示す箇所が基板受け渡し時の基板ステージ４１０８の保持される位置となる。このような構成とすることで成膜時に混入しうるゴミまたはパーティクルが、基板４１０９に付着する確率を水平状態に保持するよりも低減することができる。ただし、基板ステージ４１０８を床面に対して垂直（９０°）状態に保持すると、基板４１０９が落下する可能性があるため、基板ステージ４１０８は、８０°以上９０°未満とすることが好ましい。
また、防着板４１０７は、スパッタリングターゲット４１０６からスパッタリングされる粒子が不要な領域に堆積することを抑制できる。また、防着板４１０７は、累積されたスパッタリング粒子が剥離しないように、加工することが望ましい。例えば、表面粗さを増加させるブラスト処理、または防着板４１０７の表面に凹凸を設けてもよい。
また、成膜室４００６ｂは、ガス加熱機構４３０２を介してマスフローコントローラ４３００と接続され、ガス加熱機構４３０２はマスフローコントローラ４３００を介して精製機４３０１と接続される。ガス加熱機構４３０２により、成膜室４００６ｂに導入されるガスを４０℃以上４００℃以下、または５０℃以上２００℃以下に加熱することができる。なお、ガス加熱機構４３０２、マスフローコントローラ４３００、および精製機４３０１は、ガス種の数だけ設けられるが、簡単のため一つのみを示す。成膜室４００６ｂに導入されるガスは、露点が−８０℃以下、または−１００℃以下、または−１２０℃以下であるガスを用いることができ、例えば、酸素ガス、窒素ガス、及び希ガス（アルゴンガスなど）を用いる。
また、成膜室４００６ｂは、バルブを介してターボ分子ポンプ４２０２および真空ポンプ４２００と接続される。
また、成膜室４００６ｂは、クライオトラップ４１１０が設けられる。
クライオトラップ４１１０は、水などの比較的融点の高い分子（または原子）を吸着することができる機構である。ターボ分子ポンプ４２０２は大きいサイズの分子（または原子）を安定して排気し、かつメンテナンスの頻度が低いため、生産性に優れる一方、水素や水の排気能力が低い。そこで、水などに対する排気能力を高めるため、クライオトラップ４１１０が成膜室４００６ｂに接続された構成としている。クライオトラップ４１１０の冷凍機の温度を、１００Ｋ以下、または８０Ｋ以下とする。また、クライオトラップ４１１０が複数の冷凍機を有する場合、冷凍機ごとに温度を変えると、効率的に排気することが可能となるため好ましい。例えば、１段目の冷凍機の温度を１００Ｋ以下とし、２段目の冷凍機の温度を２０Ｋ以下とすればよい。
なお、成膜室４００６ｂの排気方法は、これに限定されず、先の搬送室４００４に示す排気方法（クライオポンプと真空ポンプとの排気方法）と同様の構成としてもよい。もちろん、搬送室４００４の排気方法を成膜室４００６ｂと同様の構成（ターボ分子ポンプと真空ポンプとの排気方法）と同様の構成としてもよい。
なお、上述した搬送室４００４、基板加熱室４００５、及び成膜室４００６ｂの背圧（全圧）、ならびに各気体分子（原子）の分圧は、以下の通りとすると好ましい。とくに、成膜室４００６ｂの背圧、ならびに各気体分子（原子）の分圧は、形成される膜中に混入され得る可能性があるので、注意する必要がある。
上述した各室の背圧（全圧）は、１×１０−４Ｐａ以下、または３×１０−５Ｐａ以下、または１×１０−５Ｐａ以下である。上述した各室の質量電荷比（ｍ／ｚ）が１８である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、または１×１０−５Ｐａ以下、または３×１０−６Ｐａ以下である。また、上述した各室のｍ／ｚが２８である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、または１×１０−５Ｐａ以下、または３×１０−６Ｐａ以下である。また、上述した各室のｍ／ｚが４４である気体分子（原子）の分圧は、３×１０−５Ｐａ以下、または１×１０−５Ｐａ以下、または３×１０−６Ｐａ以下である。
なお、真空チャンバー内の全圧および分圧は、質量分析計を用いて測定することができる。例えば、株式会社アルバック製四重極形質量分析計（Ｑ−ｍａｓｓともいう。）Ｑｕｌｅｅ ＣＧＭ−０５１を用いればよい。
また、上述した搬送室４００４、基板加熱室４００５、及び成膜室４００６ｂは、外部リークまたは内部リークが少ない構成とすることが望ましい。
例えば、上述した搬送室４００４、基板加熱室４００５、及び成膜室４００６ｂのリークレートは、３×１０−６Ｐａ・ｍ３／ｓ以下、または１×１０−６Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが１８である気体分子（原子）のリークレートが１×１０−７Ｐａ・ｍ３／ｓ以下、または３×１０−８Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが２８である気体分子（原子）のリークレートが１×１０−５Ｐａ・ｍ３／ｓ以下、または１×１０−６Ｐａ・ｍ３／ｓ以下である。また、ｍ／ｚが４４である気体分子（原子）のリークレートが３×１０−６Ｐａ・ｍ３／ｓ以下、または１×１０−６Ｐａ・ｍ３／ｓ以下である。
なお、リークレートに関しては、前述の質量分析計を用いて測定した全圧および分圧から導出すればよい。
以上の成膜装置を用いて、酸化物膜を成膜することで、酸化物膜への不純物の混入を抑制できる。
（実施の形態４）
本実施の形態では、本発明の一態様である半導体装置及びその作製方法について図面を参照して説明する。
酸化物半導体膜を用いたトランジスタにおいて、トランジスタの電気特性の不良に繋がる欠陥の一例として酸素欠損がある。例えば、膜中に酸素欠損が含まれている酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナス方向に変動しやすく、ノーマリーオン特性となりやすい。これは、酸化物半導体膜に含まれる酸素欠損に起因して電荷が生じ、低抵抗化するためである。トランジスタがノーマリーオン特性を有すると、動作時に動作不良が発生しやすくなる、または非動作時の消費電力が高くなるなどの、様々な問題が生じる。また、経時変化やストレス試験により、トランジスタの電気特性、代表的にはしきい値電圧の変動量が増大するという問題がある。
酸素欠損の発生原因の一つとして、トランジスタの作製工程に生じるダメージがある。例えば、酸化物半導体膜上にプラズマＣＶＤ法またはスパッタリング法により絶縁膜、導電膜などを形成する際、その形成条件によっては、当該酸化物半導体膜にダメージが入ることがある。
また、酸素欠損の発生原因の一つとして、加熱処理による酸化物半導体膜からの酸素脱離がある。例えば、酸化物半導体膜に含まれる水素、水等の不純物を除去するために加熱処理をする場合があるが、酸化物半導体膜が露出された状態で加熱処理をすると、酸化物半導体膜から酸素が脱離し、酸素欠損が形成される。
また、酸素欠損に限らず、絶縁膜の構成元素であるシリコンや炭素等の不純物も、トランジスタの電気特性の不良の原因となる。このため、該不純物が、酸化物半導体膜に混入することにより、当該酸化物半導体膜が低抵抗化してしまい、経時変化やストレス試験により、トランジスタの電気特性、代表的にはしきい値電圧の変動量が増大するという問題がある。
そこで、本実施の形態では、酸化物半導体膜を有するトランジスタを備える半導体装置において、チャネル領域である酸化物半導体膜への酸素欠損、及び酸化物半導体膜の不純物濃度を低減することを課題の一とする。
一方で、市場で販売されている表示装置は、画面サイズが対角６０インチ以上と大型化する傾向にあり、さらには、対角１２０インチ以上の画面サイズも視野に入れた開発が行われている。このため、表示装置に用いられるガラス基板においては、第８世代以上の大面積化が進んでいる。しかしながら、大面積基板を用いる場合、高温処理、例えば４５０℃以上の加熱処理をするため加熱装置が大型で高価となってしまい、生産コストが増大してしまう。また、高温処理を行うと、基板の反りやシュリンクが生じてしまい、歩留まりが低減してしまう。
そこで、本実施の形態では、少ない加熱処理工程数、及び大面積基板を用いても可能な温度の加熱処理を用いて、半導体装置を作製することを課題の一とする。
図２２（Ａ）乃至図２２（Ｃ）に、半導体装置が有するトランジスタ２５０の上面図及び断面図を示す。図２２に示すトランジスタ２５０は、チャネルエッチ型のトランジスタである。図２２（Ａ）はトランジスタ２５０の上面図であり、図２２（Ｂ）は、図２２（Ａ）の一点鎖線Ａ−Ｂ間の断面図であり、図２２（Ｃ）は、図２２（Ａ）の一点鎖線Ｃ−Ｄ間の断面図である。なお、図２２（Ａ）では、明瞭化のため、基板２１１、トランジスタ２５０の構成要素の一部（例えば、ゲート絶縁膜２１７）、酸化物絶縁膜２２３、酸化物絶縁膜２２４、窒化物絶縁膜２２５など）を省略している。
図２２（Ｂ）及び図２２（Ｃ）に示すトランジスタ２５０は、基板２１１上に設けられるゲート電極２１５を有する。また、基板２１１及びゲート電極２１５上に形成されるゲート絶縁膜２１７と、ゲート絶縁膜２１７を介して、ゲート電極２１５と重なる酸化物半導体膜２１８と、酸化物半導体膜２１８に接する一対の電極２２１、２２２とを有する。また、ゲート絶縁膜２１７、酸化物半導体膜２１８、及び一対の電極２２１、２２２上には、酸化物絶縁膜２２３、酸化物絶縁膜２２４、及び窒化物絶縁膜２２５で構成される保護膜２２６が形成される。
本実施の形態に示すトランジスタ２５０において、酸化物半導体膜２１８を有する。また、酸化物半導体膜２１８の一部がチャネル領域として機能する。また、酸化物半導体膜２１８に接するように、酸化物絶縁膜２２３が形成されており、酸化物絶縁膜２２３に接するように酸化物絶縁膜２２４が形成されている。
酸化物半導体膜２１８は、代表的には、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｓ、Ｎｄ、またはＨｆ）がある。
Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝３：１：２が好ましい。
酸化物半導体膜２１８がＩｎ−Ｍ−Ｚｎ酸化物膜であるとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、のＩｎとＭの原子数比率は、ＩｎとＭの原子数比率はまたはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、またはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。
酸化物半導体膜２１８は、エネルギーギャップが２ｅＶ以上、または２．５ｅＶ以上、または３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタ２５０のオフ電流を低減することができる。
酸化物半導体膜２１８の厚さは、３ｎｍ以上２００ｎｍ以下、または３ｎｍ以上１００ｎｍ以下、または３ｎｍ以上５０ｎｍ以下とする。
酸化物半導体膜２１８として、実施の形態１に示すスパッタリングターゲットを用いて形成することが好ましく、代表的には、原子数比がＩｎ：Ｍ：Ｚｎ＝１：１：１．０５以上１．５以下であるスパッタリングターゲットを用いることができる。なお、このようなスパッタリングターゲットを用いて形成した酸化物半導体膜２１８において、Ｉｎに対するＭの原子数比、及びＩｎに対するＺｎの原子数比は、スパッタリングターゲットと比較して小さくなる。
このようなスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物膜は、ホモロガス構造を有する。
酸化物半導体膜２１８としては、キャリア密度の低い酸化物半導体膜を用いる。例えば、酸化物半導体膜２１８は、キャリア密度が１×１０１７個／ｃｍ３以下、または１×１０１５個／ｃｍ３以下、または１×１０１３個／ｃｍ３以下、または１×１０１１個／ｃｍ３以下の酸化物半導体膜を用いる。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、酸化物半導体膜２１８のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
なお、酸化物半導体膜２１８として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトランジスタを作製することができ好ましい。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく小さく、チャネル幅が１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。従って、当該酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。
酸化物半導体膜に含まれる水素は金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損が形成される。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合することで、キャリアである電子を生成する場合がある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。
このため、酸化物半導体膜２１８は水素ができる限り低減されていることが好ましい。具体的には、酸化物半導体膜２１８において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、または１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下、または５×１０１７ａｔｏｍｓ／ｃｍ３以下、または１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
酸化物半導体膜２１８において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体膜２１８において酸素欠損が増加し、ｎ型化してしまう。このため、酸化物半導体膜２１８におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、または２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜２１８において、二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、または２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、酸化物半導体膜２１８のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。
また、酸化物半導体膜２１８に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。従って、当該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい、例えば、二次イオン質量分析法により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
また、酸化物半導体膜２１８は、実施の形態２に示す成膜モデルによって成膜される。酸化物半導体膜２１８は、非単結晶構造でもよい。非単結晶構造は、例えば、実施の形態２に示すＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、微結晶構造、及び非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。このため、酸化物半導体膜２１８はＣＡＡＣ−ＯＳであることが好ましい。
なお、酸化物半導体膜２１８が、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する単層構造の場合がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域の積層構造を有する場合がある。
また、本実施の形態に示すトランジスタ２５０において、酸化物半導体膜２１８に接するように、酸化物絶縁膜２２３が形成されており、酸化物絶縁膜２２３に接する酸化物絶縁膜２２４が形成されている。
酸化物絶縁膜２２３は、酸素を透過する酸化物絶縁膜である。なお、酸化物絶縁膜２２３は、後に形成する酸化物絶縁膜２２４を形成する際の、酸化物半導体膜２１８へのダメージ緩和膜としても機能する。
酸化物絶縁膜２２３としては、厚さが５ｎｍ以上１５０ｎｍ以下、または５ｎｍ以上５０ｎｍ以下の酸化シリコン膜、酸化窒化シリコン膜等を用いることができる。なお、本明細書中において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
また、酸化物絶縁膜２２３は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、酸化物絶縁膜２２３に含まれる欠陥密度が多いと、当該欠陥に酸素が結合してしまい、酸化物絶縁膜２２３における酸素の透過量が減少してしまうためである。
また、酸化物絶縁膜２２３と酸化物半導体膜２１８との界面における欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、酸化物半導体膜２１８の欠陥に由来するｇ＝１．９３に現れる信号のスピン密度が１×１０１７ｓｐｉｎｓ／ｃｍ３以下、さらには検出下限以下であることが好ましい。
酸化物絶縁膜２２３に接するように酸化物絶縁膜２２４が形成されている。酸化物絶縁膜２２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜である。
酸化物絶縁膜２２４としては、厚さが３０ｎｍ以上５００ｎｍ以下、または５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、酸化物絶縁膜２２４は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、更には１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。なお、酸化物絶縁膜２２４は、酸化物絶縁膜２２３と比較して酸化物半導体膜２１８から離れているため、酸化物絶縁膜２２３より、欠陥密度が多くともよい。
以下に、トランジスタ２５０の他の構成の詳細について説明する。
基板２１１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板２１１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板２１１として用いてもよい。なお、基板２１１として、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置を作製することができる。
また、基板２１１として、可撓性基板を用い、可撓性基板上に直接、トランジスタ２５０を形成してもよい。または、基板２１１とトランジスタ２５０の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板２１１より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ２５０は耐熱性の劣る基板や可撓性の基板にも転載できる。
ゲート電極２１５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極２１５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の一または複数を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、ゲート電極２１５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
ゲート絶縁膜２１７は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物などを用いればよく、積層または単層で設ける。
また、ゲート絶縁膜２１７として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
ゲート絶縁膜２１７の厚さは、５ｎｍ以上４００ｎｍ以下、または１０ｎｍ以上３００ｎｍ以下、または５０ｎｍ以上２５０ｎｍ以下とするとよい。
一対の電極２２１、２２２は、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
さらに、酸化物絶縁膜２２４上に、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜２２５を設けることで、酸化物半導体膜２１８からの酸素の外部への拡散と、外部から酸化物半導体膜２１８への水素、水等の侵入を防ぐことができる。窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
次に、図２２に示すトランジスタ２５０の作製方法について、図２３を用いて説明する。
図２３（Ａ）に示すように、基板２１１上にゲート電極２１５を形成し、ゲート電極２１５上にゲート絶縁膜２１７を形成する。
ここでは、基板２１１としてガラス基板を用いる。
ゲート電極２１５の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸着法等により導電膜を形成し、導電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜の一部をエッチングして、ゲート電極２１５を形成する。この後、マスクを除去する。
なお、ゲート電極２１５は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。
ここでは、厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。次に、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜をドライエッチングして、ゲート電極２１５を形成する。
ゲート絶縁膜２１７は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
また、ゲート絶縁膜２１７として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。
ここでは、ゲート絶縁膜２１７として、厚さ４００ｎｍの窒化シリコン膜と、厚さ５０ｎｍの酸化窒化シリコン膜をプラズマＣＶＤ法により積層して形成する。
次に、図２３（Ｂ）に示すように、ゲート絶縁膜２１７上に酸化物半導体膜２１８を形成する。
酸化物半導体膜２１８の形成方法について、以下に説明する。ゲート絶縁膜２１７上に、酸化物半導体膜２１８となる酸化物半導体膜を形成する。次に、酸化物半導体膜上にフォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて酸化物半導体膜の一部をエッチングすることで、図２３（Ｂ）に示すように、ゲート絶縁膜２１７上であって、ゲート電極２１５の一部と重なるように素子分離された酸化物半導体膜２１８を形成する。この後、マスクを除去する。
後に酸化物半導体膜２１８となる酸化物半導体膜は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法等を用いて形成することができる。
ここでは、実施の形態３に示す成膜装置において、成膜室としてスパッタリング室を有する成膜装置を用いて、スパッタリング法により酸化物半導体膜を形成する。また、スパッタリング室には、実施の形態１を用いて製造されたスパッタリングターゲットが設置されている。
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
高純度真性または実質的に高純度真性である酸化物半導体膜を得るためには、チャンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、または−８０℃以下、または−１００℃以下、または−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
ここでは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１．０５であるスパッタリングターゲットを用いたスパッタリング法により、酸化物半導体膜として厚さ３５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成する。次に、酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチングすることで、酸化物半導体膜２１８を形成する。
次に、図２３（Ｃ）に示すように、一対の電極２２１、２２２を形成する。
一対の電極２２１、２２２の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成する。次に、該導電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜をエッチングして、一対の電極２２１、２２２を形成する。この後、マスクを除去する。
ここでは、厚さ５０ｎｍのタングステン膜、厚さ４００ｎｍのアルミニウム膜、及び厚さ１００ｎｍのチタン膜を順にスパッタリング法により積層する。次に、チタン膜上にフォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜、アルミニウム膜、及びチタン膜をドライエッチングして、一対の電極２２１、２２２を形成する。
次に、図２３（Ｄ）に示すように、酸化物半導体膜２１８及び一対の電極２２１、２２２上に、酸化物絶縁膜２２３を形成する。次に、酸化物絶縁膜２２３上に酸化物絶縁膜２２４を形成する。
酸化物絶縁膜２２３としては、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を２８０℃以上４００℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を２０Ｐａ以上２５０Ｐａ以下、または１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、酸化物絶縁膜２２３として酸化シリコン膜または酸化窒化シリコン膜を形成することができる。
酸化物絶縁膜２２３の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
上記条件を用いることで、酸化物絶縁膜２２３として酸素を透過する酸化物絶縁膜を形成することができる。また、酸化物絶縁膜２２３を設けることで、後に形成する酸化物絶縁膜２２４の形成工程において、酸化物半導体膜２１８へのダメージ低減が可能である。この結果、酸化物半導体膜に含まれる酸素欠損量を低減することができる。
上記成膜条件において、基板温度を上記温度とすることで、シリコン及び酸素の結合力が強くなる。この結果、酸化物絶縁膜２２３として、酸素が透過し、緻密であり、且つ硬い酸化物絶縁膜、代表的には、２５℃において０．５重量％のフッ酸に対するエッチング速度が１０ｎｍ／分以下、または８ｎｍ／分以下である酸化シリコン膜または酸化窒化シリコン膜を形成することができる。
ここでは、酸化物絶縁膜２２３として、流量３０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ５０ｎｍの酸化窒化シリコン膜を形成する。当該条件により、酸素が透過する酸化窒化シリコン膜を形成することができる。
酸化物絶縁膜２２４としては、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２８０℃以下、または２００℃以上２４０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、または１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、または０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。
酸化物絶縁膜２２４の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
ここでは、酸化物絶縁膜２２４として、流量２００ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１５００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ４００ｎｍの酸化窒化シリコン膜を形成する。なお、プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると０．２５Ｗ／ｃｍ２である。
次に、加熱処理を行う。該加熱処理の温度は、代表的には、２５０℃以上基板歪み点未満、または３００℃以上５５０℃以下、または３５０℃以上５１０℃以下とする。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、または１ｐｐｍ以下、または１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。
なお、加熱処理において用いる加熱処理装置は、実施の形態３に示す基板加熱室４００５に設けられた加熱機構を適宜用いることができる。
当該加熱処理により、酸化物絶縁膜２２４に含まれる酸素の一部を酸化物半導体膜２１８に移動させ、酸化物半導体膜２１８に含まれる酸素欠損量をさらに低減することができる。
また、酸化物絶縁膜２２３及び酸化物絶縁膜２２４に水、水素等が含まる場合、水、水素等をブロッキングする機能を有する窒化物絶縁膜２２５を後に形成し、加熱処理を行うと、酸化物絶縁膜２２３及び酸化物絶縁膜２２４に含まれる水、水素等が、酸化物半導体膜２１８に移動し、酸化物半導体膜２１８に欠陥が生じてしまう。しかしながら、当該加熱により、酸化物絶縁膜２２３及び酸化物絶縁膜２２４に含まれる水、水素等を脱離させることが可能であり、トランジスタ２５０の電気特性のばらつきを低減すると共に、しきい値電圧の変動を抑制することができる。
なお、加熱しながら酸化物絶縁膜２２４を、酸化物絶縁膜２２３上に形成することで、酸化物半導体膜２１８に酸素を移動させることが可能であるため、当該加熱処理を行わなくともよい。
ここでは、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行う。
次に、スパッタリング法、ＣＶＤ法等により、窒化物絶縁膜２２５を形成する。
なお、窒化物絶縁膜２２５をプラズマＣＶＤ法で形成する場合、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を３００℃以上４００℃以下、または３２０℃以上３７０℃以下にとすることで、緻密な窒化物絶縁膜を形成できるため好ましい。
ここでは、プラズマＣＶＤ装置の処理室に、流量５０ｓｃｃｍのシラン、流量５０００ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアを原料ガスとし、処理室の圧力を１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用いて１０００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ５０ｎｍの窒化シリコン膜を形成する。なお、プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．７×１０−１Ｗ／ｃｍ２である。
以上の工程により、酸化物絶縁膜２２３、酸化物絶縁膜２２４、及び窒化物絶縁膜２２５で構成される保護膜２２６を形成することができる。
次に、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、３００℃以上４００℃以下、または３２０℃以上３７０℃以下とする。
以上の工程により、トランジスタ２５０を作製することができる。
上記より、酸化物半導体膜を用いた半導体装置において、欠陥量が低減された半導体装置を得ることができる。また、酸化物半導体膜を用いた半導体装置において電気特性が向上した半導体装置を得ることができる。
＜変形例１、下地絶縁膜について＞
本実施の形態に示すトランジスタ２５０において、必要に応じて、基板２１１及びゲート電極２１５の間に下地絶縁膜を設けることができる。下地絶縁膜の材料としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、下地絶縁膜の材料として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム等を用いることで、基板２１１から不純物、代表的にはアルカリ金属、水、水素等の酸化物半導体膜２１８への拡散を抑制することができる。
下地絶縁膜は、スパッタリング法、ＣＶＤ法等により形成することができる。
＜変形例２、ゲート絶縁膜について＞
本実施の形態に示すトランジスタ２５０において、必要に応じて、ゲート絶縁膜２１７を積層構造とすることができる。
ゲート絶縁膜２１７は、窒化物絶縁膜及び酸化物絶縁膜が、ゲート電極２１５側から順に積層される積層構造とすることができる。ゲート電極２１５側に窒化物絶縁膜を設けることで、ゲート電極２１５からの不純物、代表的には、水素、窒素、アルカリ金属、またはアルカリ土類金属等が酸化物半導体膜２１８に移動することを防ぐことができる。
また、酸化物半導体膜２１８側に酸化物絶縁膜を設けることで、ゲート絶縁膜２１７及び酸化物半導体膜２１８界面における欠陥準位密度を低減することが可能である。この結果、電気特性の劣化の少ないトランジスタを得ることができる。なお、酸化物絶縁膜として、酸化物絶縁膜２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成すると、ゲート絶縁膜２１７及び酸化物半導体膜２１８界面における欠陥準位密度をさらに低減することが可能であるため、さらに好ましい。
また、ゲート絶縁膜２１７は、欠陥の少ない窒化物絶縁膜と、水素ブロッキング性の高い窒化物絶縁膜と、酸化物絶縁膜とが、ゲート電極２１５側から順に積層される積層構造とすることができる。ゲート絶縁膜２１７として、欠陥の少ない窒化物絶縁膜を設けることで、ゲート絶縁膜２１７の絶縁耐圧を向上させることができる。また、水素ブロッキング性の高い窒化物絶縁膜を設けることで、ゲート電極２１５及び欠陥の少ない窒化物絶縁膜からの水素が酸化物半導体膜２１８に移動することを防ぐことができる。
また、ゲート絶縁膜２１７は、不純物のブロッキング性が高い窒化物絶縁膜と、欠陥の少ない窒化物絶縁膜と、水素ブロッキング性の高い窒化物絶縁膜と、酸化物絶縁膜とが、ゲート電極２１５側から順に積層される積層構造とすることができる。ゲート絶縁膜２１７として、不純物のブロッキング性が高い窒化物絶縁膜を設けることで、ゲート電極２１５からの不純物、代表的には、水素、窒素、アルカリ金属、またはアルカリ土類金属等が酸化物半導体膜２１８に移動することを防ぐことができる。
＜変形例３、一対の電極について＞
本実施の形態に示すトランジスタ２５０に設けられる一対の電極２２１、２２２として、タングステン、チタン、アルミニウム、銅、モリブデン、クロム、またはタンタル単体若しくは合金等の酸素と結合しやすい導電材料を用いることが好ましい。この結果、酸化物半導体膜２１８に含まれる酸素と一対の電極２２１、２２２に含まれる導電材料とが結合し、酸化物半導体膜２１８において、酸素欠損領域が形成される。また、酸化物半導体膜２１８に一対の電極２２１、２２２を形成する導電材料の構成元素の一部が混入する場合もある。これらの結果、図２４に示すように、酸化物半導体膜２１８において、一対の電極２２１，２２２と接する領域近傍に、低抵抗領域２２０ａ、２２０ｂが形成される。低抵抗領域２２０ａ、２２０ｂは、一対の電極２２１、２２２に接し、且つゲート絶縁膜２１７と、一対の電極２２１、２２２の間に形成される。低抵抗領域２２０ａ、２２０ｂは、導電性が高いため、酸化物半導体膜２１８と一対の電極２２１、２２２との接触抵抗を低減することが可能であり、トランジスタのオン電流を増大させることが可能である。
＜変形例４、酸化物半導体膜について＞
本実施の形態に示すトランジスタ２５０の作製方法において、一対の電極２２１、２２２を形成した後、酸化物半導体膜２１８を酸素雰囲気で発生させたプラズマに曝し、酸化物半導体膜２１８に酸素を供給することができる。酸化雰囲気としては、酸素、オゾン、一酸化二窒素、二酸化窒素等の雰囲気がある。さらに、当該プラズマ処理において、基板２１１側にバイアスを印加しない状態で発生したプラズマに酸化物半導体膜２１８を曝すことが好ましい。この結果、酸化物半導体膜２１８にダメージを与えず、且つ酸素を供給することが可能であり、酸化物半導体膜２１８に含まれる酸素欠損量を低減することができる。また、エッチング処理により酸化物半導体膜２１８の表面に残存する不純物、例えば、フッ素、塩素等のハロゲン等を除去することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及びその変形例、並びに実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態４と比較して、酸化物半導体膜の欠陥量をさらに低減することが可能なトランジスタを有する半導体装置について図面を参照して説明する。本実施の形態で説明するトランジスタは、実施の形態４と比較して、酸化物半導体膜、及び酸化物半導体膜に接する酸化物を有する多層膜を有する点が異なる。
図２５に、半導体装置が有するトランジスタ２６０の上面図及び断面図を示す。図２５（Ａ）はトランジスタ２６０の上面図であり、図２５（Ｂ）は、図２５（Ａ）の一点鎖線Ａ−Ｂ間の断面図であり、図２５（Ｃ）は、図２５（Ａ）の一点鎖線Ｃ−Ｄ間の断面図である。なお、図２５（Ａ）では、明瞭化のため、基板２１１、トランジスタ２６０の構成要素の一部（例えば、ゲート絶縁膜２１７）、酸化物絶縁膜２２３、酸化物絶縁膜２２４、窒化物絶縁膜２２５などを省略している。
図２５（Ａ）乃至図２５（Ｃ）に示すトランジスタ２６０は、ゲート絶縁膜２１７を介して、ゲート電極２１５と重なる多層膜２２０と、多層膜２２０に接する一対の電極２２１、２２２とを有する。また、ゲート絶縁膜２１７、多層膜２２０、及び一対の電極２２１、２２２上には、酸化物絶縁膜２２３、酸化物絶縁膜２２４、及び窒化物絶縁膜２２５で構成される保護膜２２６が形成される。
本実施の形態に示すトランジスタ２６０において、多層膜２２０は、酸化物半導体膜２１８及び酸化物膜２１９を有する。即ち、多層膜２２０は２層構造である。また、酸化物半導体膜２１８の一部がチャネル領域として機能する。また、多層膜２２０に接するように、酸化物絶縁膜２２３が形成されており、酸化物絶縁膜２２３に接するように酸化物絶縁膜２２４が形成されている。即ち、酸化物半導体膜２１８と酸化物絶縁膜２２３との間に、酸化物膜２１９が設けられている。
酸化物膜２１９は、酸化物半導体膜２１８を構成する元素の一種以上から構成される酸化物膜である。なお、酸化物膜２１９は、酸化物半導体膜２１８を構成する元素の一種以上から構成されるため、酸化物半導体膜２１８と酸化物膜２１９との界面において、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。
酸化物膜２１９は、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｓ、ＮｄまたはＨｆ）であり、且つ酸化物半導体膜２１８よりも伝導帯の下端のエネルギーが真空準位に近く、代表的には、酸化物膜２１９の伝導帯の下端のエネルギーと、酸化物半導体膜２１８の伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。即ち、酸化物膜２１９の電子親和力と、酸化物半導体膜２１８の電子親和力との差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下である。
酸化物膜２１９は、Ｉｎを含むことで、キャリア移動度（電子移動度）が高くなるため好ましい。
酸化物膜２１９として、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｓ、ＮｄまたはＨｆをＩｎより高い原子数比で有することで、以下の効果を有する場合がある。（１）酸化物膜２１９のエネルギーギャップを大きくする。（２）酸化物膜２１９の電子親和力を小さくする。（３）外部からの不純物を遮蔽する。（４）酸化物半導体膜２１８と比較して、絶縁性が高くなる。（５）Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｓ、ＮｄまたはＨｆは酸素との結合力が強い金属元素であるため、Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｓ、ＮｄまたはＨｆをＩｎより高い原子数比で有することで、酸素欠損が生じにくくなる。
酸化物膜２１９がＩｎ−Ｍ−Ｚｎ酸化物膜（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｓ、ＮｄまたはＨｆ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物膜を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｍ＞Ｉｎ、Ｚｎ＞Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：５、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝１：３：７、Ｉｎ：Ｇａ：Ｚｎ＝１：３：８、Ｉｎ：Ｇａ：Ｚｎ＝１：３：９、Ｉｎ：Ｇａ：Ｚｎ＝１：３：１０、Ｉｎ：Ｇａ：Ｚｎ＝１：４：５、Ｉｎ：Ｇａ：Ｚｎ＝１：４：６、Ｉｎ：Ｇａ：Ｚｎ＝１：４：７、Ｉｎ：Ｇａ：Ｚｎ＝１：４：８、Ｉｎ：Ｇａ：Ｚｎ＝１：４：９、Ｉｎ：Ｇａ：Ｚｎ＝１：４：１０、Ｉｎ：Ｇａ：Ｚｎ＝１：５：６、Ｉｎ：Ｇａ：Ｚｎ＝１：５：７、Ｉｎ：Ｇａ：Ｚｎ＝１：５：８、Ｉｎ：Ｇａ：Ｚｎ＝１：５：９、Ｉｎ：Ｇａ：Ｚｎ＝１：５：１０、Ｉｎ：Ｇａ：Ｚｎ＝１：６：７、Ｉｎ：Ｇａ：Ｚｎ＝１：６：８、Ｉｎ：Ｇａ：Ｚｎ＝１：６：９、Ｉｎ：Ｇａ：Ｚｎ＝１：６：１０が好ましい。
酸化物膜２１９がＩｎ−Ｍ−Ｚｎ酸化物膜であるであるとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率は、または、Ｉｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、または、Ｉｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
また、酸化物半導体膜２１８、及び酸化物膜２１９がＩｎ−Ｍ−Ｚｎ酸化物膜（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｓ、ＮｄまたはＨｆ）の場合、酸化物半導体膜２１８と比較して、酸化物膜２１９に含まれるＭ（Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｓ、Ｎｄ、またはＨｆ）の原子数比が大きく、代表的には、酸化物半導体膜２１８に含まれる上記原子と比較して、１．５倍以上、または２倍以上、または３倍以上高い原子数比である。
また、酸化物半導体膜２１８、及び酸化物膜２１９がＩｎ−Ｍ−Ｚｎ酸化物膜（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｓ、ＮｄまたはＨｆ）の場合、酸化物膜２１９をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜２１８をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きく、または、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上である。または、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きく、または、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きい。このとき、酸化物半導体膜において、ｙ２がｘ２以上であると、当該酸化物半導体膜を用いたトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、当該酸化物半導体膜を用いたトランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であると好ましい。
酸化物半導体膜２１８として、実施の形態４に示す酸化物半導体膜と同様の形成工程を適宜用いることができる。
また、酸化物膜２１９として、実施の形態１に示すスパッタリングターゲットを用いて形成することが好ましく、代表的には、原子数比がＩｎ：Ｍ：Ｚｎ＝１：３：（３．０５以上１０以下）であるスパッタリングターゲット、または原子数比がＩｎ：Ｍ：Ｚｎ＝１：６：（６．０５以上１０以下）であるスパッタリングターゲットを用いることができる。なお、このようなスパッタリングターゲットを用いて形成した酸化物膜２１９に含まれるＭ／Ｉｎ、Ｚｎ／Ｉｎの原子数比はスパッタリングターゲットに含まれる原子数比より小さくなる。また、Ｉｎ−Ｇａ−Ｚｎ酸化物膜において、Ｍに対するＺｎの原子数比（Ｚｎ／Ｍ）が０．５以上となる。
このようなスパッタリングターゲットを用いたスパッタリング法により、ホモロガス構造であって、且つＣＡＡＣ−ＯＳであるＩｎ−Ｇａ−Ｚｎ酸化物を成膜することができる。
酸化物膜２１９は、後に形成する酸化物絶縁膜２２４を形成する際の、酸化物半導体膜２１８へのダメージ緩和膜としても機能する。この結果、酸化物半導体膜２１８に含まれる酸素欠損量を低減することができる。さらに、酸化物膜２１９を形成することで、当該酸化物半導体膜２１８上に形成させる絶縁膜、例えば酸化物絶縁膜の構成元素が、当該酸化物半導体膜２１８に混入することを抑制できる。
酸化物膜２１９の厚さは、３ｎｍ以上１００ｎｍ以下、または３ｎｍ以上５０ｎｍとする。
また、酸化物膜２１９は、酸化物半導体膜２１８と同様に、例えば非単結晶構造でもよい。非単結晶構造は、例えば、実施の形態２に示すＣＡＡＣ−ＯＳ、多結晶構造及び微結晶構造、並びに非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。このため、酸化物膜２１９はＣＡＡＣ−ＯＳであることが好ましい。
なお、酸化物半導体膜２１８及び酸化物膜２１９がそれぞれ、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する単層構造の場合がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域の積層構造を有する場合がある。さらには、酸化物半導体膜２１８及び酸化物膜２１９の順に、微結晶構造及びＣＡＡＣ−ＯＳの積層構造を有してもよい。または、酸化物半導体膜２１８が微結晶構造及びＣＡＡＣ−ＯＳの積層構造であり酸化物膜２１９がＣＡＡＣ−ＯＳであってもよい。
酸化物半導体膜２１８及び酸化物膜２１９が共にＣＡＡＣ−ＯＳであると、酸化物半導体膜２１８及び酸化物膜２１９の界面における結晶性を高めることが可能であり好ましい。
なお、多層膜２２０において、ゲート電極２１５と重なり、且つ一対の電極２２１、２２２の間に挟まれる領域をチャネル形成領域という。また、チャネル形成領域において、キャリアが主に流れる領域をチャネル領域という。ここでは、一対の電極２２１、２２２の間に設けられる酸化物半導体膜２１８がチャネル領域である。また、一対の電極２２１、２２２の間の距離をチャネル長という。
ここでは、酸化物半導体膜２１８及び酸化物絶縁膜２２３の間に、酸化物膜２１９が設けられている。このため、酸化物膜２１９と酸化物絶縁膜２２３の間において、不純物及び欠陥によりトラップ準位が形成されても、当該トラップ準位と酸化物半導体膜２１８との間には隔たりがある。この結果、酸化物半導体膜２１８を流れる電子がトラップ準位に捕獲されにくく、トランジスタのオン電流を増大させることが可能であると共に、電界効果移動度を高めることができる。また、トラップ準位に電子が捕獲されると、該電子がマイナスの固定電荷となってしまう。この結果、トランジスタのしきい値電圧が変動してしまう。しかしながら、酸化物半導体膜２１８とトラップ準位との間に隔たりがあるため、トラップ準位における電子の捕獲を低減することが可能であり、しきい値電圧の変動を低減することができる。
また、酸化物膜２１９は、外部からの不純物を遮蔽することが可能であるため、外部から酸化物半導体膜２１８へ移動する不純物量を低減することが可能である。また、酸化物膜２１９は、酸素欠損を形成しにくい。これらのため、酸化物半導体膜２１８における不純物濃度及び酸素欠損量を低減することが可能である。
なお、酸化物半導体膜２１８及び酸化物膜２１９は、各膜を単に積層するのではなく連続接合（ここでは特に伝導帯の下端のエネルギーが各膜の間で連続的に変化する構造）が形成されるように作製する。すなわち、各膜の界面において、トラップ中心や再結合中心のような欠陥準位を形成するような不純物が存在しないような積層構造とする。仮に、積層された酸化物半導体膜２１８及び酸化物膜２１９の間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップされ、あるいは再結合して、消滅してしまう。
連続接合を形成するためには、実施の形態３に示すロードロック室を備えたマルチチャンバー方式の成膜装置を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。
図２５（Ｄ）に示すトランジスタ２６５のように、ゲート絶縁膜２１７を介して、ゲート電極２１５と重なる多層膜２３４と、多層膜２３４に接する一対の電極２２１、２２２とを有してもよい。
多層膜２３４は、酸化物膜２３１、酸化物半導体膜２１８、及び酸化物膜２１９を有する。即ち、多層膜２３４は３層構造である。また、酸化物半導体膜２１８がチャネル領域として機能する。
また、ゲート絶縁膜２１７及び酸化物膜２３１が接する。即ち、ゲート絶縁膜２１７と酸化物半導体膜２１８との間に、酸化物膜２３１が設けられている。
また、多層膜２３４及び酸化物絶縁膜２２３が接する。また、酸化物絶縁膜２２３及び酸化物絶縁膜２２４が接する。即ち、酸化物半導体膜２１８と酸化物絶縁膜２２３との間に、酸化物膜２１９が設けられている。
酸化物膜２３１は、実施の形態４に示す酸化物膜２１９と同様の材料及び形成方法を適宜用いることができる。
酸化物膜２３１は、酸化物半導体膜２１８より膜厚を小さくすることで、トランジスタのしきい値電圧の変動量を低減することが可能である。
本実施の形態に示すトランジスタは、ゲート絶縁膜２１７と酸化物半導体膜２１８との間に、酸化物膜２３１が設けられており、酸化物半導体膜２１８と酸化物絶縁膜２２３との間に、酸化物膜２１９が設けられているため、酸化物膜２３１と酸化物半導体膜２１８との界面近傍におけるシリコンや炭素の濃度、酸化物半導体膜２１８におけるシリコンや炭素の濃度、または酸化物膜２１９と酸化物半導体膜２１８との界面近傍におけるシリコンや炭素の濃度を低減することができる。
このような構造を有するトランジスタ２６５は、酸化物半導体膜２１８を含む多層膜２３４において欠陥が極めて少ないため、トランジスタの電気特性を向上させることが可能であり、代表的には、オン電流の増大及び電界効果移動度の向上が可能である。また、ストレス試験の一例であるＢＴストレス試験及び光ＢＴストレス試験におけるしきい値電圧の変動量が少なく、信頼性が高い。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及びその変形例、並びに実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、実施の形態４及び実施の形態５と異なる構造のトランジスタについて、図２６を用いて説明する。本実施の形態に示すトランジスタ２８０は、酸化物半導体膜を介して対向する複数のゲート電極を有することを特徴とする。
図２６に示すトランジスタ２８０は、基板２１１上に設けられるゲート電極２１５を有する。また、基板２１１及びゲート電極２１５上に形成されるゲート絶縁膜２１７と、ゲート絶縁膜２１７を介して、ゲート電極２１５と重なる酸化物半導体膜２１８と、酸化物半導体膜２１８に接する一対の電極２２１、２２２と、を有する。また、ゲート絶縁膜２１７、酸化物半導体膜２１８、及び一対の電極２２１、２２２上には、酸化物絶縁膜２２３、酸化物絶縁膜２２４、及び窒化物絶縁膜２２５で構成される保護膜２２６が形成される。また、保護膜２２６を介して酸化物半導体膜２１８と重畳するゲート電極２８１を有する。
ゲート電極２８１は、実施の形態４に示すゲート電極２１５と同様に形成することができる。
本実施の形態に示すトランジスタ２８０は、酸化物半導体膜２１８を介して対向するゲート電極２１５及びゲート電極２８１を有する。ゲート電極２１５とゲート電極２８１に異なる電位を印加することで、トランジスタ２８０のしきい値電圧を制御することができる。
また、酸素欠損量が低減された酸化物半導体膜２１８を有することで、トランジスタの電気特性を向上させることが可能である。また、しきい値電圧の変動量が少なく、信頼性の高いトランジスタとなる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及びその変形例、並びに実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、実施の形態４乃至実施の形態６と異なる構造のトランジスタについて、図２７を用いて説明する。
本実施の形態では、実施の形態４乃至実施の形態６と比較して、酸化物半導体膜の欠陥量をさらに低減することが可能なトランジスタを有する半導体装置について図面を参照して説明する。本実施の形態で説明するトランジスタは、実施の形態４乃至実施の形態６と比較して、酸化物半導体膜２１８のバックチャネル側が保護膜で覆われており、一対の電極を形成するためのエッチング処理で生じるプラズマに曝されていない点が異なる。
図２７に、半導体装置が有するトランジスタ２９０の上面図及び断面図を示す。図２７（Ａ）はトランジスタ２９０の上面図であり、図２７（Ｂ）は、図２７（Ａ）の一点鎖線Ａ−Ｂ間の断面図であり、図２７（Ｃ）は、図２７（Ａ）の一点鎖線Ｃ−Ｄ間の断面図である。なお、図２７（Ａ）では、明瞭化のため、基板２１１、トランジスタ２９０の構成要素の一部（例えば、ゲート絶縁膜２１７）、酸化物絶縁膜２２３、酸化物絶縁膜２２４、窒化物絶縁膜２２５などを省略している。
図２７に示すトランジスタ２９０は、基板２１１上に設けられるゲート電極２１５を有する。また、基板２１１及びゲート電極２１５上に形成されるゲート絶縁膜２１７と、ゲート絶縁膜２１７を介して、ゲート電極２１５と重なる酸化物半導体膜２１８を有する。また、ゲート絶縁膜２１７及び酸化物半導体膜２１８上に、酸化物絶縁膜２２３、酸化物絶縁膜２２４、及び窒化物絶縁膜２２５で構成される保護膜２２６と、保護膜２２６上に形成され、保護膜２２６の開口において酸化物半導体膜２１８に接続する一対の電極２２１ｂ、２２２ｂとを有する。
次に、トランジスタ２９０の作製方法を説明する。
実施の形態４と同様に、基板２１１上にゲート電極２１５を形成し、基板２１１及びゲート電極２１５上にゲート絶縁膜２１７を形成する。次に、ゲート絶縁膜２１７上に酸化物半導体膜２１８を形成する。
次に、実施の形態４と同様に、ゲート絶縁膜２１７及び酸化物半導体膜２１８上に、２２０℃以上４００℃以下で加熱しながら酸化物絶縁膜２２３を形成した後、酸化物絶縁膜２２４、及び窒化物絶縁膜２２５を形成する。なお、酸化物絶縁膜２２４を形成した後、加熱処理を行い、酸化物絶縁膜２２４に含まれる酸素の一部を酸化物半導体膜２１８に供給する。
次に、酸化物絶縁膜２２３、酸化物絶縁膜２２４、及び窒化物絶縁膜２２５のそれぞれ一部をエッチングして、酸化物半導体膜２１８の一部を露出する開口部を形成する。この後、酸化物半導体膜２１８に接する一対の電極２２１ｂ、２２２ｂを、実施の形態４と同様に形成する。
本実施の形態においては、一対の電極２２１ｂ、２２２ｂをエッチングする際、酸化物半導体膜２１８が保護膜２２６に覆われているため、一対の電極２２１ｂ、２２２ｂを形成するエッチングによって、酸化物半導体膜２１８、特に酸化物半導体膜２１８のバックチャネル領域はダメージを受けない。さらに、酸化物絶縁膜２２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜で形成される。このため、酸化物絶縁膜２２４に含まれる酸素の一部を酸化物半導体膜２１８に移動させ、酸化物半導体膜２１８に含まれる酸素欠損量を低減することができる。
以上の工程により、酸化物半導体膜２１８に含まれる欠陥を低減することが可能であり、トランジスタ２９０の信頼性を向上させることができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及びその変形例、並びに実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、実施の形態４乃至実施の形態７と異なる構造のトランジスタについて、図２８を用いて説明する。
本実施の形態では、実施の形態４乃至実施の形態７と比較して、酸化物半導体膜の欠陥量をさらに低減することが可能なトランジスタを有する半導体装置について図面を参照して説明する。本実施の形態で説明するトランジスタは、実施の形態５と同様に、酸化物半導体膜２１８のバックチャネル側が保護膜で覆われており、一対の電極を形成するためのエッチング処理で生じるプラズマに曝されていない点が、実施の形態４乃至実施の形態７と異なる。
図２８に、半導体装置が有するトランジスタ２９５の上面図及び断面図を示す。図２８に示すトランジスタ２９５は、チャネル保護型のトランジスタである。図２８（Ａ）はトランジスタ２９５の上面図であり、図２８（Ｂ）は、図２８（Ａ）の一点鎖線Ａ−Ｂ間の断面図であり、図２８（Ｃ）は、図２８（Ａ）の一点鎖線Ｃ−Ｄ間の断面図である。なお、図２８（Ａ）では、明瞭化のため、基板２１１、トランジスタ２９５の構成要素の一部（例えば、ゲート絶縁膜２１７など）を省略している。
図２８に示すトランジスタ２９５は、基板２１１上に設けられるゲート電極２１５を有する。また、基板２１１及びゲート電極２１５上に形成されるゲート絶縁膜２１７と、ゲート絶縁膜２１７を介して、ゲート電極２１５と重なる酸化物半導体膜２１８とを有する。また、ゲート絶縁膜２１７及び酸化物半導体膜２１８上に、酸化物絶縁膜２２３ａ、酸化物絶縁膜２２４ａ、及び窒化物絶縁膜２２５ａで構成される保護膜２２６ａと、ゲート絶縁膜２１７、酸化物半導体膜２１８、及び保護膜２２６ａ上に形成される一対の電極２２１ｃ、２２２ｃとを有する。
次に、トランジスタ２９５の作製方法を説明する。
実施の形態４と同様に、基板２１１上にゲート電極２１５を形成し、基板２１１及びゲート電極２１５上にゲート絶縁膜２１７を形成する。次に、ゲート絶縁膜２１７上に酸化物半導体膜２１８を形成する。
次に、実施の形態４と同様に、ゲート絶縁膜２１７及び酸化物半導体膜２１８上に、２２０℃以上４００℃以下で加熱しながら酸化物絶縁膜２２３を形成した後、酸化物絶縁膜２２４、及び窒化物絶縁膜２２５を形成する。なお、酸化物絶縁膜２２４を形成した後、加熱処理を行い、酸化物絶縁膜２２４に含まれる酸素の一部を酸化物半導体膜２１８に供給する。
次に、酸化物絶縁膜２２３、酸化物絶縁膜２２４、及び窒化物絶縁膜２２５のそれぞれ一部をエッチングして、酸化物絶縁膜２２３ａ、酸化物絶縁膜２２４ａ、及び窒化物絶縁膜２２５ａで形成される保護膜２２６ａを形成する。
次に、酸化物半導体膜２１８に接する一対の電極２２１ｃ、２２２ｃを、実施の形態４と同様に形成する。
本実施の形態においては、一対の電極２２１ｃ、２２２ｃをエッチングする際、酸化物半導体膜２１８が保護膜２２６ａに覆われているため、一対の電極２２１ｃ、２２２ｃを形成するエッチングによって、酸化物半導体膜２１８はダメージを受けない。さらに、酸化物絶縁膜２２４ａは、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜で形成される。このため、酸化物絶縁膜２２４ａに含まれる酸素の一部を酸化物半導体膜２１８に移動させ、酸化物半導体膜２１８に含まれる酸素欠損量を低減することができる。
なお、図２８においては、保護膜２２６ａとして、窒化物絶縁膜２２５ａが形成されるが、酸化物絶縁膜２２３ａ及び酸化物絶縁膜２２４ａの積層構造であってもよい。この場合、一対の電極２２１ｃ、２２２ｃを形成した後、窒化物絶縁膜２２５ａを形成することが好ましい。この結果、外部から酸化物半導体膜２１８への水素、水等の侵入を防ぐことができる。
以上の工程により、酸化物半導体膜２１８に含まれる欠陥を低減することが可能であり、トランジスタ２９５の信頼性を向上させることができる。
（実施の形態９）
本実施の形態では、トップゲート構造のトランジスタおよびその作製方法について説明する。
図２９（Ａ）乃至図２９（Ｃ）は、半導体装置が有するトランジスタ４００の上面図及び断面図である。図２９（Ａ）はトランジスタ４００の上面図であり、図２９（Ｂ）は、図２９（Ａ）の一点鎖線Ａ−Ｂ間の断面図であり、図２９（Ｃ）は、図２９（Ａ）の一点鎖線Ｃ−Ｄ間の断面図である。なお、図２９（Ａ）では、明瞭化のため、基板４０１、酸化物絶縁膜４１３、トランジスタ４００の構成要素の一部（例えば、酸化物膜４２３、ゲート絶縁膜４２５）、絶縁膜４２７、絶縁膜４２９などを省略している。
図２９に示すトランジスタ４００は、基板４０１上に設けられた酸化物絶縁膜４１３上の酸化物膜４０９と、酸化物膜４０９上に設けられる酸化物半導体膜４１１と、酸化物半導体膜４１１に接する一対の電極４１５、４１６と、酸化物絶縁膜４１３、酸化物半導体膜４１１、及び一対の電極４１５、４１６に接する酸化物膜４２３と、酸化物膜４２３に接するゲート絶縁膜４２５と、ゲート絶縁膜４２５を介して酸化物半導体膜４１１と重なるゲート電極４２１とを有する。なお、酸化物膜４０９、酸化物半導体膜４１１、及び酸化物膜４２３を多層膜４２４という。また、ゲート絶縁膜４２５及びゲート電極４２１を覆う絶縁膜４２７と、絶縁膜４２７を覆う絶縁膜４２９とを有してもよい。また、ゲート絶縁膜４２５、絶縁膜４２７、絶縁膜４２９の開口部４３３、４３４において、一対の電極４１５、４１６と接する配線４３１、４３２を有してもよい。
以下に、トランジスタ４００の各構成について説明する。
基板４０１は、実施の形態４に示す基板２１１を適宜用いることができる。
下地絶縁膜となる酸化物絶縁膜４１３の材料としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、下地絶縁膜となる酸化物絶縁膜４１３の材料として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム等を用いることで、基板４０１から不純物、代表的には、アルカリ金属、水、水素等の酸化物半導体膜への拡散を抑制することができる。
また、酸化物絶縁膜４１３として、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成することができる。即ち、加熱により酸素の一部が脱離する酸化物絶縁膜を形成することができる。このようにすることで、酸化物絶縁膜４１３に含まれる当該酸素を酸化物半導体膜４１１に移動させることで、酸化物絶縁膜４１３と酸化物膜４０９の界面に含まれる欠陥準位を低減できると共に、酸化物半導体膜４１１に含まれる酸素欠損を充填することで、酸素欠損をさらに低減することが可能となる。
多層膜４２４を構成する酸化物膜４０９及び酸化物膜４２３は、実施の形態５に示す酸化物膜２１９、２３１の材料を適宜用いることが可能であり、酸化物半導体膜４１１は、実施の形態５に示す酸化物半導体膜２１８の材料を適宜用いることができる。
酸化物半導体膜４１１の厚さは、３ｎｍ以上２００ｎｍ以下、または３ｎｍ以上１００ｎｍ以下、または３ｎｍ以上５０ｎｍ以下とする。
酸化物膜４０９及び酸化物膜４２３の厚さは、０．３ｎｍ以上２００ｎｍ以下、３ｎｍ以上１００ｎｍ以下、または３ｎｍ以上５０ｎｍ以下とする。なお、酸化物膜４０９の厚さは、酸化物半導体膜４１１より厚いことが好ましい。また、酸化物膜４２３の厚さは、酸化物半導体膜４１１より薄いことが好ましい。
酸化物膜４０９の厚さが薄すぎると、酸化物膜４０９及び酸化物半導体膜４１１の界面において電子が捕獲され、トランジスタのオン電流が低下してしまう。一方、酸化物膜４０９の厚さが厚すぎると、酸化物絶縁膜４１３から酸化物半導体膜４１１に移動する酸素量が低減してしまい、酸化物半導体膜４１１の酸素欠損量を低減することが困難となる。このため、酸化物膜４０９の厚さを、酸化物半導体膜４１１より厚く、且つ２０ｎｍ以上２００ｎｍ以下とすることが好ましい。また、酸化物膜４２３の厚さを酸化物半導体膜４１１より薄くし、酸化物膜４０９の厚さを酸化物半導体膜４１１より厚くすることで、しきい値電圧の変動量が小さいトランジスタを作製することができるため好ましい。
酸化物膜４２３が半導体である場合、酸化物膜４２３に電子が多数誘起されてしまう。電子が誘起された酸化物膜４２３はゲート電極４２１の電界を遮蔽し、酸化物半導体膜４１１に印加される電界が弱まる。この結果、トランジスタのオン電流が低下してしまう。そこで、酸化物膜４２３の厚さを、酸化物半導体膜４１１より薄く、且つ０．３ｎｍ以上１０ｎｍ以下とすることが好ましい。
酸化物膜４０９、４２３、及び酸化物半導体膜４１１は、実施の形態２に示す成膜モデルによって成膜される。酸化物膜４０９、４２３及び酸化物半導体膜４１１は、非単結晶構造でもよい。非単結晶構造は、例えば、実施の形態２に示すＣＡＡＣ−ＯＳ、多結晶構造及び微結晶構造、並びに非晶質構造を含む。非単結晶構造において、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。このため、酸化物膜４０９、４２３、及び酸化物半導体膜４１１は、ＣＡＡＣ−ＯＳであることが好ましい。
なお、酸化物膜４０９、４２３及び酸化物半導体膜４１１がそれぞれ、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有する単層構造の場合がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域の積層構造を有する場合がある。さらには、酸化物膜４０９、酸化物半導体膜４１１及び酸化物膜４２３の順に、微結晶構造、ＣＡＡＣ−ＯＳ、及びＣＡＡＣ−ＯＳの積層構造を有してもよい。または、酸化物膜４０９が微結晶構造及びＣＡＡＣ−ＯＳの積層構造であり、酸化物半導体膜４１１及び酸化物膜４２３がＣＡＡＣ−ＯＳであってもよい。
一対の電極４１５、４１６は、実施の形態４に示す一対の電極２２１、２２２を適宜用いることができる。
ゲート絶縁膜４２５は、実施の形態４に示すゲート絶縁膜２１７を適宜用いることができる。
ゲート電極４２１は、実施の形態４に示すゲート電極２１５を適宜用いることができる。
絶縁膜４２７、４２９は、実施の形態４に示す酸化物絶縁膜２２３、酸化物絶縁膜２２４を適宜用いることができる。なお、絶縁膜４２７として、酸素のブロッキング膜として用いることが可能な酸化アルミニウム膜、酸化ハフニウム、酸化イットリウム等を用いることができる。
また、酸化物膜４２３、ゲート絶縁膜４２５、及びゲート電極４２１の側面を略一致する構造とし、絶縁膜４２７が、一対の電極４１５、４１６の表面、酸化物膜４２３、ゲート絶縁膜４２５、及びゲート電極４２１と接する場合、後の加熱処理において、多層膜４２４からの酸素の脱離を低減できるため、トランジスタの電気特性のばらつきを低減すると共に、しきい値電圧の変動を抑制することができる。
なお、ここでは、絶縁膜４２７、４２９の積層構造としたが、単層構造としてもよい。
配線４３１、４３２は、一対の電極４１５、４１６と同様の材料を適宜用いることができる。
本実施の形態に示すトランジスタは、酸化物膜４２３及びゲート絶縁膜４２５の端部が、ゲート電極４２１の端部と略一致することを特徴とする。このような酸化物膜４２３及びゲート絶縁膜４２５は、図３１（Ａ）において、ゲート電極４２１を形成したのち、酸化物膜４１７及びゲート絶縁膜４１９をエッチングすることで、フォトマスクの枚数を増やすことなく、酸化物膜４２３及びゲート絶縁膜４２５を形成することが可能である。
トランジスタ４００においては、ゲート電極４２１の形成の際のエッチング残渣を酸化物膜４２３及びゲート絶縁膜４２５の形成工程の際に除去することが可能であるため、ゲート電極４２１と、配線４３１、４３２との間に生じるリーク電流を低減することが可能である。
次に、半導体装置の作製方法について、図３０及び図３１を用いて説明する。
図３０（Ａ）に示すように、基板４０１上に下地絶縁膜である酸化物絶縁膜４０３を形成し、酸化物絶縁膜４０３上に酸化物膜４０５及び酸化物半導体膜４０７を形成する。
ここでは、基板４０１としてガラス基板を用いる。
酸化物絶縁膜４０３は、スパッタリング法またはＣＶＤ法を用いて形成することができる。
また、実施の形態４に示す酸化物絶縁膜２２４と同様に、酸化物絶縁膜４０３として化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を形成する場合、ＣＶＤ法またはスパッタリング法等により形成することができる。また、ＣＶＤ法またはスパッタリング法等により酸化絶縁膜を形成した後、イオン注入法、イオンドーピング法、プラズマ処理などを用いて当該酸化絶縁膜に酸素を添加してもよい。
ここでは、酸化物絶縁膜４０３としてスパッタリング法により厚さ３００ｎｍの酸化シリコン膜を用いる。
酸化物膜４０５及び酸化物半導体膜４０７は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法等を用いて形成することができる。
ここでは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４であるスパッタリングターゲットを用いたスパッタリング法により、酸化物膜４０５として、厚さ２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成する。
次に、加熱処理を行って、酸化物絶縁膜４０３から酸化物膜４０５及び酸化物半導体膜４０７へ酸素を移動させることが好ましい。また、酸化物膜４０５及び酸化物半導体膜４０７に含まれる不純物を除去することが好ましい。
加熱処理の温度は、代表的には、２５０℃以上基板歪み点未満、または３００℃以上５５０℃以下、更にまたは３５０℃以上５１０℃以下とする。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、または１ｐｐｍ以下、または１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。
ここでは、窒素雰囲気において、４５０℃で１時間の加熱処理を行った後、酸素雰囲気において、４５０℃で１時間の加熱処理を行う。
当該加熱処理により、下地絶縁膜となる酸化物絶縁膜４０３及び酸素が添加された酸化物膜４０９に含まれる酸素の一部を酸化物半導体膜４０７に移動させ、酸化物半導体膜４０７の酸素欠損量を低減させる。なお、酸素が添加された酸化物膜４０９は、当該加熱処理により、酸素含有量が低減されている。
以上の工程により、酸化物半導体膜の酸素欠損を低減することができる。
なお、当該加熱処理は、当該工程で行わず、後の工程で行ってもよい。即ち、後の工程に行われる別の加熱工程によって、酸化物絶縁膜４０３に含まれる酸素の一部を酸化物半導体膜４０７に移動させてもよい。この結果、加熱工程数を削減することが可能である。
次に、酸化物半導体膜４０７上にフォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて、酸化物膜４０９及び酸化物半導体膜４０７のそれぞれ一部をエッチングすることで、図３０（Ｂ）に示すように、酸化物膜４０９及び酸化物半導体膜４１１を形成する。この後、マスクを除去する。なお、当該エッチング工程において、酸化物絶縁膜４０３の一部がエッチングされる場合がある。ここでは、一部がエッチングされた酸化物絶縁膜４０３を酸化物絶縁膜４１３と示す。
次に、図３０（Ｃ）に示すように、酸化物半導体膜４１１上に一対の電極４１５、４１６を形成する。
一対の電極４１５、４１６の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成する。次に、該導電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜をエッチングして、一対の電極４１５、４１６を形成する。この後、マスクを除去する。
ここでは、厚さ５０ｎｍのチタン膜、厚さ４００ｎｍのアルミニウム膜、及び厚さ１００ｎｍのチタン膜を順にスパッタリング法により積層する。次に、チタン膜上にフォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてチタン膜、アルミニウム膜、及びチタン膜をドライエッチングして、一対の電極４１５、４１６を形成する。
なお、一対の電極４１５、４１６を形成した後、エッチング残渣を除去するため、洗浄処理をすることが好ましい。この洗浄処理を行うことで、一対の電極４１５、４１６の短絡を抑制することができる。当該洗浄処理は、ＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）溶液などのアルカリ性の溶液、希フッ酸、シュウ酸、リン酸などの酸性の溶液を用いて行うことができる。
次に、図３０（Ｄ）に示すように、酸化物半導体膜４１１及び一対の電極４１５、４１６上に、酸化物膜４１７を形成し、酸化物膜４１７上にゲート絶縁膜４１９を形成する。
酸化物膜４１７は、酸化物膜４０９と同様に形成することができる。また、ゲート絶縁膜４１９は、スパッタリング法、ＣＶＤ法等を用いて形成することができる。
ここでは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４であるスパッタリングターゲットを用いたスパッタリング法により、酸化物膜４１７として、厚さ５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を形成する。
次に、図３１（Ａ）に示すように、ゲート絶縁膜４１９上にであって、酸化物半導体膜４１１と重なる領域にゲート電極４２１を形成する。
ゲート電極４２１の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸着法等により導電膜を形成し、導電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜の一部をエッチングして、ゲート電極４２１を形成する。この後、マスクを除去する。
なお、ゲート電極４２１は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。
ここでは、厚さ１５ｎｍの窒化タンタル膜及び厚さ１３５ｎｍのタングステン膜をスパッタリング法により順に形成する。次に、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いて窒化タンタル膜及びタングステン膜をドライエッチングして、ゲート電極４２１を形成する。
次に、図３１（Ｂ）に示すように、ゲート電極４２１をマスクとして、酸化物膜４１７及びゲート絶縁膜４１９をエッチングし、酸化物膜４２３及びゲート絶縁膜４２５を形成する。このため、フォトマスクの枚数を増やすことなく、酸化物膜４２３及びゲート絶縁膜４２５を形成することが可能である。また、酸化物膜４２３及びゲート絶縁膜４２５の端部が、ゲート電極４２１の端部と略一致する。
また、トランジスタ４５０においては、ゲート電極４２１の形成の際のエッチング残渣を酸化物膜４２３及びゲート絶縁膜４２５の形成工程の際に除去することが可能であるため、ゲート電極４２１と、後に形成される配線４３１、４３２との間に生じるリーク電流を低減することが可能である。
次に、図３１（Ｃ）に示すように、一対の電極４１５、４１６及びゲート電極４２１上に絶縁膜４２７及び絶縁膜４２９を順に積層形成する。次に、加熱処理を行う。次に、絶縁膜４２７及び絶縁膜４２９に開口部を形成した後、配線４３１、４３２を形成する。
絶縁膜４２７及び絶縁膜４２９は、スパッタリング法、ＣＶＤ法等を適宜用いることができる。絶縁膜４２７として、酸素のブロッキング膜を用いることで、後の加熱処理において、多層膜４２４からの酸素の脱離が低減できるため、トランジスタの電気特性のばらつきを低減すると共に、しきい値電圧の変動を抑制することができる。
ここでは、絶縁膜４２７として、プラズマＣＶＤ法により厚さ３００ｎｍの酸化窒化シリコン膜を形成し、絶縁膜４２９として、スパッタリング法により厚さ５０ｎｍの窒化シリコン膜を形成する。
加熱処理は、代表的には、１５０℃以上基板歪み点未満、または２５０℃以上５００℃以下、更にまたは３００℃以上４５０℃以下とする。ここでは、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行う。
配線４３１、４３２は、一対の電極４１５、４１６と同様に形成することができる。または、ダマシン法により形成することができる。
以上の工程により、酸化物半導体膜を有する多層膜の局在準位密度が低く、優れた電気特性を有するトランジスタを作製することができる。また、経時変化やストレス試験による電気特性の変動の少ない、信頼性の高いトランジスタを作製することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及びその変形例、並びに実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
（実施の形態１０）
上記実施の形態で開示された金属膜、酸化物半導体膜、無機絶縁膜など様々な膜はスパッタ法やプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された金属膜、酸化物半導体膜、無機絶縁膜など様々な膜を形成することができ、例えば、ＩｎＧａＺｎＯ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシド溶液、代表的にはテトラキスジメチルアミドハフニウム（ＴＤＭＡＨ））を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶媒とアルミニウム前駆体化合物を含む液体（トリメチルアルミニウム（ＴＭＡ）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサクロロジシランを被成膜面に吸着させ、吸着物に含まれる塩素を除去し、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及びその変形例、並びに実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
本実施例では、Ｉｎ−Ｇａ−Ｚｎ酸化物を有するスパッタリングターゲットを用いて、Ｉｎ−Ｇａ−Ｚｎ酸化物を成膜した。スパッタリングターゲットと成膜した膜の原子数比及び結晶構造について説明する。
＜試料の構造＞
はじめに、試料の作製方法について説明する。
本実施例では、石英基板上に厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜して試料を作製した。
ここでは、Ｉｎ−Ｇａ−Ｚｎ酸化物を有するスパッタリングターゲットを用い、流量が酸素：アルゴン＝１：２の混合ガスをスパッタリングガスとして成膜室内に供給し、成膜室内の圧力を０．４Ｐａに制御し、２００Ｗの直流電力を供給して、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜した。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物に含まれる金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２であるスパッタリングターゲットを用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した試料を試料１とする。なお、基板温度を２００℃とした。
また、Ｉｎ−Ｇａ−Ｚｎ酸化物に含まれる金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４であるスパッタリングターゲットを用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した試料を試料２とする。なお、基板温度を２００℃とした。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物に含まれる金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６であるスパッタリングターゲットを用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した試料を試料３とする。なお、基板温度を２００℃とした。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物に含まれる金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２であるスパッタリングターゲットを用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した試料を試料４とする。なお、基板温度を２００℃とした。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物に含まれる金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：４であるスパッタリングターゲットを用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した試料を試料５とする。なお、基板温度を２００℃とした。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物に含まれる金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８であるスパッタリングターゲットを用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した試料を試料６とする。なお、基板温度を２００℃とした。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物に含まれる金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０であるスパッタリングターゲットを用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した試料を試料７とする。なお、基板温度を２００℃とした。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物に含まれる金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝０：２：１であるスパッタリングターゲットを用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した試料を試料８とする。なお、基板温度を２００℃とした。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物に含まれる金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２であるスパッタリングターゲットを用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した試料を試料９とする。なお、基板温度を２００℃とした。
なお、Ｉｎ−Ｇａ−Ｚｎ酸化物に含まれる金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１であるスパッタリングターゲットを用いてＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜した試料を試料１０とする。なお、基板温度を３００℃とした。
＜ＸＰＳ＞
次に、試料１乃至試料１０において、Ｉｎ−Ｇａ−Ｚｎ酸化物膜及び試料１乃至試料１０の成膜に用いたスパッタリングターゲットに含まれる金属元素の原子数比をＸ線光電子分光法（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：）分析によって定量化した。次に、Ｉｎに対するＧａの原子数比、及びＩｎに対するＺｎの原子数比をそれぞれ、図３２に示す。なお、図３２において、（ ）内は、成膜に用いたスパッタリングターゲットに含まれるＩｎ：Ｇａ：Ｚｎの原子数比を示す。
図３２より、スパッタリングターゲットにおけるＩｎに対するＧａの原子数比、及びＩｎに対するＺｎの原子数比と比較して、成膜されるＩｎ−Ｇａ−Ｚｎ酸化物膜のＩｎに対するＧａの原子数比、及びＩｎに対するＺｎの原子数比の方が小さいことがわかる。
＜ＸＲＤ＞
次に、試料１乃至試料１０に含まれるＩｎ−Ｇａ−Ｚｎ酸化物膜の結晶構造について、Ｘ線回折（Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ：ＸＲＤ）測定を行った。なお、試料１乃至試料１０において、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を成膜するためのスパッタリングガスとして、流量比が酸素：アルゴン＝１：２の混合ガス、または酸素のみの２条件を用いて試料を作製した。
次に、成膜されたＩｎ−Ｇａ−Ｚｎ酸化物膜のＸ線回折測定結果を図３３乃至図３５に示す。ここでは、代表例として、試料１、試料２、及び試料３のＸ線回折測定結果をそれぞれ図３３乃至図３５に示す。なお、試料１、試料２、及び試料３において、スパッタリングガスとして酸素のみを用いて成膜したＩｎ−Ｇａ−Ｚｎ酸化物膜を測定した。
図３３乃至図３５において、（Ａ）は、ｏｕｔ−ｏｆ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を示し、縦軸にＸ線回折強度（任意単位）をとり、横軸に回折角２θ（ｄｅｇ．）をとる。（Ｂ）は、Ｉｎ−ｐｌａｎｅ法を用いてＸＲＤスペクトルを測定した結果を示し、縦軸にＸ線回折強度（任意単位）をとり、横軸に回折角２θ（ｄｅｇ．）をとる。
図３３乃至図３５において、ｈはホモロガス構造であることを示し、ｓはスピネル構造であることを示す。また、（ ）は結晶構造の面方位を表す。
図３３に示す試料１においては、Ｉｎ−Ｇａ−Ｚｎ酸化物膜はスピネル構造を有する。一方、図３４示す試料２はスピネル構造及びホモロガス構造を有する。図３５に示す試料３は、Ｉｎ−Ｇａ−Ｚｎ酸化物膜はホモロガス構造を有する。
図３３乃至図３５より、ＧａよりＺｎの組成が大きいスパッタリングターゲットを用いて成膜することで、ホモロガス構造のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜することが可能である。
次に、図３２で示すＸＰＳの測定結果、図３３乃至図３５で示すＸ線回折測定結果を元に、各試料のＩｎ−Ｇａ−Ｚｎ酸化物膜、及び各試料の作製に用いたスパッタリングターゲットのＩｎ、Ｇａ、Ｚｎの組成をプロットした三元相図を図３６に示す。なお、図３６において、（ ）内はスパッタリングターゲットに含まれるＩｎ、Ｇａ、Ｚｎの組成を表す。また、図３６において、酸素量は考慮していない。
図３６において、菱形マーカーはホモロガス構造を示し、四角形マーカーはスピネル構造を示す。また、各マーカーにおいて、白抜きマーカーはスパッタリングターゲットの組成でプロットしたマーカーであり、黒塗りマーカーは成膜されたＩｎ−Ｇａ−Ｚｎ酸化物膜の組成でプロットしたマーカーである。
図３６より、成膜されるＩｎ−Ｇａ−Ｚｎ酸化物膜は、スパッタリングターゲットの組成と異なることが分かる。
また、破線Ｌ１は金属元素の組成がＧａ：Ｚｎ＝２：１である。破線Ｌ２は、３価の金属イオン（Ｍ３＋）と２価の金属イオン（Ｍ２＋）の組成がＭ３＋：Ｍ２＋＝２：１である。
図３６より、破線Ｌ１より右側の領域、即ち、Ｚｎに対してＧａの量が増加する領域では、スピネル構造のＩｎ−Ｇａ−Ｚｎ酸化物膜が形成されることがわかる。一方、破線Ｌ１より左側の領域、即ち、Ｇａに対してＺｎの量が増加する領域では、ホモロガス構造のＩｎ−Ｇａ−Ｚｎ酸化物膜が形成されることがわかる。
次に、試料１乃至試料９に含まれるＩｎ−Ｇａ−Ｚｎ酸化物膜のＩｎ、Ｇａ、Ｚｎの組成、Ｇａに対するＺｎの原子数比（Ｚｎ／Ｇａ）、及び結晶構造、並びにその成膜に用いたスパッタリングターゲットの組成を表２に示す。なお、表２におけるＩｎ−Ｇａ−Ｚｎ酸化物膜における組成は、３３ｖｏｌ％の酸素（アルゴン希釈）の成膜ガスを用いて成膜した膜の測定結果である。また、結晶構造は、３３ｖｏｌ％の酸素（アルゴン希釈）または１００ｖｏｌ％の酸素を成膜ガスとして用いて成膜した膜の測定結果である。
表２より、スパッタリングターゲットにおいて、Ｇａより多いＺｎを有するスパッタリングターゲットを用いて成膜したＩｎ−Ｇａ−Ｚｎ酸化物膜は、ホモロガス構造となることが分かる。
また、表２より、成膜されたＩｎ−Ｇａ−Ｚｎ酸化物膜において、Ｇａに対するＺｎの比（Ｚｎ／Ｇａ）が０．５より大きい膜は、ホモロガス構造を有することが分かる。
以上のことから、ＧａよりＺｎの組成が大きいスパッタリングターゲットを用いて成膜することで、ホモロガス構造のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜することが可能である。
＜ＴＥＭ＞
次に、試料２及び試料３の断面の原子配列を、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いて観察して得られた断面観察像（明視野像）を図３７に示す。ここでは、加速電圧３００ｋＶとし、倍率を８００万倍として、各試料におけるＩｎ−Ｇａ−Ｚｎ酸化物膜の表面近傍を観察した。また、図３７において、（ ）内はスパッタリングターゲットに含まれるＩｎ、Ｇａ、Ｚｎの組成を表す。
図３７（Ａ）は試料２の断面観察像であり、図３７（Ａ）の一部を拡大した断面観察像を図３７（Ｂ）に示す。また、図３７（Ｃ）は試料３の断面観察像であり、図３７（Ｃ）の一部を拡大した断面観察像を図３７（Ｄ）に示す。
図３７に示すように、試料２及び試料３において、上面に平行に規則的な原子配列を有することがわかった。このことから、試料２及び試料３に形成されるＩｎ−Ｇａ−Ｚｎ酸化物膜がＣＡＡＣ−ＯＳ膜であることがわかった。
＜ＨＡＡＤＦ−ＳＴＥＭ＞
次に、試料２及び試料３断面の原子配列を高角散乱環状暗視野走査透過電子顕微鏡法（ＨＡＡＤＦ−ＳＴＥＭ：Ｈｉｇｈ−Ａｎｇｌｅ Ａｎｎｕｌａｒ Ｄａｒｋ Ｆｉｅｌｄ Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）を用いて観察して得られた断面観察像を図３８に示す。ここでは、加速電圧２００ｋＶとし、倍率を８００万倍として、各試料におけるＩｎ−Ｇａ−Ｚｎ酸化物膜を観察した。
図３８（Ａ）は、試料２を観察して得られた断面観察像であり、図３８（Ｂ）は、試料３を観察して得られた断面観察像である。
ＨＡＡＤＦ−ＳＴＥＭ像においては、原子番号の２乗に比例したコントラストが得られるため、明るい点ほど質量の重い原子を示す。図３８（Ａ）及び図３８（Ｂ）において、矢印で示す明るい点がＩｎであり、その間の暗い点がＧａまたはＺｎである。なお、ＧａとＺｎは質量がほぼ同じであるため、区別が困難である。また、質量の軽い原子である酸素は観察されない。
図３８（Ａ）において、Ｉｎ、ＧａまたはＺｎはそれぞれ、平行に配列していることが分かる。また、矢印で示すＩｎの間に、２層または３層のＧａまたはＺｎが存在している。
図３８（Ｂ）において、Ｉｎ、ＧａまたはＺｎはそれぞれ、平行に配列していることが分かる。また、矢印で示すＩｎの間に、３層または４層のＧａまたはＺｎが存在している。
図３８より、ＧａまたはＺｎを含む層を間に複数有しながら、Ｉｎを含む層が周期的に存在するため、試料２及び試料３のＩｎ−Ｇａ−Ｚｎ酸化物膜は、ホモロガス構造であることが分かる。即ち、ＧａよりＺｎの組成が大きいスパッタリングターゲットを用いて成膜することで、ホモロガス構造のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜することが可能である。
本実施例では、異なる組成のＩｎ−Ｇａ−Ｚｎ酸化物を有するスパッタリングターゲットを用いて、異なる組成のＩｎ−Ｇａ−Ｚｎ酸化物の積層膜を形成した。成膜した膜のバンドダイヤグラム及び結晶構造について説明する。
ここでは、実施例１に示す試料１乃至試料４、試料６、試料７、及び試料１０を用いた。なお、試料１乃至試料４、試料６、試料７、及び試料１０において、基板としてシリコンウェハを用いた。
また、シリコンウェハ上に、試料１に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜（厚さ２０ｎｍ）と、試料１０に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜（厚さ１５ｎｍ）と、試料１に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜（厚さ５ｎｍ）とを順に積層した試料を作製した。当該試料を試料１１とする。
また、シリコンウェハ上に、試料２に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜（厚さ２０ｎｍ）と、試料１０に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜（厚さ１５ｎｍ）と、試料２に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜（厚さ１０ｎｍ）とを順に積層した試料を作製した。当該試料を試料１２とする。
また、シリコンウェハ上に、試料３に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜（厚さ２０ｎｍ）と、試料１０に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜（厚さ１０ｎｍ）と、試料３に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜（厚さ１５ｎｍ）とを順に積層した試料を作製した。当該試料を試料１３とする。
＜バンドダイヤグラム＞
次に、実施例１で作製した試料１乃至試料４、試料６、試料７、及び試料１０に形成されるＩｎ−Ｇａ−Ｚｎ酸化物膜の伝電帯下端Ｅｃと価電子帯上端Ｅｖとのエネルギー差、即ちエネルギーギャップＥｇを分光エリプソメータを用いて測定した。また、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を行って、真空準位Ｅｖａｃと価電子帯上端Ｅｖとのエネルギー差、即ちイオン化ポテンシャルＩｐを測定した。次に、イオン化ポテンシャルＩｐとエネルギーギャップＥｇとの差を算出することで、真空準位Ｅｖａｃと伝電帯下端Ｅｃとのエネルギー差、即ち電子親和力χを算出した。この結果、得られたバンドダイヤグラムを図３９に示す。
図３９に示すように、試料１乃至試料４、及び試料６、及び試料７は、試料１０と比較して、電子親和力χが小さく、そのエネルギー差は０．２ｅＶ以上０．４ｅＶ以下である。
次に、試料１２及び試料１３のバンドダイヤグラムについて、図４０を用いて説明する。
試料１２のイオン化ポテンシャルＩｐ及びエネルギーギャップＥｇを測定して得られたバンドダイヤグラムを図４０（Ａ）に示し、試料１３のイオン化ポテンシャルＩｐ及びエネルギーギャップＥｇを測定して得られたバンドダイヤグラムを図４０（Ｂ）に示す。図４０においては、横軸にスパッタリング時間を示し、縦軸を価電子帯上端Ｅｖと真空準位Ｅｖａｃのエネルギー差（Ｅｖ−Ｅｖａｃ）、及び伝電帯下端Ｅｃと真空準位Ｅｖａｃとのエネルギー差（Ｅｃ−Ｅｖａｃ）を示す。
ここでは、表面からＩｎ−Ｇａ−Ｚｎ酸化物膜をアルゴンイオンでスパッタリングしながら紫外線光電子分光分析を行って、試料１２及び試料１３に含まれるＩｎ−Ｇａ−Ｚｎ酸化物膜の真空準位Ｅｖａｃと価電子帯上端Ｅｖとのエネルギー差、即ちイオン化ポテンシャルＩｐを測定しプロットした。また、伝電帯下端Ｅｃと価電子帯上端Ｅｖとのエネルギー差、即ちエネルギーギャップＥｇを分光エリプソメータを用いて測定した。次に、イオン化ポテンシャルＩｐとエネルギーギャップＥｇの差を算出することで、真空準位Ｅｖａｃと伝電帯下端Ｅｃとのエネルギー差、即ち電子親和力χを算出した。次に、価電子帯上端Ｅｖ及び伝電帯下端Ｅｃをプロットした。
図４０（Ａ）より、試料２に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜と、試料１０に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜との伝導帯下端Ｅｃのエネルギーの差は０．２ｅＶである。また、試料２に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜の間に試料１０に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜を設けることで、試料１０に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜がウェル（井戸）となっていることがわかる。
図４０（Ｂ）より、試料３に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜と、試料１０に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜との伝導帯下端Ｅｃのエネルギーの差は０．２ｅＶである。また、試料３に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜の間に試料１０に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜を設けることで、試料１０に形成されたＩｎ−Ｇａ−Ｚｎ酸化物膜がウェル（井戸）となっていることがわかる。
＜ＴＥＭ＞
次に、試料１１乃至試料１３の断面の原子配列を、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いて観察して得られた断面観察像（明視野像）を図４１乃至図４３に示す。ここでは、加速電圧３００ｋＶとし、倍率を２００万倍、４００万倍として、各試料におけるＩｎ−Ｇａ−Ｚｎ酸化物膜を観察した。
図４１は、倍率が２００万倍の試料１１乃至試料１３の断面観察像であり、図４２は、倍率が４００万倍の試料１１乃至試料１３の断面観察像であり、図４３は、図４２の一部を拡大した断面観察像である。図４１乃至図４３において、基板側から形成されるＩｎ−Ｇａ−Ｚｎ酸化物膜を順に、Ｓ１、Ｓ２、Ｓ３と示した。また、図４３において、白破線は、Ｓ１及びＳ２の界面近傍を示唆する。
図４１に示すように、試料１２及び試料１３においては、異なるスパッタリングターゲットを用いて成膜したＳ１乃至Ｓ３において、結晶性が一様となっている。
図４２に示すように、試料１１においては、Ｓ１において結晶性が確認されず、Ｓ２のみ結晶性が確認された。一方、試料１２及び試料１３において、Ｓ１乃至Ｓ３において結晶性が確認された。
図４３に示すように、試料１２及び試料１３のＩｎ−Ｇａ−Ｚｎ酸化物膜は、上面に平行に規則的な原子配列を有することがわかった。また、Ｓ１及びＳ２の界面において、平行に規則的な原子配列見られる。このことから、試料１２及び試料１３に形成されるＩｎ−Ｇａ−Ｚｎ酸化物膜に含まれるＳ１及びＳ２各々がＣＡＡＣ−ＯＳ膜であることがわかる。また、Ｓ１及びＳ２の界面における結晶歪みが少ないことがわかる。
ＧａよりＺｎの組成が大きいスパッタリングターゲットを用いて成膜することで、ホモロガス構造のＩｎ−Ｇａ−Ｚｎ酸化物膜を成膜することが可能である。また、ＧａよりＺｎの組成が大きいスパッタリングターゲットを用いて成膜することで、ＣＡＡＣ−ＯＳ膜を成膜することが可能である。また、異なる組成のスパッタリングターゲットを用いて複数の層が積層されたＩｎ−Ｇａ−Ｚｎ酸化物膜において、膜全体における結晶構造が一様であり、各層の界面における結晶歪みが少ない。
このため、本実施例で作製されるＩｎ−Ｇａ−Ｚｎ酸化物膜は、欠陥量を低減することが可能であり、Ｉｎ−Ｇａ−Ｚｎ酸化物膜を用いて作製した半導体装置の電気特性の変動を低減することができると共に、信頼性を高めることができる。

Claims (7)

  1. 酸化インジウム、酸化金属（前記金属は、アルミニウム、チタン、ガリウム、イットリウム、ジルコニウム、ランタン、セシウム、ネオジム、またはハフニウム）、及び酸化亜鉛を混合し焼成した後粉砕して、多結晶Ｉｎ−Ｍ−Ｚｎ酸化物（前記Ｍは、アルミニウム、チタン、ガリウム、イットリウム、ジルコニウム、ランタン、セシウム、ネオジム、またはハフニウム）粉体を形成し、
    前記多結晶Ｉｎ−Ｍ−Ｚｎ酸化物粉体と、酸化亜鉛粉体とを混合して混合物を形成し、
    前記混合物を成形して成形体を形成し、
    前記成形体を焼成することを特徴とするスパッタリングターゲットの製造方法。
  2. 請求項１において、前記スパッタリングターゲットに含まれる前記Ｍ（Ｍは、アルミニウム、チタン、ガリウム、イットリウム、ジルコニウム、ランタン、セシウム、ネオジム、またはハフニウム）より、前記スパッタリングターゲットに含まれる前記亜鉛の組成の方が大きいことを特徴とするスパッタリングターゲットの製造方法。
  3. 請求項１または請求項２において、前記多結晶Ｉｎ−Ｍ−Ｚｎ酸化物粉体はホモロガス化合物であることを特徴とするスパッタリングターゲットの製造方法。
  4. インジウム、Ｍ（Ｍは、アルミニウム、チタン、ガリウム、イットリウム、ジルコニウム、ランタン、セシウム、ネオジム、またはハフニウム）、及び亜鉛を有し、前記Ｍより前記亜鉛の組成が大きいスパッタリングターゲットを用いたスパッタリング法により、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、アルミニウム、チタン、ガリウム、イットリウム、ジルコニウム、ランタン、セシウム、ネオジム、またはハフニウム）を成膜することを特徴とする酸化物膜の成膜方法。
  5. 請求項４において、前記Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、アルミニウム、チタン、ガリウム、イットリウム、ジルコニウム、ランタン、セシウム、ネオジム、またはハフニウム）は、ホモロガス構造を有することを特徴とする酸化物膜の成膜方法。
  6. 請求項４または請求項５において、前記Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、アルミニウム、チタン、ガリウム、イットリウム、ジルコニウム、ランタン、セシウム、ネオジム、またはハフニウム）は、前記Ｍの組成に対する前記Ｚｎの組成の比が０．５より大きいことを特徴とする酸化物膜の成膜方法。
  7. 請求項４乃至請求項６のいずれか一項に記載の酸化物を用いて形成したトランジスタ。
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Application Number Title Priority Date Filing Date
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Country Status (2)

Country Link
US (6) US9267199B2 (ja)
JP (5) JP6141777B2 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016115925A (ja) * 2014-10-28 2016-06-23 株式会社半導体エネルギー研究所 酸化物およびその作製方法
JP2016213457A (ja) * 2015-05-04 2016-12-15 株式会社半導体エネルギー研究所 半導体装置、半導体装置の作製方法、および電子機器
JP2017085071A (ja) * 2015-02-12 2017-05-18 株式会社半導体エネルギー研究所 酸化物半導体膜及び半導体装置
WO2017115209A1 (ja) * 2015-12-28 2017-07-06 株式会社半導体エネルギー研究所 酸化物およびその作製方法
JP2017175101A (ja) * 2015-08-28 2017-09-28 株式会社半導体エネルギー研究所 酸化物半導体、トランジスタ及び半導体装置
JP2017218675A (ja) * 2016-06-03 2017-12-14 株式会社半導体エネルギー研究所 スパッタリングターゲット、酸化物半導体、酸窒化物半導体およびトランジスタ
JP2017222563A (ja) * 2016-06-10 2017-12-21 株式会社半導体エネルギー研究所 金属酸化物
WO2018011645A1 (en) * 2016-07-11 2018-01-18 Semiconductor Energy Laboratory Co., Ltd. Sputtering target and method for manufacturing the same
WO2020250079A1 (ja) * 2019-06-12 2020-12-17 株式会社半導体エネルギー研究所 金属酸化物、および金属酸化物を有するトランジスタ
JP7472340B2 (ja) 2018-03-12 2024-04-22 株式会社半導体エネルギー研究所 トランジスタ

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
PL2954114T3 (pl) * 2013-02-06 2019-08-30 Koninklijke Philips N.V. Płyta do obróbki dla urządzenia do obróbki odzieży
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
US9716003B2 (en) 2013-09-13 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP6429540B2 (ja) 2013-09-13 2018-11-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20150329371A1 (en) * 2014-05-13 2015-11-19 Semiconductor Energy Laboratory Co., Ltd. Oxide, semiconductor device, module, and electronic device
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
US20160268127A1 (en) * 2015-03-13 2016-09-15 Semiconductor Energy Laboratory Co., Ltd. Oxide and Manufacturing Method Thereof
WO2017168283A1 (ja) * 2016-04-01 2017-10-05 株式会社半導体エネルギー研究所 複合酸化物半導体、当該複合酸化物半導体を用いた半導体装置、当該半導体装置を有する表示装置
WO2017212363A1 (en) * 2016-06-06 2017-12-14 Semiconductor Energy Laboratory Co., Ltd. Sputtering apparatus, sputtering target, and method for forming semiconductor film with the sputtering apparatus
CN106469645B (zh) * 2016-09-14 2019-03-29 绍兴文理学院 一种有机超晶格锐钛型钛化氧化钨薄膜红外光敏材料的制备方法
KR102470955B1 (ko) * 2017-10-17 2022-11-28 한국과학기술연구원 박막형 트랜지스터 채널 및 이를 이용한 박막형 트랜지스터
KR102380914B1 (ko) 2018-04-18 2022-04-01 미쓰이금속광업주식회사 산화물 소결체, 스퍼터링 타깃 및 산화물 박막의 제조 방법
JP6834062B2 (ja) * 2018-08-01 2021-02-24 出光興産株式会社 結晶構造化合物、酸化物焼結体、及びスパッタリングターゲット
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
EP3828303A1 (en) * 2019-11-28 2021-06-02 Imec VZW Method for forming a film of an oxide of in, ga, and zn
CN112962069B (zh) * 2021-02-02 2023-04-28 长沙淮石新材料科技有限公司 一种含金属间化合物的铝合金靶材及其制备方法
CN116288181A (zh) * 2022-09-09 2023-06-23 长沙壹纳光电材料有限公司 一种镧系金属掺杂izo靶材及其制备方法与应用

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010093051A1 (en) * 2009-02-12 2010-08-19 Fujifilm Corporation Field effect transistor and method of producing the same
US20110042668A1 (en) * 2009-08-18 2011-02-24 Fujifilm Corporation Amorphous oxide semiconductor material, field-effect transistor, and display device
US20110127521A1 (en) * 2009-11-28 2011-06-02 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
JP2012059860A (ja) * 2010-09-08 2012-03-22 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US20130009219A1 (en) * 2011-07-08 2013-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (181)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0731950B2 (ja) 1985-11-22 1995-04-10 株式会社リコー 透明導電膜の製造方法
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP3301755B2 (ja) 1990-08-22 2002-07-15 東ソー株式会社 スパッタリングターゲット及びその製法
JPH0688218A (ja) 1990-11-15 1994-03-29 Tosoh Corp 酸化亜鉛系焼結体及びその製造方法並びに用途
JP3128861B2 (ja) 1991-06-06 2001-01-29 東ソー株式会社 スパッタリングターゲット及びその製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5972527A (en) 1992-12-15 1999-10-26 Idemitsu Kosan Co., Ltd. Transparent electrically conductive layer, electrically conductive transparent substrate and electrically conductive material
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JPH07333438A (ja) 1994-06-14 1995-12-22 Idemitsu Kosan Co Ltd 導電性偏光板およびその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3571540B2 (ja) 1998-02-04 2004-09-29 三井金属鉱業株式会社 濾過式成形型およびその型を用いたセラミックス焼結体の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
EP2610231A2 (en) 1998-08-31 2013-07-03 Idemitsu Kosan Co., Ltd. Target for transparent electroconductive film, transparent electroconductive material, transparent electroconductive glass, and transparent electroconductive film
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6669830B1 (en) 1999-11-25 2003-12-30 Idemitsu Kosan Co., Ltd. Sputtering target, transparent conductive oxide, and process for producing the sputtering target
GB0007726D0 (en) 2000-03-31 2000-05-17 Galvin George F Piston
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4470008B2 (ja) 2001-03-08 2010-06-02 Ｄｏｗａエレクトロニクス株式会社 ターゲット材およびその製造方法、並びに酸化物超電導体薄膜
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4234006B2 (ja) 2001-07-17 2009-03-04 出光興産株式会社 スパッタリングターゲットおよび透明導電膜
JP3694737B2 (ja) 2001-07-27 2005-09-14 独立行政法人物質・材料研究機構 酸化亜鉛基ホモロガス化合物薄膜の製造法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US20040222089A1 (en) 2001-09-27 2004-11-11 Kazuyoshi Inoue Sputtering target and transparent electroconductive film
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
FR2836372B1 (fr) 2002-02-28 2004-06-04 Obl Procede et dispositif pour la mise en place d'implants dentaires
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
KR101002537B1 (ko) 2002-08-02 2010-12-17 이데미쓰 고산 가부시키가이샤 스퍼터링 타겟, 소결체, 이들을 사용하여 제조한 도전막,유기 ｅｌ 소자, 및 이것에 사용하는 기판
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7510635B2 (en) 2003-09-30 2009-03-31 Nippon Mining & Metals Co., Ltd. High purity zinc oxide powder and method for production thereof, and high purity zinc oxide target and thin film of high purity zinc oxide
BE1015823A3 (fr) 2003-12-17 2005-09-06 Ct Rech Metallurgiques Asbl Procede de revetement d'une surface metallique par une couche ultrafine.
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
KR100953596B1 (ko) 2004-11-10 2010-04-21 캐논 가부시끼가이샤 발광장치
KR100911698B1 (ko) 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
US7648657B2 (en) 2005-07-15 2010-01-19 Idemitsu Kosan Co., Ltd. In Sm oxide sputtering target
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5058469B2 (ja) * 2005-09-06 2012-10-24 キヤノン株式会社 スパッタリングターゲットおよび該ターゲットを用いた薄膜の形成方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
KR101314946B1 (ko) 2005-09-27 2013-10-04 이데미쓰 고산 가부시키가이샤 스퍼터링 타겟, 투명 도전막 및 터치 패널용 투명 전극
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101112655B1 (ko) 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5358891B2 (ja) 2006-08-11 2013-12-04 日立金属株式会社 酸化亜鉛焼結体の製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
WO2008072486A1 (ja) 2006-12-13 2008-06-19 Idemitsu Kosan Co., Ltd. スパッタリングターゲット及び酸化物半導体膜
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
WO2008114588A1 (ja) 2007-03-20 2008-09-25 Idemitsu Kosan Co., Ltd. スパッタリングターゲット、酸化物半導体膜及び半導体デバイス
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JPWO2008136505A1 (ja) 2007-05-08 2010-07-29 出光興産株式会社 半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法
JP5522889B2 (ja) 2007-05-11 2014-06-18 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ系酸化物焼結体、及び物理成膜用ターゲット
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP4537434B2 (ja) 2007-08-31 2010-09-01 株式会社日立製作所 酸化亜鉛薄膜、及びそれを用いた透明導電膜、及び表示素子
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5403390B2 (ja) 2008-05-16 2014-01-29 出光興産株式会社 インジウム、ガリウム及び亜鉛を含む酸化物
TWI532862B (zh) 2008-05-22 2016-05-11 Idemitsu Kosan Co A sputtering target, a method for forming an amorphous oxide film using the same, and a method for manufacturing a thin film transistor
CN102105619B (zh) 2008-06-06 2014-01-22 出光兴产株式会社 氧化物薄膜用溅射靶及其制造方法
KR101224769B1 (ko) * 2008-06-10 2013-01-21 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤 스퍼터링용 산화물 소결체 타겟 및 그 제조 방법
KR20110027805A (ko) 2008-06-27 2011-03-16 이데미쓰 고산 가부시키가이샤 ＩｎＧａＯ３（ＺｎＯ） 결정상을 포함하는 산화물 반도체용 스퍼터링 타겟 및 그의 제조 방법
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5269501B2 (ja) 2008-07-08 2013-08-21 出光興産株式会社 酸化物焼結体及びそれからなるスパッタリングターゲット
JP2010070418A (ja) 2008-09-18 2010-04-02 Idemitsu Kosan Co Ltd ＳｎＯ２−Ｉｎ２Ｏ３系酸化物焼結体及び非晶質透明導電膜
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010153802A (ja) * 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JPWO2010070832A1 (ja) 2008-12-15 2012-05-24 出光興産株式会社 複合酸化物焼結体及びそれからなるスパッタリングターゲット
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP5387248B2 (ja) 2009-09-07 2014-01-15 住友電気工業株式会社 半導体酸化物薄膜
KR101877149B1 (ko) 2009-10-08 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체층, 반도체 장치 및 그 제조 방법
JP5333144B2 (ja) 2009-10-14 2013-11-06 住友金属鉱山株式会社 薄膜製造用焼結体ターゲットとその製造方法
WO2011058882A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Sputtering target and manufacturing method thereof, and transistor
KR101975741B1 (ko) 2009-11-13 2019-05-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 타깃 재료의 포장 방법 및 타깃의 장착 방법
KR20170076818A (ko) 2009-11-13 2017-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링 타겟 및 그 제작 방법 및 트랜지스터
KR101396015B1 (ko) 2009-11-28 2014-05-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102462239B1 (ko) 2009-12-04 2022-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
KR101768433B1 (ko) 2009-12-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
US8617920B2 (en) 2010-02-12 2013-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8377799B2 (en) 2010-03-31 2013-02-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate
KR20130069583A (ko) 2010-03-31 2013-06-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 필드 시퀀셜 구동형 표시 장치
US8629438B2 (en) 2010-05-21 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011155295A1 (en) 2010-06-10 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Dc/dc converter, power supply circuit, and semiconductor device
US8537600B2 (en) 2010-08-04 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Low off-state leakage current semiconductor memory device
US8759820B2 (en) 2010-08-20 2014-06-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8883555B2 (en) 2010-08-25 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Electronic device, manufacturing method of electronic device, and sputtering target
US8685787B2 (en) 2010-08-25 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8603841B2 (en) 2010-08-27 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor device and light-emitting display device
KR20130099074A (ko) 2010-09-03 2013-09-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링 타겟 및 반도체 장치의 제작 방법
US8797487B2 (en) * 2010-09-10 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Transistor, liquid crystal display device, and manufacturing method thereof
US8558960B2 (en) * 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
KR101932576B1 (ko) 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8916866B2 (en) * 2010-11-03 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8569754B2 (en) 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8912536B2 (en) 2010-11-19 2014-12-16 Samsung Electronics Co., Ltd. Transistors, methods of manufacturing the same and electronic devices including transistors
KR101694876B1 (ko) 2010-11-19 2017-01-23 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR101763052B1 (ko) 2010-12-03 2017-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8894825B2 (en) 2010-12-17 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Sputtering target, method for manufacturing the same, manufacturing semiconductor device
TWI671911B (zh) 2011-05-05 2019-09-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
DE112012007295B3 (de) 2011-06-08 2022-02-03 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen eines Sputtertargets und Verfahren zum Herstellen einer Halbleitervorrichtung
US9299852B2 (en) 2011-06-16 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP4982620B1 (ja) * 2011-07-29 2012-07-25 富士フイルム株式会社 電界効果型トランジスタの製造方法、並びに、電界効果型トランジスタ、表示装置、イメージセンサ及びｘ線センサ
US9057126B2 (en) 2011-11-29 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing sputtering target and method for manufacturing semiconductor device

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010093051A1 (en) * 2009-02-12 2010-08-19 Fujifilm Corporation Field effect transistor and method of producing the same
JP2010186860A (ja) * 2009-02-12 2010-08-26 Fujifilm Corp 電界効果型トランジスタ及び電界効果型トランジスタの製造方法
US20110042668A1 (en) * 2009-08-18 2011-02-24 Fujifilm Corporation Amorphous oxide semiconductor material, field-effect transistor, and display device
JP2011066375A (ja) * 2009-08-18 2011-03-31 Fujifilm Corp 非晶質酸化物半導体材料、電界効果型トランジスタ及び表示装置
US20110127521A1 (en) * 2009-11-28 2011-06-02 Semiconductor Energy Laboratory Co., Ltd. Stacked oxide material, semiconductor device, and method for manufacturing the semiconductor device
JP2011135066A (ja) * 2009-11-28 2011-07-07 Semiconductor Energy Lab Co Ltd 積層酸化物材料、半導体装置、および半導体装置の作製方法
JP2012059860A (ja) * 2010-09-08 2012-03-22 Fujifilm Corp 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US20130009219A1 (en) * 2011-07-08 2013-01-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2013038399A (ja) * 2011-07-08 2013-02-21 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016115925A (ja) * 2014-10-28 2016-06-23 株式会社半導体エネルギー研究所 酸化物およびその作製方法
JP2020079442A (ja) * 2014-10-28 2020-05-28 株式会社半導体エネルギー研究所 酸化物、及び酸化物の作製方法
JP2021185262A (ja) * 2014-10-28 2021-12-09 株式会社半導体エネルギー研究所 酸化物
KR102585396B1 (ko) * 2015-02-12 2023-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
US11532755B2 (en) 2015-02-12 2022-12-20 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
KR20170113587A (ko) * 2015-02-12 2017-10-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
JP2020057800A (ja) * 2015-02-12 2020-04-09 株式会社半導体エネルギー研究所 半導体装置
US11380799B2 (en) 2015-02-12 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
JP2017085071A (ja) * 2015-02-12 2017-05-18 株式会社半導体エネルギー研究所 酸化物半導体膜及び半導体装置
JP2021048412A (ja) * 2015-02-12 2021-03-25 株式会社半導体エネルギー研究所 酸化物半導体膜
US10439068B2 (en) 2015-02-12 2019-10-08 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US10797180B2 (en) 2015-05-04 2020-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
JP2016213457A (ja) * 2015-05-04 2016-12-15 株式会社半導体エネルギー研究所 半導体装置、半導体装置の作製方法、および電子機器
US9825179B2 (en) 2015-08-28 2017-11-21 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor, transistor, and semiconductor device
JP2017175101A (ja) * 2015-08-28 2017-09-28 株式会社半導体エネルギー研究所 酸化物半導体、トランジスタ及び半導体装置
JPWO2017115209A1 (ja) * 2015-12-28 2018-12-06 株式会社半導体エネルギー研究所 酸化物およびその作製方法
WO2017115209A1 (ja) * 2015-12-28 2017-07-06 株式会社半導体エネルギー研究所 酸化物およびその作製方法
US11482625B2 (en) 2016-06-03 2022-10-25 Semiconductor Energy Laboratory Co., Ltd. Sputtering target, oxide semiconductor, oxynitride semiconductor, and transistor
US11929438B2 (en) 2016-06-03 2024-03-12 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor and transistor
JP2017218675A (ja) * 2016-06-03 2017-12-14 株式会社半導体エネルギー研究所 スパッタリングターゲット、酸化物半導体、酸窒化物半導体およびトランジスタ
JP2017222563A (ja) * 2016-06-10 2017-12-21 株式会社半導体エネルギー研究所 金属酸化物
WO2018011645A1 (en) * 2016-07-11 2018-01-18 Semiconductor Energy Laboratory Co., Ltd. Sputtering target and method for manufacturing the same
US11081326B2 (en) 2016-07-11 2021-08-03 Semiconductor Energy Laboratory Co., Ltd. Sputtering target and method for manufacturing the same
US11735403B2 (en) 2016-07-11 2023-08-22 Semiconductor Energy Laboratory Co., Ltd. Sputtering target and method for manufacturing the same
CN109477206A (zh) * 2016-07-11 2019-03-15 株式会社半导体能源研究所 溅射靶材及该溅射靶材的制造方法
JP7472340B2 (ja) 2018-03-12 2024-04-22 株式会社半導体エネルギー研究所 トランジスタ
WO2020250079A1 (ja) * 2019-06-12 2020-12-17 株式会社半導体エネルギー研究所 金属酸化物、および金属酸化物を有するトランジスタ

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Publication number Publication date
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US10522347B2 (en) 2019-12-31
US11637015B2 (en) 2023-04-25
JP2018195842A (ja) 2018-12-06
US9267199B2 (en) 2016-02-23

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