JP2014192432A - 配線基板 - Google Patents

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Abstract

【課題】反りに起因する半田バンプ同士の電気的な短絡をなくし、搭載する半導体素子を正常に作動させることが可能な配線基板を提供すること。
【解決手段】多数のスルーホール５を有するコア基板１の上下面に、ビルドアップ絶縁層２とビルドアップ配線層３とを交互に積層して成り、上面中央部に多数の半導体素子接続パッド７が格子状の並びに配列された半導体素子接続パッド形成領域Ａを有するとともに、コア基板１における半導体素子接続パッド形成領域Ａに対向する第１領域Ｘに第１スルーホール群が第１の配列密度で配列されているとともに、コア基板１の外周部で第１領域Ｘから離間した第２領域Ｙに第２のスルーホール群が前記第１の配列密度より低い第２の配列密度で配列されて成る配線基板であって、第１領域Ｘと第２領域Ｙとの間の第３領域Ｚに第３のスルーホール群が第２配列密度よりも高い第３の配列密度で配列されている。
【選択図】図１

Description

本発明は、半導体集積回路素子等の半導体素子を搭載するための配線基板に関するものである。
従来、半導体集積回路素子等の半導体素子を搭載するための配線基板として、ビルドアップ法により形成された配線基板が知られている。図４はビルドアップ法により形成された従来の配線基板の一例を示す概略断面図であり、図５は図４の切断線Ｉ−Ｉにおける水平断面図である。
図４に示すように、従来の配線基板２０は、コア基板１１の上下面にビルドアップ絶縁層１２およびビルドアップ配線層１３が交互に積層されている。
コア基板１１の上下面には銅箔や銅めっき層から成るコア導体層１４が被着されている。また、コア基板１１の上面から下面にかけては、コア導体層１４の一部として機能する銅めっき層が被着された多数のスルーホール１５が形成されている。なお、スルーホール１５の内部は樹脂により充填されている。
ビルドアップ絶縁層１２には、それぞれに複数のビアホール１６が形成されており、ビアホール１６を含む各ビルドアップ絶縁層１２の表面には銅めっき層から成るビルドアップ配線層１３が被着形成されている。そしてビルドアップ配線層１３は、ビアホール１６を介して上下のものが互い接続されているとともにスルーホール１５に電気的に接続している。さらに、上面側における最外層のビルドアップ配線層１３の一部は、半導体素子Ｓの電極Ｔに電気的に接続される円形の半導体素子接続パッド１７を形成している。これらの半導体素子接続パッド１７は半導体素子Ｓに対応した四角形の領域である半導体素子接続パッド形成領域Ａに、半導体素子Ｓの電極Ｔに対応した格子状の並びに多数配列されている。また、下面側における最外層のビルドアップ配線層１３の一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド１８であり、この外部接続パッド１８は格子状の並びに配列されている。
さらに、最外層のビルドアップ絶縁層１２およびその上のビルドアップ配線層１３上には、半導体素子接続パッド１７および外部接続パッド１８を露出させるソルダーレジスト層１９が被着されている。また、ソルダーレジスト層１９から露出する半導体素子接続パッド１７には、半田バンプＢが溶着されている。そして、半導体素子接続パッド１７の露出部に半導体素子Ｓの電極Ｔが半田バンプＢを介して電気的に接続されるとともに外部接続パッド１８が図示しない外部電気回路基板の配線導体に半田ボールを介して電気的に接続される。
ところで、半導体素子Ｓは、配線基板２０からの十分な電源供給を確保するためにその下面の中央部に接地用と電源用との電極Ｔを多数設けるとともに下面の外周部に信号用の電極Ｔを多数設けた端子配置を採用する場合が増えている。このような半導体素子Ｓを搭載する場合、図５に示すように、接地用のスルーホール１５Ｇおよび電源用のスルーホール１５Ｐを半導体素子接続パッド形成領域Ａに対向する領域Ｘに高い配列密度で設けることが行われている。他方、信号用のスルーホール１５Ｓは、コア基板１１の外周部に低い配列密度で設けられる。
このように、接地用のスルーホール１５Ｇおよび電源用のスルーホール１５Ｐを半導体素子接続パッド形成領域Ａに対向する領域Ｘに高い配列密度で設けることにより、接地用の半導体素子接続パッド１７および電源用の半導体素子接続パッド１７と接地用のスルーホール１５Ｇおよび電源用のスルーホール１５Ｐとを短距離で接続することが可能となる。さらに、接地用の外部接続パッド１８および電源用の外部接続パッド１８を配線基板２０の下面中央部に配置することが行われており、これにより接地用のスルーホール１５Ｇおよび電源用のスルーホール１５Ｐと接地用の外部接続パッド１８および電源用の外部接続パッド１８とを短距離で接続することが可能となる。その結果、接地用の半導体素子接続パッド１７および電源用の半導体素子接続パッド１７と接地用の外部接続パッド１８および電源用の外部接続パッド１８とを結ぶ電流経路のインダクタンスが小さなものとなり、半導体素子Ｓに十分な電源供給が可能となる。
しかしながら、このような従来の配線基板においては、スルーホール１５の配列密度が半導体素子接続パッド形成領域Ａに対向する領域Ｘで高くなるとともにその外側の領域で低くなる。スルーホール１５の配列密度が高い領域と低い領域とでは、熱膨張および熱収縮の挙動や剛性が異なったものとなる。このような熱膨張および熱収縮の挙動の差や剛性の差は、半導体素子Ｓの電極Ｔを半田バンプＢを介して半導体素子接続パッド１７に接続する際に、配線基板２０に反りを発生させる要因の一つとなり、例えば図６に示すように、配線基板２０の上面側が凹むような凹反りが発生する。このような凹反りが発生すると、半導体素子接続パッド形成領域Ａの外周部の半導体素子接続パッド１７では、半導体素子Ｓの電極Ｔとの間隔が狭いものとなり、半田バンプＢが大きく押し潰されてしまう。互いに隣接する半田バンプＢが大きく押し潰されると、それらの半田バンプＢ同士が接触して電気的な短絡を発生させてしまい、半導体素子Ｓを正常に作動させることができなくなってしまう。
特開２００１−７１５５号公報 特開２０１１−１５９７３４号公報
本発明は、半導体素子接続パッドに半導体素子の電極を半田バンプを介して接続する際に半田バンプが大きく押し潰されることがなく、半田バンプ同士の電気的な短絡をなくし、搭載する半導体素子を正常に作動させることが可能な配線基板を提供することを課題とする。
本発明の配線基板は、多数のスルーホールを有するコア基板の上下面に、ビルドアップ絶縁層とビルドアップ配線層とを交互に積層して成り、上面中央部に前記ビルドアップ配線層から成る多数の半導体素子接続パッドが格子状の並びに配列された半導体素子接続パッド形成領域を有するとともに、前記コア基板における前記半導体素子接続パッド形成領域に対向する第１領域に第１スルーホール群が第１の配列密度で配列されているとともに、前記コア基板の外周部で前記第１領域から離間した第２領域に第２のスルーホール群が前記第１の配列密度より低い第２の配列密度で配列されて成る配線基板であって、前記第１領域と前記第２領域との間の第３領域に第３のスルーホール群が前記第２配列密度よりも高い第３の配列密度で配列されていることを特徴とするものである。
本発明の配線基板によると、コア基板における半導体素子接続パッド形成領域に対向する第１領域に第１スルーホール群が第１の配列密度で配列されているとともにコア基板の外周部で第１領域から離間した第２領域に第２のスルーホール群が第１の配列密度より低い第２の配列密度で配列されて成る配線基板であって、第１領域と第２領域との間の第３領域に第３のスルーホール群が第２の配列密度よりも高い第３の配列密度で配列されていることから、スルーホールの配列密度の差に起因する熱膨張および熱収縮の挙動や剛性の変化点の位置が半導体素子接続パッド形成領域から離れたものとなる。このようにスルーホールの配列密度の差に起因する熱膨張および熱収縮の挙動や剛性の変化点の位置が半導体素子接続パッド形成領域から離れることにより、半導体素子の電極を半田バンプを介して半導体素子接続パッドに接続する際に、半導体素子接続パッド形成領域に対する影響が小さくなり、半導体素子接続パッド形成領域における反りを小さなものとすることができる。その結果、外周部の半導体素子接続パッドにおける半導体素子の電極との間隔が狭くなることが緩和されるので半田バンプが大きく押し潰されることはない。したがって、本発明の配線基板によれば、半田バンプ同士の電気的な短絡が発生することがなく、搭載する半導体素子を正常に作動させることができる。
図１は、本発明の配線基板の実施形態の一例を示す概略断面図である。 図２は、図１の切断線Ｉ−Ｉにおける水平断面図である。 図３は、本発明の配線基板に半導体素子を搭載した状態を示す概略断面図である。 図４は、従来の配線基板を示す概略断面図である。 図５は、図４の切断線Ｉ−Ｉにおける水平断面図である。 図６は、従来の配線基板に半導体素子を搭載した状態を示す概略断面図である。
以下、本発明にかかる配線基板について、図面を参照して詳細に説明する。
図１は、本発明における配線基板の実施形態の一例を示す概略断面図であり、図２は図１の切断線Ｉ−Ｉにおける水平断面図である。
図１に示すように、本例の配線基板１０は、コア基板１の上下面に複数のビルドアップ絶縁層２およびビルドアップ配線層３が交互に積層されている。
コア基板１は、厚みが５０〜８００μｍ程度であり、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る絶縁基板の上下面に銅箔や銅めっき層から成るコア導体層４が被着されているとともに絶縁基板の上面から下面にかけてコア導体層４の一部として機能する銅めっき層が被着された多数のスルーホール５が形成されている。なお、スルーホール５の直径は１００〜３００μｍ程度であり、その内部は樹脂により充填されている。
ビルドアップ絶縁層２は、厚みが２０〜５０μｍ程度であり、エポキシ樹脂等の熱硬化性樹脂に酸化ケイ素等の無機絶縁フィラーを分散させた電気絶縁材料から成る。ビルドアップ絶縁層２には、それぞれに直径が３５〜１００μｍ程度の複数のビアホール６が形成されている。
ビルドアップ絶縁層２の表面およびビアホール６の内面には、ビルドアップ配線層３が被着形成されている。そしてビルドアップ配線層３は、スルーホール５に電気的に接続している。さらに、配線基板１０の上面側における最外層のビルドアップ配線層３の一部は、円形の半導体素子接続パッド７を形成している。これらの半導体素子接続パッド７は、格子状の並びに複数並んで形成されている。半導体素子接続パッド７は、その外周部がソルダーレジスト層９により覆われているとともに上面の中央部がソルダーレジスト層９から露出しており、半導体素子接続パッド７の露出部に半導体素子Ｓの電極Ｔが半田バンプＢを介して電気的に接続される。
他方、配線基板１０の下面側における最外層のビルドアップ配線層３の一部は、円形の外部接続パッド８を形成している。この外部接続パッド８は格子状の並びに複数並んで形成されている。外部接続パッド８は、その外周部がソルダーレジスト層９により覆われているとともに下面中央部がソルダーレジスト層９から露出しており、外部接続パッド８の露出部に、図示しない外部電気回路基板の配線導体が半田ボールを介して電気的に接続される。なお、ソルダーレジスト層９は、最外層のビルドアップ配線層３を保護するとともに、半導体素子接続パッド７や外部接続パッド８の露出部を画定する。
なお、半導体素子Ｓは、配線基板１０からの十分な電源供給を確保するために、その下面の中央部に接地用と電源用との電極Ｔを多数設けるとともに下面の外周部に信号用の電極Ｔを多数設けた端子配置を採用している。そのため、この半導体素子Ｓを搭載する配線基板１０は、図２に示すように、接地用のスルーホール５Ｇおよび電源用のスルーホール５Ｐを半導体素子接続パッド形成領域Ａに対向する領域Ｘに高い配列密度で設けることが行われている。他方、信号用のスルーホール５Ｓは、領域Ｘから離間したコア基板１の外周部の領域Ｙに、領域Ｘにおけるスルーホール５Ｇおよび５Ｐの配列密度よりも低い配列密度で設けられている。
このように、接地用のスルーホール５Ｇおよび電源用のスルーホール５Ｐを半導体素子接続パッド形成領域Ａに対向する領域Ｘに高い配列密度で設けることにより、接地用の半導体素子接続パッド７および電源用の半導体素子接続パッド７と接地用のスルーホール５Ｇおよび電源用のスルーホール５Ｐとを短距離で接続することが可能となる。さらに、接地用の外部接続パッド８および電源用の外部接続パッド８が配線基板の下面中央部に配置されており、これにより接地用のスルーホール５Ｇおよび電源用のスルーホール５Ｐと接地用の外部接続パッド８および電源用の外部接続パッド８とを短距離で接続することが可能となる。その結果、接地用の半導体素子接続パッド７および電源用の半導体素子接続パッド７と接地用の外部接続パッド８および電源用の外部接続パッド８とを結ぶ電流経路のインダクタンスが小さなものとなり、半導体素子Ｓに十分な電源供給が可能となる。
さらに、本発明の配線基板１０においては、コア基板１における領域Ｘと領域Ｙとの間の領域Ｚに、ダミーのスルーホール５Ｄが設けられている。ダミーのスルーホール５Ｄの配列密度は領域Ｙにおけるスルーホール５Ｓの配列密度よりも高く、かつ領域Ｘおけるスルーホール５Ｇおよび５Ｐの配列密度以下である。なお、領域Ｚにおけるスルーホール５の配列ピッチは、領域Ｘにおけるスルーホール５の配列ピッチの１．６倍以下としておく。コア基板１における領域Ｘと領域Ｙとの間の領域Ｚに、ダミーのスルーホール５Ｄを、領域Ｙにおけるスルーホール５Ｓの配列密度よりも高い配列密度で設けることにより、スルーホール５の配列密度の差に起因する熱膨張および熱収縮の挙動や剛性の変化点の位置が半導体素子接続パッド形成領域Ａに対応する領域Ｘから離れたものとなる。
このように、スルーホール５の配列密度の差に起因する熱膨張および熱収縮の挙動や剛性の変化点の位置が半導体素子接続パッド形成領域Ａに対応する領域Ｘから離れることにより、図３に示すように、半導体素子Ｓの電極Ｔを半田バンプＢを介して半導体素子接続パッド７に接続する際に、半導体素子接続パッド形成領域Ａに対する影響が小さくなり、半導体素子接続パッド領域Ａにおける反りを小さなものとすることができる。その結果、外周部の半導体素子接続パッド７における半導体素子Ｓの電極Ｔとの間隔が狭くなることが緩和されるので半田バンプＢが大きく押し潰されることはない。したがって、本発明の配線基板１０によれば、半田バンプＢ同士の電気的な短絡が発生することがなく、搭載する半導体素子Ｓを正常に作動させることが可能な配線基板１０を提供することができる。
なお、ダミーのスルーホール５Ｄは電気的に独立していても良いし、接地電位や電源電位に電気的に接続されていてもよい。さらに、スルーホール５は、その内部が樹脂で充填されているものに限らず、銅めっきにより充填されていても良い。
１ コア基板
２ ビルドアップ絶縁層
３ ビルドアップ配線層
５ スルーホール
７ 半導体素子接続パッド
Ａ 半導体素子接続パッド形成領域
Ｘ 第１の領域
Ｙ 第２の領域
Ｚ 第３の領域

Claims (1)

  1. 多数のスルーホールを有するコア基板の上下面に、ビルドアップ絶縁層とビルドアップ配線層とを交互に積層して成り、上面中央部に前記ビルドアップ配線層から成る多数の半導体素子接続パッドが格子状の並びに配列された半導体素子接続パッド形成領域を有するとともに、前記コア基板における前記半導体素子接続パッド形成領域に対向する第１領域に第１スルーホール群が第１の配列密度で配列されているとともに、前記コア基板の外周部で前記第１領域から離間した第２領域に第２のスルーホール群が前記第１の配列密度より低い第２の配列密度で配列されて成る配線基板であって、前記第１領域と前記第２領域との間の第３領域に第３のスルーホール群が前記第２配列密度よりも高い第３の配列密度で配列されていることを特徴とする配線基板。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170110514A (ko) * 2016-03-23 2017-10-11 쿄세라 코포레이션 배선 기판
JP2018061063A (ja) * 2018-01-05 2018-04-12 大日本印刷株式会社 貫通電極基板及びその製造方法
JP2018152597A (ja) * 2017-01-13 2018-09-27 大日本印刷株式会社 貫通電極基板及びその製造方法
US10755996B2 (en) 2016-02-05 2020-08-25 Dai Nippon Printing Co., Ltd. Through electrode substrate and manufacturing method thereof

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6332680B2 (ja) 2014-06-13 2018-05-30 新光電気工業株式会社 配線基板及びその製造方法
TWI526129B (zh) * 2014-11-05 2016-03-11 Elite Material Co Ltd Multilayer printed circuit boards with dimensional stability
KR102486558B1 (ko) 2015-06-24 2023-01-10 삼성전자주식회사 회로 기판 및 이를 구비한 반도체 패키지
JP2017017238A (ja) * 2015-07-03 2017-01-19 株式会社ジェイデバイス 半導体装置及びその製造方法
JP2019513303A (ja) * 2016-03-22 2019-05-23 ジェンサーム インコーポレイテッドＧｅｎｔｈｅｒｍ Ｉｎｃｏｒｐｏｒａｔｅｄ 不均一な熱伝達特性による分散型サーモエレクトリクス
JP7017995B2 (ja) * 2018-07-26 2022-02-09 京セラ株式会社 配線基板
KR102262073B1 (ko) * 2018-07-26 2021-06-08 교세라 가부시키가이샤 배선 기판
CN115397110B (zh) * 2022-08-02 2023-06-09 中山芯承半导体有限公司 一种带台阶槽及埋入式线路的基板制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01100947A (ja) * 1987-10-14 1989-04-19 Oki Electric Ind Co Ltd スルーホール構造
JP2002324952A (ja) * 2001-04-24 2002-11-08 Denso Corp プリント基板
JP2005311253A (ja) * 2004-04-26 2005-11-04 Kyocera Corp 配線基板
JP2007180076A (ja) * 2005-12-27 2007-07-12 Ibiden Co Ltd 多層プリント配線板
JP2007207781A (ja) * 2006-01-30 2007-08-16 Fujitsu Ltd 多層構造のプリント配線基板およびプリント配線基板の製造方法
JP2010010521A (ja) * 2008-06-30 2010-01-14 Kyocer Slc Technologies Corp 配線基板およびその製造方法
JP2011159734A (ja) * 2010-01-29 2011-08-18 Kyocer Slc Technologies Corp 配線基板

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001007155A (ja) 1999-06-21 2001-01-12 Sharp Corp フリップチップ接続構造体
DE60027141T2 (de) * 1999-10-26 2006-12-28 Ibiden Co., Ltd., Ogaki Gedruckte mehrschichtleiterplatte und herstellungsverfahren für gedruckte mehrschichtleiterplatte
US6582979B2 (en) * 2000-11-15 2003-06-24 Skyworks Solutions, Inc. Structure and method for fabrication of a leadless chip carrier with embedded antenna
US6611055B1 (en) * 2000-11-15 2003-08-26 Skyworks Solutions, Inc. Leadless flip chip carrier design and structure
EP1615485A4 (en) * 2003-04-07 2009-04-22 Ibiden Co Ltd MULTILAYER CONDUCTOR PLATE
EP1677349A4 (en) * 2004-02-24 2010-12-01 Ibiden Co Ltd SUBSTRATE FOR MOUNTING A SEMICONDUCTOR
JP4509972B2 (ja) * 2005-09-01 2010-07-21 日本特殊陶業株式会社 配線基板、埋め込み用セラミックチップ
KR101248738B1 (ko) * 2005-12-07 2013-03-28 엔지케이 스파크 플러그 캄파니 리미티드 유전체 구조체, 유전체 구조체의 제조방법 및 유전체구조체를 포함한 배선기판
TWI416673B (zh) * 2007-03-30 2013-11-21 Sumitomo Bakelite Co 覆晶半導體封裝用之接續構造、增層材料、密封樹脂組成物及電路基板
JP5138277B2 (ja) * 2007-05-31 2013-02-06 京セラＳｌｃテクノロジー株式会社 配線基板およびその製造方法
JP2012069926A (ja) * 2010-08-21 2012-04-05 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
JP5855905B2 (ja) * 2010-12-16 2016-02-09 日本特殊陶業株式会社 多層配線基板及びその製造方法
JP5536682B2 (ja) * 2011-01-18 2014-07-02 日本特殊陶業株式会社 部品内蔵配線基板
JP5833398B2 (ja) * 2011-06-27 2015-12-16 新光電気工業株式会社 配線基板及びその製造方法、半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01100947A (ja) * 1987-10-14 1989-04-19 Oki Electric Ind Co Ltd スルーホール構造
JP2002324952A (ja) * 2001-04-24 2002-11-08 Denso Corp プリント基板
JP2005311253A (ja) * 2004-04-26 2005-11-04 Kyocera Corp 配線基板
JP2007180076A (ja) * 2005-12-27 2007-07-12 Ibiden Co Ltd 多層プリント配線板
JP2007207781A (ja) * 2006-01-30 2007-08-16 Fujitsu Ltd 多層構造のプリント配線基板およびプリント配線基板の製造方法
JP2010010521A (ja) * 2008-06-30 2010-01-14 Kyocer Slc Technologies Corp 配線基板およびその製造方法
JP2011159734A (ja) * 2010-01-29 2011-08-18 Kyocer Slc Technologies Corp 配線基板

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10755996B2 (en) 2016-02-05 2020-08-25 Dai Nippon Printing Co., Ltd. Through electrode substrate and manufacturing method thereof
KR20170110514A (ko) * 2016-03-23 2017-10-11 쿄세라 코포레이션 배선 기판
KR101959240B1 (ko) 2016-03-23 2019-07-04 쿄세라 코포레이션 배선 기판
JP2018152597A (ja) * 2017-01-13 2018-09-27 大日本印刷株式会社 貫通電極基板及びその製造方法
JP7163069B2 (ja) 2017-01-13 2022-10-31 大日本印刷株式会社 貫通電極基板及びその製造方法
JP2018061063A (ja) * 2018-01-05 2018-04-12 大日本印刷株式会社 貫通電極基板及びその製造方法

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