JP5997197B2 - 配線基板 - Google Patents
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Description
図1に示すように本例の配線基板Aは、絶縁基板1と、配線導体2と、絶縁層3と、ソルダーレジスト層4とを備えている。配線基板Aの上面中央部には、演算処理用等の大型の第1半導体素子S1を搭載するための第1搭載部1aが形成されている。また、配線基板Aの上面外周部には、メモリー用等の小型の第2半導体素子S2を搭載するための第2搭載部1bが形成されている。
第1および第2ビア導体10a、10bは、それぞれ第1および第2ビアホール8a、8b内を充填しているため、第1ビア導体10aの径は、第2ビア導体10bの径よりも大きい。
なお、図1に示すように、第1開口部4aの開口径は、第2開口部4bの開口径よりも大きいことが好ましい。このように、第1半導体素子S1の電極T1と第1半導体素子接続パッド11aとの接続面積を大きくすることで両者の接合強度が向上できる。その結果、第2半導体素子S2の対角線長さよりも大きな対角線長さを有する第1半導体素子S1と配線基板Aとの熱伸縮の差に起因して発生する応力に対しても、第1半導体素子S1と配線基板Aとの接続を強固に維持することが可能になる。
なお、大きな対角線長さを有する第1搭載部1aに配設された第1半導体素子接続パッド11vおよび第1ビア導体10vならびに第1半導体素子接続パッド11wおよび第1ビア導体10wをセミアディティブ法により形成する場合、セミアディティブ法における電解めっきを被着させると、電解めっきのための電流分布は第1搭載部1aの外周部に集中して大きくなり、中央部では分散して小さくなる傾向にある。そのため、第1搭載部1aの外周部では電解めっきの析出性が高いものの、中央部では低いものとなってしまう。しかしながら本例の配線基板A2の場合、第1搭載部1aの外周部に配設された第1ビア導体10vのみの径を大きくし、中央部の第1ビア導体10wの径を小さいままとしておくことで、セミアディティブ法における電解めっきを被着させる際に、電解めっきの析出性の低い中央部においても、第1ビア導体10wを良好に析出させることができる。したがって、本例の配線基板A2によれば、第1搭載部1aの外周部のみならず、中央部においても電気的な接続信頼性に優れる配線基板A2を提供することができる。
なお、銅ポストC1とC2の径を同ポストC3よりも大きな同一径としてもよい。
さらに、銅ポストC1およびC2のみを設けてもよい。この場合、銅ポストC1とC2の径を同一径としても良いし、銅ポストC1の径が銅ポストC2の径より大きくてもよい。
さらに、銅ポストC3のみを設けてもよい。
このような各銅ポストC1、C2、C3は、例えば次のように形成すればよい。まず、絶縁層3表面に各半導体素子接続パッドを露出する開口部を有するソルダーレジスト層4を上述した方法で被着させる。次に、ソルダーレジスト層4表面および開口部の内面に無電解めっきを被着させてから電解銅めっき層を析出させる。そして、各半導体素子接続パッドに対応する電解銅めっき層上にエッチングレジストを被着した後、エッチングレジストから露出する電解銅めっき層とその下側の無電解めっきとをエッチング除去することで銅ポストC1、C2、C3が形成される。
1b 第2搭載部
3 絶縁層
6 下層導体
8a 第1ビアホール
8b 第2ビアホール
10a、10v、10w 第1ビア導体
10b 第2ビア導体
11a、11v、11w 第1半導体素子接続パッド
11b 第2半導体素子接続パッド
A、A2 配線基板
P1 第1電極ピッチ
P2 第2電極ピッチ
S1 第1半導体素子
S2 第2半導体素子
Claims (8)
- 下面に下層導体を有する絶縁層と、該絶縁層上に形成されており第1電極ピッチを有する第1半導体素子を搭載する第1搭載部と、前記絶縁層上に形成されており前記第1電極ピッチより小さい第2電極ピッチを有するとともに前記第1半導体素子の対角線長さより小さい対角線長さを有する第2半導体素子を搭載する第2搭載部と、前記第1搭載部に前記第1電極ピッチと同ピッチで形成された第1半導体素子接続パッドと、前記第2搭載部に前記第2電極ピッチと同ピッチで形成された第2半導体素子接続パッドと、前記第1半導体素子接続パッド下の前記絶縁層に形成された第1ビアホールと、前記第2半導体素子接続パッド下の前記絶縁層に形成された第2ビアホールと、前記第1半導体素子接続パッドと一体的に形成されており前記第1ビアホールを充填して前記下層導体と電気的に接続された第1ビア導体と、前記第2半導体素子接続パッドと一体的に形成されており前記第2ビアホールを充填して前記下層導体と電気的に接続された第2ビア導体と、を具備して成る配線基板であって、前記第1ビア導体の径が、前記第2ビア導体の径よりも大きいことを特徴とする配線基板。
- 下面に下層導体を有する絶縁層と、該絶縁層上に形成されており第1電極ピッチを有する第1半導体素子を搭載する第1搭載部と、前記絶縁層上に形成されており前記第1電極ピッチより小さい第2電極ピッチを有するとともに前記第1半導体素子の対角線長さより小さい対角線長さを有する第2半導体素子を搭載する第2搭載部と、前記第1搭載部に前記第1電極ピッチと同ピッチで形成された第1半導体素子接続パッドと、前記第2搭載部に前記第2電極ピッチと同ピッチで形成された第2半導体素子接続パッドと、前記第1半導体素子接続パッド下の前記絶縁層に形成された第1ビアホールと、前記第2半導体素子接続パッド下の前記絶縁層に形成された第2ビアホールと、前記第1半導体素子接続パッドと一体的に形成されており前記第1ビアホールを充填して前記下層導体と電気的に接続された第1ビア導体と、前記第2半導体素子接続パッドと一体的に形成されており前記第2ビアホールを充填して前記下層導体と電気的に接続された第2ビア導体と、を具備して成る配線基板であって、前記第1搭載部において、外周部に配設された前記第1半導体素子接続パッドと一体的に形成された前記第1ビア導体の径が、中央部に配設された前記第1半導体素子接続パッドと一体的に形成された前記第1ビア導体の径、および前記第2ビア導体の径よりも大きいことを特徴とする配線基板。
- 前記絶縁層の表面に、前記第1および第2半導体素子接続パッドを露出する開口部を有するソルダーレジスト層が被着されているとともに、前記第1半導体素子接続パッドを露出する開口部の径が、前記第2半導体素子接続パッドを露出する開口部の径よりも大きいことを特徴とする請求項1記載の配線基板。
- 前記絶縁層の表面に、前記各半導体素子接続パッドを露出する開口部を有するソルダーレジスト層が被着されているとともに、前記第1搭載部の外周部の前記第1半導体素子接続パッドを露出する開口部の径が、前記第1搭載部の中央部の前記第1半導体素子接続パッドを露出する開口部の径、および前記第2半導体素子接続パッドを露出する開口部の径よりも大きいことを特徴とする請求項2記載の配線基板。
- 前記第1および第2半導体素子接続パッド上の少なくとも一方に、円柱状の銅ポストが形成されていることを特徴とする請求項1または2に記載の配線基板。
- 前記第1および第2半導体素子接続パッド上に円柱状の銅ポストが形成されているとともに、前記第1半導体素子接続パッド上の銅ポストの径が、前記第2半導体素子接続パッド上の銅ポストの径よりも大きいことを特徴とする請求項1に記載の配線基板。
- 前記第1および第2半導体素子接続パッド上に円柱状の銅ポストが形成されているとともに、前記第1搭載部の外周部に配設された前記第1半導体素子接続パッド上の銅ポストの径が、前記第1搭載部の中央部に配設された前記第1半導体素子接続パッド上の銅ポストの径、および前記第2半導体素子接続パッド上の銅ポストの径よりも大きいことを特徴とする請求項2に記載の配線基板。
- 前記第1半導体素子接続パッド上に円柱状の銅ポストが形成されているとともに、前記第1搭載部の外周部に配設された前記第1半導体素子接続パッド上の銅ポストの径が、前記第1搭載部の中央部に配設された前記第1半導体素子接続パッド上の銅ポストの径よりも大きいことを特徴とする請求項2に記載の配線基板。
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