JP4509972B2 - 配線基板、埋め込み用セラミックチップ - Google Patents

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Description

本発明は、基板コアの収容穴部内に埋め込み用セラミックチップを埋め込み、さらにその表面にビルドアップ層を積層形成した構造の配線基板、埋め込み用セラミックチップに関するものである。
コンピュータのＣＰＵなどに使用される半導体集積回路素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載し、そのＩＣチップ搭載用配線基板をマザーボード上に搭載するという手法が採用される。この種のＩＣチップ搭載用配線基板としては、例えば、高分子材料製のコア基板内にセラミックチップを埋め込んでコア部を構成し、そのコア部の表面及び裏面にビルドアップ層を形成したものが従来提案されている（例えば、特許文献１，２参照）。
上記従来のＩＣチップ搭載用配線基板の製造方法を、図１８，図１９を参照して以下に説明する。まず、コア表面２１２及びコア裏面２１３の両方にて開口する収容穴部２１４を有する高分子材料製の基板コア２１１を準備する。併せて、チップ表面２２２及びチップ裏面２２３にそれぞれ複数の端子電極２２４を突設した埋め込み用セラミックチップ２２１を準備する。次に、コア裏面２１３側に粘着テープ２３１を貼り付けるテーピング工程を行い、収容穴部２１４のコア裏面２１３側の開口をあらかじめシールする。そして、収容穴部２１４内に埋め込み用セラミックチップ２２１を収容する収容工程を行い、チップ裏面２２３を粘着テープ２３１の粘着面２３２に貼り付けて仮固定する。次に、収容穴部２１４の内面と埋め込み用セラミックチップ２２１の側面２２５との隙間を充填剤２４１で埋めた後にそれを硬化させる固定工程を行い、基板コア２１１内にて埋め込み用セラミックチップ２２１を固定する。この後、基板コア２１１及び埋め込み用セラミックチップ２２１からなるコア部の表面及び裏面に対して、高分子材料を主体とする層間絶縁層の形成及び導体層の形成を交互に行うことで、ビルドアップ層を形成する。その結果、所望のＩＣチップ搭載用配線基板が得られる。
特開２００５−３９２１７号公報 特開２００５−３９２４３号公報
ところが、上記の隙間に充填剤２４１を充填すると、埋め込み用セラミックチップ２２１が粘着テープ２３１の粘着面２３２から端子電極２２４の高さ分だけ浮いてしまい、充填剤２４１が埋め込み用セラミックチップ２２１のチップ裏面２２３上に流れ込んでしまう可能性があった（図１９参照）。特に、端子電極２２４が埋め込み用セラミックチップ２２１の外周部に位置していない場合、外周部の厚みが端子電極２２４がある部分よりも薄くなるため、充填剤２４１の流れ込みが顕著になってしまう。その結果、チップ裏面２２３上の端子電極２２４が充填剤２４１に覆われてしまうため、上記コア部の裏面側のビルドアップ層との導通を図ることが困難となる場合がある。また、導通を図ることができたとしても、高い信頼性を付与できない場合がある。
本発明は上記の課題に鑑みてなされたものであり、その目的は、ビルドアップ層と埋め込み用セラミックチップとの確実な導通を図ることが可能な配線基板を提供することにある。また、本発明の別の目的は、配線基板に使用するのに好適な埋め込み用セラミックチップを提供することにある。
そして上記課題を解決するための手段（手段１）としては、コア主面及びコア裏面を有し、少なくとも前記コア主面にて開口する収容穴部を有する基板コアと、チップ第１主面及びチップ第２主面を有するセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、前記チップ第１主面上に突設され前記内部導体に導通するメタライズ層からなる複数の第１端子電極、前記チップ第２主面上に突設され前記内部導体に導通するメタライズ層からなる複数の第２端子電極を有し、前記コア主面と前記チップ第１主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を埋めて前記埋め込み用セラミックチップを固定する充填剤と、層間絶縁層及び導体層を前記コア主面及び前記チップ第１主面の上にて交互に積層したビルドアップ層とを備え、前記複数の第２端子電極を包囲する第２主面側凸部を前記チップ第２主面上に突設し、前記第２主面側凸部の外縁がチップ縁と重なるように配置され、前記第２主面側凸部はニッケルを主材料として形成され、前記第２主面側凸部の表面は銅めっき層により全体的に被覆され、前記銅めっき層の表面は粗化されていることを特徴とする配線基板がある。
従って、手段１の配線基板によると、複数の第２端子電極を包囲する第２主面側凸部をチップ第２主面上に設けた結果、収容穴部の内面と埋め込み用セラミックチップの側面との隙間を充填剤で埋める際に、チップ第２主面への充填剤の侵入が第２主面側凸部によって防止される。よって、第２端子電極が充填剤に覆われることを防止できるため、埋め込み用セラミックチップとビルドアップ層などとの確実な導通を図ることができる。
本発明の課題を解決するための別の手段（手段２）としては、コア主面及びコア裏面を有し、前記コア主面及び前記コア裏面の両方にて開口する収容穴部を有する基板コアと、チップ第１主面及びチップ第２主面を有するセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、前記チップ第１主面上に突設され前記内部導体に導通する複数の第１端子電極、前記チップ第２主面上に突設され前記内部導体に導通する複数の第２端子電極を有し、前記コア主面と前記チップ第１主面とを同じ側に向けかつ前記コア裏面と前記チップ第２主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を埋めて前記埋め込み用セラミックチップを固定する充填剤と、層間絶縁層及び導体層を前記コア主面及び前記チップ第１主面の上にて交互に積層した第１ビルドアップ層と、層間絶縁層及び導体層を前記コア裏面及び前記チップ第２主面の上にて交互に積層した構造を有する第２ビルドアップ層とを備え、前記複数の第２端子電極を包囲する第２主面側凸部を前記チップ第２主面上に突設し、前記第２主面側凸部の外縁がチップ縁と重なるように配置され、前記第２主面側凸部はニッケルを主材料として形成され、前記第２主面側凸部の表面は銅めっき層により全体的に被覆され、前記銅めっき層の表面は粗化されていることを特徴とする配線基板がある。
従って、手段２の配線基板によると、複数の第２端子電極を包囲する第２主面側凸部をチップ第２主面上に設けた結果、収容穴部の内面と埋め込み用セラミックチップの側面との隙間を充填剤で埋める際に、チップ第２主面への充填剤の侵入が第２主面側凸部によって防止される。よって、第２端子電極が充填剤に覆われることを防止できるため、埋め込み用セラミックチップと第２ビルドアップ層との確実な導通を図ることができる。なお、複数の第１端子電極及び複数の第２端子電極は、例えばメタライズ層からなるものとしてもよい。
上記配線基板を構成する基板コアは、配線基板におけるコア部の一部分をなすものであって、コア主面及びその反対側に位置するコア裏面を有する板状に形成される。かかる基板コアは、埋め込み用セラミックチップを収容するための収容穴部を１つまたは２つ以上有している。この収容穴部は、コア主面のみにて開口する非貫通穴であってもよく、あるいはコア主面及びコア裏面の両方にて開口する貫通穴であってもよい。なお、埋め込み用セラミックチップは収容穴部内に完全に埋没するようにして収容されていてもよいが、その一部を突出させた状態で収容されていてもよい。
基板コアを形成する材料は特に限定されないが、好ましい基板コアは高分子材料を主体として形成される。基板コアを形成するための高分子材料の具体例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料を使用してもよい。
上記配線基板を構成する埋め込み用セラミックチップは、チップ第１主面及びその反対側面に位置するチップ第２主面を有する板状のセラミック焼結体である。埋め込み用セラミックチップは、コア主面とチップ第１主面とを同じ側に向けた状態で収容穴部内に収容されている。また、このような収容状態で、埋め込み用セラミックチップは例えば高分子材料製の充填剤により固定される。前記セラミック焼結体としては、アルミナ、窒化アルミニウム、窒化ほう素、炭化珪素、窒化珪素などといった高温焼成セラミックの焼結体が好適に使用されるほか、ホウケイ酸系ガラスやホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを添加したガラスセラミックのような低温焼成セラミックの焼結体が好適に使用される。この場合、用途に応じて、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウムなどの誘電体セラミックの焼結体を使用することも好ましい。誘電体セラミックの焼結体を使用した場合、静電容量の大きなセラミックキャパシタを実現しやすくなる。
セラミック焼結体の内部には内部導体が形成されている。このような内部導体を形成する材料としては特に限定されないが、セラミックと同時に焼結しうる金属、例えば、ニッケル、モリブデン、タングステン、チタン等の使用が好適である。なお、低温焼成セラミックの焼結体を選択した場合、内部導体を形成する材料として、さらに銅や銀などの使用が可能となる。内部導体は、セラミック焼結体の厚さ方向に延びるビア導体であってもよく、セラミック焼結体の面方向に延びる内層導体層であってもよい。
セラミック焼結体のチップ第１主面上には、内部導体に導通する複数の第１端子電極が突設されている。同様に、セラミック焼結体のチップ第２主面上には、内部導体に導通する複数の第２端子電極が突設されている。複数の第１端子電極及び複数の第２端子電極は例えばメタライズ層からなるものとしてもよい。これら第１端子電極及び第２端子電極は、セラミックと同時に焼結しうるためメタライズに適した金属材料、例えば、ニッケル、モリブデン、タングステン、チタン等を用いて形成されている。なお、前記メタライズ層は電源層及び／またはグランド層に導通していてもよい。
ここで埋め込み用セラミックチップは、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造のセラミックキャパシタであってもよい。このようにキャパシタとしての機能を付与した埋め込み用セラミックチップを用いた場合、例えば半導体集積回路素子の近傍に配置されることで浮遊インダクタンスを確実に低下させることができるため、半導体集積回路素子を安定的に動作させることが可能となる。ここでいうセラミックキャパシタには、基板（セラミックに限らない基板）上にセラミック材料により薄膜を形成したキャパシタも含まれる。
上記配線基板を構成するビルドアップ層は、高分子材料を主体とする層間絶縁層及び導体層を交互に接続した構造を有している。ビルドアップ層はコア部の片面にのみ（即ちコア主面及び前記チップ第１主面の上にのみ）形成されていてもよく、コア部の両面に（即ちコア主面及び前記チップ第１主面の上、コア裏面及び前記チップ第２主面の上）形成されていてもよい。なお、コア主面及び前記チップ第１主面の上に形成されたビルドアップ層については、その表面においてセラミックチップに対応した領域に半導体素子搭載部が設定される。このような半導体素子搭載部に半導体素子が搭載可能であるため、基板コアに半導体素子搭載部を設けた場合に比べて半導体素子との熱膨張係数差を小さくすることができる。従って、半導体素子に作用する熱応力の影響を軽減しやすい構造となっている。
上記配線基板を構成する第２主面側凸部は、チップ第２主面上において複数の第２端子電極を包囲するように突設されている。なお、同様の凸部（第１主面側凸部）は、チップ第１主面上において複数の第１端子電極を包囲するように突設されていてもよい。このように構成すれば、収容穴部の内面と埋め込み用セラミックチップの側面との隙間を充填剤で埋める際に、チップ第１主面への充填剤の侵入が第１主面側凸部によって防止される。よって、第１端子電極が充填剤に覆われることを防止できる。
第１主面側凸部及び第２主面側凸部を構成する材料としては、高分子材料、金属材料、セラミック材料などが挙げられる。第１主面側凸部及び第２主面側凸部を構成する金属としては、例えば、ニッケル、モリブデン、タングステン、チタン、銅、銀などを使用することが可能であり、特にはメタライズ層からなる第１端子電極及び第２端子電極と同種の金属材料を使用することが好適である。即ち、前記第１主面側凸部及び前記第２主面側凸部は、前記チップ第１主面及び前記チップ第２主面の外縁部にそれぞれ配置されたメタライズ層であることが好ましい。このような構成であると、第１端子電極、第２端子電極、第１主面側凸部及び第２主面側凸部を同じ工程で同時に形成することが可能となるため、工数が減り、低コスト化を達成しやすくなる。なお、前記セラミック焼結体との密着性を考慮した場合には、第１主面側凸部及び第２主面側凸部を構成する材料として、セラミック焼結体と同組成のセラミック材料を用いることが好ましい。
第１端子電極及び第２端子電極の厚さは特に限定されないが、例えば１０μｍ以上１００μｍ程度に設定されることがよい。即ち、この厚さが１０μｍ未満であると、層間絶縁層と埋め込み用セラミックチップとの密着強度を向上させることができない可能性がある。また、この厚さが１００μｍを超えるような場合には、ビルドアップ層表面の平坦性が低くなる可能性がある。
なお、前記第１主面側凸部は前記複数の第１端子電極と同じまたはそれ以上の高さを有し、前記第２主面側凸部は前記複数の第２端子電極と同じまたはそれ以上の高さを有することが好ましい。このように構成すれば、チップ第１主面やチップ第２主面への充填剤の侵入をより確実に防止できる。なお、第１主面側凸部及び第２主面側凸部が第１端子電極及び第２端子電極と同種の金属材料からなる場合、第１端子電極と第１主面側凸部、及び、第２端子電極と第２主面側凸部は、互いに繋がっていてもよい。
また、前記チップ第１主面上及び前記チップ第２主面上に段差部が存在するような場合、前記段差部を含む領域に前記第１主面側凸部及び前記第２主面側凸部がそれぞれ配置されていることが好ましい。チップ第１主面上及びチップ第２主面上に段差部が存在していると、本発明の解決すべき課題の１つである「チップ第１主面やチップ第２主面への充填剤の侵入」といった問題が生じやすいからである。
複数の第２端子電極及び第２主面側凸部の表面は、セラミック焼結体のチップ第２主面よりも粗くなっていることがよい。また、複数の第１端子電極及び第１主面側凸部の表面は、セラミック焼結体のチップ第１主面よりも粗くなっていてもよい。即ち、本発明の構成を採用した場合、層間絶縁層との接合界面においてセラミックチップ側が有する粗面の割合が大きくなることで、層間絶縁層との密着強度を従来に比べて向上できるからである。
具体的には下記の構成にすることが好適である。即ち、前記複数の第２端子電極及び前記第２主面側凸部の表面に、前記複数の第２端子電極を構成する金属よりも柔らかい金属からなる金属層を形成する。その理由は次のとおりである。即ち、メタライズ層からなる複数の第２端子電極は、焼結金属層であって比較的硬質であることから、エッチャント等を使用してその表面を直接粗化することが極めて困難である。従って、柔らかい金属からなる層を形成しその層を表面粗化するようにすれば、所望の粗面を比較的簡単にかつ確実に得ることができるからである。ここで金属層の表面粗さＲａは０．２μｍ以上であることがよく、特には０．２μｍ以上１．０μｍ以下であることがよい。金属層の表面粗さＲａがこの程度以上でないと、その表面がセラミック焼結体のチップ主面の粗さとあまり変わらなくなり、複数の第２端子電極の占有面積をチップ主面の面積の半分以上に設定したとしても、密着強度を十分に向上できないおそれがあるからである。
この場合、金属層は複数の第２端子電極の種類に応じて適宜選択されるが、例えば、複数の第２端子電極がニッケルからなる場合には、金属層として銅層（特には銅めっき層）を選択することが好適である。このような組み合わせにすると、ニッケルを直接表面粗化するよりも簡単にかつ確実に粗面を形成できるからである。この場合の銅めっき層は、粗化処理による除去分を考慮して安全のために厚さ５μｍ以上に形成されることが好ましい。なお、軟質の金属層を形成する手法としては、上記のようなめっき法が、簡単かつ低コストという理由で好適である。しかし、めっき法以外にも、例えば、スパッタリング、ＣＶＤ、真空蒸着などといった手法を採用することも可能である。
そして同様の理由により、前記複数の第１端子電極及び前記第１主面側凸部の表面に、前記複数の第１端子電極を構成する金属よりも柔らかい金属からなる金属層を形成し、その金属層の表面粗さＲａを０．２μｍ以上とすることが好適である。
前記第１主面側凸部の幅及び前記第２主面側凸部の幅は特に限定されないが、それぞれ５０μｍ以上であることが好ましい。凸部の幅が５０μｍ未満になると、充填剤の侵入を確実に防止するダムとしての機能を十分に果たさなくなる可能性があるからである。
前記埋め込み用セラミックチップのチップ縁から前記第２主面側凸部までの距離は特に限定されないが、２００μｍ以下であることが好ましい。この距離が２００μｍを超えるような第２主面側凸部を形成しようとすると、その第２主面側凸部の幅を狭くする必要性が生じ、結果として第２主面側凸部の表面積が減少し、接合界面における粗面の割合が小さくなってしまう。これに対し前記距離が２００μｍ以下であれば、第２主面側凸部の幅をある程度広く確保でき、接合界面における粗面の割合が大きくなる。よって、セラミックチップと層間絶縁層との密着強度の向上に寄与できる。なお、前記埋め込み用セラミックチップのチップ縁から前記第１主面側凸部までの距離についても、同様の理由から２００μｍ以下であることが好ましい。前記距離は小さければ小さいほどよいため、第２主面側凸部あるいは第１主面側凸部はチップ縁に重なるようにして形成されていてもよい。
前記チップ第２主面において前記複数の第２端子電極同士の間、及び、前記複数の第２端子電極と前記第２主面側凸部との間にできる凹部が、前記層間絶縁層で埋められていることが好ましい。この構成によると、セラミックチップと層間絶縁層との接触面積が増えるため、セラミックチップと層間絶縁層との密着強度が向上しうるからである。なお、前記チップ第１主面において前記複数の第１端子電極同士の間、及び、前記複数の第１端子電極と前記第１主面側凸部との間にできる凹部についても、同様の理由により、前記層間絶縁層で埋められていることが好ましい。
また、本発明の課題を解決するための別の手段（手段３）としては、高分子材料を主体として形成された基板コアの収容穴部内に収容され、前記収容穴部との隙間を充填剤で埋めた状態で使用されるセラミックチップであって、チップ主面を有する板状のセラミック焼結体と、前記セラミック焼結体の内部に形成された内部導体と、前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の端子電極と、前記複数の端子電極を包囲するようにして前記チップ主面上に突設された凸部とを備え、前記凸部の外縁がチップ縁と重なるように配置され、前記凸部はニッケルを主材料として形成され、前記凸部の表面は銅めっき層により全体的に被覆され、前記銅めっき層の表面は粗化されていることを特徴とする埋め込み用セラミックチップがある。
従って、手段３の埋め込み用セラミックチップによると、複数の端子電極を包囲する凸部をチップ主面上に設けた結果、収容穴部との隙間を充填剤で埋める際に、チップ主面への充填剤の侵入が凸部によって防止される。よって、端子電極が充填剤に覆われることを防止できるため、埋め込み用セラミックチップと他層との確実な導通を図ることができる。チップ主面が、チップ第１主面及びチップ第１主面の反対側に位置するチップ第２主面の２つである場合、前記凸部をチップ第１主面及びチップ第２主面の両方に設けてもよい。
上記手段３のセラミックチップにおいては、前記複数の端子電極を包囲する凸部を前記チップ主面上に突設してもよい。また、前記凸部は前記複数の端子電極と同じまたはそれ以上の高さを有していてもよい。前記凸部は前記チップ主面の外縁部に配置されたメタライズ層であってもよい。特に複数の端子電極がメタライズ層からなる場合、凸部もメタライズ層からなるものとすれば、これらを１つの工程で形成でき、工数増を回避することができる。また、このような工程で両者を形成することにより、容易に凸部と複数の端子電極とを同じ高さにすることができる。上記手段３のセラミックチップは、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造のセラミックキャパシタであってもよい。また、前記チップ主面上に段差部が存在するような場合、前記段差部を含む領域に前記凸部が配置されていてもよい。前記凸部の幅が５０μｍ以上であってもよく、チップ縁から前記凸部までの距離が２００μｍ以下であってもよい。前記複数の第２端子電極及び前記第２主面側凸部の表面には、前記複数の端子電極を構成する金属よりも柔らかい金属からなる金属層が形成されるとともに、その金属層の表面粗さＲａが０．２μｍ以上であってもよい。
［第１実施形態］
以下、本発明の配線基板を具体化した第１実施形態を図面に基づき詳細に説明する。
図１に示されるように、本実施形態の配線基板１０は、ＩＣチップ搭載用の配線基板であって、ガラスエポキシからなる略矩形板状の基板コア１１と、基板コア１１の上面１２（コア主面）上に形成される第１ビルドアップ層３１（ビルドアップ層）と、基板コア１１の下面１３（コア裏面）上に形成される第２ビルドアップ層３２とからなる。基板コア１１における複数箇所にはスルーホール導体１６が形成されている。かかるスルーホール導体１６は、基板コア１１の上面１２側と下面１３側とを接続導通している。なお、スルーホール導体１６の内部は、例えばエポキシ樹脂などの閉塞体１７で埋められている。また、基板コア１１の上面１２及び下面１３には、銅からなる導体層４１がパターン形成されており、各導体層４１は、スルーホール導体１６に電気的に接続されている。
基板コア１１の上面１２上に形成された第１ビルドアップ層３１は、エポキシ樹脂からなる２層の樹脂絶縁層３３，３５（いわゆる層間絶縁層）と、銅からなる導体層４２とを交互に積層した構造を有している。第２層の樹脂絶縁層３５の表面上における複数箇所には、端子パッド４４がアレイ状に形成されている。また、樹脂絶縁層３５の表面は、ソルダーレジスト３７によってほぼ全体的に覆われている。ソルダーレジスト３７の所定箇所には、端子パッド４４を露出させる開口部４６が形成されている。端子パッド４４の表面上には、複数のはんだバンプ４５が配設されている。各はんだバンプ４５は、ＩＣチップ２１（半導体集積回路素子）の面接続端子２２に電気的に接続されている。なお、各端子パッド４４及び各はんだバンプ４５は、第１ビルドアップ層３１においてセラミックキャパシタ１０１の真上の領域内に位置しており、この領域が半導体素子搭載部２３となる。また、樹脂絶縁層３３，３５内には、それぞれビア導体４３，４７が設けられている。これらのビア導体４３，４７のほとんどは同軸上に配置されるとともに、それらを介して導体層４１，４２及び端子パッド４４が相互に電気的に接続されている。
図１に示されるように、基板コア１１の下面１３上に形成された第２ビルドアップ層３２は、上述した第１ビルドアップ層３１とほぼ同じ構造を有している。即ち、第２ビルドアップ層３２は、エポキシ樹脂脂からなる２層の樹脂絶縁層３４，３６（いわゆる層間絶縁層）と、導体層４２とを交互に積層した構造を有している。第２層の樹脂絶縁層３６の下面上における複数箇所には、ビア導体４３を介して導体層４２に電気的に接続されるＢＧＡ用パッド４８が格子状に形成されている。また、樹脂絶縁層３６の下面は、ソルダーレジスト３８によってほぼ全体的に覆われている。ソルダーレジスト３８の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部４０が形成されている。ＢＧＡ用パッド４８の表面上には、図示しないマザーボードとの電気的な接続を図るための複数のはんだバンプ４９が配設されている。そして、各はんだバンプ４９により、図１に示される配線基板１０は図示しないマザーボード上に実装される。
前記基板コア１１は、上面１２の中央部及び下面１３の中央部にて開口する平面視で矩形状の収容穴部９１を有している。即ち、収容穴部９１は貫通穴部である。収容穴部９１内には、図２，図３等に示すセラミックキャパシタ１０１（埋め込み用セラミックチップ）が、埋め込んだ状態で収容されている。なお、セラミックキャパシタ１０１は、上面１０２（チップ第１主面）を基板コア１１の上面１２と同じ側に向けた状態で収容されている。本実施形態のセラミックキャパシタ１０１は、縦１２．０ｍｍ×横１２．０ｍｍ×厚さ０．８ｍｍの矩形平板状である。なお、セラミックキャパシタ１０１の厚さは、０．２ｍｍ以上１．０ｍｍ以下であることが好ましい。仮に、０．２ｍｍ未満であると、半導体素子搭載部２３上のＩＣチップ２１をセラミックキャパシタ１０１によって確実に支持できなくなる。一方、１．０ｍｍよりも大きいと、配線基板１０が肉厚になってしまう。また、収容穴部９１の内面とセラミックキャパシタ１０１の側面１０６との隙間は、高分子材料（本実施形態では熱硬化性樹脂）からなる充填剤９２によって埋められている。この充填剤９２は、セラミックキャパシタ１０１を基板コア１１に固定するとともに、セラミックキャパシタ１０１及び基板コア１１の面方向や厚さ方向への変形を自身の弾性変形により吸収する機能を有している。なお、セラミックキャパシタ１０１は、平面視略正方形状をなしており、四隅にＣ０．６０以上のテーパ（または、半径０．６０ｍｍ以上のアール）を有している。これにより、温度変化に伴う充填剤９２の変形時において、セラミックキャパシタ１０１の角部への応力集中を緩和できるため、充填剤９２のクラックの発生を防止できる。
図１〜図３に示されるように、本実施形態のセラミックキャパシタ１０１は、いわゆるビアアレイタイプのセラミックキャパシタである。セラミックキャパシタ１０１を構成するセラミック焼結体１０４は、上面１０２及び下面１０３（チップ第２主面）を有する板状物である。なお、セラミック焼結体１０４の上面１０２上には、前記第１ビルドアップ層３１を構成する前記樹脂絶縁層３３が形成され、セラミック焼結体１０４の下面１０３には、前記第２ビルドアップ層３２を構成する前記樹脂絶縁層３４が形成されている。セラミック焼結体１０４は、セラミック誘電体層１０５を介して第１内部電極層１４１（内部導体）と第２内部電極層１４２（内部導体）とを交互に積層配置した構造を有している。セラミック誘電体層１０５は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、第１内部電極層１４１及び第２内部電極層１４２間の誘電体（絶縁体）として機能する。第１内部電極層１４１及び第２内部電極層１４２は、いずれもニッケルを主成分として形成された層であって、セラミック焼結体１０４の内部において一層おきに配置されている。
図２，図３に示されるように、セラミック焼結体１０４には多数のビアホール１３０が形成されている。これらのビアホール１３０は、セラミック焼結体１０４をその厚さ方向に貫通するとともに、全面にわたって格子状（アレイ状）に配置されている。各ビアホール１３０内には、セラミック焼結体１０４の上面１０２及び下面１０３間を貫通する複数のビア導体１３１，１３２（内部導体）が、ニッケルを主材料として形成されている。各第１ビア導体１３１は、各第１内部電極層１４１を貫通しており、それら同士を互いに電気的に接続している。各第２ビア導体１３２は、各第２内部電極層１４２を貫通しており、それら同士を互いに電気的に接続している。
そして図２，図３に示されるように、セラミック焼結体１０４の上面１０２上には、複数の第１外部端子電極１１１，１１２（第１端子電極）が突設されている。これら第１外部端子電極１１１，１１２は、上面１０２全体にわたって格子状（アレイ状）に配置されている。一方、セラミック焼結体１０４の下面１０３上には、複数の第２外部端子電極１２１，１２２（第２端子電極）が突設されている。これら第２外部端子電極１２１，１２２は、下面１０３全体にわたって格子状（アレイ状）に配置されている。上面１０２側にある第１外部端子電極１１１，１１２は、前記ビア導体４７に対して電気的に接続される。一方、下面１０３側にある第２外部端子電極１２１，１２２は、図示しないマザーボードが有する電極（接触子）に対して、ビア導体４７、導体層４２、ビア導体４３、ＢＧＡ用パッド４８及びはんだバンプ４９を介して電気的に接続される。また、第１外部端子電極１１１，１１２の底面略中央部は、ビア導体１３１，１３２の上面１０２側の端面に対して直接接続されており、第２外部端子電極１２１，１２２の底面略中央部は、ビア導体１３１，１３２の下面１０３側の端面に対して直接接続されている。よって、外部端子電極１１１，１２１はビア導体１３１及び第１内部電極層１４１に導通しており、外部端子電極１１２，１２２はビア導体１３２及び第２内部電極層１４２に導通している。
図２に示されるように、本実施形態の第１外部端子電極１１１，１１２は、ニッケルを主材料として形成されたメタライズ層１１６からなっている。同様に、第２外部端子電極１２１，１２２も、メタライズ層１１６からなっている。特に図８に示す変形例のセラミックキャパシタ１０１Ａのように、第１外部端子電極１１１，１１２及び第２外部端子電極１２１，１２２におけるメタライズ層１１６の表面が、銅めっき層１８１によって全体的に被覆されていてもよい。即ち、銅めっき層１８１は、メタライズ層１１６を構成する金属よりも軟かい金属からなっている。なお、図８のものにおいては、銅めっき層１８１の表面は粗化されているため、第１外部端子電極１１１，１１２の表面は、セラミック焼結体１０４の上面１０２よりも粗くなっている。同様に、第２外部端子電極１２１，１２２の表面も、セラミック焼結体１０４の下面１０３よりも粗くなっている。なお、本実施形態の変形例における銅めっき層１８１の表面粗さＲａは、約０．５μｍに設定されている。また、外部端子電極１１１，１１２，１２１，１２２のメタライズ層１１６の厚さは、約２０μｍに設定されている。図３に示されるように、上面１０２に垂直な方向（部品厚さ方向）から見たときの外部端子電極１１１，１１２，１２１，１２２は略円形状をなしている。なお本実施形態では、外部端子電極１１１，１１２，１２１，１２２の直径が約５００μｍに設定され、ピッチの最小長さが約５８０μｍに設定されている。
また、図２に示されるように、セラミック焼結体１０４の上面１０２上には、ダムメタライズ層１１８（第１主面側凸部）が突設されている。ダムメタライズ層１１８は、上面１０２の外周縁部１７１において複数の第１外部端子電極１１１，１１２を包囲するように配置されている。また、ダムメタライズ層１１８は、上面１０２上の外周部分に存在する段差部（切欠部）１１７を含む領域に配置されている。同様に、セラミック焼結体１０４の下面１０３上には、ダムメタライズ層１１９（第２主面側凸部）が突設されている。ダムメタライズ層１１９は、下面１０３の外周縁部１７２において複数の第２外部端子電極１２１，１２２を包囲するように配置されている。また、ダムメタライズ層１１９は、下面１０３上の外周部分に存在する段差部１１７を含む領域に配置されている。ダムメタライズ層１１８，１１９は、ニッケルを主材料として形成される。図８に示す変形例のように、ダムメタライズ層１１８，１１９の表面が銅めっき層１８１によって全体的に被覆されていてもよい。即ち、ダムメタライズ層１１８，１１９及び銅めっき層１８１は、外部端子電極１１１，１１２，１２１，１２２とほぼ同じ層構造を有している。また、銅めっき層１８１は、ダムメタライズ層１１８，１１９を構成する金属よりも軟かい金属からなっている。なお、ダムメタライズ層１１８，１１９は、他の導体部分には何ら導通していない。さらに、銅めっき層１８１の表面は粗化されているため、ダムメタライズ層１１８，１１９の表面は、セラミック焼結体１０４の上面１０２及び下面１０３よりも粗くなっている。また、ダムメタライズ層１１８，１１９は、外部端子電極１１１，１１２，１２１，１２２のメタライズ層１１６と同じ厚さ（高さ）を有しており、約２０μｍに設定されている。図３に示されるように、上面１０２に垂直な方向（部品厚さ方向）から見たときのダムメタライズ層１１８，１１９（銅めっき層１８１）の外形形状は略矩形状であり、略矩形状の開口部を有した形状をなしている。
また、図２，図３に示す本実施形態のセラミックキャパシタ１０１において、ダムメタライズ層１１８，１１９の幅Ｗ１１，Ｗ１２は、それぞれ５０μｍ以上（具体的には５００μｍ〜１０００μｍ程度）に設定されている。セラミックキャパシタ１０１のチップ縁からダムメタライズ層１１８，１１９までの距離はそれぞれ０μｍに設定されている。つまり、ダムメタライズ層１１８，１１９の外縁はチップ縁と重なっており、それゆえダムメタライズ層１１８，１１９が幅広になっている。また、複数の第１端子電極１１１，１１２同士の間の距離Ｌ１１、複数の第２端子電極１２１，１２２同士の間の距離Ｌ１２は、それぞれ２００μｍ以下（具体的には１５０μｍ〜２００μｍ程度）に設定されている。複数の第１端子電極１１１，１１２とダムメタライズ層１１８との間の距離Ｌ３１、複数の第２端子電極１２１，１２２とダムメタライズ層１１９との間の距離Ｌ３２は、それぞれ２００μｍ以下（具体的には１５０μｍ〜２００μｍ程度）に設定されている。
マザーボード側から第２外部端子電極１２１，１２２を介して通電を行い、第１内部電極層１４１−第２内部電極層１４２間に電圧を加えると、第１内部電極層１４１に例えばプラスの電荷が蓄積し、第２内部電極層１４２に例えばマイナスの電荷が蓄積する。その結果、セラミックキャパシタ１０１がキャパシタとして機能する。また、このセラミックキャパシタ１０１では、第１ビア導体１３１及び第２ビア導体１３２がそれぞれ交互に隣接して配置され、かつ、第１ビア導体１３１及び第２ビア導体１３２を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分の低減化が図られている。
次に、本実施形態の配線基板１０の製造方法について述べる。
準備工程では、基板コア１１とセラミックキャパシタ１０１とを、それぞれ従来周知の手法により作製し、あらかじめ準備しておく。
基板コア１１は以下のように作製される。まず、縦４００ｍｍ×横４００ｍｍ×厚み０．８ｍｍの基材の両面に銅箔が貼付された銅張積層板を準備する。なお、基材の厚みは、０．２ｍｍ以上１．０ｍｍ以下であることが好ましい。次に、銅張積層板に対してドリル機を用いて孔あけ加工を行い、スルーホール導体１６を形成するための貫通孔（図示略）を所定位置にあらかじめ形成しておく。また、銅張積層板に対してルータを用いて孔あけ加工を行い、収容穴部９１となる貫通孔を所定位置にあらかじめ形成しておく（図４参照）。なお、収容穴部９１となる貫通孔は、一辺が１４．０ｍｍで、四隅に半径０．１〜２ｍｍのアールを有する断面略正方形状の孔である。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでスルーホール導体１６を形成する。さらに、銅張積層板の両面の銅箔のエッチングを行って導体層４１を例えばサブトラクティブ法によってパターニングする。具体的には、無電解銅めっきの後、この無電解銅めっき層を共通電極として電解銅めっきを施す。さらにドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、ドライフィルムを所定パターンに形成する。この状態で、不要な電解銅めっき層、無電解銅めっき層及び銅箔をエッチングで除去する。その後、ドライフィルムを剥離することにより基板コア１１を得る。
また、図２に示すセラミックキャパシタ１０１は以下のように作製される。即ち、セラミックのグリーンシートを形成し、このグリーンシートに内部電極層用ニッケルペーストをスクリーン印刷して乾燥させる。これにより、後に第１内部電極層１４１となる第１内部電極部と、第２内部電極層１４２となる第２内部電極部とが形成される。次に、第１内部電極部が形成されたグリーンシートと第２内部電極部が形成されたグリーンシートとを交互に積層し、シート積層方向に押圧力を付与することにより、各グリーンシートを一体化してグリーンシート積層体を形成する。
さらに、レーザー加工機を用いてグリーンシート積層体にビアホール１３０を多数個貫通形成し、図示しないペースト圧入充填装置を用いて、ビア導体用ニッケルペーストを各ビアホール１３０内に充填する。次に、グリーンシート積層体の上面上にペーストを印刷し、グリーンシート積層体の上面側にて各導体部の上端面を覆うように第１外部端子電極１１１，１１２のメタライズ層１１６を形成し、上面の他の領域にダムメタライズ層１１８を形成する（メタライズ工程）。また、グリーンシート積層体の下面上にペーストを印刷し、グリーンシート積層体の下面側にて各導体部の下端面を覆うように第２外部端子電極１２１，１２２のメタライズ層１１６を形成し、下面の他の領域にダムメタライズ層１１９を形成する（メタライズ工程）。
この後、グリーンシート積層体の乾燥を行い、表面端子部をある程度固化させる。次に、グリーンシート積層体を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、チタン酸バリウム及びペースト中のニッケルが同時焼結し、セラミック焼結体１０４となる結果、図２，図３に示したセラミックキャパシタ１０１が得られる。
図８に示す変形例のセラミックキャパシタ１０１Ａを得たい場合には、さらに下記の工程を実施する。即ち、得られたセラミック焼結体１０４が有する各外部端子電極１１１，１１２，１２１，１２２及び各ダムメタライズ層１１８，１１９に対して無電解銅めっき（厚さ１０μｍ程度）を行う。その結果、各外部端子電極１１１，１１２，１２１，１２２及び各ダムメタライズ層１１８，１１９の上に銅めっき層１８１が形成され、図８のようなセラミックキャパシタ１０１Ａが完成する。なお、無電解銅めっきはやや厚めの１０μｍ程度であるため、後の粗化工程を経た後でも銅の厚みを確保できる。なお、無電解銅めっきに代えて電解銅めっきを行ってもよい。
続くテーピング工程では、収容穴部９１の下面１３側開口を、剥離可能な粘着テープ１５２でシールする。この粘着テープ１５２は、支持台１５１によって支持されている。かかる粘着テープ１５２の粘着面１５３には、セラミックキャパシタ１０１が貼り付けられて仮固定されている。さらに収容工程では、マウント装置（ヤマハ発動機株式会社製）を用いて、収容穴部９１内にセラミックキャパシタ１０１を収容する（図５参照）。このとき、粘着テープ１５２の粘着面１５３に第２外部端子電極１２１，１２２及びダムメタライズ層１１９が貼り付けられる。
そして、固定工程を実施し、収容穴部９１の内面とセラミックキャパシタ１０１の側面１０６との隙間に、ディスペンサ装置（Ａｓｙｍｔｅｋ社製）を用いて、熱硬化性樹脂製の充填剤９２（株式会社ナミックス製 アンダフィル材）を充填する（図６参照）。その後、加熱処理を行うと、充填剤９２が硬化して、セラミックキャパシタ１０１が収容穴部９１内に固定される。そして、この時点で、粘着テープ１５２を剥離する（図７参照）。
ここで図８に示す変形例のセラミックキャパシタ１０１Ａにおいては、粗化工程を実施する。粗化工程では、外部端子電極１１１，１１２，１２１，１２２及びダムメタライズ層１１８，１１９の上にある銅めっき層１８１の表面の粗化（ＣＺ処理）を行う。このように、メタライズ層１１６，１１８，１１９よりも軟かい銅めっき層１８１を表面粗化すれば、所望の粗面を比較的簡単にかつ確実に得ることができる。同時に、基板コア１１の上面１２及び下面１３に形成された導体層４１の表面の粗化も行う。そして、粗化工程が終了したら、洗浄工程を実施する。また、必要に応じて、シランカップリング剤（信越化学工業株式会社製）を用いて、基板コア１１の上面１２及び下面１３に対してカップリング処理を行ってもよい。
洗浄工程の終了後、ビルドアップ層形成工程を実施する。ビルドアップ層形成工程では、従来周知の手法に基づいて上面１２及び上面１０２の上に第１ビルドアップ層３１を形成するとともに、下面１３及び下面１０３の上に第２ビルドアップ層３２を形成する。その結果、基板コア１１及びビルドアップ層３１，３２からなる配線基板１０が完成する。
従って、本実施形態によれば以下の効果を得ることができる。
（１）本実施形態の配線基板１０によれば、ダムメタライズ層１１８を上面１０２上に設けたことにより、収容穴部９１の内面とセラミックキャパシタ１０１の側面１０６との隙間を充填剤９２で埋める際に、上面１０２への充填剤９２の侵入がダムメタライズ層１１８によって防止される。同様に、ダムメタライズ層１１９を下面１０３上に設けたことにより、上記の隙間を充填剤９２で埋める際に、下面１０３への充填剤９２の侵入がダムメタライズ層１１９によって防止される。即ち、ダムメタライズ層１１８，１１９は、充填剤９２を堰き止めるためのいわゆる「ダム」となる。従って、外部端子電極１１１，１１２，１２１，１２２が充填剤９２に覆われることを防止できるため、第１ビルドアップ層３１−セラミックキャパシタ１０１−第２ビルドアップ層３２間での確実な導通を図ることができる。
（２）図８に示した本実施形態の変形例のセラミックキャパシタ１０１Ａでは、上面１０２上に第１外部端子電極１１１，１１２に加えてダムメタライズ層１１８が設けられ、下面１０３上に第２外部端子電極１２１，１２２に加えてダムメタライズ層１１９が設けられている。しかも、これらの表面には粗化された銅めっき層１８１が形成されている。このため、第１ビルドアップ層３１を構成する樹脂絶縁層３３との接合界面における粗化金属部分の割合が大きくなり、樹脂絶縁層３３との密着強度が向上する。また、第２ビルドアップ層３２を構成する樹脂絶縁層３４との接合界面における粗化金属部分の割合が大きくなり、樹脂絶縁層３４との密着強度が向上する。また、上面１０２における凹凸もある程度解消されるため、ビルドアップ層３１，３２表面の平坦性がよくなり、ＩＣチップ２１を搭載しやすくなる。以上のことから、熱膨張などに起因したビルドアップ層３１，３２の浮きやデラミネーションの発生を防止できるため、高い信頼性を付与することができる。
（３）本実施形態では、第１ビルドアップ層３１の半導体素子搭載部２３がセラミックキャパシタ１０１の真上の領域内に位置しているため、半導体素子搭載部２３は高剛性で熱膨張率が小さいセラミックキャパシタ１０１によって支持される。よって、上記半導体素子搭載部２３においては、第１ビルドアップ層３１が変形しにくくなるため、半導体素子搭載部２３に搭載されるＩＣチップ２１をより安定的に支持できる。ゆえに、ＩＣチップ２１として、発熱量が大きいために熱応力の影響が大きい１０ｍｍ角以上の大型のＩＣチップや、Ｌｏｗ−ｋ（低誘電率）のＩＣチップを用いることができる。
さらに、本実施形態の配線基板１０はセラミックキャパシタ１０１を有するため、セラミックキャパシタ１０１にてノイズを除去することでＩＣチップ２１へ良好な電源供給を行うことができる。しかも、ＩＣチップ２１が半導体素子搭載部２３に搭載されるため、ＩＣチップ２１はセラミックキャパシタ１０１の真上に配置される。これにより、ＩＣチップ２１とセラミックキャパシタ１０１とをつなぐ配線（コンデンサ接続配線）が短縮される。ゆえに、ＩＣチップ２１とセラミックキャパシタ１０１との間で侵入するノイズを極めて小さく抑えることができ、誤動作等の不具合を生じることもなく高い信頼性を得ることができる。
（４）以下、本実施形態の変形例について説明する。図８に示した上記の変形例では、セラミックキャパシタ１０１Ａのチップ縁からダムメタライズ層１１８，１１９までの距離Ｌ２１，Ｌ２２が、それぞれ２００μｍ以下（具体的には１５０μｍ〜２００μｍ程度）に設定されている。また、図９，図１０に示す別の変形例においても、セラミックキャパシタ１０１Ｂのチップ縁１７７から第１主面側ダムメタライズ層１１８、第２主面側ダムメタライズ層１１９までの距離Ｌ２１，Ｌ２２が、それぞれ２００μｍ以下（具体的には１５０μｍ〜２００μｍ程度）に設定されている。つまり、ダムメタライズ層１１８，１１９の外縁１７５，１７６はチップ縁１７７と重なっておらず、それゆえダムメタライズ層１１８，１１９も図２，図３にて示したもの比べて若干幅狭になっている。また、ダムメタライズ層１１８，１１９は、上面１０２上の外周部分に存在する切欠部（段差部）１１７まで形成されている。切欠部１１７はＣ面取り部、Ｒ面取り部であっても構わない。そして、図２，図３にて示したものに代えて、このような構成のセラミックキャパシタ１０１Ａ，１０１Ｂを基板コア１１に内蔵させてもよい。
［第２実施形態］
以下、本発明の配線基板を具体化した第２実施形態を図面に基づき詳細に説明する。
図１１に示されるように、本実施形態の配線基板１０Ｂには、前記第１実施形態に示すセラミックキャパシタ１０１の代わりに、キャパシタの機能を有しないセラミックチップ２０１が設けられている。セラミックチップ２０１には、上面２０２（チップ第１主面）及び下面２０３（チップ第２主面）を貫通する複数のビア導体２０４（内部導体）がアレイ状に形成されている。上面２０２には、第１外部端子電極１１１，１１２のメタライズ層１１６が設けられ、下面２０３には、第２外部端子電極１２１，１２２のメタライズ層１１６が設けられている。また、上面２０２及び下面２０３には、ダムメタライズ層１１８，１１９が設けられている。なお、本実施形態のメタライズ層１１６，１１８，１１９は、モリブデンを主体として形成されている。また、メタライズ層１１６，１１８，１１９の表面には、図示しないニッケルめっき層及び図示しない銅めっき層が順番に積層されていてもよい。従って、本実施形態においては、ビルドアップ層３１，３２を構成する層間絶縁層３３，３４とセラミックチップ２０１との密着強度に優れた配線基板１０Ｂを提供することができる。
［第３実施形態］
以下、本発明の配線基板を具体化した第３実施形態を図面に基づき詳細に説明する。
図１２に示されるように、本実施形態の配線基板１０Ｃでは、基板コア１１Ｃの収容穴部９１が、基板コア１１Ｃの上面１２のみにて開口する有底の凹部（非貫通穴部）となっている。よって、第２ビルドアップ層３２の樹脂絶縁層３４は、全体が基板コア１１Ｃの下面１３に当接している。また、収容穴部９１内には、前記第１実施形態と同様の構成を有するセラミックキャパシタ１０１が設けられている。なお、樹脂絶縁層３４及びセラミックキャパシタ１０１は、収容穴部９１の底面と基板コア１１Ｃの下面１３とを貫通する複数のビア導体１６２を介して互いに電気的に接続されている。これらビア導体１６２の内部は、導体ペースト１６１で埋められている。
なお、本発明の各実施の形態は以下のように変更してもよい。
・上記各実施形態では、粗化工程において、各銅めっき層１８１の表面の粗化と同時に、各導体層４１の表面の粗化を行っていた。しかし、各導体層４１の粗化を、各銅めっき層１８１の粗化とは別々に行ってもよい。
・上記各実施形態では、上面１０２に垂直な方向から見たときのダムメタライズ層１１８，１１９（銅めっき層１８１）の外形形状は略矩形状であり、略矩形状の開口部を有した形状をなしていた。しかし、ダムメタライズ層１１８，１１９（銅めっき層１８１）の形状は他の形状であってもよい。
・上記第１，第３実施形態では、ダムメタライズ層１１８，１１９及び銅めっき層１８１からなる表面導体が、外部端子電極１１１，１１２，１２１，１２２とほぼ同じ層構造を有していたが、異なる層構造を有していてもよい。また、ダムメタライズ層１１８，１１９の厚さは、メタライズ層１１６と同じ厚さであってもよいし、メタライズ層１１６よりも厚くてもよい。
・上記各実施形態の充填剤９２の代わりに、樹脂絶縁層３３の一部を充填剤としてもよい。これは、第１ビルドアップ層３１を構成する樹脂絶縁層３３を形成する際に、流動性を有する樹脂フィルムを用いて加圧ラミネートすることにより可能となる。このようにすれば、収容穴部９１の内面とセラミックキャパシタ１０１の側面１０６との隙間を充填剤９２であらかじめ埋めなくても、樹脂フィルムの一部が隙間に入るため、樹脂フィルムの一部を充填剤として機能させることができる。また、上記実施形態では、隙間に対しディスペンサ装置を用いて充填剤９２を充填したが、これに限定されるものではなく、例えば印刷装置を用いて充填剤９２を印刷充填してもよい。
・上記各実施形態における外部端子電極１１１，１１２，１２１，１２２は、図２等に示すように上辺及び下辺の長さが等しい矩形状の断面を有していたが、これとは異なるものであってもよい。例えば、図１３に示す別の実施形態のセラミックキャパシタ１０１Ｄにおいて、外部端子電極１１１，１１２，１２１，１２２は、下辺よりも上辺のほうが短い先細り形状の断面を有している。また、図１４に示す別の実施形態のセラミックキャパシタ１０１Ｅにおいて、外部端子電極１１１，１１２，１２１，１２２は、表面が球面となった形状を有している。図１３，図１４のような電極形状であると、樹脂絶縁層３３，３４の樹脂が凹部に流れ込みやすくなり、密着性向上を達成しやすくなる。ただし、この構成を採用する場合においても、ダムメタライズ層１１８，１１９はその表面に平坦部を有していることが好ましい。その理由は、表面が球面である場合に比べて表面が平坦部であるほうが、ダムとしての機能を果たしやすいからである。
・図１５，図１６に示す別の実施形態のセラミックキャパシタ１０１Ｆは段差部を有するものではないが、電源第１外部端子電極１１１、グランド第１外部端子電極１１２、電源第２外部端子電極１２１、グランド第２外部端子電極１２２を備えている。この実施形態の外部端子電極１１１，１２１は、複数のビア導体１３１同士を互いに接続するように配置された直線状の電極である。一方、外部端子電極１１２，１２２は、複数のビア導体１３２同士を互いに接続するように配置されたプレーン状の電極である。なお、グランド第１外部端子電極１１２、グランド第２外部端子電極１２２はそれぞれ連結しており、その外縁１７５，１７６はチップ縁１７７にまで及んでいる。つまり、第１主面側ダムメタライズ層１１８と繋がっているグランド第１外部端子電極１１２は、上面１０２の外周縁部１７８において複数の電源第１外部端子電極１１１を包囲するように配置されている。それゆえ、グランド第１外部端子電極１１２は、第１ダムメタライズ層１１８としての機能も備えている第１プレーングランド電極と把握できる。また、第２主面側ダムメタライズ層１１９と繋がっているグランド第２外部端子電極１２２は、下面１０３の外周縁部１７９において複数の電源第２外部端子電極１２１を包囲するように配置されている。それゆえ、グランド第２外部端子電極１２２は、第２ダムメタライズ層１１９としての機能も備えている第２プレーングランド電極と把握できる。また、外縁１７５，１７６を含む側面１０６が、面一とされているため、キャパシタ上面１０２への充填剤９２の進入を防ぐことができる。そしてこの構成の利点は、充填剤９２の充填硬化時においてチップ縁１７７付近の充填剤９２にクラックが発生しにくくなることである。よって、信頼性を向上させることができる。
・図１７に示す別の実施形態のセラミックキャパシタ１０１Ｇも、図１６のものと類似の構成を有している。ただし、ダムメタライズ層１１８，１１９を兼ねる外部端子電極１１２，１２２がチップ縁まで及んでいない点が相違している。また、外部端子電極１１１，１１２，１２１，１２２の表面が球面となった電極形状を呈している。この構成においては、グランド第１外部端子電極１１２、グランド第２外部端子電極１２２はそれぞれ連結しており、その外縁１８５，１８６はＲ面とされている。従って、この構成であっても、充填剤９２の充填硬化時においてチップ縁１７７付近の充填剤９２にクラックが発生しにくくなり、信頼性を向上させることができる。その理由は不明であるが、チップの上面１０２（または下面１０３）と電極側面とがなす角が９０°より広くなり、クラック発生の起点となり得なくなるからである、と推測される。
・上記セラミックキャパシタ１０１Ｆ，１０１Ｇにおいて、第２プレーングランド電極の代わりに、第２プレーン電源電極を形成してもよい。つまり、上面１０２側では、グランド第１外部端子電極１１２が、第１主面側ダムメタライズ層１１８と繋がっており、上面１０２の外周縁部１７８において複数の電源第１外部端子電極１１１を包囲するように配置されている一方、下面１０３側では、電源第２外部端子電極が、第２主面側ダムメタライズ層１１９と繋がっており、下面１０３の外周縁部１７９において、複数のグランド第２外部端子電極を包囲するように配置されている第２プレーン電源電極である形態としてもよい。上面１０２、下面１０３の端子電極を異種のプレーン電極とすることにより、電解めっきを効率よく行うことが可能である。
・上記各実施形態では基板コア１１の収容穴部９１内にセラミックチップを収容したものを例示したが、セラミックを主成分とするチップ以外の被収容物、例えば複数の端子電極を有するチップ部品を収容した構成としてもよい。
次に、前述した実施形態によって把握される技術的思想を以下に列挙する。
（１）高分子材料を主体として板状に形成され、コア主面及びコア裏面を有し、少なくとも前記コア主面にて開口する収容穴部を有する基板コアと、チップ第１主面及びチップ第２主面を有する板状のセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、前記チップ第１主面上に突設され前記内部導体に導通するメタライズ層からなる複数の第１端子電極、前記チップ第２主面上に突設され前記内部導体に導通するメタライズ層からなる複数の第２端子電極を有し、前記コア主面と前記チップ第１主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を埋めて前記埋め込み用セラミックチップを固定する充填剤と、高分子材料を主体とする層間絶縁層及び導体層を前記コア主面及び前記チップ第１主面の上にて交互に積層した構造を有し、その表面に半導体素子搭載部が設定されたビルドアップ層とを備え、前記複数の第２端子電極を包囲する第２主面側凸部を前記チップ第２主面上に突設したことを特徴とする配線基板。
（２）高分子材料を主体として板状に形成され、コア主面及びコア裏面を有し、前記コア主面及び前記コア裏面の両方にて開口する収容穴部を有する基板コアと、チップ第１主面及びチップ第２主面を有する板状のセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、前記チップ第１主面上に突設され前記内部導体に導通するメタライズ層からなる複数の第１端子電極、前記チップ第２主面上に突設され前記内部導体に導通するメタライズ層からなる複数の第２端子電極を有し、前記コア主面と前記チップ第１主面とを同じ側に向けかつ前記コア裏面と前記チップ第２主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を埋めて前記埋め込み用セラミックチップを固定する充填剤と、高分子材料を主体とする層間絶縁層及び導体層を前記コア主面及び前記チップ第１主面の上にて交互に積層した構造を有し、その表面に半導体素子搭載部が設定された第１ビルドアップ層と、高分子材料を主体とする層間絶縁層及び導体層を前記コア裏面及び前記チップ第２主面の上にて交互に積層した構造を有する第２ビルドアップ層とを備え、前記複数の第２端子電極を包囲する第２主面側凸部を前記チップ第２主面上に突設したことを特徴とする配線基板。
（３）コア主面及びコア裏面の両方にて開口する収容穴部を有する基板コアと、複数の第１端子電極、複数の第２端子電極、第１主面側凸部及び第２主面側凸部を形成した埋め込み用セラミックチップとを準備する準備工程と、前記収容穴部のコア裏面側開口を剥離可能な粘着テープでシールするテーピング工程と、前記収容穴部内に前記埋め込み用セラミックチップを収容するとともに、前記粘着テープの粘着面に前記第２主面側凸部を貼り付ける収容工程と、前記収容工程後、前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を充填剤で埋めて、前記埋め込み用セラミックチップを固定する固定工程とを含むことを特徴とする配線基板の製造方法。
（４）上記（３）において、前記第１主面側凸部及び前記第２主面側凸部は、前記複数の第１端子電極及び前記複数の第２端子電極を形成するメタライズ工程の際に併せて形成されるメタライズ層であることを特徴とする配線基板の製造方法。
（５）高分子材料を主体として形成された基板コアの収容穴部内に収容され、前記収容穴部との隙間を充填剤で埋めた状態で使用されるチップ部品であって、チップ主面を有する部品本体と、前記部品本体の内部に形成された内部導体と、前記チップ主面上に設けられ前記内部導体に導通する複数の端子電極と、前記複数の端子電極を包囲するようにして前記チップ主面上に突設された凸部とを備えることを特徴とする埋め込み用チップ部品。
（６）コア主面及びコア裏面を有し、前記コア主面及び前記コア裏面の両方にて開口する収容穴部を有する基板コアと、チップ第１主面及びチップ第２主面を有するセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、前記チップ第１主面上に突設され前記内部導体に導通するメタライズ層からなる複数の第１端子電極、前記チップ第２主面上に突設され前記内部導体に導通するメタライズ層からなる複数の第２端子電極を有し、前記コア主面と前記チップ第１主面とを同じ側に向けかつ前記コア裏面と前記チップ第２主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用チップと、前記収容穴部の内面と前記埋め込み用チップの側面との隙間を埋めて前記埋め込み用セラミックチップを固定する充填剤と、層間絶縁層及び導体層を前記コア主面及び前記チップ第１主面の上にて交互に積層した構造を有した第１ビルドアップ層と、層間絶縁層及び導体層を前記コア裏面及び前記チップ第２主面の上にて交互に積層した構造を有する第２ビルドアップ層とを備え、前記チップ第２主面上の外周縁部に、第２主面側ダムメタライズ層が配置されていることを特徴とする配線基板。
（７）上記（６）において、前記複数の第２端子電極は、グランド第２端子電極と、電源第２端子電極とからなり、前記グランド第２端子電極は、前記第２主面側ダムメタライズ層と繋がっており、かつ、複数の前記電源第２端子電極を包囲する第２プレーングランド電極とされている、或いは、前記電源第２端子電極は、前記第２主面側ダムメタライズ層と繋がっており、かつ、複数の前記グランド第２端子電極を包囲する第２プレーン電源電極とされていることを特徴とする配線基板。
（８）上記（７）において、前記チップ第１主面上の外周縁部に、第１主面側ダムメタライズ層が配置されており、前記複数の第１端子電極は、グランド第１端子電極と、電源第１端子電極とからなり、前記グランド第１端子電極は、前記第１主面側ダムメタライズ層と繋がっており、かつ、複数の前記電源第１端子電極を包囲する第１プレーングランド電極とされている、或いは、前記電源第１端子電極は、前記第１主面側ダムメタライズ層と繋がっており、かつ、複数の前記グランド第１端子電極を包囲する第１プレーン電源電極とされていることを特徴とする配線基板。
（９）上記（６）乃至（８）のいずれか１項において、ダムメタライズ層は、チップ縁まで形成されていることを特徴とする配線基板。
（１０）上記（６）乃至（８）のいずれか１項において、前記チップ第１主面上或いは前記チップ第２主面上に切欠部が存在するとともに、ダムメタライズ層は少なくとも切欠部まで形成されていることを特徴とする配線基板。
（１１）上記（１０）において、ダムメタライズ層は切欠部を含む領域に配置されていることを特徴とする配線基板。
（１２）上記（６）乃至（８）のいずれか１項において、ダムメタライズ層は、外縁がＲ面とされていることを特徴とする配線基板。
（１３）高分子材料を主体として形成された基板コアの収容穴部内に収容され、前記収容穴部との隙間を充填剤で埋めた状態で使用されるセラミックチップであって、チップ主面を有する板状のセラミック焼結体と、前記セラミック焼結体の内部に形成された内部導体と、前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の端子電極とを有し、前記チップ主面上の外周縁部に、ダムメタライズ層が配置されており、前記複数の端子電極は、グランド端子電極と、電源端子電極とからなり、前記グランド端子電極は、ダムメタライズ層と繋がっており、かつ、複数の前記電源端子電極を包囲するプレーングランド電極とされている、或いは、前記電源端子電極は、前記ダムメタライズ層と繋がっており、かつ、複数の前記グランド端子電極を包囲するプレーン電源電極とされていることを特徴とする埋め込み用セラミックチップ。
（１４）上記（１３）において、ダムメタライズ層は、チップ縁まで形成されていることを特徴とする埋め込み用セラミックチップ。
（１５）上記（１３）において、前記主面上に切欠部が存在するとともに、ダムメタライズ層は少なくとも切欠部まで形成されていることを特徴とする埋め込み用セラミックチップ。
（１６）上記（１５）において、ダムメタライズ層は切欠部を含む領域に配置されていることを特徴とする埋め込み用セラミックチップ。
（１７）上記（１３）において、ダムメタライズ層は、外縁がＲ面とされていることを特徴とする埋め込み用セラミックチップ。
本発明を具体化した第１実施形態の配線基板を示す概略断面図。 同じく、セラミックキャパシタを示す概略断面図。 同じく、セラミックキャパシタを示す概略上面図。 同じく、配線基板の製造方法の説明図。 同じく、配線基板の製造方法の説明図。 同じく、配線基板の製造方法の説明図。 同じく、配線基板の製造方法の説明図。 第１実施形態の変形例であるセラミックキャパシタを示す概略断面図。 第１実施形態の変形例であるセラミックキャパシタを示す概略断面図。 第１実施形態の変形例であるセラミックキャパシタを示す概略上面図。 第２実施形態の配線基板を示す概略断面図。 第３実施形態の配線基板を示す概略断面図。 別の実施形態のセラミックキャパシタを示す概略断面図。 別の実施形態のセラミックキャパシタを示す概略断面図。 別の実施形態のセラミックキャパシタを示す概略断面図。 別の実施形態のセラミックキャパシタを示す概略上面図。 別の実施形態のセラミックキャパシタを示す概略断面図。 従来技術の配線基板の製造方法を示す説明図。 従来技術の問題点を示す説明図。
符号の説明
１０，１０Ｂ，１０Ｃ…配線基板
１１，１１Ｃ…基板コア
１２…コア主面としての上面
１３…コア裏面としての下面
３１…ビルドアップ層としての第１ビルドアップ層
３２…第２ビルドアップ層
３３，３４，３５，３６…層間絶縁層としての樹脂絶縁層
４２…導体層
９１…収容穴部
９２…充填剤
１０１，１０１Ａ，１０１Ｄ，１０１Ｅ，１０１Ｆ，１０１Ｇ…埋め込み用セラミックチップとしてのセラミックキャパシタ
１０２，２０２…チップ第１主面としての上面
１０３，２０３…チップ第２主面及びチップ主面としての下面
１０４…セラミック焼結体
１０５…セラミック誘電体層
１０６…埋め込み用セラミックチップの側面
１１１，１１２…第１端子電極としての第１外部端子電極
１１６…メタライズ層
１１７…段差部
１１８…第１主面側凸部としてのダムメタライズ層
１１９…第２主面側凸部及び凸部としてのダムメタライズ層
１２１，１２２…第２端子電極及び端子電極としての第２外部端子電極
１３１，１３２，２０４…内部導体としてのビア導体
１４１…内部導体としての第１内部電極層
１４２…内部導体としての第２内部電極層
１８１…金属層
２０１…埋め込み用セラミックチップとしてのセラミックチップ
Ｗ１２…第２主面側凸部の幅
Ｌ２２…第２主面側凸部までの距離

Claims (31)

  1. コア主面及びコア裏面を有し、少なくとも前記コア主面にて開口する収容穴部を有する基板コアと、
    チップ第１主面及びチップ第２主面を有するセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、前記チップ第１主面上に突設され前記内部導体に導通するメタライズ層からなる複数の第１端子電極、前記チップ第２主面上に突設され前記内部導体に導通するメタライズ層からなる複数の第２端子電極を有し、前記コア主面と前記チップ第１主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、
    前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を埋めて前記埋め込み用セラミックチップを固定する充填剤と、
    層間絶縁層及び導体層を前記コア主面及び前記チップ第１主面の上にて交互に積層したビルドアップ層と
    を備え、
    前記複数の第２端子電極を包囲する第２主面側凸部を前記チップ第２主面上に突設し、
    前記第２主面側凸部の外縁がチップ縁と重なるように配置され、
    前記第２主面側凸部はニッケルを主材料として形成され、前記第２主面側凸部の表面は銅めっき層により全体的に被覆され、前記銅めっき層の表面は粗化されている
    ことを特徴とする配線基板。
  2. コア主面及びコア裏面を有し、前記コア主面及び前記コア裏面の両方にて開口する収容穴部を有する基板コアと、
    チップ第１主面及びチップ第２主面を有するセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、前記チップ第１主面上に突設され前記内部導体に導通する複数の第１端子電極、前記チップ第２主面上に突設され前記内部導体に導通する複数の第２端子電極を有し、前記コア主面と前記チップ第１主面とを同じ側に向けかつ前記コア裏面と前記チップ第２主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、
    前記収容穴部の内面と前記埋め込み用セラミックチップの側面との隙間を埋めて前記埋め込み用セラミックチップを固定する充填剤と、
    層間絶縁層及び導体層を前記コア主面及び前記チップ第１主面の上にて交互に積層した第１ビルドアップ層と、
    層間絶縁層及び導体層を前記コア裏面及び前記チップ第２主面の上にて交互に積層した構造を有する第２ビルドアップ層と
    を備え、
    前記複数の第２端子電極を包囲する第２主面側凸部を前記チップ第２主面上に突設し、
    前記第２主面側凸部の外縁がチップ縁と重なるように配置され、
    前記第２主面側凸部はニッケルを主材料として形成され、前記第２主面側凸部の表面は銅めっき層により全体的に被覆され、前記銅めっき層の表面は粗化されている
    ことを特徴とする配線基板。
  3. 前記複数の第１端子電極を包囲する第１主面側凸部を前記チップ第１主面上に突設したことを特徴とする請求項１または２に記載の配線基板。
  4. 前記第１主面側凸部は前記複数の第１端子電極と同じまたはそれ以上の高さを有し、前記第２主面側凸部は前記複数の第２端子電極と同じまたはそれ以上の高さを有することを特徴とする請求項１乃至３のいずれか１項に記載の配線基板。
  5. 前記第１主面側凸部は、ニッケルを主材料とする焼結金属層であることを特徴とする請求項１乃至４のいずれか１項に記載の配線基板。
  6. 前記埋め込み用セラミックチップは、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造のセラミックキャパシタであることを特徴とする請求項１乃至５のいずれか１項に記載の配線基板。
  7. 前記チップ第１主面上及び前記チップ第２主面上には段差部が存在するとともに、前記段差部を含む領域に前記第１主面側凸部及び前記第２主面側凸部がそれぞれ配置されていることを特徴とする請求項２乃至６のいずれか１項に記載の配線基板。
  8. 前記第２主面側凸部の幅が、５０μｍ以上であることを特徴とする請求項１乃至７のいずれか１項に記載の配線基板。
  9. 前記銅めっき層は、前記複数の第２端子電極及び前記第２主面側凸部の表面に形成されるとともに、表面粗さＲａが０．２μｍ以上であることを特徴とする請求項１乃至８のいずれか１項に記載の配線基板。
  10. 前記銅めっき層は５μｍ以上に形成されることを特徴とする請求項１乃至９のいずれか１項に記載の配線基板。
  11. 前記チップ第２主面において前記複数の第２端子電極同士の間、及び、前記複数の第２端子電極と前記第２主面側凸部との間にできる凹部が、前記層間絶縁層で埋められていることを特徴とする請求項１乃至１０のいずれか１項に記載の配線基板。
  12. 高分子材料を主体として形成された基板コアの収容穴部内に収容され、前記収容穴部との隙間を充填剤で埋めた状態で使用されるセラミックチップであって、
    チップ主面を有する板状のセラミック焼結体と、
    前記セラミック焼結体の内部に形成された内部導体と、
    前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の端子電極と、
    前記複数の端子電極を包囲するようにして前記チップ主面上に突設された凸部と
    を備え、
    前記凸部の外縁がチップ縁と重なるように配置され、
    前記凸部はニッケルを主材料として形成され、前記凸部の表面は銅めっき層により全体的に被覆され、前記銅めっき層の表面は粗化されている
    ることを特徴とする埋め込み用セラミックチップ。
  13. 前記凸部は前記複数の端子電極と同じまたはそれ以上の高さを有することを特徴とする請求項１２に記載の埋め込み用セラミックチップ。
  14. 前記凸部は、ニッケルを主材料とする焼結金属層であることを特徴とする請求項１２または１３に記載の埋め込み用セラミックチップ。
  15. セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造のセラミックキャパシタであることを特徴とする請求項１２乃至１４のいずれか１項に記載の埋め込み用セラミックチップ。
  16. 前記チップ主面上には段差部が存在するとともに、前記段差部を含む領域に前記凸部が配置されていることを特徴とする請求項１２乃至１５のいずれか１項に記載の埋め込み用セラミックチップ。
  17. 前記凸部の幅が、５０μｍ以上であることを特徴とする請求項１２乃至１６のいずれか１項に記載の埋め込み用セラミックチップ。
  18. 前記銅めっき層は、前記複数の第２端子電極及び前記第２主面側凸部の表面に形成されるとともに、表面粗さＲａが０．２μｍ以上であることを特徴とする請求項１２乃至１７のいずれか１項に記載の埋め込み用セラミックチップ。
  19. 前記銅めっき層は５μｍ以上に形成されることを特徴とする請求項１２乃至１８のいずれか１項に記載の埋め込み用セラミックチップ。
  20. コア主面及びコア裏面を有し、前記コア主面及び前記コア裏面の両方にて開口する収容穴部を有する基板コアと、
    チップ第１主面及びチップ第２主面を有するセラミック焼結体、前記セラミック焼結体の内部に形成された内部導体、前記チップ第１主面上に突設され前記内部導体に導通するメタライズ層からなる複数の第１端子電極、前記チップ第２主面上に突設され前記内部導体に導通するメタライズ層からなる複数の第２端子電極を有し、前記コア主面と前記チップ第１主面とを同じ側に向けかつ前記コア裏面と前記チップ第２主面とを同じ側に向けた状態で前記収容穴部内に収容された埋め込み用セラミックチップと、
    前記収容穴部の内面と前記埋め込み用チップの側面との隙間を埋めて前記埋め込み用セラミックチップを固定する充填剤と、
    層間絶縁層及び導体層を前記コア主面及び前記チップ第１主面の上にて交互に積層した構造を有した第１ビルドアップ層と、
    層間絶縁層及び導体層を前記コア裏面及び前記チップ第２主面の上にて交互に積層した構造を有する第２ビルドアップ層と
    を備え、前記チップ第２主面上の外周縁部に、チップ外周側からの前記充填剤の侵入を防止するダムとして機能する第２主面側ダムメタライズ層が配置され、
    前記第２主面側ダムメタライズ層の外縁がチップ縁と重なるように配置され、
    前記第２主面側ダムメタライズ層はニッケルを主材料として形成され、前記第２主面側ダムメタライズ層の表面は銅めっき層により全体的に被覆され、前記銅めっき層の表面は粗化されている
    ことを特徴とする配線基板。
  21. 前記複数の第２端子電極は、グランド第２端子電極と電源第２端子電極とからなり、
    前記グランド第２端子電極が前記第２主面側ダムメタライズ層と繋がっておりかつ複数の前記電源第２端子電極を包囲する第２プレーングランド電極とされているか、或いは、前記電源第２端子電極が前記第２主面側ダムメタライズ層と繋がっておりかつ複数の前記グランド第２端子電極を包囲する第２プレーン電源電極とされている
    ことを特徴とする請求項２０に記載の配線基板。
  22. 前記チップ第１主面上の外周縁部に、チップ外周側からの前記充填剤の侵入を防止するダムとして機能する第１主面側ダムメタライズ層が配置されており、
    前記複数の第１端子電極は、グランド第１端子電極と電源第１端子電極とからなり、
    前記グランド第１端子電極が前記第１主面側ダムメタライズ層と繋がっておりかつ複数の前記電源第１端子電極を包囲する第１プレーングランド電極とされているか、或いは、前記電源第１端子電極が前記第１主面側ダムメタライズ層と繋がっておりかつ複数の前記グランド第１端子電極を包囲する第１プレーン電源電極とされている
    ことを特徴とする請求項２１に記載の配線基板。
  23. 前記銅めっき層は５μｍ以上に形成されることを特徴とする請求項２０乃至２２のいずれか１項に記載の配線基板。
  24. 前記チップ第１主面上或いは前記チップ第２主面上に切欠部が存在するとともに、前記ダムメタライズ層は少なくとも前記切欠部まで形成されていることを特徴とする請求項２０乃至２２のいずれか１項に記載の配線基板。
  25. 前記ダムメタライズ層は前記切欠部を含む領域に配置されていることを特徴とする請求項２４に記載の配線基板。
  26. 前記ダムメタライズ層は、外縁がＲ面とされていることを特徴とする請求項２０乃至２２のいずれか１項に記載の配線基板。
  27. 高分子材料を主体として形成された基板コアの収容穴部内に収容され、前記収容穴部との隙間を充填剤で埋めた状態で使用されるセラミックチップであって、
    チップ主面を有する板状のセラミック焼結体と、
    前記セラミック焼結体の内部に形成された内部導体と、
    前記チップ主面上に突設され前記内部導体に導通するメタライズ層からなる複数の端子電極と
    を有し、
    前記チップ主面上の外周縁部に、チップ外周側からの前記充填剤の侵入を防止するダムとして機能するダムメタライズ層が配置されており、
    前記複数の端子電極は、グランド端子電極と電源端子電極とからなり、
    前記グランド端子電極が前記ダムメタライズ層と繋がっておりかつ複数の前記電源端子電極を包囲するプレーングランド電極とされているか、或いは、前記電源端子電極が前記ダムメタライズ層と繋がっておりかつ複数の前記グランド端子電極を包囲するプレーン電源電極とされ、
    前記ダムメタライズ層の外縁がチップ縁と重なるように配置され、
    前記ダムメタライズ層はニッケルを主材料として形成され、前記ダムメタライズ層の表面は銅めっき層により全体的に被覆され、前記銅めっき層の表面は粗化されている
    ことを特徴とする埋め込み用セラミックチップ。
  28. 前記銅めっき層は５μｍ以上に形成されることを特徴とする請求項２７に記載の埋め込み用セラミックチップ。
  29. 前記チップ主面上に切欠部が存在するとともに、前記ダムメタライズ層は少なくとも前記切欠部まで形成されていることを特徴とする請求項２７に記載の埋め込み用セラミックチップ。
  30. 前記ダムメタライズ層は前記切欠部を含む領域に配置されていることを特徴とする請求項２９に記載の埋め込み用セラミックチップ。
  31. 前記ダムメタライズ層は、外縁がＲ面とされていることを特徴とする請求項２７に記載の埋め込み用セラミックチップ。
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