JP5955124B2

JP5955124B2 - 配線基板

Info

Publication number: JP5955124B2
Application number: JP2012140367A
Authority: JP
Inventors: 久義和田
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2012-06-22
Filing date: 2012-06-22
Publication date: 2016-07-20
Anticipated expiration: 2032-06-22
Also published as: JP2014007210A

Description

本発明は、半導体素子を搭載するための配線基板に関するものである。

従来、半導体素子を搭載するための配線基板としてビルドアップ法により形成された多層構造を有する配線基板が用いられている。このような配線基板の従来例を図４、図５に示す。図４に示すように、従来の配線基板２００は、コア基板３１の上下面にビルドアップ部３２が積層されて成る。配線基板２００は、一辺の長さが数十ｍｍ程度で、厚みが２５０〜１５００μｍ程度の方形の平板状である。

コア基板３１は、複数のスルーホール３３を有するコア絶縁板３４と、スルーホール３３内およびコア絶縁板３４の上下面に被着されたコア配線導体３５とを具備している。コア絶縁板３４は、例えばガラスクロスにエポキシ樹脂等の熱硬化性樹脂を含浸させた繊維強化樹脂板により形成されている。コア絶縁板３４の厚みは、２００〜８００μｍ程度である。スルーホール３３の直径は、１００〜２００μｍ程度である。コア配線導体３５は、銅箔や銅めっきから成る。コア配線導体３５の厚みは１０〜３０μｍ程度である。

ビルドアップ部３２は、複数のビアホール３６を有するビルドアップ絶縁層３７と、ビアホール３６内およびビルドアップ絶縁層３７の表面に被着されたビルドアップ配線導体３８とをコア基板３１の上下面に交互に複数層積層することにより形成されている。ビルドアップ絶縁層３７は、例えばエポキシ樹脂等の熱硬化性樹脂中に酸化ケイ素等の無機絶縁フィラーを分散させたフィラー含有樹脂層により形成されている。ビルドアップ絶縁層３７の厚みは、２５〜５０μｍ程度である。ビアホール３６の直径は５０〜１００μｍ程度である。ビルドアップ配線導体３８は、銅めっきから成る。ビルドアップ配線導体３８の厚みは、１０〜３０μｍ程度である。

上下面のビルドアップ部３２の表面には、最表層のビルドアップ配線導体３８を保護するためのソルダーレジスト層３９が被着されている。ソルダーレジスト層３９は、例えばアクリル変性エポキシ樹脂等の熱硬化性樹脂から成る。ソルダーレジスト層３９の厚みは、２０〜５０μｍ程度である。

上面側のビルドアップ部３２の上面中央部には半導体素子Ｓが搭載される搭載部３２Ａが形成されている。搭載部３２Ａは、半導体素子Ｓに対応する大きさの方形の領域である。一般的には、搭載部３２Ａの各辺は、配線基板２００の外周辺と平行になっている。搭載部３２Ａには、上面側の最表層のビルドアップ配線導体３８から成る複数の半導体素子接続パッド４０が形成されている。半導体素子接続パッド４０の直径は、５０〜１５０μｍ程度である。半導体素子接続パッド４０は、数百〜数千個が格子状に配列されている。半導体素子接続パッド４０の配列は、搭載部３２Ａを形成する方形の各辺に平行な格子点を１００〜３００μｍ程度のピッチＰ１で有している。

下面側のビルドアップ部３２の下面には、下層側の最表層のビルドアップ配線導体３８から成る複数の外部接続パッド４１が形成されている。外部接続パッド４１の直径は、２５０〜１０００μｍ程度である。外部接続パッド４１は、数百〜数千個が格子状に配列されている。外部接続パッド４１の配列は、配線基板２００の外周辺に平行な格子点を５００から２０００μｍ程度のピッチＰ２で有している。なお、各半導体素子接続パッド４０と外部接続パッド４１とは、それぞれ対応するもの同士がビルドアップ配線導体３８およびコア配線導体３５を介して電気的に接続されている。

ところで、一般に現在の半導体素子は、高速化、大容量伝送化が顕著になってきている。それに伴い、半導体素子が搭載される配線基板には高周波伝送における電気的ロスの少ない形態が要求されている。そのため、特に高周波信号を伝送する伝送路を有する配線基板においては、高周波信号用の伝送路として差動線路を用いたものが増えている。差動線路は、２本の伝送線路を互いに所定間隔をあけて隣接して並設するとともに、それらの伝送線路に逆位相の信号を伝送させることにより高周波伝送における伝送ロスを低減させるものである。

このような差動線路について、図５および図６を基に説明する。図５は、図４に示した配線基板２００における上面図であり、主として２組の差動線路を示している。図５においては、配線基板２００の外形および半導体素子接続パッド４０を実線で示しており、配線基板２００の内部および下面において差動線路を構成する配線導体３８およびコア配線導体３５を破線により示している。また、半導体素子搭載部３２Ａを二点鎖線で示している。図６は、図５に示す差動線路のみを抜き出して示した斜視図である。

図５および図６に示すように、半導体素子接続パッド４０は、差動線路用のペア４０Ａと４０Ｂとを有している。半導体素子接続パッドのペア４０Ａおよび４０Ｂは、それぞれ搭載部３２Ａの一辺に平行な方向に互いに隣接して並んでいる。また、外部接続パッド４１は、半導体素子接続パッドのペア４０Ａ，４０Ｂに対応するペア４１Ａと４１Ｂとを有している。これらのペア４１Ａおよび４１Ｂは、それぞれ互いに隣接して並んでいる。そして、これらの半導体素子接続パッドのペア４０Ａ，４０Ｂと外部接続パッドのペア４１Ａ，４１Ｂとは、それぞれ対応するもの同士が、上面側のビルドアップ配線導体３８に設けた帯状配線導体のペア４２Ａ，４２Ｂを介して互いに電気的に接続されている。

帯状配線導体のペア４２Ａ，４２Ｂは、それぞれ対応する半導体素子接続パッドのペア４０Ａ、４０Ｂの下方から外部接続パッドのペア４１Ａ，４１Ｂの上方まで延在している。そして、半導体素子接続パッドのペア４０Ａ，４０Ｂと帯状配線導体のペア４２Ａ，４２Ｂとは、半導体素子接続パッドのペア４０Ａ，４０Ｂの下方において上面側のビルドアップ配線導体３８を介して接続されている。また、外部接続パッドのペア４１Ａ，４１Ｂと帯状配線導体のペア４２Ａ，４２Ｂとは、外部接続パッドのペア４１Ａ，４１Ｂの上方において上面側のビルドアップ配線導体３８およびコア配線導体３５および下面側のビルドアップ配線導体３８を介して電気的に接続されている。この場合、外部接続パッドのペア４１Ａ，４１Ｂと帯状配線導体４２Ａ，４２Ｂとを接続するためのスルーホールのペア３３Ａ，３３Ｂを外部接続パッドのペア４１Ａ，４１Ｂの上方に配置する。スルーホールのペア３３Ａ，３３ＢのピッチＰ３は、半導体素子接続パッド４０のピッチＰ１よりも大きなものとしている。これにより、スルーホールのペア３３Ａ，３３Ｂにおける容量成分を小さくし、スルーホールのペア３３Ａ，３３Ｂにおける特性インピーダンスの低下を緩和している。

ところで、上述した配線基板２００においては、上面側のビルドアップ部３２のみに帯状配線導体のペア４２Ａ，４２Ｂを設けているが、上面側のビルドアップ部３２のみでは必要な数の帯状配線導体のペアを配設できない場合等、下面側のビルドアップ部３２にも帯状配線導体のペアを配設する必要が生じる場合がある。このような場合、図７および図８に示すように、下面側のビルドアップ部３２において半導体素子接続パッドのペア４０Ｃ，４０Ｄの下方近傍から外部接続パッド４１Ｃ，４１Ｄのペアの上方まで延在する帯状配線導体のペア４２Ｃ，４２Ｄを配設するとともに、半導体素子接続パッドのペア４０Ｃ，４０Ｄと帯状配線導体のペア４２Ｃ，４２Ｄとを半導体素子接続パッド４０Ｃ，４０Ｄの下方近傍において上面側のビルドアップ配線導体３８およびコア配線導体３５および下面側のビルドアップ配線導体３８を介して接続し、外部接続パッドのペア４１Ｃ，４１Ｄと帯状配線導体のペア４２Ｃ，４２Ｄとを外部接続パッドのペア４１Ｃ，４１Ｄの上方において下面側のビルドアップ配線導体３８を介して接続する必要がある。このとき、半導体素子接続パッドのペア４０Ｃ，４０Ｄと帯状配線導体のペア４２Ｃ，４２Ｄとを接続するためのスルーホールのペア３３Ｃ，３３Ｄは、半導体素子接続パッドのペア４０Ｃ，４０Ｄの下方近傍に配置される。

しかしながら、半導体素子接続パッドのペア４０Ｃ，４０Ｄとこれに対応するスルーホールのペア３３Ｃ，３３Ｄとを、帯状配線導体のペア４２Ｃ，４２Ｄが横切る搭載部３２Ａの一辺と平行な方向に並べた場合、帯状配線導体のペア４２Ｃ，４２Ｄの搭載部３２Ａ側の端部の間隔を帯状配線導体のペア４２Ｃ，４２Ｄが横切る搭載部３２Ａの一辺と平行な方向に拡げる必要がでてくる。そのため、帯状配線導体のペア４２Ｃと４２Ｄとの間に他の配線導体を通す余地が小さくなる。また、スルーホールのペア３３Ｃ，３３Ｄのそれぞれにおける隣接ピッチＰ３を第１の方向に十分に大きく確保することができずに、スルーホールのペア３３Ｃ，３３Ｄにおける特性インピーダンスの低下を十分に抑制することができないという問題が発生する。

特開２０１０−２５８３９０号公報

本発明の目的は、半導体素子接続パッドのペアにスルーホールのペアを介して接続される帯状配線導体のペア同士の間に他の配線導体を通す余地が大きいとともに、半導体素子接続パッドのペアに接続されたスルーホールのペアにおける隣接ピッチを十分に確保してスルーホールのペアにおける特性インピーダンスの低下を抑制することができ、それにより高周波信号を低損失で伝送することが可能な高密度配線の配線基板を提供することにある。

本発明の配線基板は、複数のスルーホールを有するコア絶縁板の前記スルーホール内におよび上下面にコア配線導体が被着されて成るコア基板と、該コア基板の上下面に、複数のビアホールを有するビルドアップ絶縁層と前記ビアホール内を含む前記ビルドアップ絶縁層の表面に被着されたビルドアップ配線導体とが交互に複数積層されて成るビルドアップ部とを備え、上面側の前記ビルドアップ部の上面中央部に半導体素子が搭載される方形の搭載部を有するとともに該搭載部に前記ビルドアップ配線導体から成る複数の半導体素子接続パッドが前記方形の各辺に平行な格子点を第１のピッチで有する配列で形成されており、下面側の前記ビルドアップ部の下面における外周部を含む領域に前記ビルドアップ配線導体から成る複数の外部接続パッドが前記第１のピッチよりも大きな第２のピッチの格子点を有する配列で形成されており、前記半導体素子接続パッドのうち、前記方形の一辺に平行な第１の方向に互いに隣接して並んだ半導体素子接続パッドのペアと前記搭載部の下方に配置された互いに隣接して並んだスルーホールのペア内のコア配線導体とを上面側の前記ビルドアップ配線導体を介して接続するとともに該スルーホールのペア内のコア配線導体と前記外周部に互いに隣接して並んだ外部接続パッドのペアとを下面側の前記ビルドアップ部において前記一辺を横切って前記搭載部の下方から前記外部接続パッドのペアの上方まで延在する前記ビルドアップ配線導体から成る帯状配線導体のペアを介して接続した差動線路を有する配線基板であって、前記スルーホールのペアは、前記第１の方向と直交する第２の方向に前記第１のピッチより大きい第３のピッチで並んでいることを特徴とするものである。

本発明の配線基板によれば、搭載部の一辺に平行な第１の方向に第１のピッチで互いに
隣接して並んだ半導体素子接続パッドのペアに搭載部の下方で接続されたスルーホールの
ペアは、第１の方向と直交する第２の方向に並んでいることから、半導体素子接続パッド
のペアを第１の方向に複数並べて配置したとしても、スルーホールのペアに接続された帯
状配線導体のペアを搭載部の下方において第１の方向に拡げる必要はなく、その結果、帯
状配線導体のペア同士の間に他の配線導体を通す余地を大きくとることができる。また、
スルーホールのペアにおける隣接間隔を第２の方向に拡げることにより十分な隣接間隔を
確保してスルーホールのペアにおける特性インピーダンスの低下を抑制することができる
。その結果、高周波信号を低損失で伝送することが可能な高密度配線の配線基板を提供す
ることができる。

図１は，本発明の配線基板における実施形態の一例を示す概略断面図である。図２は、本発明の配線基板における実施形態の一例を示す要部透視上面図である。図３は、本発明の配線基板における実施形態の一例を示す要部斜視図である。図４は，従来の配線基板を示す概略断面図である。図５は、従来の配線基板を示す要部透視上面図である。図６は、従来の配線基板を示す要部斜視図である。図７は、従来の配線基板を示す要部透視上面図である。図８は、従来の配線基板を示す要部斜視図である。

次に、本発明の配線基板における実施形態の一例を説明する。図１は、本発明の配線基板１００を示す概略断面図である。図１に示すように、本発明の配線基板１００は、コア基板１の上下面にビルドアップ部２が積層されて成る。配線基板１００は、一辺の長さが数十ｍｍ程度で、厚みが２５０〜１５００μｍ程度の方形の平板状である。

コア基板１は、複数のスルーホール３を有するコア絶縁板４と、スルーホール３内およびコア絶縁板４の上下面に被着されたコア配線導体５とを具備している。コア絶縁板４は、例えばガラスクロスにエポキシ樹脂等の熱硬化性樹脂を含浸させた繊維強化樹脂板により形成されている。コア絶縁板４の厚みは、２００〜８００μｍ程度である。スルーホール３の直径は、１００〜２００μｍ程度である。コア配線導体５は、銅箔や銅めっきから成る。コア配線導体５の厚みは１０〜３０μｍ程度である。なお、以後の説明においては、スルーホール３は、その内部に被着されたコア配線導体５を含んだものを意味するものとする。

ビルドアップ部２は、複数のビアホール６を有するビルドアップ絶縁層７と、ビアホール６内およびビルドアップ絶縁層７の表面に被着されたビルドアップ配線導体８とをコア基板１の上下面に交互に複数層積層することにより形成されている。ビルドアップ絶縁層７は、例えばエポキシ樹脂等の熱硬化性樹脂中に酸化ケイ素等の無機絶縁フィラーを分散させたフィラー含有樹脂層により形成されている。ビルドアップ絶縁層７の厚みは、２５〜５０μｍ程度である。ビアホール６の直径は５０〜１００μｍ程度である。ビルドアップ配線導体８は、銅めっきから成る。ビルドアップ配線導体８の厚みは、１０〜３０μｍ程度である。

上下面のビルドアップ部２の表面には、最表層のビルドアップ配線導体８を保護するためのソルダーレジスト層９が被着されている。ソルダーレジスト層９は、例えばアクリル変性エポキシ樹脂等の熱硬化性樹脂から成る。ソルダーレジスト層９の厚みは、２０〜５０μｍ程度である。

上面側のビルドアップ部２の上面中央部には半導体素子Ｓが搭載される搭載部２Ａが形成されている。搭載部２Ａは、半導体素子Ｓに対応する大きさの方形の領域である。一般的には、搭載部２Ａの各辺は、配線基板１００の外周辺と平行になっている。搭載部２Ａには、上面側の最表層のビルドアップ配線導体８から成る複数の半導体素子接続パッド１０が形成されている。半導体素子接続パッド１０の直径は、５０〜１５０μｍ程度である。半導体素子接続パッド１０は、図面作成の都合で少ない数しか示されていないが、実際には数百〜数千個が格子状に配列されている。半導体素子接続パッド１０の配列は、搭載部２Ａを形成する方形の各辺に平行な格子点を１００〜３００μｍ程度のピッチＰ１で有している。

下面側のビルドアップ部２の下面には、下層側の最表層のビルドアップ配線導体８から成る複数の外部接続パッド１１が形成されている。外部接続パッド１１の直径は、２５０〜１０００μｍ程度である。外部接続パッド１１は、図面作成の都合で少ない数しか示されていないが、実際には数百〜数千個が格子状に配列されている。外部接続パッド１１の配列は、配線基板1００の外周辺に平行な格子点を５００から２０００μｍ程度のピッチＰ２で有している。なお、各半導体素子接続パッド１０と外部接続パッド１１とは、それぞれ対応するもの同士がビルドアップ配線導体８およびコア配線導体５を介して電気的に接続されている。

そして、半導体素子Ｓの電極Ｔを半導体素子接続パッド１０に半田バンプを介して接続するとともに外部接続パッド１１を外部電気回路基板の配線導体に半田ボールを介して接続することにより、搭載部２Ａに搭載する半導体素子Ｓと外部電気回路基板との間が電気的に接続されることとなる。

ところで、この配線基板１００は、高周波信号用の伝送路として差動線路を備えている。差動線路は、２本の伝送線路を互いに所定間隔をあけて隣接して並設するとともに、それらの伝送線路に逆位相の信号を伝送させることにより高周波伝送における伝送ロスを低減させるものである。

ここで、本発明の配線基板１００における差動線路の例を図２および図３を基に説明する。図２は、図１に示した配線基板１００における上面図であり、主として２組の差動線路を示している。図２においては、配線基板１００の外形および半導体素子接続パッド１０を実線で示しており、配線基板１００の内部および下面において差動線路を構成するビルドアップ配線導体８およびスルーホール３を破線により示している。また、半導体素子搭載部２Ａを二点鎖線で示している。図３は、図２に示す差動線路のみを抜き出して示した斜視図である。なお、図２および図３では、２組の差動線路を代表して示しているが、実際にはさらに多数組の差動線路が配置されている。

図２および図３に示すように、半導体素子接続パッド１０は、差動線路用のペア１０Ａと１０Ｂとを有している。半導体素子接続パッドのペア１０Ａおよび１０Ｂは、それぞれ搭載部２Ａの一辺に平行な第１の方向に互いに隣接して並んでいる。また、外部接続パッド１１は、半導体素子接続パッドのペア１０Ａ，１０Ｂに対応する外部接続パッドのペア１１Ａと１１Ｂとを有している。これらの外部接続パッドのペア１１Ａおよび１１Ｂは、配線基板１００の下面外周部にそれぞれ互いに隣接して並んでいる。そして、これらの半導体素子接続パッドのペア１０Ａ，１０Ｂと外部接続パッドのペア１１Ａ，１１Ｂとは、それぞれ対応するもの同士が、下面側のビルドアップ配線導体８に設けた帯状配線導体のペア１２Ａ，１２Ｂを介して互いに電気的に接続されている。

半導体素子接続パッドのペア１０Ａ，１０Ｂに近接する位置における搭載部２Ａの下方には、スルーホールのペア３Ａ，３Ｂが配置されている。これらのスルーホールのペア３Ａ，３Ｂは、それぞれが半導体素子接続パッドのペア１０Ａ，１０Ｂの並びの方向と直交する方向にピッチＰ３で並んでいる。そして、半導体素子接続パッドのペア１０Ａ，１０Ｂは、それぞれ対応するスルーホールのペア３Ａ，３Ｂに上面側のビルドアップ配線導体８を介して電気的に接続されている。この場合、半導体素子接続パッドのペア１０Ａと１０Ｂとが互いに近接して配置されていたとしても、スルーホールのペア３Ａ，３Ｂは、半導体素子接続パッドのペア１０Ａ，１０Ｂの並びの方向と直交する方向に並んでいることから、スルーホールのペア３Ａ，３ＢにおけるピッチＰ３を半導体素子接続パッドのペア１０Ａ，１０Ｂの並びの方向と直交する方向に拡げることができる。それにより、スルーホールのペア３Ａ，３Ｂのそれぞれにおいてスルーホール３同士の間に十分な隣接間隔を確保してスルーホールのペア３Ａ，３Ｂにおける特性インピーダンスの低下を抑制することができる。したがって、本発明の配線基板１００によれば、高周波信号を低損失で伝送することが可能となる。

さらに、帯状配線導体のペア１２Ａ，１２Ｂは、搭載部２Ａにおける半導体素子接続パッドのペア１０Ａ，１０Ｂの並びと平行な一辺を横切るようにして、スルーホールのペア３Ａ，３Ｂの下方から外部接続パッドのペア１１Ａ，１１Ｂの上方まで延在している。帯状配線導体のペア１２Ａ，１２Ｂは搭載部２Ａ側の端部がスルーホールのペア３Ａ，３Ｂに対応するようにペア内における互いの隣接間隔が拡がっており、その拡がった端部とスルーホールのペア３Ａ，３Ｂとが下面側のビルドアップ配線導体８を介して電気的に接続されている。この場合、帯状配線導体のペア１２Ａ，１２Ｂにおける搭載部２Ａ側の端部を、帯状配線導体のペア１２Ａ，１２Ｂが横切る搭載部２Ａの一辺と平行な方向に拡げる必要がなく、そのため、帯状配線導体のペア１２Ａと１２Ｂとの間に他の配線導体を通す余地を大きくとることができる。したがって、本発明の配線基板１００によれば、高密度配線とすることが可能となる。

１・・・・・コア基板
２・・・・・ビルドアップ部
２Ａ・・・・・・搭載部
３・・・・・スルーホール
３Ａ，３Ｂ・・・スルーホールのペア
４・・・・・コア絶縁板
５・・・・・コア配線導体
６・・・・・ビアホール
７・・・・・ビルドアップ絶縁層
８・・・・・ビルドアップ配線導体
１０・・・・・半導体素子接続パッド
１０Ａ，１０Ｂ・・半導体素子接続パッドのペア
１１・・・・・外部接続パッド
１１Ａ，１１Ｂ・・外部接続パッドのペア
１２Ａ，１２Ｂ・・帯状配線導体のペア
Ｐ１・・・・・第１のピッチ
Ｐ２・・・・・第２のピッチ
Ｐ３・・・・・第３のピッチ
Ｓ・・・・・半導体素子

Claims

複数のスルーホールを有するコア絶縁板の前記スルーホール内におよび上下面にコア配線導体が被着されて成るコア基板と、該コア基板の上下面に、複数のビアホールを有するビルドアップ絶縁層と前記ビアホール内を含む前記ビルドアップ絶縁層の表面に被着されたビルドアップ配線導体とが交互に複数積層されて成るビルドアップ部とを備え、上面側の前記ビルドアップ部の上面中央部に半導体素子が搭載される方形の搭載部を有するとともに該搭載部に前記ビルドアップ配線導体から成る複数の半導体素子接続パッドが前記方形の各辺に平行な格子点を第１のピッチで有する配列で形成されており、下面側の前記ビルドアップ部の下面における外周部を含む領域に前記ビルドアップ配線導体から成る複数の外部接続パッドが前記第１のピッチよりも大きな第２のピッチの格子点を有する配列で形成されており、前記半導体素子接続パッドのうち、前記方形の一辺に平行な第１の方向に互いに隣接して並んだ半導体素子接続パッドのペアと前記搭載部の下方に配置された互いに隣接して並んだスルーホールのペア内のコア配線導体とを上面側の前記ビルドアップ配線導体を介して接続するとともに該スルーホールのペア内のコア配線導体と前記外周部に互いに隣接して並んだ外部接続パッドのペアとを下面側の前記ビルドアップ部において前記一辺を横切って前記搭載部の下方から前記外部接続パッドのペアの上方まで延在する前記ビルドアップ配線導体から成る帯状配線導体のペアを介して接続した差動線路を有する配線基板であって、前記スルーホールのペアは、前記第１の方向と直交する第２の方向に前記第１のピッチより大きい第３のピッチで並んでいることを特徴とする配線基板。