JP2014185853A - 電流補償回路、半導体デバイス、タイミング発生器、試験装置 - Google Patents
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Abstract
【課題】小さな回路規模で、高精度な電流補償が可能な半導体デバイスを提供する。
【解決手段】第1回路10は、第1周波数を有する第1クロックCLK1と同期し、第1クロックCLK1のサイクル周期ごとに、並列なN個のデータセットD1〜DNを生成する。インタフェース回路20は、第1回路10からのN個のデータセットD1〜DNを時分割多重化する。第2回路30は、時分割多重化されたN個のデータセットD1〜DNを、第1周波数のN倍の第2周波数を有する第2クロックCLK2と同期して処理する。判定部22は、N個のデータセットが、第2回路30に含まれる状態保持素子であるフリップフロップ群32に実質的な状態遷移を発生させる有効なデータであるか否かを判定する。データ置換部24は、N個のデータセットが無効と判定されたサイクル周期において、N個のデータセットの少なくとも一部を、電流補償データDCMPに置換する。
【選択図】図2
【解決手段】第1回路10は、第1周波数を有する第1クロックCLK1と同期し、第1クロックCLK1のサイクル周期ごとに、並列なN個のデータセットD1〜DNを生成する。インタフェース回路20は、第1回路10からのN個のデータセットD1〜DNを時分割多重化する。第2回路30は、時分割多重化されたN個のデータセットD1〜DNを、第1周波数のN倍の第2周波数を有する第2クロックCLK2と同期して処理する。判定部22は、N個のデータセットが、第2回路30に含まれる状態保持素子であるフリップフロップ群32に実質的な状態遷移を発生させる有効なデータであるか否かを判定する。データ置換部24は、N個のデータセットが無効と判定されたサイクル周期において、N個のデータセットの少なくとも一部を、電流補償データDCMPに置換する。
【選択図】図2
Description
本発明は、半導体デバイスに関する。
試験対象である被試験デバイス(DUT)にテストパターンを与え、その動作を検査して良否を判定するために試験装置が利用される。試験装置には、DUTに与えるテストパターンを生成するパターン発生器(PG)と、テストパターンをDUTに対して与えるタイミングを規定するタイミング発生器(TG)が搭載される。テストパターンの周期(周波数)はテストレートとも称され、試験装置には、テストレートを任意に変化させる機能が要求される。
一般的にはタイミング発生器は、アナログおよびデジタルの可変遅延回路を備える。そして可変遅延回路の遅延量を、テストレートに応じて設定し、テストパターンそのものを遅延させて、任意のテストレートを実現する。
あるいは、可変遅延回路によって、テストパターンの遷移タイミングを規定するセット信号、リセット信号に任意の遅延を与え、遅延されたセット信号、リセット信号と同期して、テストパターンを遷移させる。
近年の半導体デバイスの動作速度は高速化の一途をたどっている。デバイスの高速化は、テストレートの高速化を意味しており、近い将来、試験装置には、サブpsオーダーの非常に高い分解能でテストレートを制御する機能が要求されることとなる。したがってタイミング発生器に使用される遅延回路の精度は、高い精度で安定化される必要がある。
ここで遅延回路の遅延時間は、動作電流、温度や電源電圧の影響を受ける。したがって高精度なタイミング発生器を構成するためには、遅延回路の近傍の、あるいは遅延回路を含むIC(Integrated Circuit)チップ全体の電源電圧ならびに温度を一定に保つことが望ましい。
図1は、比較技術に係る半導体デバイス1002の構成を示す図である。
半導体デバイス1002は、複数のフリップフロップやラッチ(以下、フリップフロップとする)1032を含む回路ブロック1030を有する。フリップフロップ1032は、(i)クロックCLKと同期した状態遷移が発生し、電流を消費する動作状態と、(ii)状態遷移が停止し、動作電流が実質的にゼロとなる停止状態と、を間欠的に繰り返している。
半導体デバイス1002は、複数のフリップフロップやラッチ(以下、フリップフロップとする)1032を含む回路ブロック1030を有する。フリップフロップ1032は、(i)クロックCLKと同期した状態遷移が発生し、電流を消費する動作状態と、(ii)状態遷移が停止し、動作電流が実質的にゼロとなる停止状態と、を間欠的に繰り返している。
ここで動作状態と停止状態のデューティ比(時間比率)は、回路ブロック1030に供給される入力信号SINのパターンに依存するものであるため、回路ブロックの動作電流IDDは時々刻々と変化する。
ここで回路ブロック1030の動作電流IDDの変動は、その周辺温度の変動をもたらし、および/または、電源電圧VDDの変動をもたらす。温度や電源電圧VDDの変動は、試験装置内のその他の回路ブロック、たとえばDUTに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、生成される信号にジッタが重畳されてしまうという問題が発生する。
この問題を解決するために、回路ブロック1030と並列に、ヒーター回路1040(ロードバランス回路とも称される)を接続し、回路ブロック1030の動作電流IDDとヒーター回路1040の消費電流(補償電流という)ICMPの合計が一定となるように、ヒーター回路1040を制御する技術が提案されている。
回路ブロック1030の動作電流IDDは、プロセスばらつきに応じて変化する。そこでヒーター回路1040は、プロセスばらつきの影響をキャンセルするために、補償電流ICMPの量が可変に構成される。具体的にはヒーター回路1040は、回路ブロック1030と並列に設けられた複数のヒータセル1042を含み、オンするヒータセルの個数に応じて、その補償電流ICMPが制御可能となっている。
一般的には、プロセスばらつきに関しては、回路ブロック1030の動作電流IDDと、回路ブロック1030の内部の遅延素子(不図示)の遅延量は相関を有する。そこで回路ブロック1030の動作電流IDDを、回路ブロック1030に内蔵された遅延回路の遅延量から推定する手法が採られる。より具体的には、その遅延回路をループ内に含むオシレータの発振周期を測定することにより、回路ブロック1030の動作電流IDDが推定される。こうして推定された動作電流IDDに応じて、ヒーター回路1040のヒータセルの個数が決定される。
ヒーター回路1040を用いた電流補償技術では、回路ブロック1030に加えてヒーター回路1040を設ける必要があるため、回路規模が大きくなるという問題がある。
特に、回路ブロック1030の動作電流IDDの変動幅が大きくなると、ヒーター回路1040が生成する補償電流ICMPの範囲を大きくする必要があり、高精度で電流補償を行おうとすると、ヒーター回路1040の回路規模が爆発的に増大するという問題がある。
加えて、回路ブロック1030の内部の遅延素子の遅延量と動作電流IDDの相関が小さい場合、動作電流IDDの推定値と実際の値の誤差が大きくなる。このような場合、ヒーター回路1040を動作させたときに、動作電流IDDと補償電流ICMPの合計が一定にならないという問題が生ずる。
以上の問題は、タイミング発生器に限らず、さまざまな半導体デバイスにおいて生じうる。
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、小さな回路規模で、高精度な電流補償が可能な半導体デバイスの提供にある。
本発明のある態様は、電流補償回路に関する。電流補償回路は、第1周波数を有する第1クロックと同期した第1回路から、第1クロックのサイクル周期ごとに、並列なN個のデータセットを受け、後段の第2回路へ出力する。電流補償回路は、各サイクル周期において、N個のデータセットが、第2回路に含まれる少なくともひとつの状態保持素子に実質的な状態遷移を発生させる有効なデータであるか否かを判定する判定部と、N個のデータセットが無効と判定されたサイクル周期において、N個のデータセットの少なくとも一部を、第2回路に含まれる少なくともひとつの状態保持素子に実質的な状態遷移を発生させる電流補償データに置換する。
この態様では、もとのデータセットに起因する第2回路の動作電流が実質的にゼロとなるサイクル周期において、電流補償データによって状態保持素子、すなわちラッチ回路やフリップフロップ等に状態遷移を発生させることにより、第2回路自体に補償電流を発生させることができる。これにより、N個のデータセットの内容にかかわらず、第2回路の動作電流の変動を抑制することができる。
この構成では、第2回路と別にヒーター回路を設ける必要がなく、回路規模の増大を抑制できる。また、電流補償データに応じて、第2回路が生成する補償電流の量を設定できるという利点がある。加えて、被補償回路である第2回路自体が、補償電流を発生する補償回路として動作するため、被補償回路と補償回路に同じプロセスばらつきが呈されることになり、プロセス変動の補償を目的とした第2回路の動作電流の推定が不要となるという利点がある。
この構成では、第2回路と別にヒーター回路を設ける必要がなく、回路規模の増大を抑制できる。また、電流補償データに応じて、第2回路が生成する補償電流の量を設定できるという利点がある。加えて、被補償回路である第2回路自体が、補償電流を発生する補償回路として動作するため、被補償回路と補償回路に同じプロセスばらつきが呈されることになり、プロセス変動の補償を目的とした第2回路の動作電流の推定が不要となるという利点がある。
電流補償回路と第2回路の間には、パラレルシリアル変換器が設けられてもよい。第2回路は、パラレルシリアル変換器により時分割多重化された前記N個のデータセットを、第1周波数のN倍の第2周波数を有する第2クロックと同期して処理するよう構成されてもよい。パラレルシリアル変換器は、(i)N個のデータセットが有効と判定されたサイクル周期において、N個のデータセットを時分割多重化して第2回路に供給し、(ii)N個のデータセットが無効と判定されたサイクル周期において、置換後のデータセットを時分割多重化して、第2回路に供給してもよい。
本発明の別の態様は、半導体デバイスに関する。半導体デバイスは、第1周波数を有する第1クロックと同期し、第1クロックのサイクル周期ごとに、並列なN個のデータセットを生成する第1回路と、第1回路からのN個のデータセットを時分割多重化するインタフェース回路と、インタフェース回路により時分割多重化されたN個のデータセットを、第1周波数のN倍の第2周波数を有する第2クロックと同期して処理する第2回路と、を備える。インタフェース回路は、各サイクル周期において、N個のデータセットが、第2回路に含まれる少なくともひとつの状態保持素子に実質的な状態遷移を発生させる有効なデータであるか否かを判定する判定部と、N個のデータセットが無効と判定されたサイクル周期において、N個のデータセットの少なくとも一部を、第2回路に含まれる少なくともひとつの状態保持素子に実質的な状態遷移を発生させる電流補償データに置換するデータ置換部と、(i)N個のデータセットが有効と判定されたサイクル周期において、N個のデータセットを時分割多重化して第2回路に供給し、(ii)N個のデータセットが無効と判定されたサイクル周期において、置換後のデータセットを時分割多重化して、第2回路に供給するパラレルシリアル変換器と、を備える。
この態様では、もとのデータセットに起因する第2回路の動作電流が実質的にゼロとなるサイクル周期において、電流補償データによって第2回路に含まれる状態保持素子に状態遷移を発生させることにより、第2回路自体に補償電流を発生させることができる。これにより、N個のデータセットの内容にかかわらず、第2回路の動作電流の変動を抑制することができる。
この構成では、第2回路と別にヒーター回路を設ける必要がなく、回路規模の増大を抑制できる。また、電流補償データに応じて、第2回路が生成する補償電流の量を設定できるという利点がある。加えて、被補償回路である第2回路自体が、補償電流を発生する補償回路として動作するため、被補償回路と補償回路に同じプロセスばらつきが呈されることになり、プロセス変動の補償を目的とした第2回路の動作電流の推定が不要となるという利点がある。
この構成では、第2回路と別にヒーター回路を設ける必要がなく、回路規模の増大を抑制できる。また、電流補償データに応じて、第2回路が生成する補償電流の量を設定できるという利点がある。加えて、被補償回路である第2回路自体が、補償電流を発生する補償回路として動作するため、被補償回路と補償回路に同じプロセスばらつきが呈されることになり、プロセス変動の補償を目的とした第2回路の動作電流の推定が不要となるという利点がある。
有効なN個のデータセットに応じて少なくともひとつの状態保持素子に流れる動作電流の平均値をIDD_AVEとするとき、電流補償データは、少なくともひとつの状態保持素子に、実質的に平均値IDD_AVEと等しい補償電流ICMPが流れるように定められてもよい。
これにより、N個のデータセットが有効なサイクルと無効なサイクルとで、第2回路の動作電流の変動を抑制できる。
これにより、N個のデータセットが有効なサイクルと無効なサイクルとで、第2回路の動作電流の変動を抑制できる。
有効なN個のデータセットが少なくともひとつの状態保持素子に発生させる状態遷移の回数の平均値をXとするとき、電流補償データは、少なくともひとつの状態保持素子に、略X回の状態遷移を発生させるように定められてもよい。
N個のデータセットはそれぞれ、少なくともひとつの状態保持素子における状態遷移の発生の有無と相関を有するイネーブルビットを含んでもよい。判定部は、N個のデータセットそれぞれのイネーブルビットがすべてネゲートされるとき、N個のデータセットが無効であると判定してもよい。
本発明の別の態様は、半導体試験装置に使用され、所定の基準周期ごとに、位相が調節可能なタイミング信号を発生するタイミング発生器に関する。このタイミング発生器は、基準周期のN倍の周期の第1クロックと同期して、(i)連続するN個の基準周期それぞれについて、タイミング信号を発生させるか否かを示すN個のイネーブルデータと、(ii)連続するN個の基準周期それぞれにおいて生成すべきタイミング信号の位相を指示するN個の遅延設定データと、をパラレルに出力するデータ生成部と、データ生成部からのN個のイネーブルデータ、N個の遅延設定データそれぞれを時分割多重化するインタフェース回路と、基準周期ごとに、イネーブルデータと遅延設定データのセットを受け、イネーブルデータがアサートされる基準周期において、基準周期と同じ周期を有する第2クロックに遅延設定データに応じた遅延を与えることによりタイミング信号を生成するパルス発生器と、を備える。インタフェース回路は、N個のイネーブルデータがすべてネゲートされるとき、判定信号をアサートする判定部と、(i)判定信号がネゲートされるサイクルにおいて、N個のイネーブルデータとN個の遅延設定データを時分割多重化してパルス発生器に供給し、(ii)判定信号がアサートされるサイクルにおいて、N個の遅延設定データを、パルス発生器に含まれる少なくともひとつの状態保持素子に実質的な状態遷移を発生させる電流補償データに置換して、N個のイネーブルデータとN個の電流補償データを時分割多重化してパルス発生器に供給するデータ置換部と、を備える。
この態様によると、連続するN個の基準周期にわたり、イネーブルデータがネゲートされているとき、そのサイクルにおけるパルス発生器の動作電流が実質的にゼロになるものと判定する。そして、パルス発生の動作電流が非常に小さいと判定されたサイクルにおいては、電流補償データによって少なくともひとつの状態保持素子に状態遷移を発生させることにより、パルス発生器自体に補償電流を発生させることができる。これにより、イネーブルデータと遅延設定データのパターンにかかわらず、パルス発生器の動作電流の変動を抑制することができる。パルス発生器において動作電流が変動すると、その変動がタイミング信号のジッタとなって現れるところ、この態様によれば、ジッタを抑制できる。
またこの構成では、パルス発生器と別にヒーター回路を設ける必要がなく、回路規模の増大を抑制できる。また、電流補償データに応じて、パルス発生器が生成する補償電流の量を設定できるという利点がある。加えて、被補償回路であるパルス発生器自体が、補償電流を発生する補償回路として動作するため、被補償回路と補償回路に同じプロセスばらつきが呈されることになり、プロセス変動の補償を目的としたパルス発生器の動作電流の推定が不要となるという利点がある。
またこの構成では、パルス発生器と別にヒーター回路を設ける必要がなく、回路規模の増大を抑制できる。また、電流補償データに応じて、パルス発生器が生成する補償電流の量を設定できるという利点がある。加えて、被補償回路であるパルス発生器自体が、補償電流を発生する補償回路として動作するため、被補償回路と補償回路に同じプロセスばらつきが呈されることになり、プロセス変動の補償を目的としたパルス発生器の動作電流の推定が不要となるという利点がある。
有効なN個のデータセットに応じて少なくともひとつの状態保持素子に流れる動作電流の平均値をIDD_AVEとするとき、電流補償データは、少なくともひとつの状態保持素子に、実質的に平均値IDD_AVEと等しい補償電流ICMPが流れるように定められてもよい。
これにより、N個のデータセットが有効なサイクルと無効なサイクルとで、パルス発生器の動作電流の変動を抑制できる。
これにより、N個のデータセットが有効なサイクルと無効なサイクルとで、パルス発生器の動作電流の変動を抑制できる。
判定信号がアサートされるサイクルにおいてN個の遅延設定データが、第2回路に含まれる少なくともひとつの状態保持素子に発生させる状態遷移の回数の平均値をXとするとき、電流補償データは、少なくともひとつの状態保持素子に、略X回の状態遷移を発生させるように定められてもよい。
これにより、パルス発生器の動作電流の変動をきわめて小さくすることができる。
これにより、パルス発生器の動作電流の変動をきわめて小さくすることができる。
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、小さな回路規模で、半導体デバイスの動作電流を高精度に補償できる。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Aが、部材Bに接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
図2は、実施の形態に係る半導体デバイス2の構成を示すブロック図である。半導体デバイス2は、第1回路10、電流補償回路21、パラレルシリアル変換器(データシリアライザ)26、第2回路30を備える。
第1回路10は、第1周波数fを有する第1クロックCLK1と同期し、第1クロックCLK1のサイクル周期Tp1(=1/f1)ごとに、並列なN個のデータセットD1〜DNを生成する。各データセットD1〜DNはそれぞれ、複数のビットを含む。
パラレルシリアル変換器26は、後述する電流補償回路21を経由した第1回路10からのN個のデータセット(入力データDIN)を受け、それらを時分割多重化する。具体的には、パラレルシリアル変換器26は、サイクル周期Tp1を時間軸上でN相に分割し、第1相φ1〜第N相φNそれぞれにN個のデータセットD1〜DNを順に配置し、出力データDOUTを生成する。各相φ1〜φ4の長さTp2は、Tp1/Nとなる。
第2回路30は、パラレルシリアル変換器26により時分割多重化されたN個のデータセットD1〜DNを、第2クロックCLK2と同期して処理する。第2クロックCLK2は、第1周波数CLK1のN倍の第2周波数f2を有する。なお、第2回路30による処理は特に限定されない。
第2回路30は、その内部に複数のフリップフロップ、ラッチ回路等の状態保持素子(ここではフリップフロップと称する)32を含む。フリップフロップ32は、パラレルシリアル変換器26からのデータセットD1〜DNを、第2クロックCLK2と同期してラッチする。第2回路30の動作電流(消費電流あるいは電源電流ともいう)IDDは、その内部のフリップフロップ群32の状態遷移に応じて発生し、サイクル周期Tp1ごとの動作電流IDDの量は、パラレルシリアル変換器26からのN個のデータセットD1〜DNに依存する。
すなわち、N個のデータセットD1〜DNは、サイクル周期Tp1ごとに異なった値のセットを有し、ある値のセットがフリップフロップ群32を通過するとき、その動作電流IDDは大きくなり、別の値のセットがフリップフロップ群32を通過するとき、その動作電流IDDは小さくなり、さらに別のセットがフリップフロップ群32を通過するとき、その動作電流IDDは実質的にゼロとなる。
本実施の形態において、第2回路30のフリップフロップ群32に供給されることにより、有意な動作電流IDDを発生させない、つまり動作電流IDDが実質的にゼロとなるようなデータセットD1〜DNを「無効なデータ」と呼び、第2回路30のフリップフロップ群32に供給されることにより、有意な(つまり非ゼロ)動作電流IDDを発生させるようなデータセットD1〜DNを「有効なデータ」と呼ぶ。
つまり、第2回路30の動作電流IDDは、データセットD1〜DNが有効であるサイクル周期Tp1において大きくなり、無効であるサイクル周期Tp1において実質的にゼロとなる。
本実施の形態において、第2回路30の動作電流の変動を抑制するために、第1回路10と第2回路30の間に、具体的にはパラレルシリアル変換器26の前段に、電流補償回路21が設けられる。電流補償回路21は、データセットD1〜DNが無効であるサイクル周期において、第2回路30を、補償電流ICMPを発生する補償回路として動作させる。電流補償回路21およびパラレルシリアル変換器26は、第1回路10から第2回路30へのデータ伝送を制御するインタフェース回路20と把握することができる。以下、電流補償回路21の具体的な構成を説明する。
電流補償回路21は、判定部22、データ置換部24、データメモリ28を備える。
判定部22は、各サイクル周期Tp1において、N個のデータセットD1〜D2を参照し、N個のデータセットD1〜D2が有効なデータであるか、無効であるかを判定する。判定部22は、N個のデータセットD1〜D2が無効なデータであるサイクル(無効サイクル)においてアサート(たとえばハイレベル)され、有効なデータであるサイクル(有効サイクル)においてネゲート(たとえばローレベル)される判定信号S1を生成する。
データ置換部24は、N個のデータセットD1〜DNが無効と判定された無効サイクルにおいて、N個のデータセットD1〜DNの少なくとも一部を、電流補償データDCMPに置換する。電流補償データDCMPは、第2回路30に含まれるフリップフロップ群32に実質的な状態遷移を発生させるように、つまり第2回路30が所望の補償電流ICMPを発生するように定められる。
パラレルシリアル変換器26は、(i)N個のデータセットD1〜DNが有効と判定された有効サイクルにおいて、N個のデータセットD1〜DNを時分割多重化して第2回路30に供給し、(ii)N個のデータセットD1〜DNが無効と判定された無効サイクルにおいて、置換後のデータセットを時分割多重化して、第2回路30に供給する。
たとえば電流補償データDCMPは、あらかじめ定められたパターンを有し、データメモリ28に格納される。
有効なN個のデータセットD1〜DNが、フリップフロップ群32に供給されたときに第2回路30に流れる動作電流IDDの平均値をIDD_AVEとするとき、電流補償データDCMPは、フリップフロップ群32に、平均値IDD_AVEと実質的に等しい補償電流ICMPが流れるように定められることが望ましい。
いま、N個のデータセットD1〜DNが、第1の値のセット〜第Mの値のセットのM通りを取り得るとし、それぞれの値のセットに応じて第2回路30に流れる動作電流をIDD1〜IDDMとする。また、データセットD1〜DNが、第1の値のセット〜第Mの値のセットそれぞれを取る確率をP1〜PMとする。このとき、動作電流IDDの平均値IDD_AVEは、以下の式で与えられる。
IDD_AVE=P1×IDD1+P2×IDD2+・・・+PM×IDDM
発生確率P1〜PMが等しいときは、
IDD_AVE=(Σk=1:M IDDk)/M
となる。
IDD_AVE=P1×IDD1+P2×IDD2+・・・+PM×IDDM
発生確率P1〜PMが等しいときは、
IDD_AVE=(Σk=1:M IDDk)/M
となる。
したがって、第2回路30に流れる動作電流IDD1〜IDDM、および確率P1〜PMが既知であるとき、平均値IDD_AVEを計算することができ、したがって、その平均値IDD_AVEと実質的に等しい量の補償電流ICMPを発生させるような電流補償データDCMPをあらかじめ計算することができる。
あるいは電流補償データDCMPは、第1回路10から供給されるデータセットD1〜DNにもとづいて、リアルタイムで計算されてもよい。
あるいは電流補償データDCMPは、第1回路10から供給されるデータセットD1〜DNにもとづいて、リアルタイムで計算されてもよい。
第2回路30のあるサイクル周期Tp1における動作電流IDDは、第2回路30のフリップフロップ群32において発生する状態遷移の回数と相関を有する。したがって、有効なN個のデータセットD1〜DNが、フリップフロップ群32に発生させる状態遷移の回数の平均値をXとするとき、電流補償データDCMPは、フリップフロップ群32に、略X回の状態遷移を発生させるように定めてもよい。
ある実施の形態において、N個のデータセットD1〜DNはそれぞれ、フリップフロップ群32における状態遷移の発生の有無と相関を有するイネーブルビットENと、その他のビット(データビットDATAと称する)を含んでもよい。たとえばi番目のデータセットDiのイネーブルビットENは、データセットDiが第2回路30を通過する第i相において、第2回路30の動作電流IDDが実質的にゼロとなるとき、ネゲート(0)され、第i相において第2回路30に有意な動作電流IDDが流れるとき、アサート(1)される。
この場合、判定部22は、N個のデータセットD1〜DNそれぞれのイネーブルビットENがすべてネゲート(ローレベル)されるとき、N個のデータセットD1〜DNが無効であると判定することができる。
以上が半導体デバイス2の構成である。続いてその動作を説明する。
図3は、図2の半導体デバイス2の動作を示すタイムチャートである。ここではN=4とする。第1サイクルTp1_1では、第2データセットD2、第3データセットD3に含まれるイネーブルビットEN2、EN3がアサートされるため、判定信号S1はネゲートされる。その結果、第2回路30には、第1データセットD1〜第4データセットD4を時分割多重したデータDOUTが供給される。
図3は、図2の半導体デバイス2の動作を示すタイムチャートである。ここではN=4とする。第1サイクルTp1_1では、第2データセットD2、第3データセットD3に含まれるイネーブルビットEN2、EN3がアサートされるため、判定信号S1はネゲートされる。その結果、第2回路30には、第1データセットD1〜第4データセットD4を時分割多重したデータDOUTが供給される。
第2サイクルTp1_2、第3サイクルTp1_3では、すべてのデータセットD1〜D4のイネーブルビットEN1〜EN4がネゲートされるため、判定信号S1がアサートされる。その結果、第2回路30には、電流補償データDCMPを含む出力データDOUTが供給される。
第4サイクルTp1_4では、第1データセットD1、第2データセットD2、第4データセットD4に含まれるイネーブルビットEN1、EN2、EN4がアサートされるため、判定信号S1はネゲートされる。その結果、第2回路30には、第1データセットD1〜第4データセットD4を時分割多重したデータDOUTが供給される。
第1サイクルTp1_1、第4サイクルTp1_4は有効サイクルであるため、第2回路30には、第1データセットD1〜第4データセットD4に応じた動作電流IDDが流れる。一方、第2サイクルTp1_2、第3サイクルTp1_3は無効サイクルであるため、第1データセットD1〜第4データセットD4の一部が電流補償データDCMPに置換され、第2回路30に供給される。その結果、第2サイクルTp1_2、第3サイクルTp1_3では、電流補償データDCMPに応じた補償電流ICMPが流れる。
以上が半導体デバイス2の動作である。
この半導体デバイス2によれば、もとのデータセットD1〜D4に起因する第2回路30の動作電流IDDが実質的にゼロとなるサイクル周期Tp1において、電流補償データDCMPによってフリップフロップ32に状態遷移を発生させることにより、第2回路30自体に補償電流ICMPを発生させることができる。これにより、N個のデータセットD1〜DNの内容にかかわらず、第2回路30の動作電流IDDの変動を抑制することができる。
この半導体デバイス2によれば、もとのデータセットD1〜D4に起因する第2回路30の動作電流IDDが実質的にゼロとなるサイクル周期Tp1において、電流補償データDCMPによってフリップフロップ32に状態遷移を発生させることにより、第2回路30自体に補償電流ICMPを発生させることができる。これにより、N個のデータセットD1〜DNの内容にかかわらず、第2回路30の動作電流IDDの変動を抑制することができる。
この構成では、第2回路30と別にヒーター回路を設ける必要がなく、回路規模の増大を抑制できる。また、電流補償データDCMPに応じて、第2回路30が生成する補償電流ICMPの量を設定できるという利点がある。加えて、被補償回路である第2回路30自体が、補償電流ICMPを発生する補償回路として動作するため、被補償回路と補償回路に同じプロセスばらつきが呈されることになり、プロセス変動の補償を目的とした第2回路30の動作電流の推定が不要となるという利点がある。
続いて、半導体デバイス2の用途について説明する。半導体デバイス2は、たとえば半導体試験装置500のタイミング発生器504に利用することができる。
図4は、半導体試験装置500の構成を示すブロック図である。半導体試験装置500は、パターン発生器502、タイミング発生器504、SRラッチ506、508、ドライバ510、コンパレータ520、タイミングコンパレータ522、デジタルコンパレータ524を備える。
ドライバ510には、所定のレート周期ごとに、ハイレベルまたはローレベルをとるドライバパターン信号DRPATが入力され、ドライバパターン信号DRPATに応じた2値の試験パターンS10を生成し、DUT600に供給する。ドライバ510には、各レート周期ごとに、ドライバ510の動作、非動作を指定するドライバイネーブル信号DRENが入力される。
DUT600は、試験パターンS10に応じたデータ出力S11を生成する。コンパレータ520は、DUT600から出力されるデータ出力S11をしきい値電圧VH/VLと比較し、データ出力S11のレベルを示す比較データS12を生成する。
タイミングコンパレータ522は、比較データS12を、ストローブ信号STRBのタイミングでラッチする。デジタルコンパレータ524は、タイミングコンパレータ522の出力S13を、期待値データEXPと比較し、一致/不一致を示すフェイルデータS14を生成する。フェイルデータS14は、図示しないフェイルメモリに書き込まれ、その結果に応じてDUT600の良否が判定され、あるいはDUT600の不良箇所が特定される。
タイミング発生器504は、多チャンネルで構成され、それぞれが、所定のレート周期ごとに、位相が調節可能な各種のタイミング信号Stを発生する。具体的には、タイミング発生器504は、ドライバパターン制御用のタイミング発生器504_1、ドライバイネーブル用のタイミング発生器504_2、ストローブ信号用のタイミング発生器504_3を含む。
第1チャンネルのタイミング発生器504_1は、タイミング信号Stとして、各レート周期ごとに、試験パターンS10のポジティブエッジを示すセット信号SET1またはそのネガティブエッジを示すリセット信号RESET1を生成する。セット信号SET1は、SRラッチ506のセット端子に、リセット信号RESET1は、SRラッチ506のリセット端子に入力される。これにより、セット信号SET1およびリセット信号RESET1に応じて、ドライバパターン信号DRPATが遷移する。
第2チャンネルのタイミング発生器504_2は、タイミング信号Stとして、各レート周期ごとに、ドライバイネーブル信号DRENのポジティブエッジを示すセット信号SET2またはそのネガティブエッジを示すリセット信号RESET2を生成する。セット信号SET2は、SRラッチ508のセット端子に、リセット信号RESET2は、SRラッチ506のリセット端子に入力される。これにより、セット信号SET2およびリセット信号RESET2に応じて、ドライバイネーブル信号DRENが遷移する。
第3チャンネルのタイミング発生器504_3は、タイミング信号Stとして、各レート周期ごとに、ストローブ信号STRBを生成する。
各チャンネルのタイミング発生器504_1〜504_3は、タイミング信号Stの位相を粗い精度でデジタル的に制御するデジタル部530と、細かい精度でアナログ的に制御するアナログ部532を含む。デジタル部530およびアナログ部532はそれぞれ、パターン発生器502からのパターンデータに応じて、タイミング信号Stの位相を制御する。各チャンネルのタイミング発生器504は同様に構成することができる。
たとえば基準周期Tp=833psとする。デジタル部530は、833/4=104psの精度で、タイミング信号Stの位相を調節する。またアナログ部532は、104psより細かい精度で、タイミング信号Stの位相を調節する。
図2の半導体デバイス2は、たとえばタイミング発生器504のデジタル部530に好適に利用することができる。図5は、タイミング発生器504のデジタル部530の構成を示す回路図である。図5には1チャンネル分の構成のみが示される。
タイミング発生器504のデジタル部530は、データ生成部540、電流補償回路542、パルス発生器544、を備える。
データ生成部540は、パターン発生器502からのパターンデータを受け、基準周期TpのN倍(本実施の形態ではN=4)の周期の第1クロックCLK1と同期して、N個のイネーブルデータTGEN_00、TGEN_01、TGEN_10、TGEN_11と、タイミング信号Stの位相を指示するN個の遅延設定データHDT_00、HDT_01、HDT_10、HDT_11と、をパラレルに出力する。データ生成部540は、図2の第1回路10に対応する。
N個のイネーブルデータTGEN_00、TGEN_01、TGEN_10、TGEN_11は、連続するN個の基準周期Tp00、Tp01、Tp10、Tp11それぞれについて、タイミング信号Stを発生させるか否かを示す。たとえばTp00=1のとき、先頭の基準周期Tp01にタイミング信号Stが生成され、Tp10=0のとき、3番目の基準周期Tp10においてタイミング信号St10は生成されない。
N個の遅延設定データHDT_00、HDT_01、HDT_10、HDT_11は、連続するN個の基準周期Tp00、Tp01、Tp10、Tp11それぞれについて、タイミング信号St00、St01、St10、St11の位相を指示する。
電流補償回路542は、データ生成部540からのN個のイネーブルデータTGEN_00〜TGEN_11、N個の遅延設定データHDT_00〜HDT_11それぞれを時分割多重化する。電流補償回路542は、図2のインタフェース回路20に対応する。
パルス発生器544は、基準周期Tpと同じ周期の第2クロックCLK2と同期して動作する。パルス発生器544は、基準周期Tp00、Tp01、Tp10、Tp11ごとに、イネーブルデータTGENと遅延設定データHDTのセットを受ける。パルス発生器544は、図2の第2回路30に対応する。
パルス発生器544は、i番目の基準周期TpiにおいてイネーブルデータTGEN_iがアサートされるとき、第2クロックCLK2に対して、遅延設定データHDT_iに応じた遅延τ_iを与えることによりタイミング信号St_iを生成する。
パルス発生器544は、i番目の基準周期TpiにおいてイネーブルデータTGEN_iがネゲートされるとき、その基準周期Tpiにおいてタイミング信号St_iは生成されない。
パルス発生器544は、i番目の基準周期TpiにおいてイネーブルデータTGEN_iがネゲートされるとき、その基準周期Tpiにおいてタイミング信号St_iは生成されない。
図6は、パルス発生器544の構成例を示す回路図である。ANDゲート550は、各基準周期ごとに、第2クロックCLK2を、イネーブルデータTGENでマスクする。その結果、イネーブルデータTGENがアサート(1)であるサイクルでは、第2クロックCLK2が後段の多段遅延回路552に供給され、イネーブルデータTGENがネゲート(0)であるサイクルでは、第2クロックCLK2が後段の多段遅延回路552に供給されない。
多段遅延回路552は、第2クロックCLK2に、遅延設定データHDTに応じた遅延を与える。
たとえば遅延設定データHDTは17ビットであり、第2クロックCLK2に、上位ビットHDT[16:14]に応じた遅延τを与える。第1遅延部554は、遅延設定データHDTの最上位ビットHDT[16]が1のとき、遅延量τ1(=416ps)を与え、0のときその遅延量はゼロとなる。第2遅延部556は、遅延設定データHDTの上位2ビット目HDT[15]が1のとき、遅延量τ2(=208ps)を与え、0のときその遅延量はゼロとなる。第3遅延部558は、遅延設定データHDTの上位3ビット目HDT[14]が1のとき、遅延量τ3(=104ps)を与え、0のときその遅延量はゼロとなる。
たとえば遅延設定データHDTは17ビットであり、第2クロックCLK2に、上位ビットHDT[16:14]に応じた遅延τを与える。第1遅延部554は、遅延設定データHDTの最上位ビットHDT[16]が1のとき、遅延量τ1(=416ps)を与え、0のときその遅延量はゼロとなる。第2遅延部556は、遅延設定データHDTの上位2ビット目HDT[15]が1のとき、遅延量τ2(=208ps)を与え、0のときその遅延量はゼロとなる。第3遅延部558は、遅延設定データHDTの上位3ビット目HDT[14]が1のとき、遅延量τ3(=104ps)を与え、0のときその遅延量はゼロとなる。
遅延微調節部560、562は、遅延部554〜558のばらつきを補正するために設けられる。遅延微調節部560の遅延量は、遅延設定データHDT[13:7]により設定され、遅延微調節部560の遅延量は、遅延設定データHDT[6:0]により設定される。
このパルス発生器544において、遅延設定データHDTは、複数の状態保持素子LATCH1〜LATCH5を伝搬していく。状態保持素子LATCH1は、エッジトリガタイプのラッチ回路、すなわちDフリップフロップであり、第2クロックCLK2のエッジのタイミングで、遅延設定データHDT[16:0]をラッチする。
状態保持素子LATCH2〜LACTH5は、トランスペアレントタイプのラッチ回路、すなわち、Dラッチであり、そのクロック端子がアサート(正論理でハイレベル、負論理でローレベル)のとき、その入力データを通過させ、クロック端子がネゲート(正論理でローレベル、負論理でハイレベル)のとき、直前の入力データのレベルを保持する。
状態保持素子LATCH2〜LACTH5は、トランスペアレントタイプのラッチ回路、すなわち、Dラッチであり、そのクロック端子がアサート(正論理でハイレベル、負論理でローレベル)のとき、その入力データを通過させ、クロック端子がネゲート(正論理でローレベル、負論理でハイレベル)のとき、直前の入力データのレベルを保持する。
状態保持素子群LATCH2〜LATCH5は、負論理のクロック端子を有し、各クロック端子には、イネーブルデータTGENによってマスクされた後、いくつかの遅延部554を経由した第2クロックCLK2が入力される。したがってイネーブルデータTGENがアサートされるサイクルでは、各状態保持素子LATCHにおいて、クロック端子はハイレベル、すなわちネゲート状態となり、その出力を保持する。
一方、イネーブルデータTGENがネゲートされるサイクルでは、各状態保持素子LATCHにおいて、クロック端子はローレベル、すなわちアサート状態となり、前段の状態保持素子からのデータを通過させる。
したがってこれらの状態保持素子群LATCH2〜LATCH5において生ずる状態遷移の回数は、遅延設定データHDTの値に応じたものとなる。つまり状態保持素子群LATCH2〜LATCH5は、図2のフリップフロップ群32に対応する。また、状態保持素子群LATCH2〜LATCH5において状態遷移が生ずるか否かは、イネーブルデータTGENに応じている。
図7は、電流補償回路542の構成を示す回路図である。
判定部570は、N個のイネーブルデータTGEN_00〜TNEN_11がすべてネゲートされるとき、判定信号S1をアサートする。たとえば判定部570は、NORゲートを含む。
リニアライズメモリLM_00、LM_01、LM_10、LM_11は、ルックアップテーブルであり、前段のデータ生成部540からの遅延設定データHDT_00〜HDT_11に応じた遅延設定データHDT_00’〜HDT_11’を生成する。
第3レジスタRG3には、電流補償のオン、オフを切りかえるための制御データNOISE_ENが格納される。ANDゲート574は、判定データS1と制御データNOISE_ENの論理積S1’を生成する。
データ置換部572は、(i)判定信号S1がネゲートされるサイクルにおいて、N個のイネーブルデータTGEN_00〜TGEN_11とN個の遅延設定データHDT_00’〜HDT_11’を時分割多重化してパルス発生器544に供給する。またデータ置換部572は、(ii)判定信号S1がアサートされるサイクルにおいて、N個の遅延設定データHDT_00’〜HDT_11’の少なくとも一部を、電流補償データDCMPに置換し、N個のイネーブルデータTGEN00〜TGEN_11と置換後のデータを時分割多重化してパルス発生器544に供給する。
第2レジスタRG2には、遅延設定データHDT_00’〜HDT_11’と置換すべき電流補償データDCMPが格納される。第1レジスタRG1_00、RG1_10、RG1_10、RG1_11はそれぞれ、第1相〜第4相それぞれの遅延設定データHDT_00’〜HDT_11’を、置換するか否かを指定するマシンワードを格納する。
セレクタSEL_00〜SEL_11は、判定信号S1’がアサートされるとき、電流補償データDCMPを選択し、判定信号S1’がネゲートされるとき、元の遅延設定データHDT_00’〜HDT_11’を選択する。これにより、判定信号S1’の値に応じて、データ置換の有無が制御される。
データ置換部572は、図2のデータ置換部24およびパラレルシリアル変換器26に対応する。
以上が電流補償回路542の構成である。この半導体試験装置500によれば、パルス発生器544における動作電流を一定に保つことができ、タイミング信号Stのジッタを低減することができ、高精度な試験が実現できる。
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
実施の形態では、半導体デバイス2を半導体試験装置500のタイミング発生器504に利用する場合を説明したが本発明はそれには限定されず、動作電流を一定に保つべきさまざまな回路に利用できる。
特に当業者によれば、入力されるデータに応じて、状態遷移の回数、すなわち動作電流が変化する論理回路は、さまざまな構成をとりうることが理解される。論理回路は、状態保持素子であるラッチ回路やフリップフロップに加えて、ANDゲート、ORゲート、NORゲート、XORゲート等の論理ゲート等を組み合わせて構成することができる。
2…半導体デバイス、10…第1回路、20…電流補償回路、22…判定部、24…データ置換部、26…パラレルシリアル変換器、28…データメモリ、30…第2回路、32…フリップフロップ群、600…DUT、500…半導体試験装置、502…パターン発生器、504…タイミング発生器、506,508…SRラッチ、510…ドライバ、520…コンパレータ、522…タイミングコンパレータ、524…デジタルコンパレータ、530…デジタル部、532…アナログ部、540…データ生成部、542…電流補償回路、544…パルス発生器。
Claims (13)
- 第1周波数を有する第1クロックと同期した第1回路から、前記第1クロックのサイクル周期ごとに、並列なN個のデータセットを受け、後段の第2回路へ出力する電流補償回路であって、
各サイクル周期において、前記N個のデータセットが、前記第2回路に含まれる少なくともひとつの状態保持素子に実質的な状態遷移を発生させる有効なデータであるか否かを判定する判定部と、
前記N個のデータセットが無効と判定されたサイクル周期において、前記N個のデータセットの少なくとも一部を、前記第2回路に含まれる前記少なくともひとつの状態保持素子に実質的な状態遷移を発生させる電流補償データに置換するデータ置換部と、
を備えることを特徴とする電流補償回路。 - 前記電流補償回路と前記第2回路の間には、パラレルシリアル変換器が設けられ、
前記第2回路は、前記パラレルシリアル変換器により時分割多重化された前記N個のデータセットを、前記第1周波数のN倍の第2周波数を有する第2クロックと同期して処理するよう構成され、
前記パラレルシリアル変換器は、(i)前記N個のデータセットが有効と判定されたサイクル周期において、前記N個のデータセットを時分割多重化して前記第2回路に供給し、(ii)前記N個のデータセットが無効と判定されたサイクル周期において、置換後のデータセットを時分割多重化して、前記第2回路に供給することを特徴とする請求項1に記載の電流補償回路。 - 前記有効なN個のデータセットによって前記少なくともひとつの状態保持素子に流れる動作電流の平均値をIDD_AVEとするとき、前記電流補償データは、前記少なくともひとつの状態保持素子に、実質的に平均値IDD_AVEと等しい補償電流ICMPが流れるように定められることを特徴とする請求項1または2に記載の電流補償回路。
- 有効な前記N個のデータセットが前記第2回路に含まれる少なくともひとつの状態保持素子群に発生させる状態遷移の回数の平均値をXとするとき、前記電流補償データは、前記状態保持素子群に、略X回の状態遷移を発生させるように定められることを特徴とする請求項1から3のいずれかに記載の電流補償回路。
- 前記N個のデータセットはそれぞれ、前記少なくともひとつの状態保持素子における状態遷移の発生の有無と相関を有するイネーブルビットを含み、
前記判定部は、前記N個のデータセットそれぞれのイネーブルビットがすべてネゲートされるとき、前記N個のデータセットが無効であると判定することを特徴とする請求項1から4のいずれかに記載の電流補償回路。 - 第1周波数を有する第1クロックと同期し、前記第1クロックのサイクル周期ごとに、並列なN個のデータセットを生成する第1回路と、
前記第1回路からの前記N個のデータセットを時分割多重化するインタフェース回路と、
前記インタフェース回路により時分割多重化された前記N個のデータセットを、前記第1周波数のN倍の第2周波数を有する第2クロックと同期して処理する第2回路と、
を備え、
前記インタフェース回路は、
各サイクル周期において、前記N個のデータセットが、前記第2回路に含まれる前記少なくともひとつの状態保持素子に実質的な状態遷移を発生させる有効なデータであるか否かを判定する判定部と、
前記N個のデータセットが無効と判定されたサイクル周期において、前記N個のデータセットの少なくとも一部を、前記第2回路に含まれる前記少なくともひとつの状態保持素子に実質的な状態遷移を発生させる電流補償データに置換するデータ置換部と、
(i)前記N個のデータセットが有効と判定されたサイクル周期において、前記N個のデータセットを時分割多重化して前記第2回路に供給し、(ii)前記N個のデータセットが無効と判定されたサイクル周期において、置換後のデータセットを時分割多重化して、前記第2回路に供給するパラレルシリアル変換器と、
を備えることを特徴とする半導体デバイス。 - 前記有効なN個のデータセットによって前記少なくともひとつの状態保持素子に流れる動作電流の平均値をIDD_AVEとするとき、前記電流補償データは、前記少なくともひとつの状態保持素子に、実質的に平均値IDD_AVEと等しい補償電流ICMPが流れるように定められることを特徴とする請求項6に記載の半導体デバイス。
- 有効な前記N個のデータセットが前記少なくともひとつの状態保持素子に発生させる状態遷移の回数の平均値をXとするとき、前記電流補償データは、前記少なくともひとつの状態保持素子に、略X回の状態遷移を発生させるように定められることを特徴とする請求項6または7に記載の半導体デバイス。
- 前記N個のデータセットはそれぞれ、前記少なくともひとつの状態保持素子における状態遷移の発生の有無と相関を有するイネーブルビットを含み、
前記判定部は、前記N個のデータセットそれぞれのイネーブルビットがすべてネゲートされるとき、前記N個のデータセットが無効であると判定することを特徴とする請求項6から8のいずれかに記載の半導体デバイス。 - 半導体試験装置に使用され、所定の基準周期ごとに、位相が調節可能なタイミング信号を発生するタイミング発生器であって、
前記基準周期のN倍の周期の第1クロックと同期して、(i)連続するN個の基準周期それぞれについて、前記タイミング信号を発生させるか否かを示すN個のイネーブルデータと、(ii)連続するN個の基準周期それぞれについて、前記タイミング信号の位相を指示するN個の遅延設定データと、をパラレルに出力するデータ生成部と、
前記データ生成部からの前記N個のイネーブルデータ、前記N個の遅延設定データそれぞれを時分割多重化するインタフェース回路と、
前記基準周期ごとに、前記イネーブルデータと前記遅延設定データのセットを受け、前記イネーブルデータがアサートされる基準周期において、基準周期と同じ周波数を有する第2クロックに前記遅延設定データに応じた遅延を与えることにより前記タイミング信号を生成するパルス発生器と、
を備え、
前記インタフェース回路は、
前記N個のイネーブルデータがすべてネゲートされるとき、判定信号をアサートする判定部と、
(i)前記判定信号がネゲートされるサイクルにおいて、前記N個のイネーブルデータと前記N個の遅延設定データを時分割多重化して前記パルス発生器に供給し、(ii)前記判定信号がアサートされるサイクルにおいて、前記N個の遅延設定データの少なくとも一部を、前記パルス発生器に含まれる少なくともひとつの状態保持素子に実質的な状態遷移を発生させる電流補償データに置換し、前記N個のイネーブルデータと置換後のデータを時分割多重化して前記パルス発生器に供給するデータ置換部と、
を備えることを特徴とするタイミング発生器。 - 前記判定信号がアサートされるサイクルにおいて、前記N個の遅延設定データに応じて前記少なくともひとつの状態保持素子に流れる動作電流の平均値をIDD_AVEとするとき、前記電流補償データは、前記少なくともひとつの状態保持素子に、実質的に平均値IDD_AVEと等しい補償電流ICMPが流れるように定められることを特徴とする請求項10に記載のタイミング発生器。
- 前記判定信号がアサートされるサイクルにおいて、前記N個の遅延設定データが前記少なくともひとつの状態保持素子に発生させる状態遷移の回数の平均値をXとするとき、前記電流補償データは、前記少なくともひとつの状態保持素子に、略X回の状態遷移を発生させるように定められることを特徴とする請求項10または11に記載のタイミング発生器。
- 請求項10から12のいずれかに記載のタイミング発生器を備えることを特徴とする試験装置。
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