CN112514256A - 半导体集成电路 - Google Patents

Abstract

具备：相位同步电路，其与基准时钟信号同步，并生成对基准时钟信号进行倍频而得到的同步时钟信号；边沿检测电路，其在同步时钟信号的定时检测基准时钟信号的信号波形发生变化的边沿，并输出表示检测到边沿的定时的边沿检测信号；以及时钟分频电路，其在与边沿检测信号相应的定时被复位，生成对同步时钟信号进行分频而得到的分频时钟信号。

Description

半导体集成电路

技术领域

本发明涉及半导体集成电路。

背景技术

存在如下装置，该装置搭载有ASIC(Application Specific IntegratedCircuit：专用集成电路)等使形成于半导体基板的各种电路要素动作而实现预先决定的功能的大规模的半导体集成电路。在这样的装置中，包括上述的ASIC等半导体集成电路的各种结构要素(数字电路、模拟电路等)安装在用于构成装置的***基板上，安装于***基板的各个结构要素共享电源。此外，在构成这种装置的结构要素中，也包括以预先决定的频率的时钟信号为基准而动作的结构要素。因此，在装置的***基板上，也安装有将石英振子或石英振荡器等振荡的预先决定的频率的时钟信号向各个结构要素供给的时钟供给电路。而且，在这样的装置中，安装在***基板上的时钟供给电路也与其他结构要素同样地共享电源。

然而，在ASIC等半导体集成电路中，在使形成于半导体基板的电路要素根据输入信号而输出的输出信号从一方的状态(电平)转变到另一方的状态(电平)时，在电源与地线之间流动通过电流、针对负载的充放电电流等电流。而且，同时输出输出信号的电路要素的数量越多，在半导体集成电路中在电源与地线之间流动的电流流动得越多。在这样的半导体集成电路中在电源与地线之间流动的电流成为半导体集成电路产生的电源噪声(自噪声)，对安装在***基板上的各个结构要素的电源会造成影响。

尤其是在形成于半导体基板的电路要素中的基于输入的时钟信号而动作的电路要素即与时钟信号同步动作的电路要素进行动作时产生的电源噪声在与时钟信号同步的定时流动。因此，由半导体集成电路产生的与时钟信号同步的电源噪声会增大共享电源的时钟供给电路和形成在半导体基板内的时钟缓冲器电路等向各个结构要素、电路要素供给(分配)的时钟信号的变动(抖动)。这是因为，例如，在时钟缓冲器电路中，如果当输入的时钟信号从“Low”电平转变到“High”电平时产生电源噪声，则在构成时钟缓冲器电路的晶体管中规定的栅极端子的阈值电压(所谓的栅极阈值电压Vth)由于电源噪声的影响而发生变动，时钟信号通过时钟缓冲器电路时的延迟时间会发生变动。

而且，在装置的***中，由半导体集成电路所产生的电源噪声引起的时钟信号的变动(抖动)对安装有半导体集成电路的***基板中的各个结构要素的动作的影响较大，成为使装置的***的整体性能下降的原因。因此，在装置的***中，在ASIC等半导体集成电路中，期望抑制产生成为使时钟信号的变动(抖动)增大的原因的电源噪声，或者在不使时钟信号变动(不引起抖动)的定时进行动作。

因此，例如，在专利文献1中，公开了一种通过调整时钟信号的相位来降低由电源噪声引起的时钟信号的抖动的产生的技术。在专利文献1所公开的技术中，具备测定时钟信号的延迟时间的延迟测定电路、测定电源电压的变动时间的时间测定电路、使时钟信号延迟的延迟调整电路、测定时钟信号的相位差的相位差测定电路、以及控制时钟信号的相位的相位控制电路。而且，在专利文献1所公开的技术中，相位控制电路基于时钟信号的周期、变动时间以及延迟时间，计算抖动成为最佳的时钟信号的相位差，调整延迟调整电路的延迟量，使得相位差测定电路测定出的时钟信号的相位差成为计算出的相位差。

现有技术文献

专利文献

专利文献1：日本特开2011-004248号公报

发明内容

发明要解决的问题

但是，在专利文献1所公开的技术中，是调整2个时钟信号的相位差的技术，并不是降低成为动作基准的时钟信号的变动(抖动)的产生的技术。而且，在专利文献1所公开的技术中，由于具备测定各个时钟信号中的各种状态的多个测定电路，因此，即便是为了降低成为基准的时钟信号的变动(抖动)的产生而进行了应用，该结构也变得复杂。此外，在专利文献1所公开的技术中，装置的***每次从复位状态恢复时，需要进行时钟信号的测定、相位差的计算及调整，装置的起动可能变慢。

本发明是基于上述的问题认识而完成的，其目的在于，提供一种能够抑制由半导体集成电路所产生的电源噪声引起的时钟信号的变动的半导体集成电路。

用于解决问题的手段

根据本发明的第1方案，半导体集成电路具备：相位同步电路，其与基准时钟信号同步，并生成对所述基准时钟信号进行倍频而得到的同步时钟信号；边沿检测电路，其在所述同步时钟信号的定时检测所述基准时钟信号的信号波形发生变化的边沿，并输出表示检测到所述边沿的定时的边沿检测信号；以及时钟分频电路，其在与所述边沿检测信号相应的定时被复位，生成对所述同步时钟信号进行分频而得到的分频时钟信号。

根据本发明的第2方案，在上述第1方案的半导体集成电路的基础上也可以是，所述边沿检测电路输出所述同步时钟信号的1个周期量的所述边沿检测信号。

根据本发明的第3方案，在上述第2方案的半导体集成电路的基础上也可以是，还具备延迟调整部，该延迟调整部使所述边沿检测信号以所述同步时钟信号的周期的单位而延迟。

根据本发明的第4方案，在上述第3方案的半导体集成电路的基础上也可以是，还具备：延迟部，其模拟所述分频时钟信号的路径的传播延迟，使所述分频时钟信号延迟与所述传播延迟相应的时间；以及相位比较部，其对所述基准时钟信号与由所述延迟部延迟后的所述分频时钟信号的相位进行比较。

根据本发明的第5方案，在上述第4方案的半导体集成电路的基础上也可以是，所述延迟调整部使所述边沿检测信号延迟基于所述相位比较部的相位比较结果而设定的所述同步时钟信号的周期量的时间。

根据本发明的第6方案，在上述第5方案的半导体集成电路的基础上也可以是，还具备延迟微调整部，该延迟微调整部使所述分频时钟信号延迟所述同步时钟信号的1个周期内的时间，所述延迟部使由所述延迟微调整部延迟后的所述分频时钟信号进一步延迟与所述传播延迟相应的时间。

根据本发明的第7方案，在上述第6方案的半导体集成电路的基础上也可以是，所述延迟微调整部使所述分频时钟信号延迟基于所述相位比较部的相位比较结果而设定的时间。

根据本发明的第8方案，在上述第1方案至上述第7方案中的任意一个方案的半导体集成电路的基础上也可以是，还具备控制部，该控制部使所述边沿检测电路开始所述边沿的检测。

根据本发明的第9方案，在上述第3方案至上述第7方案中的任意一个方案的半导体集成电路的基础上也可以是，还具备控制部，该控制部使所述边沿检测电路开始所述边沿的检测，并且对所述延迟调整部设定使所述边沿检测信号延迟的时间。

根据本发明的第10方案，在上述第4方案至上述第7方案中的任意一个方案的半导体集成电路的基础上也可以是，还具备控制部，该控制部使所述边沿检测电路开始所述边沿的检测，并且基于所述相位比较部的相位比较结果，对所述延迟调整部设定使所述边沿检测信号延迟的时间。

根据本发明的第11方案，在上述第6方案或上述第7方案的半导体集成电路的基础上也可以是，还具备控制部，该控制部使所述边沿检测电路开始所述边沿的检测，并且基于所述相位比较部的相位比较结果，对所述延迟调整部设定使所述边沿检测信号延迟的时间，对所述延迟微调整部设定使所述分频时钟信号延迟的时间。

发明的效果

根据上述各方案，得到可提供能够抑制由半导体集成电路所产生的电源噪声引起的时钟信号的变动的半导体集成电路这样的效果。

附图说明

图1是说明本发明的半导体集成电路中的时钟信号的相位调整的考虑方法的图。

图2是示出本发明的第1实施方式中的半导体集成电路的概要结构的框图。

图3是示出本发明的第1实施方式的半导体集成电路中的相位调整的动作的时序图。

图4是示出本发明的第2实施方式中的半导体集成电路的概要结构的框图。

图5是示出本发明的第2实施方式的半导体集成电路所具备的延迟调整部的概要结构的一例的框图。

图6是示出本发明的第2实施方式的半导体集成电路中的相位调整的动作的时序图。

图7是示出本发明的第3实施方式中的半导体集成电路的概要结构的框图。

图8是示出本发明的第3实施方式的半导体集成电路所具备的相位比较部的概要结构的一例以及相位比较部的动作的一例的图。

图9是示出本发明的第4实施方式中的半导体集成电路的概要结构的框图。

图10是示出本发明的第4实施方式的半导体集成电路所具备的延迟微调整部的概要结构的一例的框图。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。在本发明的半导体集成电路中，通过使半导体集成电路输出的输出信号的电平变化(转变)的定时从向半导体集成电路输入的时钟信号的信号波形变化(转变)的定时偏移，来降低在各个时钟信号的信号波形中产生的变动(抖动)，将此作为基本的考虑方法。即，在本发明的半导体集成电路中，使在搭载有半导体集成电路的装置(***)的***基板中成为使电源变动的原因的电源噪声(自噪声)所产生的定时从向半导体集成电路输入的时钟信号的电平变化(转变)的定时偏移，将此作为基本的考虑方法。因此，在本发明的半导体集成电路中，进行如下调整：使基于输入的时钟信号而生成的在半导体集成电路内使用的时钟信号的相位从向半导体集成电路输入的时钟信号的相位偏移。即，在本发明的半导体集成电路中，进行如下调整：使与时钟信号同步动作的电路要素的动作定时从向半导体集成电路输入的时钟信号的电平发生变化(转变)的定时偏移。

首先，对本发明的半导体集成电路中的时钟信号的相位调整的基本的考虑方法进行说明。图1是说明本发明的半导体集成电路中的时钟信号的相位调整的考虑方法的图。在图1中，示出如下信号的各个定时：作为搭载有本发明的半导体集成电路的装置(***)中的基准的时钟信号而向半导体集成电路输入的时钟信号(以下称为“基准时钟信号”)、半导体集成电路输出的多位并行输出信号、以及在半导体集成电路中从基准时钟信号生成并在半导体集成电路内使用的时钟信号(以下称为“内部时钟信号”)。此外，在图1中，示出伴随着输出信号的电平的变化(转变)而产生的半导体集成电路的电源噪声(自噪声)的定时。另外，在图1的(a)中，示出在不应用本发明的半导体集成电路中的相位调整的考虑方法的情况下作为电源噪声而产生的瞬态电流的定时。此外，在图1的(b)中，示出在应用了本发明的半导体集成电路中的相位调整的考虑方法的情况下作为电源噪声而产生的瞬态电流的定时。

首先，使用图1的(a)，对在不应用本发明的半导体集成电路中的相位调整的考虑方法的情况下半导体集成电路所产生的电源噪声进行说明。在图1的(a)所示的定时，半导体集成电路将基准时钟信号的电平发生变化(转变)的上升沿的定时(时刻t01和时刻t03)作为基准，对基准时钟信号进行倍频而生成内部时钟信号。因此，在不应用本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路中，如图1的(a)所示，与内部时钟信号中的各个上升沿同步地，例如在时刻t01、时刻t02、时刻t03等时，输出信号发生变化。

由此，在不应用本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路中，如图1的(a)所示，在与内部时钟信号的各个上升沿同步的定时(例如时刻t01、时刻t02、时刻t03等)，较多的瞬态电流流动。因此，不应用本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路在与图1的(a)所示的内部时钟信号的各个上升沿同步的定时(例如时刻t01、时刻t02、时刻t03等)，产生较多的电源噪声。

这样，在搭载有不应用本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路的装置(***)中，由于在作为内部时钟信号的基准的时刻t01和时刻t03时产生的电源噪声的影响，如图1的(a)中的基准时钟信号的转变期间J内所示，基准时钟信号会大幅变动。即，在搭载有不应用本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路的装置(***)中，在作为内部时钟信号的基准的基准时钟信号的上升沿发生抖动。

接着，使用图1的(b)，对在应用了本发明的半导体集成电路中的相位调整的考虑方法的情况下半导体集成电路所产生的电源噪声进行说明。图1的(b)所示的定时也与图1的(a)所示的定时同样，半导体集成电路将基准时钟信号的电平发生变化(转变)的上升沿的定时(时刻t01和时刻t03)作为基准，生成对基准时钟信号进行倍频而得到的内部时钟信号。但是，在应用了本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路中，如图1的(b)所示，通过将所生成的内部时钟信号的上升沿的定时设为时刻t11和时刻t13而从基准时钟信号的上升沿的定时偏移。换言之，在应用了本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路中，将所生成的内部时钟信号的相位从基准时钟信号的相位偏移。因此，在应用了本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路中，如图1的(b)所示，与内部时钟信号中的各个上升沿同步地，例如在时刻t11、时刻t12、时刻t13等时，输出信号发生变化。

而且，在应用了本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路中，如图1的(b)所示，也在与内部时钟信号的各个上升沿同步的定时(例如时刻t11、时刻t12、时刻t13等)，较多的瞬态电流流动。即，在应用了本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路中，也与不应用本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路同样，在与内部时钟信号的各个上升沿同步的定时(例如时刻t11、时刻t12、时刻t13等)，产生较多的电源噪声。

但是，在应用了本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路中，如上所述，使所生成的内部时钟信号的上升沿的定时从基准时钟信号的上升沿的定时偏移。因此，在应用了本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路中，虽然在与内部时钟信号的各个上升沿同步的定时产生较多的电源噪声，但是通过将产生电源噪声的定时设为时刻t11和时刻t13，从而成为从作为内部时钟信号的基准的基准时钟信号的上升沿的定时偏离的定时。即，在应用了本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路中，与不应用本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路不同，避开了基准时钟信号的电平发生变化(转变)的上升期间，在基准时钟信号的电平稳定为任意的电平的期间产生电源噪声。因此，在应用了本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路中，所产生的电源噪声对基准时钟信号造成的影响变小。

由此，在搭载有应用了本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路的装置(***)中，在作为内部时钟信号的基准的时刻t01和时刻t03时，不产生电源噪声，如图1的(b)中的基准时钟信号的转变期间N内所示，不会由于电源噪声的影响而使基准时钟信号变动得较大。即，在搭载有应用了本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路的装置(***)中，在作为内部时钟信号的基准的基准时钟信号的上升沿不会发生抖动。

这样，在应用了本发明的半导体集成电路中的相位调整的考虑方法的半导体集成电路中，通过将基于基准时钟信号而生成的内部时钟信号的上升沿的定时从基准时钟信号的上升沿的定时偏移，消除了成为在基准时钟信号的上升沿引起变动(抖动)的原因的电源噪声(自噪声)。

(第1实施方式)

接着，对本发明的第1实施方式的半导体集成电路进行说明。图2是示出本发明的第1实施方式中的半导体集成电路的概要结构的框图。图2所示的半导体集成电路1具备比较器10、控制部20、***PLL(Phase Locked Loop：锁相环路)30、时钟分频电路31、边沿检测电路310、大规模电路块32、以及输出缓冲器33。此外，半导体集成电路1具备PLL40、大规模电路块41、PLL50、以及模拟电路51。另外，图2所示的PLL40、大规模电路块41、PLL50以及模拟电路51分别将基准时钟信号用作共用源，作为受到由于电源噪声的变动而劣化的基准时钟信号的抖动性能的影响的电路的一例而示出。

半导体集成电路1例如是由ASIC(Application Specific Integrated Circuit：专用集成电路)等实现的大规模的半导体集成电路。半导体集成电路1在搭载有半导体集成电路1的装置(***)中实现预先决定的功能。半导体集成电路1安装在用于构成装置的***的***基板上，基于从共同安装在同一***基板上的时钟供给电路输出的预先决定的频率的时钟信号，进行用于实现装置的***中的预先决定的功能的动作。这里，作为安装于***基板的时钟供给电路，例如考虑石英振子、石英振荡器等时钟振荡电路。在以下的说明中，针对安装于装置的***基板的时钟供给电路是石英振子且半导体集成电路1基于石英振子振荡出的时钟信号(以下称为“原始振荡时钟信号Xtal”)而进行动作的情况进行说明。

比较器10是对时钟供给电路(石英振子)振荡而输出的原始振荡时钟信号Xtal的波形进行整形并向半导体集成电路1所具备的结构要素供给的时钟缓冲器电路。比较器10例如将正弦波的原始振荡时钟信号Xtal的波形整形为矩形波。比较器10将对波形进行整形后的原始振荡时钟信号Xtal(以下称为“基准时钟信号RCK”)分别向***PLL30、边沿检测电路310、PLL40及PLL50供给。

控制部20是控制针对时钟信号的相位调整的实施的控制部，该时钟信号用于使半导体集成电路1所具备的各个结构要素进行动作。控制部20在进行时钟信号的相位调整时，将相位调整使能信号EN向边沿检测电路310输出。

此外，控制部20还是为了实现装置的***中的预先决定的功能而控制半导体集成电路1所具备的各个功能的整体的控制部。控制部20例如是CPU(Central ProcessingUnit：中央处理单元)等处理装置。控制部20根据用于控制半导体集成电路1所具备的各个结构要素的程序、数据，来控制半导体集成电路1所具备的各个功能的整体。另外，控制部20也可以控制装置的***所具备的安装于同一***基板的其他结构要素。控制部20用于控制半导体集成电路1所具备的各个功能或装置的***所具备的各个结构要素的程序、数据例如也可以存储在存储器等未图示的存储装置中。在该情况下，控制部20通过读出并执行存储器所存储的程序、数据，来控制半导体集成电路1所具备的各个功能和装置的***所具备的各个结构要素的整体。另外，控制部20不限定于设置于半导体集成电路1的结构，也可以是设置在半导体集成电路1的外部即安装于同一***基板的结构。

***PLL30是生成与从比较器10输出的基准时钟信号RCK同步的同步时钟信号PLLOUT的相位同步电路。***PLL30生成将基准时钟信号RCK倍频为整数倍而得到的同步时钟信号PLLOUT，即，频率比基准时钟信号RCK的频率高的同步时钟信号PLLOUT。然后，***PLL30将生成的同步时钟信号PLLOUT向时钟分频电路31和边沿检测电路310输出。

边沿检测电路310根据来自控制部20的控制，检测从比较器10输出的基准时钟信号RCK的上升沿。边沿检测电路310将表示检测到基准时钟信号RCK的上升沿的定时的信号向时钟分频电路31输出。更具体而言，边沿检测电路310在从控制部20输出相位调整使能信号EN时，在同步时钟信号PLLOUT的上升沿的定时，检测基准时钟信号RCK中的最初的上升沿。然后，边沿检测电路310将表示检测到基准时钟信号RCK的上升沿的定时的信号作为同步复位信号SR而向时钟分频电路31输出，该同步复位信号SR用于使时钟分频电路31与基准时钟信号RCK的上升沿同步地复位。

时钟分频电路31是如下的的时钟分频电路，该的时钟分频电路对从***PLL30输出的同步时钟信号PLLOUT进行分频，并生成用于使对应的大规模电路块32内的各个电路要素进行动作的内部时钟信号ICK。时钟分频电路31生成以预先决定的分频比对同步时钟信号PLLOUT进行分频而得到的内部时钟信号ICK。然后，时钟分频电路31将生成的内部时钟信号ICK向大规模电路块32内的各个电路要素输出。

另外，时钟分频电路31中的同步时钟信号PLLOUT的分频的动作通过从边沿检测电路310输出的同步复位信号SR而被复位。换言之，时钟分频电路31从同步复位信号SR被解除的定时起，开始生成内部时钟信号ICK。因此，时钟分频电路31生成的内部时钟信号ICK成为与在控制部20向边沿检测电路310输出相位调整使能信号EN之后由边沿检测电路310检测到的基准时钟信号RCK的最初的上升沿的定时同步的时钟信号。

大规模电路块32是在基于时钟分频电路31输出的内部时钟信号ICK的时钟的定时而实现半导体集成电路1中的预先决定的功能的数字的电路要素组。大规模电路块32所具备的各个电路要素在与内部时钟信号ICK同步的定时实现预先决定的功能。而且，大规模电路块32在与内部时钟信号ICK同步的定时将表示实现了预先决定的功能的结果的信号向输出缓冲器33输出。另外，在图2中，示出大规模电路块32将表示实现了预先决定的功能的结果的多位并行信号向输出缓冲器33输出的结构。

输出缓冲器33是如下的缓冲器电路，该缓冲器电路将表示大规模电路块32实现了预先决定的功能的结果的信号作为半导体集成电路1中的输出信号OUT，向半导体集成电路1的外部输出。如上所述，大规模电路块32在与内部时钟信号ICK同步的定时，将表示实现了预先决定的功能的结果的多位并行信号向输出缓冲器33输出。因此，输出缓冲器33也将多位并行输出信号OUT向半导体集成电路1的外部输出。因此，在半导体集成电路1中，输出缓冲器33输出的输出信号OUT的电平的变化(转变)可能成为在半导体集成电路1中产生的电源噪声(自噪声)的原因。但是，在半导体集成电路1中，如上所述，进行使时钟分频电路31生成的内部时钟信号ICK的相位从基准时钟信号RCK的相位偏移的相位调整。因此，在半导体集成电路1中，输出信号OUT的电平变化(转变)所产生的电源噪声(自噪声)不会成为在时钟供给电路(石英振子)振荡的原始振荡时钟信号Xtal或比较器10输出的基准时钟信号RCK的上升沿引起抖动的原因。另外，后述与半导体集成电路1中的针对内部时钟信号ICK的相位调整的动作相关的详细说明。

PLL40与***PLL30同样，是生成与从比较器10输出的基准时钟信号RCK同步的PLL时钟信号的相位同步电路。但是，PLL40将生成的PLL时钟信号向大规模电路块41输出。即，PLL40是与不同于***PLL30的时钟路径对应的相位同步电路。

大规模电路块41是在基于PLL40输出的PLL时钟信号的时钟信号的定时实现半导体集成电路1中的预先决定的功能的数字电路要素组。大规模电路块41所具备的各个电路要素在与PLL40输出的PLL时钟信号同步的定时实现预先决定的功能。

另外，在图2中，为了容易进行说明，省略将大规模电路块41实现了预先决定的功能的结果输出的路径(信号线)。但是，半导体集成电路1也考虑是如下结构：与大规模电路块32同样地，也将大规模电路块41实现了预先决定的功能的结果作为输出信号向半导体集成电路1的外部输出。在该情况下，大规模电路块41将表示实现了预先决定的功能的结果的信号向对应的未图示的输出缓冲器输出。由此，表示大规模电路块41实现了预先决定的功能的结果的输出信号从未图示的输出缓冲器被输出。这样，由与大规模电路块41对应的未图示的输出缓冲器输出到半导体集成电路1的外部的输出信号的电平变化(转变)也成为在半导体集成电路1中产生的电源噪声(自噪声)的原因。在该情况下，在半导体集成电路1中，也可以具备如下的结构要素，该结构要素与基于***PLL30输出的同步时钟信号PLLOUT的内部时钟信号ICK同样地，也对大规模电路块41所具备的电路要素进行动作的时钟信号即基于PLL40输出的PLL时钟信号的时钟信号进行相位调整。即，半导体集成电路1也可以具备进行与边沿检测电路310、时钟分频电路31同样的动作的结构要素，以生成基于PLL40输出的PLL时钟信号的时钟信号。由此，在半导体集成电路1中，在基于PLL40输出的PLL时钟信号的时钟信号的定时输出的输出信号的电平的变化(转变)所产生的电源噪声(自噪声)也不会成为在时钟供给电路(石英振子)振荡的原始振荡时钟信号Xtal或比较器10输出的基准时钟信号RCK的上升沿引起抖动的原因。

PLL50与***PLL30同样，是生成与从比较器10输出的基准时钟信号RCK同步的PLL时钟信号的相位同步电路。但是，PLL50将生成的PLL时钟信号向模拟电路51输出。即，PLL50是与不同于***PLL30或PLL40的时钟路径对应的相位同步电路。

模拟电路51是在基于PLL50输出的PLL时钟信号的时钟信号的定时实现半导体集成电路1中的预先决定的功能的模拟电路要素组。模拟电路51所具备的各个电路要素在与PLL50输出的PLL时钟信号同步的定时实现预先决定的功能。

另外，在图2中，为了容易进行说明，与大规模电路块41的时钟路径同样地省略将模拟电路51实现了预先决定的功能的结果输出的路径(信号线)。但是，半导体集成电路1也考虑是如下结构：与大规模电路块32或大规模电路块41同样地，也将模拟电路51实现了预先决定的功能的结果作为输出信号向半导体集成电路1的外部输出。在该情况下，模拟电路51将表示实现了预先决定的功能的结果的信号向对应的未图示的输出缓冲器输出。由此，表示模拟电路51实现了预先决定的功能的结果的输出信号从未图示的输出缓冲器被输出。这样，由与模拟电路51对应的未图示的输出缓冲器输出到半导体集成电路1的外部的输出信号的电平变化(转变)也成为在半导体集成电路1中产生的电源噪声(自噪声)的原因。在该情况下，在半导体集成电路1中，也可以具备如下的结构要素，该结构要素与基于***PLL30输出的同步时钟信号PLLOUT的内部时钟信号ICK同样地，也对模拟电路51所具备的电路要素进行动作的时钟信号即基于PLL50输出的PLL时钟信号的时钟信号进行相位调整。即，半导体集成电路1也可以具备进行与边沿检测电路310或时钟分频电路31同样的动作的结构要素，以生成基于PLL50输出的PLL时钟信号的时钟信号。由此，在半导体集成电路1中，在基于PLL50输出的PLL时钟信号的时钟信号的定时输出的输出信号的电平变化(转变)所产生的电源噪声(自噪声)也不会成为在时钟供给电路(石英振子)振荡的原始振荡时钟信号Xtal或比较器10输出的基准时钟信号RCK的上升沿引起抖动的原因。

这里，说明针对供半导体集成电路1所具备的大规模电路块32内的各个电路要素进行动作的内部时钟信号ICK进行的相位调整的动作。图3是示出本发明的第1实施方式的半导体集成电路1中的相位调整的动作的时序图。在图3中，示出半导体集成电路1中的内部时钟信号ICK的时钟路径的各个结构要素输出的信号的定时。更具体而言，示出原始振荡时钟信号Xtal、同步时钟信号PLLOUT、相位调整使能信号EN、同步复位信号SR以及内部时钟信号ICK各自的定时。另外，图3所示的原始振荡时钟信号Xtal的定时也是边沿检测电路310检测上升沿的基准时钟信号RCK的定时。在以下的说明中，说明边沿检测电路310检测原始振荡时钟信号Xtal的上升沿的情况。此外，在图3中，作为在基于半导体集成电路1中的内部时钟信号ICK的定时产生的电源噪声(自噪声)的定时而示出瞬态电流的定时。

在半导体集成电路1中，在将装置的***基板的电源接通且控制部20起动了时，开始相位调整的动作。此时，首先，控制部20将相位调整使能信号EN设为“High”电平。由此，边沿检测电路310根据相位调整使能信号EN的“High”电平，检测原始振荡时钟信号Xtal的上升沿。在图3中，示出边沿检测电路310在时刻t01时检测到原始振荡时钟信号Xtal的上升沿的情况下的动作。

边沿检测电路310在时刻t01检测到原始振荡时钟信号Xtal的上升沿时，将同步时钟信号PLLOUT的1个周期量的同步复位信号SR向时钟分频电路31输出。即，边沿检测电路310在时刻t01将同步复位信号SR设为“High”电平，之后，在时刻t11将同步复位信号SR设为“Low”电平。由此，时钟分频电路31通过从边沿检测电路310输出的同步复位信号SR的“High”电平而将分频的动作复位，同步复位信号SR成为“Low”电平，即，从复位被解除的时刻t11起，开始输出对同步时钟信号PLLOUT进行分频而得到的内部时钟信号ICK。由此，时钟分频电路31输出的内部时钟信号ICK成为从边沿检测电路310检测到的原始振荡时钟信号Xtal的上升沿的定时偏移了同步时钟信号PLLOUT的1个周期量的相位的时钟信号。另外，图3所示的内部时钟信号ICK是对同步时钟信号PLLOUT进行5分频的情况下的一例。即，图3所示的内部时钟信号ICK的频率是同步时钟信号PLLOUT的1/5倍的频率。

而且，在半导体集成电路1中，大规模电路块32进行预先决定的功能的动作且由输出缓冲器33向外部输出的信号也成为从原始振荡时钟信号Xtal的上升沿的定时偏离了同步时钟信号PLLOUT的1个周期量的相位的、例如在时刻t11、时刻t12、时刻t13等时电平发生变化(转变)的信号。由此，在装置的***基板中，根据与半导体集成电路1输出的内部时钟信号ICK的各个上升沿同步地输出的输出信号OUT的电平的变化(转变)，例如，在时刻t11、时刻t12、时刻t13等时，流动图3所示的那样的较多的瞬态电流。即，在装置的***基板中，在从原始振荡时钟信号Xtal的上升沿的定时偏离了同步时钟信号PLLOUT的1个周期量的相位的定时，产生与半导体集成电路1输出的输出信号OUT同步的电源噪声。

换言之，在装置的***基板中，由半导体集成电路1产生的电源噪声避开了原始振荡时钟信号Xtal或基准时钟信号RCK的电平发生变化(转变)的中途的时刻t01或时刻t03的定时，而在原始振荡时钟信号Xtal或基准时钟信号RCK的电平稳定为任意的电平的期间产生。因此，在装置的***基板中由半导体集成电路1产生的电源噪声对原始振荡时钟信号Xtal或基准时钟信号RCK造成的影响小，不会成为在原始振荡时钟信号Xtal或基准时钟信号RCK的上升沿引起抖动的原因。

这样，在半导体集成电路1中，边沿检测电路310检测基准时钟信号RCK的上升沿并将时钟分频电路31复位。由此，在半导体集成电路1中，使基于基准时钟信号RCK(原始振荡时钟信号Xtal)而生成的内部时钟信号ICK的上升沿的定时从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏移。由此，在半导体集成电路1中，由于向外部输出的输出信号OUT的电平的变化(转变)而导致装置的***基板产生的电源噪声(自噪声)的定时从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏离。因此，在半导体集成电路1中，即便产生了电源噪声(自噪声)，该电源噪声也不会成为使基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿变动(引起抖动)的原因。换言之，在半导体集成电路1中，消除了成为在基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿引起变动(抖动)的原因的电源噪声(自噪声)。

根据第1实施方式，构成一种半导体集成电路(半导体集成电路1)，该半导体集成电路(半导体集成电路1)具备：相位同步电路(***PLL30)，其与基准时钟信号(也可以是基准时钟信号RCK、原始振荡时钟信号Xtal)同步地生成对基准时钟信号RCK进行倍频而得到的同步时钟信号(同步时钟信号PLLOUT)；边沿检测电路(边沿检测电路310)，其在同步时钟信号PLLOUT的定时检测基准时钟信号RCK的信号波形发生变化的边沿(在第1实施方式中为上升沿)，输出表示上升沿被检测到的定时的边沿检测信号(边沿检测信号ED)；以及时钟分频电路(时钟分频电路31)，其在与边沿检测信号ED相应的定时被复位，生成对同步时钟信号PLLOUT进行分频而得到的分频时钟信号(内部时钟信号ICK)。

此外，根据第1实施方式，构成边沿检测电路310将同步时钟信号PLLOUT的1个周期量的边沿检测信号ED输出的半导体集成电路1。

此外，根据第1实施方式，构成还具备使边沿检测电路310开始检测上升沿的控制部(控制部20)的半导体集成电路1。

如上所述，在第1实施方式的半导体集成电路1中，边沿检测电路310检测基准时钟信号RCK的上升沿并将时钟分频电路31复位，由此使时钟分频电路31生成的内部时钟信号ICK的上升沿的定时从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏移。由此，在第1实施方式的半导体集成电路1中，即便在由于向外部输出的输出信号OUT的电平的变化(转变)而使搭载有第1实施方式的半导体集成电路1的装置(***)的***基板产生了电源噪声(自噪声)的情况下，产生该电源噪声(自噪声)的定时也从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏离。由此，在第1实施方式的半导体集成电路1中，所产生的电源噪声(自噪声)不会成为使基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿变动(引起抖动)的原因。即，在第1实施方式的半导体集成电路1中，消除了电源噪声(自噪声)在基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿引起变动(抖动)的定时的产生。

由此，在搭载有第1实施方式的半导体集成电路1的装置(***)中，能够抑制由第1实施方式的半导体集成电路1所产生的电源噪声(自噪声)引起的***整体的性能的下降。

另外，在第1实施方式的半导体集成电路1中，说明了如下结构：通过边沿检测电路310输出的同步复位信号SR而使时钟分频电路31生成的内部时钟信号ICK从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏移了同步时钟信号PLLOUT的1个周期量的相位。但是，在第1实施方式的半导体集成电路1中由时钟分频电路31生成的内部时钟信号ICK的上升沿的定时从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏移的量、即内部时钟信号ICK的相位调整量不限定于同步时钟信号PLLOUT的1个周期量。例如，在第1实施方式的半导体集成电路1中，考虑在内部时钟信号ICK的时钟路径中存在传播延迟。更具体而言，在第1实施方式的半导体集成电路1中，考虑当将时钟分频电路31输出的内部时钟信号ICK的信号线引绕到大规模电路块32所具备的各个电路要素时，存在配置有各个电路要素的相应的传播延迟。因此，在第1实施方式的半导体集成电路1中，也可以构成为在与内部时钟信号ICK的传播延迟相应的定时对内部时钟信号ICK的相位进行调整。

(第2实施方式)

接着，对本发明的第2实施方式的半导体集成电路进行说明。本发明的第2实施方式的半导体集成电路为如下结果：考虑在内部时钟信号ICK的时钟路径中存在传播延迟，在与内部时钟信号ICK的传播延迟相应的定时，对内部时钟信号ICK的相位进行调整。

图4是示出本发明的第2实施方式中的半导体集成电路的概要结构的框图。在图4所示的第2实施方式的半导体集成电路的结构中，包括与图2所示的第1实施方式的半导体集成电路1同样的结构要素。因此，在第2实施方式的半导体集成电路的结构要素中，针对与第1实施方式的半导体集成电路1的结构要素同样的结构要素，标注相同的标号，省略与各个结构要素相关的详细说明。

图4所示的半导体集成电路2具备比较器10、控制部20、***PLL30、时钟分频电路31、边沿检测电路310、延迟调整部320、大规模电路块32以及输出缓冲器33。在半导体集成电路2中，在第1实施方式的半导体集成电路1中的边沿检测电路310与时钟分频电路31之间追加了延迟调整部320。另外，在图4所示的半导体集成电路2的结构中，示意性示出内部时钟信号ICK的时钟路径的传播延迟，作为串联连接多个缓冲器电路而得到的结构的传播延迟34。此外，半导体集成电路2具备PLL40、大规模电路块41、PLL50、以及模拟电路51。

半导体集成电路2与图2所示的第1实施方式的半导体集成电路1同样，例如是由ASIC等实现的大规模的半导体集成电路。半导体集成电路2也与第1实施方式的半导体集成电路1同样，在搭载有半导体集成电路2的装置(***)中实现预先决定的功能。半导体集成电路2也与第1实施方式的半导体集成电路1同样，安装在用于构成装置的***的***基板上，基于从共同安装在同一***基板上的时钟供给电路输出的预先决定的频率的时钟信号，进行用于实现装置的***中的预先决定的功能的动作。在以下的说明中，与第1实施方式同样，针对安装于装置的***基板的时钟供给电路是石英振子且半导体集成电路2基于石英振子振荡出的原始振荡时钟信号Xtal而动作的情况进行说明。

在半导体集成电路2中，***PLL30将生成的同步时钟信号PLLOUT除了向时钟分频电路31和边沿检测电路310输出之外，还向延迟调整部320输出。

此外，在半导体集成电路2中，边沿检测电路310将表示检测到基准时钟信号RCK的上升沿的定时的信号作为边沿检测信号ED向延迟调整部320输出。另外，边沿检测电路310向延迟调整部320输出的边沿检测信号ED是与第1实施方式中的同步复位信号SR相同的信号。即，边沿检测电路310将同步复位信号SR作为边沿检测信号ED向延迟调整部320输出。

延迟调整部320使从边沿检测电路310输出的边沿检测信号ED延迟预先决定的时间。更具体而言，当将内部时钟信号ICK的周期设为TICK且将时钟路径的传播延迟34的延迟时间设为TDICK时，延迟调整部320使边沿检测信号ED延迟(TICK-TDICK)的时间。延迟调整部320将延迟后的边沿检测信号ED作为同步复位信号SR向时钟分频电路31输出。更具体而言，延迟调整部320将以同步时钟信号PLLOUT的周期单位使从边沿检测电路310输出的边沿检测信号ED延迟而得到的同步复位信号SR作为与第1实施方式中的同步复位信号SR相同的信号向时钟分频电路31输出。由此，在半导体集成电路2中，时钟分频电路31根据同步复位信号SR而复位的定时与第1实施方式的半导体集成电路1所具备的时钟分频电路31相比，延迟了由延迟调整部320延迟的时间，即，(TICK-TDICK)的时间。

另外，延迟调整部320不限定于延迟了与上述的(TICK-TDICK)的时间相当的时间的结构，即，不限于输出使边沿检测信号ED延迟固定的延迟时间而得到的同步复位信号SR的结构。例如，延迟调整部320也可以构成为，能够根据来自控制部20的控制，变更使边沿检测信号ED延迟并作为同步复位信号SR而输出的时间。即，延迟调整部320也可以采用能够变更内部时钟信号ICK的相位调整量的结构。由此，能够也考虑到可能根据搭载有半导体集成电路2的装置的***基板中的各个结构要素的配置位置而变化的电源噪声(自噪声)所产生的定时，来变更内部时钟信号ICK的相位调整量。

另外，在半导体集成电路2中，时钟分频电路31所生成的内部时钟信号ICK也是在控制部20向边沿检测电路310输出相位调整使能信号EN之后与边沿检测电路310检测到的基准时钟信号RCK的最初的上升沿的定时同步的时钟信号。但是，在半导体集成电路2中，如上所述，延迟调整部320使同步复位信号SR的定时延迟，因此，时钟分频电路31所生成的内部时钟信号ICK是偏移了同步时钟信号PLLOUT的多个周期量的相位后的时钟信号。

因此，在半导体集成电路2中，输出缓冲器33输出的输出信号OUT也在延迟了由延迟调整部320延迟的同步时钟信号PLLOUT的多个周期量的定时，电平发生变化(转变)。另外，在半导体集成电路2中，也与第1实施方式的半导体集成电路1同样，输出信号OUT的电平变化(转变)所产生的电源噪声(自噪声)不会成为在时钟供给电路(石英振子)振荡的原始振荡时钟信号Xtal或比较器10输出的基准时钟信号RCK的上升沿引起抖动的原因。反而，在半导体集成电路2中，由于在大规模电路块32内在进一步反映出内部时钟信号ICK的时钟路径的传播延迟的定时，输出信号OUT的电平发生变化(转变)，因此，能够更加适当地抑制在原始振荡时钟信号Xtal或基准时钟信号RCK的上升沿可能引起的抖动。另外，后面叙述与半导体集成电路2中的针对内部时钟信号ICK的相位调整的动作相关的详细说明。

这里，对延迟调整部320的结构的一例进行说明。图5是示出本发明的第2实施方式的半导体集成电路2所具备的延迟调整部320的概要结构的一例的框图。图5所示的延迟调整部320的结构的一例是能够变更使边沿检测信号ED延迟的时间、即能够变更内部时钟信号ICK的相位调整量的结构的一例。

延迟调整部320具备4个D型触发器(D-FF)3201～D-FF3204、以及选择器3205。在延迟调整部320中，按照D-FF3201、D-FF3202、D-FF3203、D-FF3204的顺序而依次连接，输入到延迟调整部320的边沿检测信号ED以及各个D型触发器的输出信号作为选择器3205的输入信号而连接。而且，在延迟调整部320中，将选择器3205选择出的输入信号作为同步复位信号SR输出。

在延迟调整部320中，各个D型触发器按照同步时钟信号PLLOUT的每个周期取入并保持所输入的边沿检测信号ED或前级的D型触发器的输出信号。此外，在延迟调整部320中，选择器3205例如根据来自控制部20的控制，选择边沿检测信号ED或4个D型触发器的输出信号中的任意1个信号，将选择出的信号作为同步复位信号SR而输出。

通过这样的结构，延迟调整部320根据来自控制部20的控制，将从边沿检测电路310输出的边沿检测信号ED直接作为同步复位信号SR向时钟分频电路31输出，或者将边沿检测信号ED延迟了同步时钟信号PLLOUT的1个周期量～4个周期量而作为同步复位信号SR向时钟分频电路31输出。由此，在半导体集成电路2中成为如下结构：通过延迟调整部320输出的同步复位信号SR，将时钟分频电路31生成的内部时钟信号ICK从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏移了同步时钟信号PLLOUT的1个周期量～5个周期量的相位。

另外，在图5中，示出了将边沿检测信号ED延迟同步时钟信号PLLOUT的0个周期～4个周期量而输出的延迟调整部320的结构，但延迟调整部320的结构不限定于图5所示的结构。例如，延迟调整部320也可以构成为具备与基准时钟信号RCK的1个周期量即原始振荡时钟信号Xtal的1个周期量相当的数量的D型触发器。在该结构的情况下，延迟调整部320能够根据来自控制部20的控制，使边沿检测信号ED延迟到基准时钟信号RCK的1个周期的任意定时，并作为同步复位信号SR而输出。由此，在半导体集成电路2中，即便在搭载于不同的各种装置的情况下，也能够适当地变更内部时钟信号ICK的相位调整量。另外，延迟调整部320的结构只要采用使边沿检测信号ED延迟并作为同步复位信号SR输出的结构即可，可以为任意结构。

另外，在延迟调整部320不是变更使边沿检测信号ED延迟的时间的结构的情况下，即，在为内部时钟信号ICK的相位调整量固定的结构的情况下，也可以采用不具备选择器3205而将最终级的D型触发器(图5中的D-FF3204)的输出信号作为同步复位信号SR向时钟分频电路31输出的结构。

这里，说明针对使半导体集成电路2所具备的大规模电路块32内的各个电路要素进行动作的内部时钟信号ICK进行的相位调整的动作。图6是示出本发明的第2实施方式的半导体集成电路2中的相位调整的动作的时序图。在图6中，与图3所示的第1实施方式的半导体集成电路1中的相位调整的动作同样，示出半导体集成电路2中的内部时钟信号ICK的时钟路径的各个结构要素输出的信号的定时。更具体而言，示出原始振荡时钟信号Xtal、同步时钟信号PLLOUT、相位调整使能信号EN、边沿检测信号ED、同步复位信号SR以及内部时钟信号ICK各自的定时。另外，图6所示的原始振荡时钟信号Xtal的定时也与第1实施方式的半导体集成电路1中的原始振荡时钟信号Xtal的定时同样，也是边沿检测电路310检测上升沿的基准时钟信号RCK的定时。在以下的说明中，也与第1实施方式的半导体集成电路1中的相位调整的动作同样，说明边沿检测电路310检测原始振荡时钟信号Xtal的上升沿的情况。此外，在图6中，与图3所示的第1实施方式的半导体集成电路1中的相位调整的动作同样，作为在基于半导体集成电路2中的内部时钟信号ICK的定时产生的电源噪声(自噪声)的定时而示出瞬态电流的定时。

另外，半导体集成电路2是考虑通过传播延迟34而使时钟分频电路31生成的内部时钟信号ICK延迟的情况来调整内部时钟信号ICK的相位的结构。因此，在图6中，作为内部时钟信号ICK的定时，示出延迟调整部320不调整同步复位信号SR的定时的情况下的内部时钟信号ICK(调整前)和延迟调整部320调整了同步复位信号SR的定时的情况下的内部时钟信号ICK(调整后)这两方。另外，图6所示的内部时钟信号ICK(调整后)的定时是延迟调整部320使边沿检测信号ED延迟了同步时钟信号PLLOUT的2个周期量并作为同步复位信号SR输出到时钟分频电路31的情况下的一例。即，在图6中，示出使时钟分频电路31生成的内部时钟信号ICK的相位与第1实施方式的半导体集成电路1同样地偏移了同步时钟信号PLLOUT的1个周期量的情况下的内部时钟信号ICK(调整前)的定时、以及使时钟分频电路31生成的内部时钟信号ICK的相位偏移了同步时钟信号PLLOUT的3个周期量的情况下的内部时钟信号ICK(调整后)的定时。另外，图6所示的内部时钟信号ICK是与图3所示的第1实施方式的半导体集成电路1中的相位调整的动作同样地对同步时钟信号PLLOUT进行了5分频的情况下的一例。即，图6所示的内部时钟信号ICK的频率与图3所示的第1实施方式的半导体集成电路1中的相位调整的动作同样地是同步时钟信号PLLOUT的1/5倍的频率。

在半导体集成电路2中，也与第1实施方式的半导体集成电路1同样，当装置的***基板的电源接通且控制部20起动了时，开始相位调整的动作。此时，首先，控制部20与第1实施方式的半导体集成电路1同样地将相位调整使能信号EN设为“High”电平。由此，边沿检测电路310根据相位调整使能信号EN的“High”电平，检测原始振荡时钟信号Xtal的上升沿。在图6中，也与图3所示的第1实施方式的半导体集成电路1中的相位调整的动作同样地，示出边沿检测电路310在时刻t01检测到原始振荡时钟信号Xtal的上升沿的情况下的动作。

边沿检测电路310在时刻t01检测到原始振荡时钟信号Xtal的上升沿时，将同步时钟信号PLLOUT的1个周期量的边沿检测信号ED向延迟调整部320输出。即，边沿检测电路310在时刻t01将边沿检测信号ED设为“High”电平，之后，在时刻t11将边沿检测信号ED设为“Low”电平。

这里，考虑延迟调整部320不使从边沿检测电路310输出的边沿检测信号ED延迟而作为同步复位信号SR输出到时钟分频电路31的情况。在该情况下，时钟分频电路31生成的内部时钟信号ICK通过传播延迟34而延迟，在内部时钟信号ICK(调整前)的定时向大规模电路块32内的各个电路要素输出。如内部时钟信号ICK的转变期间B内所示，该内部时钟信号ICK(调整前)的上升沿的定时接近原始振荡时钟信号Xtal的上升沿的定时。因此，半导体集成电路2的输出信号OUT的电平的变化(转变)所产生的电源噪声(自噪声)可能成为在时钟供给电路(石英振子)振荡的原始振荡时钟信号Xtal或比较器10输出的基准时钟信号RCK的上升沿引起抖动的原因。

更具体而言，在图6所示的内部时钟信号ICK(调整前)的定时，时刻t13处的内部时钟信号ICK的上升沿的定时接近时刻t03处的原始振荡时钟信号Xtal的上升沿的定时。因此，图6中虚线所示的、与内部时钟信号ICK(调整前)的各个上升沿同步地较多流动的瞬态电流(调整前)所产生的电源噪声(自噪声)可能成为在时刻t03的原始振荡时钟信号Xtal(基准时钟信号RCK)的上升沿引起抖动的原因。

因此，在半导体集成电路2中，延迟调整部320使从边沿检测电路310输出的边沿检测信号ED以同步时钟信号PLLOUT的周期单位而延迟，并作为同步复位信号SR向时钟分频电路31输出。在图6中，延迟调整部320使边沿检测信号ED延迟同步时钟信号PLLOUT的2个周期量并作为同步复位信号SR向时钟分频电路31输出。因此，延迟调整部320在时刻t21将同步复位信号SR设为“High”电平，之后，在时刻t22将同步复位信号SR设为“Low”电平。由此，时钟分频电路31通过从延迟调整部320输出的同步复位信号SR的“High”电平而对分频的动作进行复位，从同步复位信号SR成为“Low”电平即复位被解除的时刻t22起，开始输出对同步时钟信号PLLOUT进行分频后的内部时钟信号ICK。另外，时钟分频电路31从时刻t22开始了输出的内部时钟信号ICK也通过传播延迟34而延迟。因此，时钟分频电路31从时刻t22开始了输出的内部时钟信号ICK从由传播延迟34延迟后的时刻t23起，在内部时钟信号ICK(调整后)的定时向大规模电路块32内的各个电路要素输出。如内部时钟信号ICK的转变期间A内所示，该内部时钟信号ICK(调整后)的上升沿的定时远离原始振荡时钟信号Xtal的上升沿的定时。即，时钟分频电路31输出的内部时钟信号ICK(调整后)成为从边沿检测电路310检测到的原始振荡时钟信号Xtal的上升沿的定时更加适当地偏移了相位的时钟信号。因此，半导体集成电路2的输出信号OUT的电平的变化(转变)所产生的电源噪声(自噪声)不会成为在时钟供给电路(石英振子)振荡的原始振荡时钟信号Xtal或比较器10输出的基准时钟信号RCK的上升沿引起抖动的原因。

更具体而言，在图6所示的内部时钟信号ICK(调整后)的定时，时刻t24处的内部时钟信号ICK的上升沿的定时远离时刻t03处的原始振荡时钟信号Xtal的上升沿的定时。因此，图6中实线所示的与内部时钟信号ICK(调整后)的各个上升沿同步地较多流动的瞬态电流(调整后)所产生的电源噪声(自噪声)不会成为在时刻t03时的原始振荡时钟信号Xtal(基准时钟信号RCK)的上升沿引起抖动的原因。

这样，在半导体集成电路2中，在边沿检测电路310检测到基准时钟信号RCK的上升沿之后，延迟调整部320使对时钟分频电路31进行复位的定时延迟。由此，在半导体集成电路2中，即便在内部时钟信号ICK的时钟路径中存在传播延迟的情况下，也使内部时钟信号ICK的上升沿的定时从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏移。由此，在半导体集成电路2中，也与第1实施方式的半导体集成电路1同样，由于向外部输出的输出信号OUT的电平的变化(转变)而在装置的***基板中产生的电源噪声(自噪声)的定时从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏离。因此，在半导体集成电路2中也与第1实施方式的半导体集成电路1同样，即便产生了电源噪声(自噪声)，该电源噪声也不会成为使基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿变动(引起抖动)的原因。换言之，在半导体集成电路2中也与第1实施方式的半导体集成电路1同样，消除了成为在基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿引起变动(抖动)的原因的电源噪声(自噪声)。

根据第2实施方式，构成一种半导体集成电路(半导体集成电路2)，该半导体集成电路(半导体集成电路2)还具备延迟调整部(延迟调整部320)，该延迟调整部(延迟调整部320)使边沿检测信号(边沿检测信号ED)以同步时钟信号(同步时钟信号PLLOUT)的周期单位而延迟。

此外，根据第2实施方式，构成一种半导体集成电路2，该半导体集成电路2还具备控制部(控制部20)，该控制部(控制部20)使边沿检测电路(边沿检测电路310)开始边沿(在第1实施方式中为上升沿)的检测，并且，将使边沿检测信号(边沿检测信号ED)延迟的时间设定于延迟调整部320。

如上所述，在第2实施方式的半导体集成电路2中，与第1实施方式的半导体集成电路1同样，边沿检测电路310检测基准时钟信号RCK的上升沿。此外，在第2实施方式的半导体集成电路2中，延迟调整部320使定时延迟而对时钟分频电路31进行复位。由此，在第2实施方式的半导体集成电路2中，即便在内部时钟信号ICK的时钟路径中存在传播延迟的情况下，也与第1实施方式的半导体集成电路1同样，使时钟分频电路31生成的内部时钟信号ICK的上升沿的定时从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏移。由此，在第2实施方式的半导体集成电路2中，也与第1实施方式的半导体集成电路1同样，即便在由于向外部输出的输出信号OUT的电平的变化(转变)而在搭载有第2实施方式的半导体集成电路2的装置(***)的***基板上产生了电源噪声(自噪声)的情况下，产生该电源噪声(自噪声)的定时也从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏离。由此，在第2实施方式的半导体集成电路2中，也与第1实施方式的半导体集成电路1同样，所产生的电源噪声(自噪声)不会成为使基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿变动(引起抖动)的原因。即，在第2实施方式的半导体集成电路2中，也与第1实施方式的半导体集成电路1同样，消除了在基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿引起变动(抖动)的定时产生电源噪声(自噪声)。

由此，即便是搭载有第2实施方式的半导体集成电路2的装置(***)，也与搭载有第1实施方式的半导体集成电路1的装置(***)同样，能够抑制由第2实施方式的半导体集成电路2所产生的电源噪声(自噪声)引起的***整体的性能的下降。

另外，在第2实施方式的半导体集成电路2中，说明了如下结构：通过延迟调整部320使边沿检测信号ED延迟了与(TICK-TDICK)的时间相当的固定的延迟时间而得到的同步复位信号SR，使时钟分频电路31生成的内部时钟信号ICK从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时以同步时钟信号PLLOUT的周期单位偏移相位。而且，在第2实施方式的半导体集成电路2中，也说明了延迟调整部320能够根据来自控制部20的控制，来变更使边沿检测信号ED延迟的同步时钟信号PLLOUT的周期的结构。但是，在第2实施方式的半导体集成电路2中，未说明通过控制部20来变更延迟调整部320使边沿检测信号ED延迟的同步时钟信号PLLOUT的周期的方法。例如，在第2实施方式的半导体集成电路2中也可以构成为，控制部20基于基准时钟信号RCK的上升沿的定时与内部时钟信号ICK的上升沿的定时的偏离量，即，基准时钟信号RCK与内部时钟信号ICK的相位的偏离量，来变更延迟调整部320使边沿检测信号ED延迟的同步时钟信号PLLOUT的周期。

(第3实施方式)

接着，对本发明的第3实施方式的半导体集成电路进行说明。本发明的第3实施方式的半导体集成电路为如下结构：基于基准时钟信号RCK与内部时钟信号ICK的相位的偏离量，在内部时钟信号ICK的时钟路径中考虑了传播延迟的定时，调整内部时钟信号ICK的相位。

图7是示出本发明的第3实施方式中的半导体集成电路的概要结构的框图。在图7所示的第3实施方式的半导体集成电路的结构中，包括与图2所示的第1实施方式的半导体集成电路1或者图4所示的第2实施方式的半导体集成电路2同样的结构要素。因此，在第3实施方式的半导体集成电路的结构要素中，针对与第1实施方式的半导体集成电路1或者第2实施方式的半导体集成电路2的结构要素同样的结构要素，标注相同的标号，省略与各个结构要素相关的详细说明。

图7所示的半导体集成电路3具备比较器10、控制部20、***PLL30、时钟分频电路31、边沿检测电路310、延迟调整部320、相位比较部330、虚设延迟部331、大规模电路块32以及输出缓冲器33。在半导体集成电路3中，对第2实施方式的半导体集成电路2追加了相位比较部330和虚设延迟部331。另外，在图7所示的半导体集成电路3的结构中，也与图4所示的第2实施方式的半导体集成电路2同样，通过传播延迟34而示意性示出内部时钟信号ICK的时钟路径的传播延迟。此外，半导体集成电路3具备PLL40、大规模电路块41、PLL50以及模拟电路51。

半导体集成电路3也与图2所示的第1实施方式的半导体集成电路1或图4所示的第2实施方式的半导体集成电路2同样，例如是由ASIC等实现的大规模的半导体集成电路。半导体集成电路3也与第1实施方式的半导体集成电路1或第2实施方式的半导体集成电路2同样，在搭载有半导体集成电路3的装置(***)中实现预先决定的功能。半导体集成电路3也与第1实施方式的半导体集成电路1或第2实施方式的半导体集成电路2同样，安装在用于构成装置的***的***基板上，基于从共同安装在同一***基板上的时钟供给电路输出的预先决定的频率的时钟信号，进行用于实现装置的***中的预先决定的功能的动作。在以下的说明中，与第1实施方式的半导体集成电路1或第2实施方式的半导体集成电路2同样，针对安装于装置的***基板的时钟供给电路是石英振子且半导体集成电路3基于石英振子振荡出的原始振荡时钟信号Xtal而动作的情况进行说明。

在半导体集成电路3中，比较器10将对波形进行整形后的原始振荡时钟信号Xtal除了供给到***PLL30、边沿检测电路310、PLL40以及PLL50之外，还供给到相位比较部330。

此外，在半导体集成电路3中，时钟分频电路31将生成的内部时钟信号ICK除了向大规模电路块32内的各个电路要素输出之外，还向虚设延迟部331输出。

此外，在半导体集成电路3中，控制部20决定内部时钟信号ICK的相位调整量并设定到延迟调整部320。更具体而言，控制部20决定在延迟调整部320中使边沿检测信号ED延迟的时间，即D型触发器的级数，将用于设定(选择)所决定的D型触发器的级数的延迟调整信号DA向延迟调整部320输出。另外，半导体集成电路3所具备的延迟调整部320的结构是图5所示的延迟调整部320的结构。因此，延迟调整部320的选择器3205根据从控制部20输出的延迟调整信号DA，选择边沿检测信号ED或4个D型触发器的输出信号中的任意1个信号，将选择出的信号作为同步复位信号SR而输出。

虚设延迟部331是模拟与内部时钟信号ICK的时钟路径的传播延迟相当的延迟量的电路。更具体而言，虚设延迟部331是模拟在将时钟分频电路31输出的内部时钟信号ICK的信号线引绕到大规模电路块32所具备的各个电路要素时、与各个电路要素的配置相应的传播延迟的延迟电路。即，虚设延迟部331模拟与传播延迟34相同的模拟延迟量。在图7所示的半导体集成电路3的结构中，示出通过串联连接了多个缓冲器电路的结构而模拟与传播延迟34相同的延迟量这一结构的虚设延迟部331。另外，虚设延迟部331模拟与传播延迟34相同的延迟量的结构不限定于图7所示的虚设延迟部331的结构，只要能够模拟与传播延迟34相同的延迟量，就也可以是任意的结构。虚设延迟部331使从时钟分频电路31输出的内部时钟信号ICK延迟与传播延迟34相同的延迟时间并向相位比较部330输出。

相位比较部330比较从比较器10输出的基准时钟信号RCK与虚设延迟部331延迟后的内部时钟信号ICK的相位。相位比较部330将基准时钟信号RCK作为基准的时钟信号，将虚设延迟部331延迟后的内部时钟信号ICK(以下称为“延迟内部时钟信号DICK”)作为比较对象的时钟信号，对各个时钟信号彼此的相位进行比较。相位比较部330将表示比较了基准时钟信号RCK与延迟内部时钟信号DICK的相位而得到的结果的相位比较结果信号PD向控制部20输出。另外，在相位比较部330输出的相位比较结果信号PD中，包括表示延迟内部时钟信号DICK的上升沿的相位相比基准时钟信号RCK的上升沿的相位是超前还是延迟的信息。

在半导体集成电路3中，控制部20基于从相位比较部330输出的相位比较结果信号PD，决定在延迟调整部320中使边沿检测信号ED延迟的时间，根据决定的结果，将内部时钟信号ICK的相位调整量设定到延迟调整部320。更具体而言，在半导体集成电路3中，控制部20决定通过延迟调整部320所具备的D型触发器而延迟的边沿检测信号ED的级数，将表示决定出的级数的信息作为延迟调整信号DA向延迟调整部320所具备的选择器3205输出。然后，在半导体集成电路3中，延迟调整部320所具备的选择器3205选择从延迟调整信号DA所表示的级数的D型触发器输出的输出信号，将选择出的信号作为同步复位信号SR向时钟分频电路31输出。由此，在半导体集成电路3中，根据相位比较部330所比较的基准时钟信号RCK与延迟内部时钟信号DICK的相位差，来变更时钟分频电路31生成的内部时钟信号ICK的相位，即，变更内部时钟信号ICK的相位调整量。

另外，在半导体集成电路3中，时钟分频电路31生成的内部时钟信号ICK也是与在控制部20向边沿检测电路310输出相位调整使能信号EN之后由边沿检测电路310检测到的基准时钟信号RCK的最初的上升沿的定时同步的时钟信号。但是，在半导体集成电路3中也与第2实施方式的半导体集成电路2同样，延迟调整部320使同步复位信号SR的定时延迟，因此，时钟分频电路31生成的内部时钟信号ICK是偏移了同步时钟信号PLLOUT的多个周期量的相位后的时钟信号。

因此，在半导体集成电路3中，与第2实施方式的半导体集成电路2同样，输出缓冲器33输出的输出信号OUT在延迟了由延迟调整部320延迟的同步时钟信号PLLOUT的多个周期量的定时，电平发生变化(转变)。另外，在半导体集成电路3中，也与第1实施方式的半导体集成电路1或第2实施方式的半导体集成电路2同样，输出信号OUT的电平变化(转变)所产生的电源噪声(自噪声)不会成为在时钟供给电路(石英振子)振荡的原始振荡时钟信号Xtal或比较器10输出的基准时钟信号RCK的上升沿引起抖动的原因。反而，在半导体集成电路3中，由于在与基准时钟信号RCK和延迟内部时钟信号DICK的相位差相应的定时，输出信号OUT的电平发生变化(转变)，因此，能够更加适当地抑制在原始振荡时钟信号Xtal或基准时钟信号RCK的上升沿可能引起的抖动。

另外，在半导体集成电路3中，内部时钟信号ICK的相位调整量与第2实施方式的半导体集成电路2不同，但半导体集成电路3中的针对内部时钟信号ICK的相位调整的动作与第2实施方式的半导体集成电路2是同样的。因此，省略与半导体集成电路3中的针对内部时钟信号ICK的相位调整的动作相关的详细说明。

这里，对相位比较部330的结构以及相位比较的动作的一例进行说明。图8是示出本发明的第3实施方式的半导体集成电路3所具备的相位比较部330的概要结构的一例以及相位比较部330的动作的一例的图。在图8的(a)中示出了相位比较部330的结构的一例。此外，在图8的(b)～图8的(d)中示出了图8的(a)所示的结构的相位比较部330中的相位比较动作的一例。此外，在图8的(e)中，示意性示出控制部20基于从相位比较部330输出的相位比较结果信号PD而决定的在延迟调整部320中使边沿检测信号ED延迟的时间(延迟调整值)的范围的一例。

首先，对图8的(a)所示的相位比较部330的结构进行说明。另外，在半导体集成电路3中，也与第1实施方式的半导体集成电路1或第2实施方式的半导体集成电路2同样，基准时钟信号RCK是与原始振荡时钟信号Xtal同样的时钟信号。在以下的说明中，针对相位比较部330比较延迟内部时钟信号DICK与原始振荡时钟信号Xtal的相位的情况进行说明。

在相位比较部330中，将原始振荡时钟信号Xtal作为进行相位比较的基准的时钟信号，将延迟内部时钟信号DICK作为进行相位比较的对象的时钟信号。相位比较部330具备D型触发器(D-FF)3301和计数器3302。在相位比较部330中，作为D-FF3301的数据输入而被输入了延迟内部时钟信号DICK，作为D-FF3301的时钟输入而被输入了原始振荡时钟信号Xtal。而且，在相位比较部330中，向计数器3302输入从D-FF3301输出的输出信号FFOUT。此外，在相位比较部330中，作为计数器3302的时钟输入而被输入了原始振荡时钟信号Xtal。而且，在相位比较部330中，将计数器3302的输出信号作为相位比较结果信号PD而输出。

在相位比较部330中，D-FF3301在原始振荡时钟信号Xtal的上升沿的定时取入并保持延迟内部时钟信号DICK的电平。此外，在相位比较部330中，计数器3302在原始振荡时钟信号Xtal的上升沿的定时，对从D-FF3301输出的输出信号FFOUT即所保持的延迟内部时钟信号DICK的电平进行计数。另外，计数器3302将D-FF3301输出的输出信号FFOUT为“High”电平时计数预先决定的次数、即在原始振荡时钟信号Xtal中的预先决定的周期的期间。而且，在相位比较部330中，将计数器3302计数了预先决定的次数而得到的结果的值(计数值)作为相位比较结果信号PD输出。即，相位比较部330将计数器3302在原始振荡时钟信号Xtal的上升沿的定时计数的、延迟内部时钟信号DICK为“High”电平的次数作为表示延迟内部时钟信号DICK的上升沿的相位相比于原始振荡时钟信号Xtal的上升沿的相位是超前还是延迟的信息(相位比较结果信号PD)而输出。

接着，使用图8的(b)～图8的(d)，对图8的(a)所示的相位比较部330中的相位比较动作的一例进行说明。如果相位比较部330所具备的计数器3302对从D-FF3301输出的输出信号FFOUT的“High”电平进行计数的原始振荡时钟信号Xtal的周期是能够进行多次计数的周期，则其长度即所计数的次数没有特别规定。在以下的说明中，作为一例，相位比较部330所具备的计数器3302仅在原始振荡时钟信号Xtal的32个周期量的期间，对从D-FF3301输出的输出信号FFOUT的“High”电平进行计数。

首先，针对延迟内部时钟信号DICK的上升沿的相位相比于原始振荡时钟信号Xtal的上升沿的相位始终延迟的情况下的动作进行说明。即，针对以延迟内部时钟信号DICK的上升沿的相位比原始振荡时钟信号Xtal的上升沿的相位延迟的状态而稳定的情况进行说明。在该情况下，如图8的(b)所示，D-FF3301在原始振荡时钟信号Xtal的上升沿的定时即时刻t31和时刻t32，取入并保持延迟内部时钟信号DICK的“High”电平。然后，D-FF3301将保持的“High”电平的输出信号FFOUT向计数器3302输出。因此，计数器3302对D-FF3301在原始振荡时钟信号Xtal的上升沿的定时输出的输出信号FFOUT的“High”电平进行32次计数，输出计数值＝32的相位比较结果信号PD。

接着，针对延迟内部时钟信号DICK的上升沿的相位相比于原始振荡时钟信号Xtal的上升沿的相位始终超前的情况下的动作进行说明。即，针对以延迟内部时钟信号DICK的上升沿的相位比原始振荡时钟信号Xtal的上升沿的相位超前的状态而稳定的情况进行说明。在该情况下，如图8的(c)所示，D-FF3301在原始振荡时钟信号Xtal的上升沿的定时即时刻t31和时刻t32，取入并保持延迟内部时钟信号DICK的“Low”电平。然后，D-FF3301将保持的“Low”电平的输出信号FFOUT向计数器3302输出。因此，计数器3302不对D-FF3301在原始振荡时钟信号Xtal的上升沿的定时输出的输出信号FFOUT的“High”电平进行32次计数，而是输出计数值＝0的相位比较结果信号PD。

接着，针对包括延迟内部时钟信号DICK的上升沿的相位相比原始振荡时钟信号Xtal的上升沿的相位延迟时和超前时的情况下的动作进行说明。即，由于延迟内部时钟信号DICK的上升沿的相位与原始振荡时钟信号Xtal的上升沿的相位一致，因此，针对未稳定于一方的状态的情况进行说明。在该情况下，如图8的(d)所示，D-FF3301在原始振荡时钟信号Xtal的上升沿的定时即时刻t31和时刻t32，取入并保持延迟内部时钟信号DICK的“High”电平或“Low”电平。然后，D-FF3301将保持的“High”电平或“Low”电平的输出信号FFOUT向计数器3302输出。因此，计数器3302仅对D-FF3301在原始振荡时钟信号Xtal的上升沿的定时输出的输出信号FFOUT的“High”电平进行计数，输出计数值为31～1之间的相位比较结果信号PD。在图8的(d)中，示出计数器3302输出计数值≒15(接近计数值＝15的范围的多个值)的相位比较结果信号PD的情况下的一例。

根据这样的结构和动作，相位比较部330将表示比较延迟内部时钟信号DICK与原始振荡时钟信号Xtal的相位而得到的结果的相位比较结果信号PD向控制部20输出。即，相位比较部330将根据原始振荡时钟信号Xtal的上升沿的相位相对于延迟内部时钟信号DICK的上升沿的相位的状态而不同的计数值的相位比较结果信号PD向控制部20输出。由此，在半导体集成电路3中，控制部20基于从相位比较部330输出的相位比较结果信号PD所表示的计数值，决定在延迟调整部320中使边沿检测信号ED延迟的时间，作为内部时钟信号ICK的相位调整量。

另外，在图8的(a)～图8的(d)中示出了在原始振荡时钟信号Xtal中的预先决定的周期的期间内对延迟内部时钟信号DICK的电平为“High”电平时进行计数的结构和动作的相位比较部330。但是，相位比较部330不限定于图8的(a)～图8的(d)所示的结构和动作的相位比较部。更具体而言，半导体集成电路3所具备的相位比较部330只要能够对延迟内部时钟信号DICK与原始振荡时钟信号Xtal的相位进行比较，并且至少输出表示延迟内部时钟信号DICK的上升沿的相位与基准时钟信号RCK的上升沿的相位是否一致的相位比较结果信号PD即可，可以是任意的结构和动作的相位比较部。

接着，使用图8的(e)，对控制部20决定在延迟调整部320中使边沿检测信号ED延迟的时间(延迟调整值)的动作的一例进行说明。控制部20在从相位比较部330输出的相位比较结果信号PD所表示的计数值表示延迟内部时钟信号DICK与原始振荡时钟信号Xtal的相位以延迟的状态或超前的状态而稳定的范围内，决定在延迟调整部320中使边沿检测信号ED延迟的时间(延迟调整值)。换言之，控制部20在从相位比较部330输出的相位比较结果信号PD所表示的计数值表示延迟内部时钟信号DICK的上升沿的相位与原始振荡时钟信号Xtal的上升沿的相位不一致的范围内，决定延迟调整部320所具备的D型触发器的级数。

如上所述，相位比较部330在延迟内部时钟信号DICK的上升沿的相位是比原始振荡时钟信号Xtal的上升沿的相位延迟的状态时，输出计数值＝32的相位比较结果信号PD。此外，相位比较部330在延迟内部时钟信号DICK的上升沿的相位是比原始振荡时钟信号Xtal的上升沿的相位超前的状态时，输出计数值＝0的相位比较结果信号PD。此外，相位比较部330在延迟内部时钟信号DICK的上升沿的相位是与原始振荡时钟信号Xtal的上升沿的相位一致的状态时，输出计数值为31～1之间的相位比较结果信号PD。

因此，控制部20将从相位比较部330输出的相位比较结果信号PD所表示的计数值表示延迟内部时钟信号DICK与原始振荡时钟信号Xtal的相位是延迟的状态或超前的状态的范围，决定为延迟调整值。即，控制部20决定从相位比较部330输出的相位比较结果信号PD所表示的计数值为计数值＝32或计数值＝0的范围(图8的(e)所示的“相位＝一致”以外的范围)的延迟调整值，将用于设定(选择)成为该延迟调整值的D型触发器的级数的延迟调整信号DA向延迟调整部320输出。

另外，在半导体集成电路3中，也与第1实施方式的半导体集成电路1或第2实施方式的半导体集成电路2同样，在将装置的***基板的电源接通且控制部20起动了时，开始相位调整的动作，将相位调整使能信号EN设为“High”电平。但是，在半导体集成电路3中，在控制部20起动了时的相位调整的动作中输出到延迟调整部320的延迟调整信号DA不一定是表示延迟内部时钟信号DICK与原始振荡时钟信号Xtal的相位是延迟的状态或超前的状态的范围的延迟调整值。即，还考虑在以控制部20起动了时设定于延迟调整部320的D型触发器的级数进行动作之后由相位比较部330进行了相位比较的结果是，延迟内部时钟信号DICK的上升沿的相位是与原始振荡时钟信号Xtal的上升沿的相位一致的状态。在该情况下，控制部20将相位调整使能信号EN暂时设为“Low”电平，将成为不同的延迟调整值的延迟调整信号DA向延迟调整部320输出，将相位调整使能信号EN再次设为“High”电平。即，控制部20在从相位比较部330输出了表示延迟内部时钟信号DICK的上升沿的相位与原始振荡时钟信号Xtal的上升沿的相位一致的相位比较结果信号PD的情况下，与起动时同样地重新进行相位调整的动作。由此，延迟调整部320将由选择器3205选择了从不同级数的D型触发器输出的输出信号而得到的同步复位信号SR向时钟分频电路31输出，时钟分频电路31重新生成不同相位的内部时钟信号ICK，向大规模电路块32内的各个电路要素输出。

另外，控制部20在从相位比较部330进一步输出表示延迟内部时钟信号DICK的上升沿的相位与原始振荡时钟信号Xtal的上升沿的相位一致的相位比较结果信号PD的情况下，同样地重新进行相位调整的动作，由此，变更时钟分频电路31生成的内部时钟信号ICK的相位。即，控制部20根据从相位比较部330输出的相位比较结果信号PD而反复进行相位调整的动作，由此，变更时钟分频电路31生成的内部时钟信号ICK的相位调整量。

另外，控制部20也可以为预先存储有变更了时钟分频电路31生成的内部时钟信号ICK的相位调整量的最终的延迟调整值的结构。在该情况下，在搭载有半导体集成电路3的装置(***)中，例如在从不断开***基板的电源而降低消耗电力的、即在持续生成基准时钟信号RCK的状态下停止其他结构要素的动作的待机模式或休眠模式等低消耗电力模式恢复到通常的动作模式时，能够基于所存储的延迟调整值，来变更时钟分频电路31生成的内部时钟信号ICK的相位调整量。由此，在搭载有半导体集成电路3的装置(***)中，相比控制部20根据从相位比较部330输出的相位比较结果信号PD而反复进行相位调整的动作，能够更快地恢复到通常的动作模式。即，在搭载有半导体集成电路3的装置(***)中，如果不存在原始振荡时钟信号Xtal与内部时钟信号ICK的相位的关系变化的情况，则不进行用于变更时钟分频电路31生成的内部时钟信号ICK的相位调整量的相位调整的动作，能够利用以前的延迟调整值。

另外，在图8的(e)中，说明了如下动作：将从相位比较部330输出的相位比较结果信号PD所表示的计数值为计数值＝32或计数值＝0的范围以外设为“相位＝一致”的范围，仅将该“相位＝一致”范围以外、即相位比较结果信号PD所表示的计数值为计数值＝32或计数值＝0的情况设为要决定的延迟调整值。但是，例如也考虑在由半导体集成电路3产生的电源噪声(自噪声)引起的、时钟供给电路(石英振子)振荡的原始振荡时钟信号Xtal或比较器10输出的基准时钟信号RCK的上升沿的变动(抖动)中存在容许范围。在该情况下，控制部20也可以扩宽“相位＝延迟”或“相位＝超前”的范围，将相位比较结果信号PD所表示的计数值例如为计数值＝3～计数值＝30之间的情况设为“相位＝一致”的范围。

这样，在半导体集成电路3中，通过虚设延迟部331来模拟通过内部时钟信号ICK的时钟路径的传播延迟(传播延迟34)而向大规模电路块32所具备的各个电路要素输入的内部时钟信号ICK的延迟。此外，在半导体集成电路3中，相位比较部330对基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的相位与虚设延迟部331延迟后的内部时钟信号ICK(延迟内部时钟信号DICK)的上升沿的相位进行比较。而且，在半导体集成电路3中，控制部20基于从相位比较部330输出的相位比较结果信号PD，对延迟调整部320设定在延迟调整部320中使边沿检测信号ED延迟的时间、即时钟分频电路31生成的内部时钟信号ICK的相位调整量。由此，在半导体集成电路3中，即便在内部时钟信号ICK的时钟路径中存在传播延迟的情况下，也将内部时钟信号ICK的上升沿的定时从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏移。由此，在半导体集成电路3中，也与第1实施方式的半导体集成电路1或第2实施方式的半导体集成电路2同样，由于向外部输出的输出信号OUT的电平的变化(转变)而在装置的***基板中产生的电源噪声(自噪声)的定时从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏离。因此，在半导体集成电路3中，也与第1实施方式的半导体集成电路1或第2实施方式的半导体集成电路2同样，即便产生了电源噪声(自噪声)，该电源噪声也不会成为使基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿变动(引起抖动)的原因。换言之，在半导体集成电路3中，也与第1实施方式的半导体集成电路1或第2实施方式的半导体集成电路2同样，消除了成为在基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿引起变动(抖动)的原因的电源噪声(自噪声)。

根据第3实施方式，构成一种半导体集成电路(半导体集成电路3)，该半导体集成电路(半导体集成电路3)还具备：延迟部(虚设延迟部331)，其模拟分频时钟信号(内部时钟信号ICK)的路径的传播延迟(传播延迟34)，使内部时钟信号ICK延迟与传播延迟相应的时间；以及相位比较部(相位比较部330)，其对基准时钟信号(也可以是基准时钟信号RCK、原始振荡时钟信号Xtal)与虚设延迟部331延迟后的内部时钟信号ICK的相位进行比较。

此外，根据第3实施方式，构成一种半导体集成电路3，该半导体集成电路3的延迟调整部(延迟调整部320)使边沿检测信号(边沿检测信号ED)延迟基于相位比较部330的相位比较结果而设定的同步时钟信号(同步时钟信号PLLOUT)的周期量的时间。

此外，根据第3实施方式，构成一种半导体集成电路3，该半导体集成电路3还具备控制部(控制部20)，该控制部(控制部20)使边沿检测电路(边沿检测电路310)开始检测边沿(在第1实施方式中为上升沿)，并且基于相位比较部330的相位比较结果，对延迟调整部320设定使边沿检测信号ED延迟的时间。

如上所述，在第3实施方式的半导体集成电路3中，与第1实施方式或第2实施方式的半导体集成电路同样，边沿检测电路310检测基准时钟信号RCK的上升沿。此外，在第3实施方式的半导体集成电路3中，与第2实施方式的半导体集成电路2同样，延迟调整部320使定时延迟而将时钟分频电路31复位。此时，在第3实施方式的半导体集成电路3中，控制部20基于相位比较部330对基准时钟信号RCK的上升沿的相位与虚设延迟部331延迟后的内部时钟信号ICK(延迟内部时钟信号DICK)的上升沿的相位进行比较而得到的相位比较结果信号PD，对延迟调整部320设定延迟调整部320使将时钟分频电路31复位的定时延迟的时间。由此，在第3实施方式的半导体集成电路3中，即便在内部时钟信号ICK的时钟路径中存在传播延迟的情况下，也与第1实施方式或第2实施方式的半导体集成电路同样，将时钟分频电路31生成的内部时钟信号ICK的上升沿的定时从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏移。由此，在第3实施方式的半导体集成电路3中，也与第1实施方式或第2实施方式的半导体集成电路同样，即便在由于向外部输出的输出信号OUT的电平的变化(转变)而在搭载有第3实施方式的半导体集成电路3的装置(***)的***基板中产生了电源噪声(自噪声)的情况下，产生该电源噪声(自噪声)的定时也从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏离。由此，在第3实施方式的半导体集成电路3中，也与第1实施方式或第2实施方式的半导体集成电路同样，所发生的电源噪声(自噪声)不会成为使基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿变动(引起抖动)的原因。即，在第3实施方式的半导体集成电路3中，也与第1实施方式或第2实施方式的半导体集成电路同样，消除了在基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿引起变动(抖动)的定时产生电源噪声(自噪声)。

由此，即便是搭载有第3实施方式的半导体集成电路3的装置(***)，也与搭载有第1实施方式或第2实施方式的半导体集成电路的装置(***)同样，能够抑制由第3实施方式的半导体集成电路3产生的电源噪声(自噪声)引起的***整体的性能的下降。

另外，在第3实施方式的半导体集成电路3中，说明了如下结构：控制部20根据从相位比较部330输出的相位比较结果信号PD而反复进行相位调整的动作，由此，依次变更时钟分频电路31生成的内部时钟信号ICK的相位调整量。这是基于相位比较部330为输出表示延迟内部时钟信号DICK的上升沿的相位相比于基准时钟信号RCK的上升沿的相位是超前还是延迟的相位比较结果信号PD这一结构而得到的。但是，如上所述，半导体集成电路3所具备的相位比较部330只要能够比较延迟内部时钟信号DICK与原始振荡时钟信号Xtal的相位即可，可以是任意的结构和动作的相位比较部。因此，半导体集成电路3所具备的相位比较部330例如也可以为如下结构：对延迟内部时钟信号DICK的上升沿的相位与基准时钟信号RCK的上升沿的相位进行比较，输出包含表示相位的偏离量的大小的信息在内的相位比较结果信号PD。在该情况下，控制部20即便不反复进行相位调整的动作，也能够基于从相位比较部330输出的1次的相位比较结果信号PD，立即决定在延迟调整部320中使边沿检测信号ED延迟的时间。而且，在该情况下，控制部20也可以进行如下动作：根据决定的结果，仅对延迟调整部320设定1次由时钟分频电路31生成的内部时钟信号ICK的相位调整量。

另外，在第2实施方式或第3实施方式的半导体集成电路中说明了如下结构：通过延迟调整部320以同步时钟信号PLLOUT的周期单位使边沿检测信号ED延迟得到的同步复位信号SR，使时钟分频电路31生成的内部时钟信号ICK的上升沿的定时从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时以同步时钟信号PLLOUT的周期单位而偏移了相位。但是，在第2实施方式或第3实施方式的半导体集成电路中，内部时钟信号ICK的时钟路径的传播延迟(传播延迟34)的延迟量不一定限于以同步时钟信号PLLOUT的周期单位来表示。即，在第2实施方式或第3实施方式的半导体集成电路中，向大规模电路块32所具备的各个电路要素输入的内部时钟信号ICK的延迟时间也考虑是同步时钟信号PLLOUT的周期之间的时间。即便在该情况下，在第2实施方式或第3实施方式的半导体集成电路中，也使时钟分频电路31生成的内部时钟信号ICK的相位以同步时钟信号PLLOUT的周期单位偏移，因此，所产生的电源噪声(自噪声)不会成为使基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿变动(引起抖动)的原因。但是，在第2实施方式或第3实施方式的半导体集成电路中，使时钟分频电路31生成的内部时钟信号ICK的上升沿的定时从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏移的量(内部时钟信号ICK的相位调整量)不限于同步时钟信号PLLOUT的周期单位。例如，在第2实施方式或第3实施方式的半导体集成电路中，也可以构成为使时钟分频电路31生成的内部时钟信号ICK的上升沿的定时与内部时钟信号ICK的时钟路径中的传播延迟配合地从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏移。

(第4实施方式)

接着，对本发明的第4实施方式的半导体集成电路进行说明。本发明的第4实施方式的半导体集成电路构成为，考虑在内部时钟信号ICK的时钟路径中存在不是同步时钟信号PLLOUT的周期单位的时间的传播延迟，将内部时钟信号ICK的相位调整为与内部时钟信号ICK的传播延迟相应的定时。

图9是示出本发明的第4实施方式中的半导体集成电路的概要结构的框图。在图9所示的第4实施方式的半导体集成电路的结构中，包括与图2所示的第1实施方式的半导体集成电路1、图4所示的第2实施方式的半导体集成电路2、图7所示的第3实施方式的半导体集成电路3同样的结构要素。因此，在第4实施方式的半导体集成电路的结构要素中，针对与第1实施方式的半导体集成电路1、第2实施方式的半导体集成电路2、第3实施方式的半导体集成电路3的结构要素同样的结构要素，标注相同的标号，省略与各个结构要素相关的详细说明。

图9所示的半导体集成电路4具备比较器10、控制部20、***PLL30、时钟分频电路31、边沿检测电路310、延迟调整部320、相位比较部330、虚设延迟部331、延迟微调整部340、大规模电路块32以及输出缓冲器33。在半导体集成电路4中，对第3实施方式的半导体集成电路3追加了延迟微调整部340。另外，在图9所示的半导体集成电路4的结构中，也与图4所示的第2实施方式的半导体集成电路2或图7所示的第3实施方式的半导体集成电路3同样，通过传播延迟34而示意性示出内部时钟信号ICK的时钟路径的传播延迟。此外，半导体集成电路4具备PLL40、大规模电路块41、PLL50以及模拟电路51。

半导体集成电路4也与图2所示的第1实施方式的半导体集成电路1、图4所示的第2实施方式的半导体集成电路2、图7所示的第3实施方式的半导体集成电路3同样，例如是由ASIC等实现的大规模的半导体集成电路。半导体集成电路4也与第1实施方式的半导体集成电路1、第2实施方式的半导体集成电路2、第3实施方式的半导体集成电路3同样，在搭载有半导体集成电路4的装置(***)中实现预先决定的功能。半导体集成电路4也与第1实施方式的半导体集成电路1、第2实施方式的半导体集成电路2、第3实施方式的半导体集成电路3同样，安装在用于构成装置的***的***基板上，基于从共同安装在同一***基板上的时钟供给电路输出的预先决定的频率的时钟信号，进行用于实现装置的***中的预先决定的功能的动作。在以下的说明中，与第1实施方式的半导体集成电路1、第2实施方式的半导体集成电路2、第3实施方式的半导体集成电路3同样，针对安装于装置的***基板的时钟供给电路是石英振子且半导体集成电路4基于石英振子振荡出的原始振荡时钟信号Xtal而动作的情况进行说明。

在半导体集成电路4中，将时钟分频电路31生成的内部时钟信号ICK向延迟微调整部340输出，将延迟微调整部340输出的内部时钟信号ICKD向大规模电路块32内的各个电路要素输出。此外，在半导体集成电路4中，向虚设延迟部331输入的内部时钟信号ICK被延迟微调整部340输出的内部时钟信号ICKD代替。即，在第3实施方式的半导体集成电路3中输出到各个结构要素的内部时钟信号ICK在半导体集成电路4中被延迟微调整部340输出的内部时钟信号ICKD代替。

延迟微调整部340根据来自控制部20的控制，使从时钟分频电路31输出的内部时钟信号ICK延迟同步时钟信号PLLOUT的1个周期内的时间。即，延迟微调整部340对内部时钟信号ICK的上升沿的定时进行微调整，以与内部时钟信号ICK的时钟路径中的传播延迟34更加一致。延迟微调整部340将延迟后的内部时钟信号ICK作为内部时钟信号ICKD而向大规模电路块32内的各个电路要素以及虚设延迟部331输出。

这里，对延迟微调整部340的结构的一例进行说明。图10是示出了本发明的第4实施方式的半导体集成电路4所具备的延迟微调整部340的概要结构的一例的框图。延迟微调整部340具备4个缓冲器电路3401～缓冲器电路3404、以及选择器3405。在延迟微调整部340中，按照缓冲器电路3401、缓冲器电路3402、缓冲器电路3403、缓冲器电路3404的顺序依次连接，输入到延迟微调整部340的内部时钟信号ICK以及各个缓冲器电路的输出信号作为选择器3405的输入信号而连接。而且，在延迟微调整部340中，将选择器3405选择出的输入信号作为内部时钟信号ICKD而输出。

在延迟微调整部340中，各个缓冲器电路将输入的内部时钟信号ICK或者前级的缓冲器电路的输出信号延迟缓冲器电路中的元件的延迟时间而输出。此外，在延迟微调整部340中，选择器3405根据来自控制部20的控制，选择内部时钟信号ICK或4个缓冲器电路的输出信号中的任意1个信号，将选择出的信号作为内部时钟信号ICKD而输出。

通过这样的结构，延迟微调整部340根据来自控制部20的控制，将从时钟分频电路31输出的内部时钟信号ICK直接作为内部时钟信号ICKD而向大规模电路块32内的各个电路要素输出，或者将内部时钟信号ICK延迟缓冲器电路的1个量～4个量，作为内部时钟信号ICKD而向大规模电路块32内的各个电路要素输出。由此，在半导体集成电路4中构成为，与第3实施方式的半导体集成电路3同样，使大规模电路块32内的各个电路要素动作的内部时钟信号ICKD偏移了同步时钟信号PLLOUT的1个周期量～5个周期量的相位，并且，进一步偏移了缓冲器电路的1个量～4个量的相位。

另外，在图10中示出了将内部时钟信号ICK直接输出或者延迟缓冲器电路的1个量～4个量而输出的延迟微调整部340的结构，但延迟微调整部340的结构不限于图10所示的结构。例如，延迟微调整部340也可以构成为具备能够设定同步时钟信号PLLOUT的1个周期量的延迟时间的数量的缓冲器电路。在该结构的情况下，延迟微调整部340能够根据来自控制部20的控制，使内部时钟信号ICK延迟到同步时钟信号PLLOUT的1个周期的任意定时，并作为内部时钟信号ICKD而输出。由此，在半导体集成电路2中，即便在搭载于不同的各种装置的情况下，也能够适当地变更内部时钟信号ICKD的相位调整量。另外，延迟微调整部340的结构只要是使内部时钟信号ICK延迟并作为内部时钟信号ICKD而输出的结构即可，可以是任意的结构。

另外，延迟微调整部340也可以不是变更使内部时钟信号ICK延迟的时间的结构，即，是内部时钟信号ICK的相位调整量固定的结构。在该情况下，延迟微调整部340构成为不具备选择器3405，将最终级的缓冲器电路(在图10中为缓冲器电路3404)的输出信号作为内部时钟信号ICKD而向大规模电路块32内的各个电路要素以及虚设延迟部331输出。

虚设延迟部331使从延迟微调整部340输出的内部时钟信号ICKD延迟与传播延迟34相同的延迟时间，作为延迟内部时钟信号DICK而向相位比较部330输出。

另外，在半导体集成电路4中，在控制部20基于与第3实施方式的半导体集成电路3中的内部时钟信号ICK的相位调整同样的考虑方法对内部时钟信号ICK的相位进行微调整时，决定由延迟微调整部340使内部时钟信号ICK延迟的时间，根据所决定的结果，对延迟微调整部340设定内部时钟信号ICK的相位调整量。此时，用于控制部20对延迟微调整部340设定内部时钟信号ICK的相位调整量的信号也可以是与用于控制部20对延迟调整部320设定内部时钟信号ICK的相位调整量的延迟调整信号DA同样的信号。在图9所示的半导体集成电路4中，示出了控制部20也将延迟调整信号DA向延迟微调整部340输出的结构。即，示出了控制部20通过延迟调整信号DA来设定使延迟调整部320和延迟微调整部340分别对应的信号延迟的时间的结构。在该情况下，在半导体集成电路4中，控制部20决定通过延迟微调整部340所具备的缓冲器电路而延迟的内部时钟信号ICK的级数，将表示决定出的级数的信息作为延迟调整信号DA而向延迟微调整部340所具备的选择器3405输出。而且，在半导体集成电路4中，延迟微调整部340所具备的选择器3405选择从延迟调整信号DA所表示的级数的缓冲器电路输出的输出信号，将选择出的信号作为内部时钟信号ICKD而向大规模电路块32内的各个电路要素以及虚设延迟部331输出。由此，在半导体集成电路4中，根据相位比较部330比较的基准时钟信号RCK与包括延迟微调整部340所调整的延迟时间在内的延迟内部时钟信号DICK的相位差，来变更时钟分频电路31生成的内部时钟信号ICK的相位，即，变更延迟微调整部340延迟前的内部时钟信号ICK的相位调整量。

因此，在半导体集成电路4中，与第3实施方式的半导体集成电路3相比，在输出缓冲器33输出的输出信号OUT延迟了由延迟微调整部340延迟的同步时钟信号PLLOUT的1周期内的时间量的定时，电平发生变化(转变)。另外，在半导体集成电路4中，也与第1实施方式的半导体集成电路1、第2实施方式的半导体集成电路2、第3实施方式的半导体集成电路3同样，因输出信号OUT的电平变化(转变)而产生的电源噪声(自噪声)不会成为在时钟供给电路(石英振子)振荡的原始振荡时钟信号Xtal或比较器10输出的基准时钟信号RCK的上升沿引起抖动的原因。反而，在半导体集成电路4中，在与基准时钟信号RCK和包括延迟微调整部340所调整的延迟时间在内的延迟内部时钟信号DICK之间的相位差相应的定时，输出信号OUT的电平发生变化(转变)，因此，与第3实施方式的半导体集成电路3相比，能够更加适当地抑制在原始振荡时钟信号Xtal或基准时钟信号RCK的上升沿可能引起的抖动。

另外，在半导体集成电路4中，内部时钟信号ICK的相位调整量与第2实施方式的半导体集成电路2或第3实施方式的半导体集成电路3不同，但半导体集成电路4中的针对内部时钟信号ICK的相位调整的动作与第2实施方式的半导体集成电路2或第3实施方式的半导体集成电路3相同。因此，省略与半导体集成电路4中的针对内部时钟信号ICK的相位调整的动作相关的详细说明。

这样，在半导体集成电路4中，延迟微调整部340使时钟分频电路31生成的内部时钟信号ICK延迟同步时钟信号PLLOUT的1个周期内的时间。此外，在半导体集成电路4中，与第3实施方式的半导体集成电路3同样，相位比较部330对基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的相位与由虚设延迟部331延迟后的内部时钟信号ICK(包括扩延迟微调整部340所调整的延迟时间在内的延迟内部时钟信号DICK)的上升沿的相位进行比较。而且，在半导体集成电路4中，控制部20基于从相位比较部330输出的相位比较结果信号PD，对延迟调整部320和延迟微调整部340分别设定在延迟调整部320中使边沿检测信号ED延迟的时间以及在延迟微调整部340中使内部时钟信号ICK延迟的时间，即，时钟分频电路31生成的内部时钟信号ICK的相位调整量。由此，在半导体集成电路4中，即便在内部时钟信号ICK的时钟路径中存在传播延迟的情况下，也使内部时钟信号ICK的上升沿的定时从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏移。由此，在半导体集成电路4中，与第1实施方式的半导体集成电路1、第2实施方式的半导体集成电路2、第3实施方式的半导体集成电路3同样，由于向外部输出的输出信号OUT的电平的变化(转变)而在装置的***基板中产生的电源噪声(自噪声)的定时从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏离。因此，在半导体集成电路4中，与第1实施方式的半导体集成电路1、第2实施方式的半导体集成电路2、第3实施方式的半导体集成电路3同样，即便产生了电源噪声(自噪声)，该电源噪声也不会成为使基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿变动(引起抖动)的原因。换言之，在半导体集成电路4中，也与第1实施方式的半导体集成电路1、第2实施方式的半导体集成电路2、第3实施方式的半导体集成电路3同样，消除了成为在基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿引起变动(抖动)的原因的电源噪声(自噪声)。

根据第4实施方式，构成一种半导体集成电路(半导体集成电路4)，该半导体集成电路(半导体集成电路4)还具备延迟微调整部(延迟微调整部340)，该延迟微调整部(延迟微调整部340)使分频时钟信号(内部时钟信号ICK)延迟同步时钟信号(同步时钟信号PLLOUT)的1个周期内的时间，延迟部(虚设延迟部331)使延迟微调整部340延迟后的内部时钟信号ICK进一步延迟与传播延迟(传播延迟34)相应的时间。

此外，根据第4实施方式，构成一种半导体集成电路4，该半导体集成电路4的延迟微调整部340使内部时钟信号ICK延迟基于相位比较部(相位比较部330)的相位比较结果而设定的时间。

此外，根据第4实施方式，构成一种半导体集成电路4，该半导体集成电路4还具备控制部(控制部20)，该控制部(控制部20)使边沿检测电路(边沿检测电路310)开始边沿(在第1实施方式中为上升沿)的检测，并且，基于相位比较部330的相位比较结果，对延迟调整部(延迟调整部320)设定使边沿检测信号(边沿检测信号ED)延迟的时间，并对延迟微调整部340设定使内部时钟信号ICK延迟的时间。

如上所述，在第4实施方式的半导体集成电路4中，与第1实施方式～第3实施方式的半导体集成电路同样，边沿检测电路310检测基准时钟信号RCK的上升沿。此外，在第4实施方式的半导体集成电路4中，与第2实施方式和第3实施方式的半导体集成电路同样，延迟调整部320使定时延迟而将时钟分频电路31复位。此时，在第4实施方式的半导体集成电路4中，控制部20基于相位比较部330对基准时钟信号RCK的上升沿的相位与由虚设延迟部331延迟后的内部时钟信号ICK(包括延迟微调整部340所调整的延迟时间在内的延迟内部时钟信号DICK)的上升沿的相位进行比较而得到的相位比较结果信号PD，对延迟调整部320设定延迟调整部320使将时钟分频电路31复位的定时延迟的时间。此外，在第4实施方式的半导体集成电路4中，控制部20对延迟微调整部340设定通过延迟微调整部340使时钟分频电路31生成的内部时钟信号ICK延迟的、同步时钟信号PLLOUT的1个周期内的时间。由此，在第4实施方式的半导体集成电路4中，即便在内部时钟信号ICK的时钟路径中存在传播延迟的情况下，也与第1实施方式～第3实施方式的半导体集成电路同样，使时钟分频电路31生成的内部时钟信号ICK的上升沿的定时从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏移。由此，在第4实施方式的半导体集成电路4中，也与第1实施方式～第3实施方式的半导体集成电路同样，即便在由于向外部输出的输出信号OUT的电平的变化(转变)而在搭载有第4实施方式的半导体集成电路4的装置(***)的***基板中产生了电源噪声(自噪声)的情况下，产生该电源噪声(自噪声)的定时也从基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿的定时偏离。由此，在第4实施方式的半导体集成电路4中，也与第1实施方式～第3实施方式的半导体集成电路同样，所产生的电源噪声(自噪声)不会成为使基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿变动(引起抖动)的原因。即，在第4实施方式的半导体集成电路4中，也与第1实施方式～第3实施方式的半导体集成电路同样，消除了在基准时钟信号RCK(原始振荡时钟信号Xtal)的上升沿引起变动(抖动)的定时产生电源噪声(自噪声)。

由此，在搭载有第4实施方式的半导体集成电路4的装置(***)中，也与搭载有第1实施方式～第3实施方式的半导体集成电路的装置(***)同样，能够抑制由第4实施方式的半导体集成电路4产生的电源噪声(自噪声)引起的***整体的性能的下降。

另外，在第4实施方式的半导体集成电路4中，也与第3实施方式的半导体集成电路3同样，控制部20也可以为如下结构：根据从相位比较部330输出的相位比较结果信号PD而反复进行相位调整的动作，由此，依次变更时钟分频电路31生成的内部时钟信号ICK的相位调整量。但是，在第4实施方式的半导体集成电路4中，也与第3实施方式的半导体集成电路3同样，也可以将相位比较部330设为输出包括表示相位的偏离量的大小的信息在内的相位比较结果信号PD的结构，控制部20不反复进行相位调整的动作。即，在第4实施方式的半导体集成电路4中，也与第3实施方式的半导体集成电路3同样，控制部20也可以进行如下动作：基于从相位比较部330输出的1次的相位比较结果信号PD，对延迟调整部320和延迟微调整部340分别仅设定1次由时钟分频电路31生成的内部时钟信号ICK的相位调整量。

此外，在第4实施方式的半导体集成电路4中，也与第3实施方式的半导体集成电路3同样，控制部20也可以为预先存储有变更了时钟分频电路31生成的内部时钟信号ICK的相位调整量的最终的延迟调整值的结构。在该情况下，在搭载有第4实施方式的半导体集成电路4的装置(***)中，也与搭载有第3实施方式的半导体集成电路3的装置(***)同样，例如，在从待机模式或休眠模式等低消耗电力模式恢复到通常的动作模式时，控制部20能够利用以前的延迟调整值，来变更时钟分频电路31生成的内部时钟信号ICK的相位调整量。

如上所述，根据本发明的各实施方式，在半导体集成电路中具备边沿检测电路，该边沿检测电路检测基准时钟信号(原始振荡时钟信号)的上升沿，在检测到的基准时钟信号的定时，将生成内部时钟信号的时钟分频电路复位。由此，在本发明的各实施方式中，在半导体集成电路中，将时钟分频电路生成的内部时钟信号的上升沿的定时从基准时钟信号的上升沿的定时偏移。即，在本发明的各实施方式中，在半导体集成电路中，将时钟分频电路生成的内部时钟信号的相位从基准时钟信号的相位偏移。由此，在本发明的各实施方式中，半导体集成电路向外部输出的输出信号的电平变化(转变)的定时从基准时钟信号的上升沿的定时偏离。由此，在本发明的各实施方式中，由于半导体集成电路向外部输出的输出信号的电平的变化(转变)而在搭载有半导体集成电路的装置(***)的***基板中产生的电源噪声(自噪声)不会成为使基准时钟信号的上升沿变动(引起抖动)的原因。

此外，根据本发明的各实施方式，在半导体集成电路中具备延迟调整部，该延迟调整部以时钟分频电路进行分频而生成的内部时钟信号的原始时钟信号(PLL时钟信号)的周期单位，使边沿检测电路将时钟分频电路复位的定时延迟。此外，在本发明的各实施方式中，控制部设定延迟调整部使将时钟分频电路复位的定时延迟的时间。由此，在本发明的各实施方式中，即便在半导体集成电路中的内部时钟信号的时钟路径中存在传播延迟的情况下，也将内部时钟信号的相位从基准时钟信号的相位偏移，在搭载有半导体集成电路的装置(***)的***基板中产生的电源噪声(自噪声)不会成为使基准时钟信号的上升沿变动(引起抖动)的原因。

此外，根据本发明的各实施方式，在半导体集成电路中具备：模拟内部时钟信号的时钟路径的传播延迟的延迟量的虚设延迟部；以及对基准时钟信号与虚设延迟部延迟后的内部时钟信号的相位进行比较的相位比较部。此外，在本发明的各实施方式中，在半导体集成电路中具备延迟微调整部，该延迟微调整部使时钟分频电路生成的内部时钟信号延迟用于生成内部时钟信号的原始时钟信号(PLL时钟信号)的1个周期内的时间。而且，在本发明的各实施方式中，控制部根据基准时钟信号与由虚设延迟部延迟后的内部时钟信号的相位差，来变更(调整)将时钟分频电路复位的定时，即，内部时钟信号的相位。由此，在本发明的各实施方式中，在半导体集成电路中，根据基准时钟信号与延迟内部时钟信号的相位差，使内部时钟信号的相位从基准时钟信号的相位偏移，在搭载有半导体集成电路的装置(***)的***基板中产生的电源噪声(自噪声)不会成为使基准时钟信号的上升沿变动(引起抖动)的原因。

这样，在本发明的各实施方式中，在半导体集成电路中，能够消除在基准时钟信号的上升沿引起变动(抖动)的定时产生电源噪声(自噪声)。即，在本发明的各实施方式中，在搭载有半导体集成电路的装置(***)中，能够抑制由半导体集成电路产生的电源噪声引起的基准时钟信号的上升沿的变动(抖动)。由此，在本发明的各实施方式中，在搭载有半导体集成电路的装置(***)中，能够抑制由半导体集成电路产生的电源噪声(自噪声)引起的***整体的性能的下降。

另外，在本发明的各实施方式中，针对本发明的半导体集成电路为消除了在成为使基准时钟信号的上升沿变动(引起抖动)的原因的定时产生电源噪声(自噪声)的结构的情况进行了说明。但是，在半导体集成电路中，与基准时钟信号和内部时钟信号的相位关联的电源噪声(自噪声)被认为在其他边沿彼此的关系中也产生。例如，在半导体集成电路以基准时钟信号的下降沿为基准而进行动作的情况下，考虑根据基准时钟信号的下降沿与内部时钟信号的下降沿或上升沿之间的关系而产生电源噪声(自噪声)。在该情况下，无论各个时钟信号的边沿彼此的关系为怎样的关系，都同样能够容易地应用本发明的半导体集成电路中的考虑方法，即，使内部时钟信号的上升沿的定时从基准时钟信号的上升沿的定时偏移这一考虑方法。而且，通过应用本发明的半导体集成电路中的考虑方法，能够得到同样的效果。

以上，对本发明的优选实施方式进行了说明，但本发明不限于这些实施方式及其变形例。在不脱离本发明的主旨的范围内能够进行结构的附加、省略、置换及其他变更。

此外，本发明不通过上述说明来限定，仅由附带的权利要求书进行限定。

产业上的实用性

根据上述各实施方式，能够抑制由半导体集成电路产生的电源噪声引起的时钟信号的变动。

标号说明

1、2、3、4 半导体集成电路；

10 比较器；

20 控制部；

30 ***PLL(相位同步电路)；

31 时钟分频电路；

310 边沿检测电路；

320 延迟调整部；

3201、3202、3203、3204 D 型触发器(延迟调整部)；

3205 选择器(延迟调整部)；

330 相位比较部；

3301 D 型触发器(相位比较部)；

3302 计数器(相位比较部)；

331 虚设延迟部(延迟部)；

340 延迟微调整部；

3401、3402、3403、3404 缓冲器电路(延迟微调整部)；

3405 选择器(延迟微调整部)；

32 大规模电路块；

33 输出缓冲器；

34 传播延迟；

40 PLL (相位同步电路)；

41 大规模电路块；

50 PLL (相位同步电路)；

51 模拟电路。

Claims (11)

1.一种半导体集成电路，其中，

所述半导体集成电路具备：

相位同步电路，其与基准时钟信号同步，并生成对所述基准时钟信号进行倍频而得到的同步时钟信号；

边沿检测电路，其在所述同步时钟信号的定时检测所述基准时钟信号的信号波形发生变化的边沿，并输出表示检测到所述边沿的定时的边沿检测信号；以及

时钟分频电路，其在与所述边沿检测信号相应的定时被复位，生成对所述同步时钟信号进行分频而得到的分频时钟信号。

2.根据权利要求1所述的半导体集成电路，其中，

所述边沿检测电路输出所述同步时钟信号的1个周期量的所述边沿检测信号。

3.根据权利要求2所述的半导体集成电路，其中，

所述半导体集成电路还具备延迟调整部，该延迟调整部使所述边沿检测信号以所述同步时钟信号的周期的单位而延迟。

4.根据权利要求3所述的半导体集成电路，其中，

所述半导体集成电路还具备：

延迟部，其模拟所述分频时钟信号的路径的传播延迟，使所述分频时钟信号延迟与所述传播延迟相应的时间；以及

相位比较部，其对所述基准时钟信号与由所述延迟部延迟后的所述分频时钟信号的相位进行比较。

5.根据权利要求4所述的半导体集成电路，其中，

所述延迟调整部使所述边沿检测信号延迟基于所述相位比较部的相位比较结果而设定的所述同步时钟信号的周期量的时间。

6.根据权利要求5所述的半导体集成电路，其中，

所述半导体集成电路还具备延迟微调整部，该延迟微调整部使所述分频时钟信号延迟所述同步时钟信号的1个周期内的时间，

所述延迟部使由所述延迟微调整部延迟后的所述分频时钟信号进一步延迟与所述传播延迟相应的时间。

7.根据权利要求6所述的半导体集成电路，其中，

所述延迟微调整部使所述分频时钟信号延迟基于所述相位比较部的相位比较结果而设定的时间。

8.根据权利要求1至7中的任意一项所述的半导体集成电路，其中，

所述半导体集成电路还具备控制部，该控制部使所述边沿检测电路开始所述边沿的检测。

9.根据权利要求3至7中的任意一项所述的半导体集成电路，其中，

所述半导体集成电路还具备控制部，该控制部使所述边沿检测电路开始所述边沿的检测，并且对所述延迟调整部设定使所述边沿检测信号延迟的时间。

10.根据权利要求4至7中的任意一项所述的半导体集成电路，其中，

所述半导体集成电路还具备控制部，该控制部使所述边沿检测电路开始所述边沿的检测，并且基于所述相位比较部的相位比较结果，对所述延迟调整部设定使所述边沿检测信号延迟的时间。

11.根据权利要求6或7所述的半导体集成电路，其中，

所述半导体集成电路还具备控制部，该控制部使所述边沿检测电路开始所述边沿的检测，并且基于所述相位比较部的相位比较结果，对所述延迟调整部设定使所述边沿检测信号延迟的时间，对所述延迟微调整部设定使所述分频时钟信号延迟的时间。

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