JP2012083208A - 試験装置 - Google Patents

Abstract

【課題】電源電圧変動を補償可能な試験装置を提供する。
【解決手段】電源補償回路１２は、スイッチ素子１２ｂ、１２ｃがオンした状態において補償パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを生成する。パターン発生器ＰＧは、ドライバＤＲ_１〜ＤＲ_４が出力すべき試験信号Ｓ_ＴＥＳＴを記述するテストパターンＳ_ＰＴＮ１〜Ｓ_ＰＴＮ４と、ドライバＤＲ_５、ＤＲ_６が出力すべき制御信号Ｓ_ＣＮＴ２、Ｓ_ＣＮＴ１を記述する制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６を生成する。電圧測定部２０は、キャリブレーション工程において、電源電圧Ｖ_ＤＤを測定する。電流調節部２２は、測定された電源電圧Ｖ_ＤＤに応じて、キャリブレーション後の試験工程において生成すべき補償パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを調節する。
【選択図】図１

Description

本発明は、電源の安定化技術に関する。

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）テクノロジを用いたＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、メモリなどの半導体集積回路（以下、ＤＵＴという）を試験する際、ＤＵＴ内のフリップフロップやラッチは、クロックが供給される動作中は電流が流れ、クロックが停止すると回路が静的な状態となって電流が減少する。したがって、ＤＵＴの動作電流（負荷電流）の合計は、試験の内容などに応じて時々刻々と変動する。

ＤＵＴに電力を供給する電源回路はレギュレータを用いて構成され、理想的には負荷電流にかかわらず一定の電力を供給可能である。しかしながら実際の電源回路は、無視できない出力インピーダンスを有し、また電源回路とＤＵＴの間にも無視できないインピーダンス成分が存在するため、負荷変動によって電源電圧が変動してしまう。

電源電圧の変動は、ＤＵＴの試験マージンに深刻な影響を及ぼす。また電源電圧の変動は、試験装置内のその他の回路ブロック、たとえばＤＵＴに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、試験精度を悪化させる。

この問題を解決するために、ＤＵＴに供給されるテストパターンに応じて、電源電圧を補正し、ＤＵＴ端での電源電圧を安定化させる技術が提案されている（特許文献１）。

特開２００７−２０５８１３号公報

特許文献１に開示される技術では、ＤＵＴに印加するテストパターンを読み取ってから電源電圧を補償するため、急峻な電源電圧に追従できず、試験パターンに対して電源電圧補償の遅れが生ずる可能性がある。また電源補償回路が電源回路の一部として構成されるため、電源回路とＤＵＴの間のインピーダンスにより制限された周波数帯域でしか補償することができない。また、補償する電源変動の可変量、分解能に応じた多ビットのＤ／Ａコンバータが必要となる。

本発明はこうした課題に鑑みてなされたものであり、その目的のひとつは、電源電圧変動を補償可能な試験装置の提供にある。

本発明のある態様は、被試験デバイスを試験する試験装置に関する。試験装置は、メイン電源と、電源補償回路と、複数のドライバと、複数のインタフェース回路と、パターン発生器と、電圧測定部と、電流調節部と、を備える。メイン電源は、被試験デバイスの電源端子に電力を供給する。電源補償回路は、スイッチ素子を含み、スイッチ素子がオンした状態において補償パルス電流を生成し、補償パルス電流をメイン電源とは別経路から電源端子に注入し、またはメイン電源から被試験デバイスへ流れる電源電流から、補償パルス電流を被試験デバイスとは別経路に引きこむ。複数のドライバのうちひとつはスイッチ素子に割り当てられる。複数のドライバのうち別の少なくともひとつは、それぞれが被試験デバイスの少なくともひとつの入出力端子に割り当てられる。インタフェース回路はそれぞれ、ドライバごとに設けられ、入力されたパターン信号を整形して対応するドライバへと出力する。パターン発生器は、被試験デバイスの入出力端子に割り当てられたドライバが出力すべき試験信号を記述するテストパターンを、そのドライバに対応するインタフェース回路に対して出力する。またパターン発生器は、スイッチ素子に割り当てられたドライバが出力すべき制御信号を記述する制御パターンを、そのドライバに対応するインタフェース回路に対して出力する。制御パターンは、テストパターンに応じてあらかじめ定められている。電圧測定部は、被試験デバイスごとに実行されるキャリブレーション工程において、パターン発生器がテストパターンおよび制御パターンを出力した状態において、電源電圧を測定する。電流調節部は、被試験デバイスごとに測定された電源電圧に応じて、キャリブレーション後の試験工程において生成すべき補償パルス電流を被試験デバイスごとに調節する。

テストパターンが既知であるとき、そのテストパターンが供給された被試験デバイスの内部回路の動作率は推定可能であるため、被試験デバイスの動作電流の時間波形は予測することができる。そして、予測される動作電流に応じて制御パターンを規定することにより、メイン電源では追従しきれない成分を補償パルス電流によって補うことができ、あるいはメイン電源で追従できない成分を意図的に補償パルス電流により注入することができる。その結果、電源端子の電源電圧を一定に保つことができ、あるいは故意に電源電圧変動を引き起こすことにより、任意の電源環境をエミュレートすることができる。
ここで被試験デバイスを構成する内部素子に流れる電流は、プロセスばらつきによって変動する。つまり、あるテストパターンが供給された被試験デバイスの動作電流の波形は、プロセスばらつきによって増減する。そこで、被試験デバイスの試験工程に先立ち、キャリブレーション工程を行い、補償パルス電流を調節することにより、プロセスばらつきによって被試験デバイスの動作電流がばらついたとしても、電源環境を一定に保つことができる。

ある別の態様において、電圧測定部は、被試験デバイスごとに実行されるキャリブレーション工程において、パターン発生器がテストパターンのみを出力した状態において、電源電圧を測定する。電流調節部は、被試験デバイスごとに測定された電源電圧に応じて、キャリブレーション後の試験工程において生成すべき補償パルス電流を被試験デバイスごとに調節する。
電源のインピーダンス特性が既知であるとすると、制御パターンを供給しないでテストパターンのみを供給したときの電源電圧変動を測定すれば、プロセスばらつきの影響を含めて電源電流波形を求めることができる。つまり、電源電圧変動の大きさから、動作電流のプロセスばらつき成分を求めることができ、それにもとづいて補償電流を補正することができる。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、電源環境をキャリブレーションできる。

実施の形態に係る試験装置の構成を示す回路図である。 動作電流、電源電流、ソース補償電流およびパルス幅変調されたソースパルス電流の一例を示す波形図である。 図３（ａ）、（ｂ）は、電源補償回路の具体的な構成例を示す図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係る試験装置２の構成を示す回路図である。図１には試験装置２に加えて、試験対象の半導体デバイス（以下、ＤＵＴと称す）１が示される。

ＤＵＴ１は、複数のピンを備え、その中の少なくともひとつが電源電圧Ｖ_ＤＤを受けるための電源端子Ｐ１であり、別の少なくともひとつが接地端子Ｐ２である。複数の入出力（Ｉ／Ｏ）端子Ｐ３は、外部からのデータを受け、あるいは外部にデータを出力するために設けられており、試験時においては、試験装置２から出力される試験信号（テストパターン）Ｓ_ＴＥＳＴを受け、あるいは試験信号Ｓ_ＴＥＳＴに応じたデータを試験装置２に対して出力する。図１には、試験装置２の構成のうち、ＤＵＴ１に対して試験信号を与える構成が示されており、ＤＵＴ１からの信号を評価するための構成は省略されている。

試験装置２は、メイン電源１０、パターン発生器ＰＧ、複数のタイミング発生器ＴＧおよび波形整形器ＦＣ、複数のドライバＤＲ、電源補償回路１２、電圧測定部２０、電流調節部２２を備える。

試験装置２は複数ｎ個のチャンネルＣＨ１〜ＣＨｎを備えており、その中のいくつか（ＣＨ１〜ＣＨ４）がＤＵＴ１の複数のＩ／Ｏ端子Ｐ３に割り当てられる。図１では、ｎ＝６の場合が示されるが、実際の試験装置２のチャンネル数は、数百〜数千のオーダーである。

メイン電源１０は、ＤＵＴ１の電源端子Ｐ１に供給すべき電源電圧Ｖ_ＤＤを生成する。たとえばメイン電源１０は、リニアレギュレータやスイッチングレギュレータなどで構成され、電源端子Ｐ１に供給される電源電圧Ｖ_ＤＤを、目標値と一致するようにフィードバック制御する。キャパシタＣｓは、電源電圧Ｖ_ＤＤを平滑化するために設けられる。メイン電源１０は、ＤＵＴ１に対する電源電圧の他、試験装置２内部のその他のブロックに対する電源電圧も生成する。メイン電源１０からＤＵＴ１の電源端子Ｐ１への出力電流を、電源電流Ｉ_ＤＤと称する。

メイン電源１０は、有限の応答速度を有する電圧・電流源であるため、その負荷電流、つまりＤＵＴ１の動作電流Ｉ_ＯＰの急峻な変化に追従できない場合がある。たとえば動作電流Ｉ_ＯＰがステップ状に変化するとき、電源電圧Ｖ_ＤＤはオーバーシュート、あるいはアンダーシュートしたり、その後のリンギングをともなったりする。電源電圧Ｖ_ＤＤの変動は、ＤＵＴ１の正確な試験を妨げる。なぜならＤＵＴ１にエラーが検出されたとき、それがＤＵＴ１の製造不良によるものなのか、電源電圧Ｖ_ＤＤの変動によるものなのかを区別することができないからである。

電源補償回路１２は、メイン電源１０の応答速度を補うために設けられる。ＤＵＴ１の設計者は、ある既知の試験信号Ｓ_ＴＥＳＴ（テストパターンＳ_ＰＴＮ）が供給された状態において、ＤＵＴ１の内部回路の動作率などの時間推移を推定可能であるから、ＤＵＴ１の動作電流Ｉ_ＯＰの時間波形を正確に予測することができる。ここでの予測とは、コンピュータシミュレーションを用いた計算や、同じ構成を有するデバイスを対象とした実測などが含まれ、特にその手法は限定されない。

一方、メイン電源１０の応答速度（利得、フィードバック帯域）が既知であれば、予測される動作電流Ｉ_ＯＰに応答してメイン電源１０が生成する電源電流Ｉ_ＤＤもまた予測することができる。そうすると、予測される動作電流Ｉ_ＯＰと電源電流Ｉ_ＤＤの差分を、電源補償回路１２によって補うことにより、電源電圧Ｖ_ＤＤを安定化することができる。

電源補償回路１２は、補助電源１２ａ、ソーススイッチ１２ｂ、シンクスイッチ１２ｃを備える。ソーススイッチ１２ｂ、シンクスイッチ１２ｃはそれぞれ、たとえばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を利用したスイッチであり、それぞれが制御信号Ｓ_ＣＮＴ１、Ｓ_ＣＮＴ２に応じて制御される。補助電源１２ａは、電源電圧Ｖ_ＤＤより高い電圧を生成する電圧源であってもよいし、あるいは電源端子Ｐ１に流れ込む電流を生成する電流源であってもよい。

ソーススイッチ１２ｂは、補助電源１２ａの出力端子とＤＵＴ１の電源端子Ｐ１の間に設けられる。ソーススイッチ１２ｂが制御信号Ｓ_ＣＮＴ１に応じてオンすると、補償パルス電流（ソースパルス電流ともいう）Ｉｓが生成される。電源補償回路１２は、ソースパルス電流Ｉ_ＳＲＣをメイン電源１０とは別経路から電源端子Ｐ１に注入する。シンクスイッチ１２ｃは、別の固定電圧端子（たとえば接地端子）とＤＵＴ１の電源端子Ｐ１の間に設けられる。シンクスイッチ１２ｃが制御信号Ｓ_ＣＮＴ２に応じてオンすると、補償パルス電流Ｉ_ＳＩＮＫ（シンクパルス電流ともいう）が生成される。電源補償回路１２は、電源端子Ｐ１に流れ込む電源電流Ｉ_ＤＤから、シンクパルス電流Ｉ_ＳＩＮＫを、ＤＵＴ１とは別経路に引きこむ。

ＤＵＴ１の電源端子Ｐ１に流れ込む電流を、動作電流をＩ_ＯＰとすると、電流保存則から、式（１）が成り立つ。
Ｉ_ＯＰ＝Ｉ_ＤＤ＋Ｉ_ＳＲＣ−Ｉ_ＳＩＮＫ …（１）

ドライバＤＲ_１〜ＤＲ_６のうち、ドライバＤＲ_６は、ソーススイッチ１２ｂに割り当てられ、ドライバＤＲ_５はシンクスイッチ１２ｃに割り当てられる。別の少なくともひとつのドライバＤＲ_１〜ＤＲ_４は、それぞれ、ＤＵＴ１の少なくともひとつのＩ／Ｏ端子Ｐ３に割り当てられる。

波形整形器ＦＣおよびタイミング発生器ＴＧをインタフェース回路４と総称する。複数の４_１〜４_６は、チャンネルＣＨ１〜ＣＨ６ごと、言い換えればドライバＤＲ_１〜ＤＲ_６ごとに設けられる。ｉ番目（１≦ｉ≦６）のインタフェース回路４_ｉは、入力されたパターン信号Ｓ_ＰＴＮｉをドライバＤＲに適した信号形式に整形し、対応するドライバＤＲ_ｉへと出力する。

パターン発生器ＰＧは、テストプログラムにもとづき、インタフェース回路４_１〜４_６に対するパターン信号Ｓ_ＰＴＮ１〜Ｓ_ＰＴＮ６を生成する。具体的にパターン発生器ＰＧは、ＤＵＴ１のＩ／Ｏ端子Ｐ３に割り当てられたドライバＤＲ_１〜ＤＲ_４に対しては、各ドライバＤＲ_ｉが生成すべき試験信号Ｓ_{ＴＥＳＴｉ}を記述するテストパターンＳ_ＰＴＮ１〜Ｓ_ＰＴＮ４を、そのドライバＤＲ_ｉに対応するインタフェース回路４_ｉに対して出力する。テストパターンＳ_ＰＴＮｉは、試験信号Ｓ_{ＴＥＳＴｉ}の各サイクル（ユニットインターバル）におけるレベルを示すデータと、信号レベルが遷移するタイミングを記述するデータを含む。

またパターン発生器ＰＧは、ソーススイッチ１２ｂ、シンクスイッチ１２ｃに割り当てられたドライバＤＲ_６、ＤＲ_５が出力すべき制御信号Ｓ_ＣＮＴ１、Ｓ_ＣＮＴ２を記述する制御パターンＳ_ＰＴＮ６、Ｓ_ＰＴＮ５を生成し、対応するインタフェース回路４_６、４_５に出力する。制御パターンＳ_ＰＴＮ６、Ｓ_ＰＴＮ５はそれぞれ、各サイクルにおけるソーススイッチ１２ｂ、シンクスイッチ１２ｃのオン、オフ状態を指定するデータと、オンオフを切りかえるタイミングを記述するデータを含む。制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６は、試験信号Ｓ_ＴＥＳＴが供給された状態において電源端子Ｐ１の電源電圧Ｖ_ＤＤが一定となるようにテストパターンＳ_ＰＴＮ１〜Ｓ_ＰＴＮ４に応じて定められている。

上述のように、テストパターンＳ_ＰＴＮ１〜Ｓ_ＰＴＮ４が既知であれば、ＤＵＴ１の動作電流Ｉ_ＯＰの時間波形が予測でき、電源電圧Ｖ_ＤＤを一定に保つために発生すべき補償電流Ｉ_ＣＭＰ１、Ｉ_ＣＭＰ２の時間波形を計算することができる。
予測される動作電流Ｉ_ＯＰが電源電流Ｉ_ＤＤより大きい場合、電源補償回路１２はソース補償電流Ｉ_ＣＭＰ１を発生して不足する電流を補う。ソース補償電流Ｉ_ＣＭＰ１に必要な電流波形は予測可能であるから、それが適切に得られるようにソーススイッチ１２ｂを制御する。たとえばソーススイッチ１２ｂを、パルス幅変調によって制御してもよい。あるいはパルス振幅変調、ΔΣ変調、パルス密度変調、パルス周波数変調などを利用してもよい。

図２は、動作電流Ｉ_ＯＰ、電源電流Ｉ_ＤＤ、ソース補償電流Ｉ_ＣＭＰ１およびパルス幅変調されたソースパルス電流Ｉ_ＳＲＣの一例を示す波形図である。ある試験信号Ｓ_ＴＥＳＴが供給されたＤＵＴ１の動作電流Ｉ_ＯＰがステップ状に増加したとする。これに応答して、メイン電源１０から電源電流Ｉ_ＤＤが供給されるが、それは応答速度の制限から、理想的なステップ波形とはならず、ＤＵＴ１に供給すべき電流が不足する。その結果、補償電流Ｉ_ＣＭＰ１を供給しなければ、電源電圧Ｖ_ＤＤは破線（i）で示すように低下する。

電源補償回路１２は、動作電流Ｉ_ＯＰと電源電流Ｉ_ＤＤの差分に対応するソース補償電流Ｉ_ＣＭＰ１を生成する。ソース補償電流Ｉ_ＣＭＰ１は、制御信号Ｓ_ＣＮＴ１に応じて生成されるソースパルス電流Ｉ_ＳＲＣの畳み込みで与えられる。ソース補償電流Ｉ_ＣＭＰ１は、動作電流Ｉ_ＯＰの変化直後に最大量必要であり、その後、徐々に低下させる必要がある。そこで、ソーススイッチ１２ｂのオン時間（デューティ比）を、時間とともに低下させることにより、必要なソース補償電流Ｉ_ＣＭＰ１を生成できる。

試験装置２のすべてのチャンネルがテストレートに応じて同期動作する場合、制御信号Ｓ_ＣＮＴ１の周期は、ＤＵＴ１に供給されるデータの周期（ユニットインターバル）、もしくはその整数倍、あるいは整数分の１に相当する。たとえばユニットインターバルが４ｎｓのシステムにおいて、制御信号Ｓ_ＣＮＴ１の周期が４ｎｓであれば、制御信号Ｓ_ＣＮＴ１に含まれる各パルスのオン期間Ｔ_ＯＮが、０〜４ｎｓの間で調節されうる。メイン電源１０の応答速度は数百ｎｓ〜数μｓのオーダーであるため、補償電流Ｉ_ＣＭＰ１の波形は、制御信号Ｓ_ＣＮＴ１に含まれる数百個のパルスによって制御できる。当業者であれば、ソース補償電流Ｉ_ＣＭＰ１の波形から、それを生成するために必要な制御信号Ｓ_ＣＮＴ１を導出する方法については理解できるため、説明を省略する。

反対に動作電流Ｉ_ＯＰが電源電流Ｉ_ＤＤより小さい場合、電源補償回路１２はシンク補償電流Ｉ_ＣＭＰ２が得られるように、シンクパルス電流Ｉ_ＳＩＮＫを発生して、過剰な電流を引き抜く。

電源補償回路１２を設けることにより、メイン電源１０の応答速度の不足を補い、図２に実線で示すように、電源電圧Ｖ_ＤＤを一定に保つことができる。

ここで、ＤＵＴ１を構成する内部素子（トランジスタや抵抗）に流れる電流は、プロセスばらつきによって変動する。つまり、実際のＤＵＴ１に流れる動作電流Ｉ_ＤＤは、ある標準的なデバイスを仮定して予測された動作電流Ｉ_ＤＤに比べて増加、もしくは減少する。一般的には、ＤＵＴ１の動作電流Ｉ_ＯＰは、プロセスばらつきに応じて、その波形そのものは保存しながら、振幅レベルが変化する傾向にある。図２には、プロセスばらつきによって動作電流Ｉ_ＯＰが増加する様子が、一点鎖線（ii）で示される。

一点鎖線（ii）の動作電流Ｉ_ＯＰに応答して、メイン電源１０の出力電流Ｉ_ＤＤも、一点鎖線（iii）で示すように変化する。したがって、このＤＵＴ１に対して供給すべきソース補償電流Ｉ_ＣＭＰ１は、理想デバイスに対して計算された波形ではなく、一点鎖線（iv）で示される波形となる。もし、このＤＵＴ１に対して、計算された実線のソース補償電流Ｉ_ＣＭＰ１を供給したとすれば、電源電圧Ｖ_ＤＤは一点鎖線（v）で示すように低下してしまう。

この問題を解消するために、電圧測定部２０および電流調節部２２が設けられる。試験装置２は、ＤＵＴ１の試験工程に先立ってキャリブレーション工程を実行する。キャリブレーション工程において、ＤＵＴ１の動作電流Ｉ_ＯＰのプロセスばらつきによる増減が測定される。そして、動作電流Ｉ_ＯＰが大きいＤＵＴ１に対しては、補償電流Ｉ_ＣＭＰ１、Ｉ_ＣＭＰ２が大きくなるように補正し、動作電流Ｉ_ＯＰが小さなＤＵＴ１に対しては、補償電流Ｉ_ＣＭＰ１、Ｉ_ＣＭＰ２が小さくなるようにキャリブレーションする。

以上が試験装置２の構成である。続いてその動作を、図２を参照しながら説明する。
キャリブレーション工程において、パターン発生器ＰＧは、あるテストパターンＳ_ＰＴＮ１〜Ｓ_ＰＴＮ４およびそれに対応する制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６を出力する。プロセスばらつきによりＤＵＴ１の動作電流Ｉ_ＯＰが増加した場合、補償電流Ｉ_ＣＭＰ１が不足し、破線（v）で示すように電源電圧Ｖ_ＤＤが目標値より低下する。

電圧測定部２０は、電源電圧Ｖ_ＤＤを測定する。電流調節部２２は、測定された電源電圧Ｖ_ＤＤに応じて、キャリブレーション後の試験工程において生成すべきソース補償電流Ｉ_ＣＭＰ１を調節する。具体的には、電源電圧Ｖ_ＤＤが低下すれば、ソース補償電流Ｉ_ＣＭＰ１が不足しているため、それを増加する方向に補正すればよく、反対に電源電圧Ｖ_ＤＤが上昇すれば、ソース補償電流Ｉ_ＣＭＰ１が過剰であるため、それを減少する方向に補正すればよい。補正量ΔＩは、電源電圧Ｖ_ＤＤの変動量から計算することができる。

シンク補償電流Ｉ_ＣＭＰ２についても、同様の方法で補正することができる。つまり、キャリブレーション工程で、電源電圧Ｖ_ＤＤが上昇すれば、シンク補償電流Ｉ_ＣＭＰ２が不足しているため、それを増加する方向に補正すればよく、電源電圧Ｖ_ＤＤが低下すれば、シンク補償電流Ｉ_ＣＭＰ２が過剰であるため、それを減少させる方向に補正すればよい。

続いて補償電流Ｉ_ＣＭＰ１、Ｉ_ＣＭＰ２の補償方法を説明する。以下では、２つの補償電流Ｉ_ＣＭＰ１、Ｉ_ＣＭＰ２を区別せず、補償電流Ｉ_ＣＭＰと総称する。

（第１の補償方法）
電流調節部２２は、キャリブレーション工程において測定された電源電圧Ｖ_ＤＤに応じて、パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫの振幅を調節する。たとえばキャリブレーション工程前の初期状態の補償電流Ｉ_ＣＭＰが、キャリブレーション工程において求められる電源電圧Ｖ_ＤＤを一定に保つために必要とされる補償電流に対して９０％である場合、パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫの振幅を、１／０．９倍に増加させる。

ソーススイッチ１２ｂ、シンクスイッチ１２ｃはＭＯＳＦＥＴであるため、それらのオンの程度は、それらのゲート電圧、つまり制御信号Ｓ_ＣＮＴ１、Ｓ_ＣＮＴ２の電圧レベルに応じて調節可能である。そこで電流調節部２２は、ドライバＤＲ５、ＤＲ６のソーススイッチ１２ｂ、シンクスイッチ１２ｃの出力電圧レベル（振幅レベル）を調節することにより、パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫの振幅を調節する。

（第２の補償方法）
補助電源１２ａが可変電圧源である場合、電流調節部２２は、補助電源１２ａの出力電圧Ｖｘを制御することにより、ソースパルス電流Ｉ_ＳＲＣの振幅を制御する。また、シンクスイッチ１２ｃの接地端子側に電圧源を設け、その出力電圧を制御することにより、シンクパルス電流Ｉ_ＳＩＮＫの振幅を制御する。

（第３の補償方法）
補助電源１２ａが電流源である場合、電流調節部２２は、補助電源１２ａの出力電流を制御することにより、ソースパルス電流Ｉ_ＳＲＣの振幅を制御する。また、シンクスイッチ１２ｃの経路上に電流源を設け、その出力電流を制御することにより、シンクパルス電流Ｉ_ＳＩＮＫの振幅を制御する。

（第４の補償方法）
ソーススイッチ１２ｂを、並列に設けられた複数のＭＯＳＦＥＴで構成し、制御信号Ｓ_ＣＮＴ１に応じて制御されるＭＯＳＦＥＴの個数が調節可能に構成される。つまり、ソーススイッチ１２ｂは、実効的なトランジスタサイズが調節可能に構成される。電流調節部２２は、測定された電源電圧Ｖ_ＤＤに応じて、制御信号Ｓ_ＣＮＴ１に応じて制御されるソーススイッチ１２ｂを構成するトランジスタの個数を調節する。シンクスイッチ１２ｃについても同様である。

（第５の補償方法）
第１〜第４の補償方法では、ソースパルス電流Ｉ_ＳＲＣ、シンクパルス電流Ｉ_ＳＩＮＫの振幅を制御することにより、補償電流Ｉ_ＣＭＰを調節した。第５の補償方法では、ソースパルス電流Ｉ_ＳＲＣ、シンクパルス電流Ｉ_ＳＩＮＫのパルス幅を補正する。

たとえば制御信号Ｓ_ＣＮＴ１、Ｓ_ＣＮＴ２がパルス幅変調されているとする。この場合、電流調節部２２は、制御信号Ｓ_ＣＮＴ１、Ｓ_ＣＮＴ２のパルス幅を調節する。制御信号Ｓ_ＣＮＴ１、Ｓ_ＣＮＴ２のパルス幅を変化させる第１の方法は、パターン発生器ＰＧが生成する制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６を変更することである。制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６は、ソーススイッチ１２ｂ、シンクスイッチ１２ｃのオン、オフを切りかえるタイミングを指定するタイミング設定データを含んでいる。したがって、電流調節部２２によって、パルス幅が変化するようにパターン発生器ＰＧが生成するタイミング設定データを変更することにより、パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫのパルス幅を調節できる。

この場合、制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６それぞれについて、パルス幅が異なる複数のパターンを用意しておき、測定された電源電圧Ｖ_ＤＤに応じて使用するパターンを選択してもよい。あるいはパターン発生器ＰＧが、電流調節部２２からのデータにもとづき、タイミング設定データを変化させてもよい。

（第６の補償方法）
第５の補償方法では、制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６を変更することにより、パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫのパルス幅を変更したが、制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６の修正は、ソフトウェアあるいはハードウェアの負荷が大きくなる。そこで第６の補償方法では、制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６を修正せずに、パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫのパルス幅を変更する。

たとえばインタフェース回路４_５、４_６のタイミング発生器ＴＧは、所定のタイミングのセットを生成可能に構成される。そして、複数のタイミングを組み合わせることにより、制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６に応じた任意のパルス幅を生成する。タイミングのセットは、たとえば基準パルス幅の定数倍（１倍、２倍、４倍、…、１／２倍、１／４倍、…）で構成される。
一例として、基準パルス幅が１００ｐｓであり、タイミングセットが、４００ｐｓ、２００ｐｓ、１００ｐｓ、５０ｐｓであり、制御パターンＳ_ＰＴＮ５のタイミング設定データは、４ビットを含むとする。タイミング設定データの最上位ビットは４００ｐｓに対応し、最下位ビットは５０ｐｓに対応する。タイミング設定データが、［１１１１］のときパルス幅は７５０ｐｓとなり、［０００１］のときパルス幅は５０ｐｓとなる。

そして電流調節部２２は、基準パルス幅を変更することにより、パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫのパルス幅を調節する。たとえば基準パルス幅（基準タイミング）を１００ｐｓから、８０ｐｓに変更すれば、パルス幅は２０％減少し、１２０ｐｓに変更すれば、パルス幅を２０％増加させることができる。

（第７の補償方法）
インタフェース回路４_５、４_６のタイミング発生器ＴＧは、所定のタイミングのセットを生成可能に構成される。そして、タイミング発生器ＴＧには、切りかえ可能な複数のタイミングのセットが用意されている。
たとえば第１のセットは、（４００ｐｓ、２００ｐｓ、１００ｐｓ、５０ｐｓ）であり、第２のセットは、各タイミングが第１のセットより小さな（３００ｐｓ、１５０ｐｓ、７５ｐｓ、２５ｐｓ）であり、第３のセットは、各タイミングが第１のセットより大きな（５００ｐｓ、３００ｐｓ、１５０ｐｓ、７５ｐｓ）である。
タイミング設定データ［１１１１］に対するパルス幅は、第１のセットを用いるとき７５０ｐｓであるのに対して、第２のセットを用いたとき５５０ｐｓ、第３のセットを用いるとき１０２５ｐｓとなる。

このように、タイミング発生器ＴＧにおいて利用するタイミングのセットを切りかえることにより、制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６を修正せずとも、パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫのパルス幅を修正できる。

以上が補償方法の具体例である。上述の、あるいは後述の補償方法は、任意に組み合わせて利用してもよい。

キャリブレーションによって得られたパルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫに対する補正量、つまり補償電流Ｉ_ＣＭＰの補正量は、試験工程において、キャリブレーション工程に用いられたテストパターンＳ_ＰＴＮとは異なるテストパターンをＤＵＴ１に与える場合にも利用される。

図３（ａ）、（ｂ）は、電源補償回路１２の具体的な構成例を示す図である。図３（ａ）は、ソーススイッチ１２ｂもしくはシンクスイッチ１２ｃの構成例を示す図である。近年の高集積化されたＤＵＴ１は大きな動作電流Ｉ_ＯＰを必要とするため、電源端子Ｐ１を複数備えている。このようなＤＵＴ１に対しては、ソーススイッチ１２ｂやシンクスイッチ１２ｃを単一のＭＯＳＦＥＴで構成するのは現実的ではなく、複数の小型で高速なＭＯＳＦＥＴを並列に接続して、大きなパルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを発生させる方が、電源ネットワークのインピーダンスを最小とするうえでは有効である。

そこで、図３（ａ）に示すように、複数のＦＥＴを、ＤＵＴ１のチップもしくはパッケージと同程度の面積に配置した補償回路３０（１２ｂ、１２ｃ）を作成する。補償回路３０は、複数のＦＥＴを含む領域ごとに設けられたバッファＢＵＦを備えてもよい。各バッファは、制御信号Ｓ_ＣＮＴを受け、ＦＥＴを駆動する。

図３（ｂ）は試験装置２のテストヘッドの断面図である。パフォーマンスボードＰＢ上に、ＩＣソケットＳＫＴが配置される。ＤＵＴ１は、ＩＣソケットＳＫＴに装着される。この補償回路３０は、パフォーマンスボードＰＢの裏面であってＤＵＴ１と対向する領域に配置される。補償回路は、ＩＣとして構成してもよいし、プリント基板およびディスクリート素子を用いてサブモジュールとして構成してもよいし、パフォーマンスボードの裏面に実装してもよい。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。

（第１の変形例）
実施の形態では、パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫがパルス幅変調される場合を説明したが、本発明はそれに限定されない。たとえばパルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫはパルス密度変調されてもよい。この場合、パターン発生器ＰＧは、必要な補償電流Ｉ_ＣＭＰ１、Ｉ_ＣＭＰ２が得られるようにパルス密度変調された制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６を生成する。 この第１の変形例において、電流調節部２２は、電源電圧Ｖ_ＤＤに応じて、パターン発生器ＰＧが発生する制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６を修正し、パルス密度を調節してもよい。あるいは、上述の第１〜第８の補償方法を用いてもよい。

（第２の変形例）
あるいはパルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫは、多値信号に応じてパルス振幅変調されてもよい。たとえばドライバＤＲが多値ドライバである場合には、制御信号Ｓ_ＣＮＴ１、Ｓ_ＣＮＴ２のレベルに応じて、パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫの振幅が変化する。パターン発生器ＰＧは、必要な補償電流Ｉ_ＣＭＰ１、Ｉ_ＣＭＰ２が得られるような制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６を生成する。

（第３の変形例）
パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを、パルス振幅変調するために、ソーススイッチ１２ｂ、シンクスイッチ１２ｃをそれぞれ、並列に接続された複数のスイッチで構成し、各スイッチごとにドライバＤＲを割り当て、制御信号Ｓ_ＣＮＴを生成してもよい。この場合、制御信号Ｓ_ＣＮＴに応じて、オンするスイッチの個数を変化させることにより、パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫの振幅を制御できる。

第２、第３の変形例においても、上述の第１〜第８の補償方法を用いることができる。

（第４の変形例）
パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫは、ΔΣ変調されてもよい。この場合、パターン発生器ＰＧは、必要な補償電流Ｉ_ＣＭＰ１、Ｉ_ＣＭＰ２が得られるようにΔΣ変調された制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６を生成する。
この第４の変形例において、電流調節部２２は、電源電圧Ｖ_ＤＤに応じて、パターン発生器ＰＧが発生する制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６に含まれるパルスの密度を修正してもよい。あるいは、上述の第１〜第８の補償方法を用いてもよい。

（第５の変形例）
パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫは、パルス周波数変調されてもよい。この場合、パターン発生器ＰＧは、必要な補償電流Ｉ_ＣＭＰ１、Ｉ_ＣＭＰ２が得られるようにパルス周波数変調された制御パターンＳ_ＰＴＮ５、Ｓ_ＰＴＮ６を生成する。

（第６の変形例）
実施の形態では、ソーススイッチ１２ｂとシンクスイッチ１２ｃを設け、ソース補償電流Ｉ_ＣＭＰ１、シンク補償電流Ｉ_ＣＭＰ２を生成する構成を説明したが、一方のみを設けてもよい。

以上の実施の形態および変形例をまとめると、以下の通りである。すなわち、試験工程において、必要な補償電流Ｉ_ＣＭＰを生成するためには、パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫに対して以下の変調のいずれか、あるいはいくつかの組み合わせが施される。
（i）パルス幅変調
（ii）パルス振幅変調
（iii）パルス密度変調
（iv）ΔΣ変調
（v）パルス周波数変調
（vi）これらに類する変調

そして、キャリブレーション工程において補償電流Ｉ_ＣＭＰを調節するために、パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫの以下のパラメータのいずれか、もしくはいくつかの組み合わせが調節される。
（a）パルス幅
（b）パルス振幅
（c）パルス密度
（d）パルス周波数
（e）デューティ比

実施の形態では、キャリブレーション工程において測定された電源電圧Ｖ_ＤＤにもとづき補償パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを調節する場合を説明したが、試験工程中に測定された電源電圧Ｖ_ＤＤにもとづき、フィードバックによって補償パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを調節してもよい。

ＤＵＴ１の動作電流Ｉ_ＤＤは、温度に応じても変化する。そこで温度を測定する温度測定部をさらに設け、温度変化に応じた動作電流Ｉ_ＤＤの変動をキャンセルするように、補償パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを調節してもよい。

なお実施の形態では、補償電流Ｉ_ＣＭＰによって電源電圧の変動がゼロであるような、つまり出力インピーダンスがゼロの理想電源の環境を実現する場合を説明したが、本発明はそれに限定されない。つまり、意図的な電源電圧変動を引き起こすような補償電流Ｉ_ＣＭＰの波形を計算し、その補償電流波形が得られるように制御パターンを規定しておいてもよい。この場合、制御パターンに応じて任意の電源環境をエミュレートすることが可能となる。さらに、上述のキャリブレーション工程を、意図的に電源電圧変動を引き起こすように規定された制御パターンを発生した状態で行ってもよい。標準デバイスを仮定して規定された制御パターンおよびテストパターンをある被試験デバイスに供給したときに、測定された電源電圧の変動量が設計値と異なっていれば、その誤差がゼロとなるように、補償パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを調節し、補償電流をキャリブレートすることができる。

さらに上述のキャリブレーション工程は、テストパターンのみを供給し、制御パターンを供給しない状態、つまり、電源補償回路を動作させない状態で行ってもよい。この場合、標準デバイスにテストパターンを供給したときに想定される電源電圧の変動量と、被試験デバイスに同じテストパターンを供給したときに想定される電源電圧の変動量との差分は、プロセスばらつきによる被試験デバイスの動作電流のばらつき成分を示すことになる。したがって、被試験デバイスごとに測定される電源電圧にもとづいて、補償パルス電流Ｉ_ＳＲＣ、Ｉ_ＳＩＮＫを調節し、補償電流Ｉ_ＣＭＰをキャリブレートすることができる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１…ＤＵＴ、２…試験装置、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…波形整形器、４…インタフェース回路、ＤＲ…ドライバ、１０…メイン電源、１２…電源補償回路、２０…電圧測定部、２２…電流調節部、１２ａ…補助電源、１２ｂ…ソーススイッチ、１２ｃ…シンクスイッチ、Ｐ１…電源端子、Ｐ２…接地端子、Ｐ３…Ｉ／Ｏ端子。

Claims (13)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスの電源端子に電力を供給するメイン電源と、
   制御信号に応じて制御されるスイッチ素子を含み、前記スイッチ素子がオンした状態において補償パルス電流を生成し、前記補償パルス電流を前記メイン電源とは別経路から前記電源端子に注入し、または前記メイン電源から前記被試験デバイスへ流れる電源電流から、前記補償パルス電流を前記被試験デバイスとは別経路に引きこむ電源補償回路と、
   そのひとつが前記スイッチ素子に割り当てられ、別の少なくともひとつがそれぞれ前記被試験デバイスの少なくともひとつの入出力端子に割り当てられる、複数のドライバと、
   それぞれが前記ドライバごとに設けられた複数のインタフェース回路であって、それぞれが入力されたパターン信号を整形して対応するドライバへと出力する、複数のインタフェース回路と、
   前記被試験デバイスの入出力端子に割り当てられた前記ドライバが出力すべき試験信号を記述するテストパターンを、そのドライバに対応する前記インタフェース回路に対して出力するとともに、前記スイッチ素子に割り当てられた前記ドライバが出力すべき前記スイッチ素子に対する前記制御信号を記述する制御パターンであって、前記テストパターンに応じてあらかじめ定められた制御パターンを、そのドライバに対応する前記インタフェース回路に対して出力するパターン発生器と、
   被試験デバイスごとに実行されるキャリブレーション工程において、前記パターン発生器が前記テストパターンおよび前記制御パターンを出力した状態において、前記電源電圧を測定する電圧測定部と、
   前記被試験デバイスごとに測定された前記電源電圧に応じて、キャリブレーション後の試験工程において生成すべき前記補償パルス電流を前記被試験デバイスごとに調節する電流調節部と、
   を備えることを特徴とする試験装置。
2. 前記制御パターンは、標準的な被試験デバイスに前記試験信号が供給された状態において、その電源端子の電源電圧が一定となるように前記テストパターンに応じてあらかじめ定められており、
   前記電流調節部は、前記被試験デバイスごとに測定された電源電圧が一定となるように、前記被試験デバイスごとに前記補償パルス電流を調節することを特徴とする請求項１に記載の試験装置。
3. 前記制御パターンは、標準的な被試験デバイスに前記試験信号が供給された状態において、その電源端子の電源電圧に所定の電圧変動が発生するように前記テストパターンに応じてあらかじめ定められており、
   前記電流調節部は、前記被試験デバイスごとに測定された電源電圧の変動が、前記所定の電圧変動に近づくように、前記被試験デバイスごとに前記補償パルス電流を調節することを特徴とする請求項１に記載の試験装置。
4. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスの電源端子に電力を供給するメイン電源と、
   制御信号に応じて制御されるスイッチ素子を含み、前記スイッチ素子がオンした状態において補償パルス電流を生成し、前記補償パルス電流を前記メイン電源とは別経路から前記電源端子に注入し、または前記メイン電源から前記被試験デバイスへ流れる電源電流から、前記補償パルス電流を前記被試験デバイスとは別経路に引きこむ電源補償回路と、
   そのひとつが前記スイッチ素子に割り当てられ、別の少なくともひとつがそれぞれ前記被試験デバイスの少なくともひとつの入出力端子に割り当てられる、複数のドライバと、
   それぞれが前記ドライバごとに設けられた複数のインタフェース回路であって、それぞれが入力されたパターン信号を整形して対応するドライバへと出力する、複数のインタフェース回路と、
   前記被試験デバイスの入出力端子に割り当てられた前記ドライバが出力すべき試験信号を記述するテストパターンを、そのドライバに対応する前記インタフェース回路に対して出力するとともに、前記スイッチ素子に割り当てられた前記ドライバが出力すべき前記スイッチ素子に対する前記制御信号を記述する制御パターンであって、前記テストパターンに応じてあらかじめ定められた制御パターンを、そのドライバに対応する前記インタフェース回路に対して出力するパターン発生器と、
   被試験デバイスごとに実行されるキャリブレーション工程において、前記パターン発生器が前記テストパターンを出力した状態において、前記電源電圧を測定する電圧測定部と、
   前記被試験デバイスごとに測定された前記電源電圧に応じて、キャリブレーション後の試験工程において生成すべき前記補償パルス電流を前記被試験デバイスごとに調節する電流調節部と、
   を備えることを特徴とする試験装置。
5. 前記電流調節部は、前記測定された前記電源電圧に応じて、前記補償パルス電流の振幅を調節することを特徴とする請求項１から４のいずれかに記載の試験装置。
6. 前記スイッチ素子のオンの程度は、前記制御信号の電圧レベルに応じて可変であり、
   前記電流調節部は、前記測定された前記電源電圧に応じて、前記ドライバの振幅レベルを調節することを特徴とする請求項５に記載の試験装置。
7. 前記電源補償回路は、
   可変電圧を生成する補助電源と、
   前記補助電源の出力端子と前記電源端子の間に設けられた前記スイッチ素子と、
   を含み、
   前記電流調節部は、前記測定された前記電源電圧に応じて、前記可変電圧のレベルを調節することを特徴とする請求項５に記載の試験装置。
8. 前記電源補償回路は、
   補助電源と、
   前記補助電源の出力端子と前記電源端子の間に、並列に設けられた複数の前記スイッチ素子と、
   を含み、
   前記電流調節部は、前記測定された前記電源電圧に応じて、前記制御信号に応じて制御される前記スイッチ素子の個数を調節することを特徴とする請求項５に記載の試験装置。
9. 前記電流調節部は、前記測定された前記電源電圧に応じて、前記補償パルス電流のパルス幅を調節することを特徴とする請求項１から４のいずれかに記載の試験装置。
10. 前記インタフェース回路は、基準パルス幅に応じて定められるタイミングのセットを利用して、前記制御パターンに応じた信号を前記ドライバに出力し、
    前記電流調節部は、前記測定された前記電源電圧に応じて、前記基準パルス幅を調節することを特徴とする請求項９に記載の試験装置。
11. 前記インタフェース回路は、あらかじめ定められた複数のタイミングのセットのうちのひとつを利用して、前記制御パターンに応じた信号を前記ドライバに出力し、
    前記電流調節部は、前記測定された前記電源電圧に応じて、前記タイミングのセットを切りかえることを特徴とする請求項９に記載の試験装置。
12. 前記電流調節部は、前記測定された前記電源電圧に応じて、前記補償パルス電流のパルス密度を調節することを特徴とする請求項１から４のいずれかに記載の試験装置。
13. 前記パターン発生器は、ひとつの前記テストパターンに対して、補償パルス電流の量が異なるように定められた複数の制御パターンが定められており、
    前記電流調節部は、前記測定された前記電源電圧に応じて、前記制御パターンを切りかえることを特徴とする請求項１から４のいずれかに記載の試験装置。

Images