KR101053543B1 - 클럭 듀티 보정회로 - Google Patents

클럭 듀티 보정회로 Download PDF

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KR101053543B1 KR1020100040662A KR20100040662A KR101053543B1 KR 101053543 B1 KR101053543 B1 KR 101053543B1 KR 1020100040662 A KR1020100040662 A KR 1020100040662A KR 20100040662 A KR20100040662 A KR 20100040662A KR 101053543 B1 KR101053543 B1 KR 101053543B1
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Abstract

클럭 듀티 보정회로는 클럭신호의 제어에 따라 전류경로로 전류를 소싱하는 제1 전류 소싱부와, 클럭신호의 제어에 따라 전류경로의 전류를 싱킹하는 제1 전류 싱킹부와, 클럭신호를 일정시간 지연시킨 지연클럭신호의 제어에 따라 전류경로로 전류를 소싱하는 제2 전류 소싱부와, 지연클럭신호의 제어에 따라 전류경로의 전류를 싱킹하는 제2 전류 싱킹부와, 제어전압의 전압레벨에 따라 상기 전류경로를 통해서 흐르는 전류량을 조절하는 전류 조절부와, 전류 조절부를 통해서 흐르는 전류량에 대응하는 전압레벨을 갖는 출력클럭신호를 출력하는 클럭 출력부를 포함한다.

Description

클럭 듀티 보정회로{CLOCK DUTY CORRECTION CIRCUIT}
본 발명은 반도체 장치에 관한 것으로서, 클럭의 듀티(DUTY)를 조절하는 기술에 관한 것이다.
반도체 장치 및 집적회로 등은 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 지속적으로 개선되어 왔다. 이러한 반도체 장치 및 집적회로는 동작속도를 향상시키고 효율적인 내부동작을 위하여 클럭(Clock)과 같은 기준 주기펄스신호(Periodic pulse signal)에 동기되어 동작한다. 따라서 대부분의 반도체 장치 및 집적회로는 외부에서 공급되는 클럭 또는 필요에 따라 내부에서 생성되는 내부 클럭을 이용하여 동작한다.
한편, 클럭신호에 동기되어 동작하는 회로의 타이밍 마진을 확보하기 위해서 클럭신호의 듀티(DUTY)를 조절하는 과정이 필요할 수 있다. 클럭신호의 듀티(DUTY)를 조절한다는 것은 클럭신호의 정 클럭구간 및 부 클럭구간의 비율을 조절한다는 의미이며, 이를 듀티비(DUTY RATIO) 조절이라고 지칭하기도 한다. 클럭신호는 내부회로의 동작 타이밍을 결정하는 신호이므로, 클럭신호의 듀티(DUTY)를 안정적으로 조절하는 기술이 요구되고 있다.
본 발명은 전력소모가 적은 클럭 듀티 보정회로를 제공한다.
또한, 본 발명은 듀티 조절범위가 넓은 클럭 듀티 보정회로를 제공한다.
본 발명의 일 실시예에 따르면, 클럭신호의 제어에 따라 전류경로로 전류를 소싱하는 제1 전류 소싱부; 상기 클럭신호의 제어에 따라 상기 전류경로의 전류를 싱킹하는 제1 전류 싱킹부; 상기 클럭신호를 일정시간 지연시킨 지연클럭신호의 제어에 따라 상기 전류경로로 전류를 소싱하는 제2 전류 소싱부; 상기 지연클럭신호의 제어에 따라 상기 전류경로의 전류를 싱킹하는 제2 전류 싱킹부; 제어전압의 전압레벨에 따라 상기 전류경로를 통해서 흐르는 전류량을 조절하는 전류 조절부; 및 상기 전류 조절부를 통해서 흐르는 전류량에 대응하는 전압레벨을 갖는 출력클럭신호를 출력하는 클럭 출력부를 포함하는 클럭 듀티 보정회로가 제공된다.
도 1은 본 발명의 일 실시예에 따른 클럭 듀티 보정회로의 구성도이다.
도 2는 본 발명의 일 실시예에 따른 클럭 듀티 보정회로의 내부동작을 나타낸 도면이다.
도 3은 제어전압의 전압레벨에 따라 변화하는 클럭의 듀티를 나타낸 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자. 일반적으로 회로의 논리신호 및 이진 데이터 값은 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다.
도 1은 본 발명의 일 실시예에 따른 클럭 듀티 보정회로의 구성도이다.
본 실시예에 따른 클럭 듀티 보정회로는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
도 1을 참조하면, 클럭 듀티 보정회로는 제1 전류 소싱부(321)와, 제2 전류 소싱부(322)와, 제1 전류 싱킹부(341)와, 제2 전류 싱킹부(342)와, 전류 조절부(330)와, 클럭 출력부(350)를 포함한다. 또한, 참고적으로 본 실시예와 같이 클럭 듀티 보정회로는 지연부(310)와, 듀티 조절코드 출력부(100)와, 제어전압 발생부(200)를 더 포함하여 구성될 수도 있다.
상기와 같이 구성되는 클럭 듀티 보정회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
듀티 조절코드 출력부(100)는 듀티조절코드(CTRL_CODE<1:5>)를 출력한다. 듀티조절코드(CTRL_CODE<1:5>)는 모드 레지스터 셋(Mode Register Set, MRS)에서 전달되는 신호로 정의될 수 있을 것이며, 테스트 모드에서 외부에서 전달되는 코드로 정의 될 수도 있을 것이다. 듀티 조절코드 출력부(100)는 듀티조절코드(CTRL_CODE<1:5>)를 저장하는 래치부로 구성되는데, 옵션 퓨즈셋(option fuse set)을 통해서 구성될 수도 있다.
제어전압 발생부(200)는 듀티조절코드(CTRL_CODE<1:5>)의 코드값에 대응하는 전압레벨을 갖는 제어전압(V_CTRL)을 생성한다. 제어전압 발생부(200)는 제1 전압강하소자 그룹(R1,R2)과, 제2 전압강하소자 그룹(R3,R4,R5)과, 분배 조절부(MN1~M5)로 구성된다. 제1 전압강하소자 그룹(R1,R2)은 전원전압단(VDD)과 제어전압 출력단(N0) 사이에 접속된다. 여기에서 제1 전압강하소자 그룹(R1,R2)은 제1 저항(R1) 및 제2 저항(R2)으로 구성된다. 제2 전압강하소자 그룹(R3,R4,R5)은 접지전압단(VSS)과 제어전압 출력단(N0) 사이에 접속된다. 여기에서 제2 전압강하소자 그룹(R3,R4,R5)은 제3 내지 제5 저항(R3~R5)으로 구성된다. 분배 조절부(MN1~M5)는 듀티조절코드(CTRL_CODE<1:5>)의 코드값에 따라 제1 전압강하소자 그룹(R1,R2) 및 제2 전압강하소자 그룹(R3,R4,R5) 사이의 전압 분배비를 조절한다. 여기에서 분배 조절부(MN1~M5)는 듀티조절코드(CTRL_CODE<1:5>)의 제어를 받는 복수의 NMOS 트랜지스터로 구성된다. 즉, 제어전압 발생부(200)는 듀티조절코드(CTRL_CODE<1:5>)에 따라 제1 전압강하소자 그룹(R1,R2)과 제2 전압강하소자 그룹(R3,R4,R5)의 저항값 비율을 조절하므로, 조절된 저항값 비율에 따라 분배된 제어전압(V_CTRL)이 출력된다.
지연부(310)는 클럭신호(CLK)를 예정된 지연값 만큼 지연시켜 지연클럭신호(CLKD)를 출력한다. 지연부(310)는 일반적인 지연소자를 이용하여 구성될 수 있다.
제1 전류 소싱부(321)는 클럭신호(CLK)의 제어에 따라 전류경로로 전류를 소싱(sourcing)한다. 여기에서 제1 전류 소싱부(321)는 전원전압단(VDD)과 제1 노드(N11) 사이에 접속되어 클럭신호(CLK)의 제어를 받는 제1 소싱용 트랜지스터(MP11)로 구성된다.
제2 전류 소싱부(322)는 클럭신호(CLK)를 일정시간 지연시킨 지연클럭신호(CLKD)의 제어에 따라 전류경로로 전류를 소싱한다. 여기에서 제2 전류 소싱부(322)는 전원전압단(VDD)과 제1 노드(N11) 사이에 접속되어 지연클럭신호(CLKD)의 제어를 받는 제2 소싱용 트랜지스터(MP12)로 구성된다.
제1 전류 싱킹부(341)는 클럭신호(CLK)의 제어에 따라 전류경로의 전류를 싱킹한다. 여기에서 제1 전류 싱킹부(341)는 접지전압단(VSS)과 제2 노드(N12) 사이에 접속되어 클럭신호(CLK)의 제어를 받는 제1 싱킹용 트랜지스터(MN11)로 구성된다.
제2 전류 싱킹부(342)는 지연클럭신호(CLKD)의 제어에 따라 전류경로의 전류를 싱킹한다. 여기에서 제2 전류 싱킹부(342)는 접지전압단(VSS)과 제2 노드(N12) 사이에 접속되어 지연클럭신호(CLKD)의 제어를 받는 제2 싱킹용 트랜지스터(MN12)로 구성된다.
전류 조절부(330)는 제어전압(V_CTRL)의 전압레벨에 따라 전류경로를 통해서 흐르는 전류량을 조절한다. 여기에서 전류 조절부(330)는 제1 노드(N11)와 제2 노드(N12) 사이에 접속되어 제어전압(V_CTRL)의 제어를 받는 트랜지스터(MN10)로 구성된다. 따라서 트랜지스터(MN10)는 제어전압(V_CTRL)의 전압레벨이 높을수록 더 많은 전류를 전류경로를 통해서 흐르도록 제어한다.
클럭 출력부(350)는 전류 조절부(330)를 통해서 흐르는 전류량에 대응하는 전압레벨을 갖는 출력클럭신호(CLKOUT)를 출력한다. 여기에서 클럭 출력부(350)는 제1 노드(N11)에서 출력되는 신호를 버퍼링 하여 출력클럭신호(CLKOUT)를 출력하는 버퍼(INV1)로 구성된다.
도 2는 본 발명의 일 실시예에 따른 클럭 듀티 보정회로의 내부동작을 나타낸 도면이다.
도 2 및 도 1을 참조하여, 상기와 같이 구성되는 클럭 듀티 보정회로의 동작을 설명하면 다음과 같다. 도 2의 제1 시그널 다이어그램(Signal Diagram,210)은 제어전압(V_CTRL)이 상대적으로 높은 레벨일 때의 동작을 나타낸 것이다. 또한, 제2 시그널 다이어그램(Signal Diagram,220)은 제어전압(V_CTRL)이 상대적으로 낮은 레벨일 때의 동작을 나타낸 것이다.
빗금친 부분의 클럭신호(CLK)와 지연클럭신호(CLKD)의 위상을 살펴보면, 클럭신호(CLK)와 지연클럭신호(CLKD)는 서로 역위상을 가지고 있다. 즉, 빗금친 부분은 클럭신호(CLK)가 하이레벨이면 지연클럭신호(CLKD)는 로우레벨이고, 지연클럭신호(CLKD)가 하이레벨이면 클럭신호(CLK)는 로우레벨로 정의 되는 구간이다.
우선, 클럭신호(CLK)가 하이레벨이고 지연클럭신호(CLKD)가 로우레벨 일 때, 제2 전류 소싱부(322)와 제1 전류 싱킹부(341)가 동시에 턴온(TURN ON) 된다. 이때, 제1 노드(N11)의 전압레벨은 제2 전류 소싱부(322) 및 제1 전류 싱킹부(341)의 전류 구동력에 따라 결정된다. 제2 전류 소싱부(322) 및 제1 전류 싱킹부(341)의 전류 구동력은 고정되어 있으므로 실질적으로 제1 노드(N11)의 전압레벨은 전류 조절부(330)에 의해서 결정된다.
다음으로, 클럭신호(CLK)가 로우레벨이고 지연클럭신호(CLKD)가 하이레벨 일 때, 제1 전류 소싱부(321)와 제2 전류 싱킹부(342)가 동시에 턴온(TURN ON) 된다. 이때, 제1 노드(N11)의 전압레벨은 제1 전류 소싱부(321) 및 제2 전류 싱킹부(342))의 전류 구동력에 따라 결정된다. 제1 전류 소싱부(321) 및 제2 전류 싱킹부(342)의 전류 구동력은 고정되어 있으므로 실질적으로 제1 노드(N11)의 전압레벨은 전류 조절부(330)에 의해서 결정된다.
제1 노드(N11)의 신호레벨의 변화를 기준으로 동작을 설명하면, 제어전압(V_CTRL)의 전압레벨이 상대적으로 높을 때(210)는 트랜지스터(MN10)가 전류를 많이 흐르게 하므로 제1 노드(N11)의 폴링 시점은 빨라지며 라이징 시점은 느려진다. 결론적으로 출력클럭신호(CLKOUT)는 제1 노드(N11)의 전압레벨과 역위상을 가지므로, 출력클럭신호(CLKOUT)의 정 클럭구간이 부 클럭구간 보다 길어진다.
또한, 제어전압(V_CTRL)의 전압레벨이 상대적으로 낮을 때(220)는 트랜지스터(MN10)가 전류를 적게 흐르게 하므로 제1 노드(N11)의 폴링 시점은 느려지며 라이징 시점은 빨라진다. 결론적으로 출력클럭신호(CLKOUT)는 제1 노드(N11)의 전압레벨과 역위상을 가지므로, 출력클럭신호(CLKOUT)의 부 클럭구간이 정 클럭구간 보다 길어진다. 이와 같이 제어전압(V_CTRL)의 전압레벨을 조절하여 정 클럭구간 및 부 클럭구간의 비율, 즉 클럭의 듀티를 조절할 수 있다.
도 3은 제어전압의 전압레벨에 따라 변화하는 클럭의 듀티를 나타낸 도면이다.
도 3을 참조하면, 클럭신호(CLK)의 한주기가 0.8ns 상태에서 제어전압(V_CTRL)을 조절하여 변화하는 듀티(DUTY)를 나타내었다. 이때의 제어전압(V_CTRL)의 조절범위는 0.64V ~ 0.84V 이며, 이때, 듀티(DUTY)는 44% ~ 56% 까지 조절되었다. 듀티 조절 범위는 클럭 듀티 보정회로를 구성하는 트랜지스터의 크기 및 제어전압(V_CTRL)의 조절범위에 따라 최대 조절 범위가 결정될 수 있다.
본 실시예에 따른 클럭 듀티 보정회로는 적은 수의 트랜지스터를 이용하여 구성되므로 전류소모 및 면적 소요 측면에서 유리하다. 또한, 클럭 듀티 보정회로의 내부적인 클럭 전달 경로가 매우 짧으므로 전원 노이즈 등의 유입이 발생하더라도 비교적 안정적인 출력클럭신호를 출력할 수 있다. 참고적으로 본 실시예와 같은 클럭 듀티 보정회로를 지연고정루프(Delay Locked Loop, DLL)에 적용할 경우, 지연고정루프(Delay Locked Loop, DLL)에서 출력되는 DLL 클럭신호의 듀티비를 안정적으로 조절할 수 있을 것이다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 실시의 변경에 따른 구체적인 설명은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
200 : 제어전압 발생부
321 : 제1 전류 소싱부
322 : 제1 전류 소싱부
341 : 제1 전류 싱킹부
342 : 제2 전류 싱킹부
350 : 클럭 출력부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (15)

  1. 클럭신호의 제어에 따라 전류경로로 전류를 소싱하는 제1 전류 소싱부;
    상기 클럭신호의 제어에 따라 상기 전류경로의 전류를 싱킹하는 제1 전류 싱킹부;
    상기 클럭신호를 일정시간 지연시킨 지연클럭신호의 제어에 따라 상기 전류경로로 전류를 소싱하는 제2 전류 소싱부;
    상기 지연클럭신호의 제어에 따라 상기 전류경로의 전류를 싱킹하는 제2 전류 싱킹부;
    제어전압의 전압레벨에 따라 상기 전류경로를 통해서 흐르는 전류량을 조절하는 전류 조절부; 및
    상기 전류 조절부를 통해서 흐르는 전류량에 대응하는 전압레벨을 갖는 출력클럭신호를 출력하는 클럭 출력부
    를 포함하는 클럭 듀티 보정회로.
  2. 제1항에 있어서,
    상기 클럭신호를 예정된 지연값 만큼 지연시켜 상기 지연클럭신호를 출력하는 지연부를 더 포함하는 클럭 듀티 보정회로.
  3. 제1항에 있어서,
    듀티조절코드의 코드값에 대응하는 전압레벨을 갖는 상기 제어전압을 생성하는 제어전압 발생부를 더 포함하는 클럭 듀티 보정회로.
  4. 제3항에 있어서,
    상기 듀티조절코드를 출력하는 듀티 조절코드 출력부를 더 포함하는 클럭 듀티 보정회로.
  5. 제3항에 있어서,
    상기 듀티조절코드는 모드 레지스터 셋에서 전달되는 것을 특징으로 하는 클럭 듀티 보정회로.
  6. 제4항에 있어서,
    상기 듀티 조절코드 출력부는 상기 듀티조절코드를 저장하는 래치부를 포함하는 것을 특징으로 하는 클럭 듀티 보정회로.
  7. 제3항에 있어서,
    상기 제어전압 발생부는,
    전원전압단과 제어전압 출력단 사이에 접속되는 제1 전압강하소자 그룹;
    접지전압단과 상기 제어전압 출력단 사이에 접속되는 제2 전압강하소자 그룹; 및
    상기 듀티조절코드의 코드값에 따라 상기 제1 전압강하소자 그룹 및 상기 제2 전압강하소자 그룹 사이의 전압 분배비를 조절하는 분배 조절부를 포함하는 것을 특징으로 하는 클럭 듀티 보정회로.
  8. 제7항에 있어서,
    상기 분배 조절부는,
    상기 듀티조절코드의 제어를 받는 복수의 스위칭부를 포함하는 것을 특징으로 하는 클럭 듀티 보정회로.
  9. 제7항에 있어서,
    상기 제어전압의 전압레벨은 상기 전압 분배비에 따라 결정되는 것을 특징으로 하는 클럭 듀티 보정회로.
  10. 제1항 또는 제3항에 있어서,
    상기 제1 전류 소싱부는,
    전원전압단과 제1 노드 사이에 접속되어 상기 클럭신호의 제어를 받는 제1 소싱용 트랜지스터를 포함하는 것을 특징으로 하는 클럭 듀티 보정회로.
  11. 제10항에 있어서,
    상기 제2 전류 소싱부는,
    상기 전원전압단과 상기 제1 노드 사이에 접속되어 상기 지연클럭신호의 제어를 받는 제2 소싱용 트랜지스터를 포함하는 것을 특징으로 하는 클럭 듀티 보정회로.
  12. 제11항에 있어서,
    상기 제1 전류 싱킹부는,
    접지전압단과 제2 노드 사이에 접속되어 상기 클럭신호의 제어를 받는 제1 싱킹용 트랜지스터를 포함하는 것을 특징으로 하는 클럭 듀티 보정회로.
  13. 제12항에 있어서,
    상기 제2 전류 싱킹부는,
    상기 접지전압단과 상기 제2 노드 사이에 접속되어 상기 지연클럭신호의 제어를 받는 제2 싱킹용 트랜지스터를 포함하는 것을 특징으로 하는 클럭 듀티 보정회로.
  14. 제13항에 있어서,
    상기 전류 조절부는,
    상기 제1 노드와 상기 제2 노드 사이에 접속되어 상기 제어전압의 제어를 받는 트랜지스터를 포함하는 것을 특징으로 하는 클럭 듀티 보정회로.
  15. 제14항에 있어서,
    상기 클럭 출력부는,
    상기 제1 노드에서 출력되는 신호를 버퍼링 하여 상기 출력클럭신호를 출력하는 버퍼부를 포함하는 것을 특징으로 하는 클럭 듀티 보정회로.
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