KR101239121B1 - 시험 장치, 전송 회로, 시험 장치의 제어 방법 및 전송 회로의 제어 방법 - Google Patents

시험 장치, 전송 회로, 시험 장치의 제어 방법 및 전송 회로의 제어 방법 Download PDF

Info

Publication number
KR101239121B1
KR101239121B1 KR1020107025468A KR20107025468A KR101239121B1 KR 101239121 B1 KR101239121 B1 KR 101239121B1 KR 1020107025468 A KR1020107025468 A KR 1020107025468A KR 20107025468 A KR20107025468 A KR 20107025468A KR 101239121 B1 KR101239121 B1 KR 101239121B1
Authority
KR
South Korea
Prior art keywords
data
test
timing
reference clock
circuit
Prior art date
Application number
KR1020107025468A
Other languages
English (en)
Other versions
KR20110005264A (ko
Inventor
주니치 마츠모토
요시노리 카와우메
Original Assignee
가부시키가이샤 어드밴티스트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 어드밴티스트 filed Critical 가부시키가이샤 어드밴티스트
Publication of KR20110005264A publication Critical patent/KR20110005264A/ko
Application granted granted Critical
Publication of KR101239121B1 publication Critical patent/KR101239121B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31725—Timing aspects, e.g. clock distribution, skew, propagation delay
    • G01R31/31726—Synchronization, e.g. of test, clock or strobe signals; Signals in different clock domains; Generation of Vernier signals; Comparison and adjustment of the signals
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31703—Comparison aspects, e.g. signature analysis, comparators

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

피시험 디바이스를 시험하는 시험 장치에 있어서, 기준 클록에 동기하여, 시험 주기의 개시 타이밍의 기준이 되는 타이밍을 나타내는 시험 주기 신호 및 시험 주기 신호로부터 시험 주기의 개시 타이밍까지의 지연량을 나타내는 시험 주기 데이터를 발생하는 시험 주기 발생기와, 시험 주기 데이터에 의해 지정된 시험 주기의 개시 타이밍을 기준으로 하여, 피시험 디바이스와의 사이에 신호를 주고 받는 타이밍을 발생하는 타이밍 발생기를 포함하고, 시험 주기 발생기는, 시험 주기 데이터 및 시험 주기 신호를 발생하는 주기 발생부와, 기준 클록에 동기하여, 시험 주기 데이터를 취득하여 타이밍 발생기로 출력하는 데이터 취득부와, 시험 주기 신호가 발생되지 않은 사이클인 경우에, 데이터 취득부에 대한 기준 클록의 공급을 정지하는 클록 게이트부를 포함하는 시험 장치를 제공한다.

Description

시험 장치, 전송 회로, 시험 장치의 제어 방법 및 전송 회로의 제어 방법{TESTING DEVICE, TRANSMISSION CIRCUIT, TESTING DEVICE CONTROL METHOD AND TRANSMISSION CIRCUIT CONTROL METHOD}
본 발명은, 시험 장치, 전송 회로, 시험 장치의 제어 방법 및 전송 회로의 제어 방법에 관한 것이다. 특히 본 발명은, 피시험 디바이스를 시험하는 시험 장치 및 시험 장치의 제어 방법, 그리고, 데이터 및 해당 데이터가 유효한지 여부를 나타내는 데이터 이네이블 신호를 송신 회로로부터 수신 회로로 전송하는 전송 회로 및 전송 회로의 제어 방법에 관한 것이다. 본 출원은, 아래의 일본 출원에 관련하여, 아래의 일본 출원으로부터의 우선권을 주장하는 출원이다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는, 아래의 출원에 기재된 내용을 참조에 의해 본 출원에 편입하고, 본 출원의 일부로 한다.
1. 일본특허출원 2008-144581 출원일 2008년 6월 2일
반도체 등을 시험하는 시험 장치는, 피시험 디바이스에게 주는 시험 신호의 변화점을 지정하는 타이밍 신호를 발생하는 타이밍 발생기를 구비한다(예를 들면, 특허 문헌 1 참조). 타이밍 발생기는, 기준 클록의 타이밍으로부터 시험 주기의 개시 타이밍까지의 지연 시간을 나타내는 시험 주기 데이터, 및 시험 주기의 개시 타이밍으로부터 변화점까지의 지연 시간을 나타내는 타이밍 데이터가 주어진다. 그리고, 타이밍 발생기는, 지연 회로를 이용하여, 시험 주기 데이터 및 타이밍 데이터에 나타난 지연 시간만큼, 기준 클록을 지연하여 타이밍 신호를 발생한다.
일본특허공개 2004-361343호 공보
그런데, 시험 장치는, 주기 발생기에 의해 발생된 시험 주기 데이터를, 계속 접속된 복수의 플립플롭에 의해 전파하여, 후단의 타이밍 발생기에게 준다. 그러나, 근래, 피시험 디바이스의 고성능화 및 다(多)핀화에 수반하여, 시험 주기 데이터의 비트수는, 증가하고 있다. 또한, 주기 발생기로부터 타이밍 발생기에 시험 주기 데이터를 전파하는 플립플롭의 단수(段數)도 증가하고 있다.
또한, 시험 장치는, 1 시험 주기의 범위 내에서, 복수의 타이밍 신호를 발생하는 경우가 있다. 이러한 경우, 타이밍 발생기는, 병렬로 접속된 복수의 지연 회로를, 시험 주기 데이터가 주어질 때마다 순차적으로 하나씩 선택하여 동작시키는 것으로, 1 시험 주기의 범위 내에서 복수의 타이밍 신호를 발생하는 것이 가능하다.
그러나, 근래, 시험 장치는, 피시험 디바이스의 고성능화에 수반하여, 1 시험 주기의 범위 내에서 발생해야 할 타이밍 신호의 수가 증가하고, 병렬로 접속해야 할 복수의 지연 회로의 수가 증가하고 있다. 이러한 점은, 시험 장치의 소비 전력이 증가하는 원인이 되었다.
상기 과제를 해결하기 위해서, 본 발명의 제1 태양에서는, 피시험 디바이스를 시험하는 시험 장치에 있어서, 기준 클록에 동기하여, 시험 주기의 개시 타이밍의 기준이 되는 타이밍을 나타내는 시험 주기 신호 및 상기 시험 주기 신호로부터 시험 주기의 개시 타이밍까지의 지연량을 나타내는 시험 주기 데이터를 발생하는 시험 주기 발생기와, 상기 시험 주기 데이터에 의해 지정된 시험 주기의 개시 타이밍을 기준으로 하여, 상기 피시험 디바이스와의 사이에 신호를 주고 받는 타이밍을 발생하는 타이밍 발생기를 포함하고, 상기 시험 주기 발생기는, 상기 시험 주기 데이터 및 상기 시험 주기 신호를 발생하는 주기 발생부와, 상기 기준 클록에 동기하여, 상기 시험 주기 데이터를 취득하여 상기 타이밍 발생기로 출력하는 데이터 취득부와, 상기 시험 주기 신호가 발생되지 않은 사이클인 경우에, 상기 데이터 취득부에 대한 상기 기준 클록의 공급을 정지하는 클록 게이트부를 포함하는 시험 장치 및 이러한 시험 장치의 제어 방법을 제공한다.
본 발명의 제2 태양에서는, 데이터 및 상기 데이터가 유효한지 여부를 나타내는 데이터 이네이블 신호를, 송신 회로로부터 수신 회로로 전송하는 전송 회로에 있어서, 기준 클록에 동기하여, 상기 송신 회로로부터 상기 데이터를 취득하여 상기 수신 회로로 출력하는 데이터 취득부와, 상기 데이터가 무효라는 취지의 상기 데이터 이네이블 신호를 상기 송신 회로로부터 수취하였을 경우에, 상기 데이터 취득부에 대한 상기 기준 클록의 공급을 정지하는 클록 게이트부를 포함하는 전송 회로 및 이러한 전송 회로의 제어 방법을 제공한다.
본 발명의 제3 태양에서는, 피시험 디바이스를 시험하는 시험 장치에 있어서, 상기 피시험 디바이스와의 사이에 신호를 주고 받는 타이밍을 나타내는 타이밍 신호의 발생 타이밍을 지정하는 타이밍 데이터 및 상기 타이밍 데이터가 유효한지 여부를 나타내는 타이밍 이네이블 신호를 발생하는 타이밍 데이터 발생부와, 기준 클록에 동기하여 동작하여, 상기 타이밍 데이터 발생부로부터 유효한 상기 타이밍 데이터를 수취하고 나서, 해당 타이밍 데이터에 포함되는 상기 기준 클록의 주기 이상의 단위로 시간을 나타내는 상위측 데이터 수만큼 기준 클록을 카운트한 후에, 해당 타이밍 데이터의 상기 상위측 데이터 이외의 하위측 데이터 및 해당 타이밍 데이터의 유효를 나타내는 상기 타이밍 이네이블 신호를 출력하는 카운트부와, 상기 카운트부가 유효한 상기 타이밍 데이터에 포함되는 상기 상위측 데이터 수를 카운트하지 않는 경우에, 상기 카운트부에 대한 상기 기준 클록의 공급을 정지하는 클록 게이트부를 포함하는 시험 장치 및 이러한 시험 장치의 제어 방법을 제공한다.
또한, 상기의 발명의 개요는, 본 발명의 필요한 특징의 모두를 열거한 것이 아니고, 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
도 1은, 본 실시 형태에 관한 시험 장치(10)의 구성을 피시험 디바이스(200)와 함께 도시한다.
도 2는, 시험 주기 발생기(22)가 출력하는 시험 주기 데이터의 비트 구성의 일례를 도시한다.
도 3은, 기준 클록, 시험 주기 발생기(22)가 출력하는 시험 주기 데이터 및 시험 주기 신호를 도시한다.
도 4는, 본 실시 형태에 관한 시험 주기 발생기(22)의 구성을 도시한다.
도 5는, 본 실시 형태에 관한 전송 회로(40)의 구성을 도시한다.
도 6은, 데이터 취득부(48) 및 데이터 스위칭부(56)의 구성의 일례를 도시한다.
도 7은, 검출부(50), 클록 이네이블 신호 전송 회로(52), 제1 클록 게이트부(54) 및 시험 주기 신호 전송 회로(58)의 구성의 일례를 도시한다.
도 8은, 전송 회로(40) 내의 각 신호의 타이밍 도표의 일례를 도시한다.
도 9는, 본 실시 형태에 관한 타이밍 발생기(24)의 구성을 도시한다.
도 10은, 복수의 카운터 지연부(114)에 입력되는 타이밍 이네이블 신호의 타이밍 차트의 일례를 도시한다.
도 11은, 복수의 카운터 지연부(114)로부터 출력되는 타이밍 이네이블 신호 및 하위측 데이터의 타이밍 차트의 일례를 도시한다.
도 12는, 카운터 지연부(114)의 구성을 도시한다.
도 13은, 카운터 지연부(114) 내의 각 신호의 타이밍 차트의 일례를 도시한다.
이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 걸리는 발명을 한정하는 것이 아니고, 또한 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수라고는 할 수 없다.
도 1은, 본 실시 형태에 관한 시험 장치(10)의 구성을 피시험 디바이스(200)와 함께 도시한다. 시험 장치(10)는, 시험 신호를 피시험 디바이스(200)에게 주어 해당 시험 신호에 따라 피시험 디바이스(200)로부터 출력된 응답 신호와 기대값을 비교함으로써, 피시험 디바이스(200)를 시험한다. 시험 장치(10)는, 패턴 발생부(20)와, 시험 주기 발생기(22)와, 타이밍 발생기(24)와, 파형 성형부(26)와, 드라이버(28)와, 레벨 컴퍼레이터(30)와, 타이밍 컴퍼레이터(32)와, 판정부(34)를 구비한다.
패턴 발생부(20)는, 피시험 디바이스(200)에게 주는 시험 신호의 파형을 지정하는 시험 패턴, 및 시험 신호를 준 것에 따라 피시험 디바이스(200)로부터 출력되어야 하는 응답 신호의 논리값을 지정하는 기대값 패턴을 발생한다. 또한, 패턴 발생부(20)는, 시험 신호의 파형 변화(엣지)의 타이밍 및 응답 신호와 기대값의 비교 타이밍을 지정하기 위한 기준이 되는 시험 주기를 지정하는 데이터를 발생한다. 또한, 패턴 발생부(20)는, 시험 주기마다, 해당 시험 주기의 개시 타이밍으로부터 시험 신호의 파형 변화의 타이밍까지의 지연 시간 또는 시험 주기의 개시 타이밍으로부터 응답 신호와 기대값과의 비교 타이밍까지의 지연 시간을 나타내는 지연 데이터를 발생한다.
시험 주기 발생기(22)는, 기준 클록에 동기하여, 시험 주기의 개시 타이밍의 기준이 되는 시험 주기 신호 및 시험 주기 신호로부터 시험 주기의 개시 타이밍까지의 지연량을 나타내는 시험 주기 데이터를 발생한다. 시험 주기 발생기(22)는, 일례로서, 패턴 발생부(20)로부터 시험 주기를 지정하는 데이터를 수취하여, 수취한 데이터에 따라 시험 주기 데이터를 생성하여도 된다. 그리고, 시험 주기 발생기(22)는, 생성한 시험 주기 데이터 및 시험 주기 신호를 기준 클록에 동기하여 발생한다.
타이밍 발생기(24)는, 시험 주기 데이터에 의해 지정된 시험 주기의 개시 타이밍을 기준으로 하여, 피시험 디바이스(200)와의 사이에 신호를 주고 받는 타이밍을 발생한다. 여기에서, 시험 주기 신호가 발생된 기준 클록의 사이클을, 시험 주기 신호가 유효를 나타내는 사이클이라고 하고, 시험 주기 신호가 발생되지 않은 기준 클록의 사이클을, 기준 주기 신호가 무효를 나타내는 사이클이라고 한다. 또한, 본 실시 형태에서, 유효한 시험 주기 데이터라고 했을 경우, 시험 주기 신호가 유효를 나타내는 타이밍에서 취득된 시험 주기 데이터를 나타내고, 무효인 시험 주기 데이터라고 했을 경우, 시험 주기 신호가 유효를 나타내는 타이밍에서 취득된 시험 주기 데이터를 도시한다. 즉, 본 실시 형태에서, 시험 주기 신호는, 시험 주기 데이터의 유효 또는 무효를 나타내는 신호로서 기능한다. 타이밍 발생기(24)는, 일례로서, 유효한 시험 주기 데이터에 의해 지정된 타이밍으로부터, 해당 시험 주기에 대응하는 지연 데이터에 의해 지정된 지연 시간만큼 지연한 타이밍에서, 펄스인 타이밍 신호를 발생하여도 된다.
파형 성형부(26)는, 타이밍 발생기(24)로부터 주어진 타이밍 신호를 기준으로 하여, 시험 패턴을 성형한 시험 신호를 생성한다. 즉, 파형 성형부(26)는, 시험 패턴에 의해 지정된 파형에 있어서, 타이밍 신호의 타이밍에서 레벨이 변화하는 파형을 가지는 시험 신호를 생성한다.
드라이버(28)는, 파형 성형부(26)에 의해 생성된 시험 신호를 피시험 디바이스(200)에 공급한다. 레벨 컴퍼레이터(30)는, 시험 신호에 따라 피시험 디바이스(200)로부터 출력된 응답 신호를 수취하여, 수취한 응답 신호의 레벨에 따른 논리값을 나타내는 논리값 신호를 출력한다.
타이밍 컴퍼레이터(32)는, 레벨 컴퍼레이터(30)가 출력한 논리값 신호에 의해 나타내어진 논리값을, 타이밍 발생기(24)로부터 주어진 타이밍 신호의 타이밍에 취득한다. 판정부(34)는, 타이밍 컴퍼레이터(32)가 취득한 논리값과 패턴 발생부(20)에 의해 발생된 기대값 패턴에 의해 지정된 기대값을 비교하고, 비교 결과를 출력한다. 판정부(34)는, 일례로서, 타이밍 컴퍼레이터(32)가 취득한 논리값과 기대값이 일치하는 경우에는, 패스를 나타내는 비교 결과를 출력하고, 타이밍 컴퍼레이터(32)가 취득한 논리값과 기대값이 일치하지 않는 경우에는, 페일을 나타내는 비교 결과를 출력하여도 된다.
도 2는, 시험 주기 발생기(22)가 출력하는 시험 주기 데이터의 비트 구성의 일례를 도시한다. 시험 주기 데이터는, 해당 시험 주기 데이터가 타이밍 발생기(24)에게 주는 해당 시험 장치(10)의 기준 클록에 동기한 타이밍, 즉, 타이밍 발생기(24)가 시험 주기 데이터를 수취한 타이밍으로부터, 해당 시험 주기 데이터에 의해 지정되는 시험 주기의 개시 타이밍까지의 지연 시간을 도시한다.
시험 주기 데이터는, 복수의 비트를 포함한다. 예를 들면 도 2의 예에서는, 시험 주기 데이터는, (J＋K) 비트(J, K는 자연수)를 포함한다.
시험 주기 데이터는, 일례로서, 기준 위치의 비트(예를 들면 도 2의 n의 위치의 비트)가 기준 클록의 1 주기(T 시간)만큼의 지연 시간을 나타낸다. 그리고, 시험 주기 데이터는, 기준 위치의 비트로부터 상위로 1 비트로 진행할 때마다, 각 비트가 기준 클록의 1 주기의 2 배, 4 배, 8 배, …, 2K 배(K는 자연수)인 지연 시간을 도시한다. 또한, 시험 주기 데이터는, 기준 위치의 비트로부터 하위로 1 비트로 진행할 때마다, 각 비트가 기준 클록의 1 주기의 1/2 배, 1/4 배, 1/8 배, …, 2-J 배(J는 자연수)의 지연 시간을 도시한다.
이하, 본 실시 형태에서, 시험 주기 데이터에서의 기준 클록의 1 주기(T) 이하의 지연 시간을 나타내는 부분을, 시험 주기 데이터의 하위 비트라 한다. 또한, 본 실시 형태에서, 시험 주기 데이터에서의 기준 클록의 2 주기(2×T) 이상의 지연 시간을 나타내는 부분을, 시험 주기 데이터의 상위 비트라 한다. 즉, 본 실시 형태에서, 시험 주기 데이터는, 타이밍 발생기(24)가 시험 주기 데이터를 수취한 타이밍으로부터 시험 주기의 개시 타이밍까지의 지연 시간에서의, 기준 클록의 주기보다 큰 단위의 시간을 나타내는 상위 비트 및 기준 클록의 주기 이하의 단위의 시간을 나타내는 하위 비트를 포함한다.
도 3은, 기준 클록, 시험 주기 발생기(22)가 출력하는 시험 주기 데이터 및 시험 주기 신호를 도시한다. 시험 주기 발생기(22)는, 시험 주기 데이터 및 시험 주기 신호를, 기준 클록에 동기시켜 한 쌍으로서 출력한다. 또한, 시험 주기 발생기(22)는, 시험 주기 데이터 및 유효를 나타내는 시험 주기 신호를, 시험 주기마다 순차적으로 출력한다. 이 경우에서, 시험 주기 발생기(22)는, 기준 클록의 1 주기에, 2 이상의 시험 주기 데이터를 동시에 출력하지 않는다.
따라서, 어느 시험 주기가 기준 클록의 2 주기 미만(2×T)인 경우, 즉, 어느 시험 주기 데이터에 의해 지정된 시험 주기의 개시 타이밍으로부터, 다음의 시험 주기 데이터에 의해 지정된 시험 주기의 개시 타이밍까지의 간격이 2 주기 미만인 경우, 시험 주기 발생기(22)는, 이 2개의 시험 주기 데이터를 기준 클록의 주기(T)의 간격으로 연속하여 출력한다. 즉, 시험 주기 데이터의 상위 비트가 0인 경우, 해당 시험 주기 데이터와 다음의 시험 주기 데이터를, 기준 클록의 주기의 간격으로 연속하여 출력한다.
도 4는, 본 실시 형태에 관한 시험 주기 발생기(22)의 구성을 도시한다. 시험 주기 발생기(22)는, 주기 발생부(38)과 전송 회로(40)를 가진다.
주기 발생부(38)는, 패턴 발생부(20)로부터 시험 주기를 지정하는 데이터를 수취하여, 수취한 데이터에 따라 시험 주기 데이터 및 시험 주기 신호를, 기준 클록에 동기하여 발생한다. 전송 회로(40)는, 기준 클록에 동기하여, 주기 발생부(38)로부터 시험 주기 데이터 및 시험 주기 신호를 취득하여 타이밍 발생기(24)로 전송한다.
도 5는, 본 실시 형태에 관한 전송 회로(40)의 구성을 도시한다. 전송 회로(40)는, 하위 비트 취득용 플립플롭(42)과, 상위 비트 취득용 플립플롭(44)과, 시험 주기 신호 취득용 플립플롭(46)과, 데이터 취득부(48)와, 검출부(50)와, 클록 이네이블 신호 전송 회로(52)와, 제1 클록 게이트부(54)와, 데이터 스위칭부(56)와, 시험 주기 신호 전송 회로(58)를 포함한다.
하위 비트 취득용 플립플롭(42)은, 주기 발생부(38)에 의해 발생된 시험 주기 데이터의 하위 비트를, 기준 클록의 타이밍에 취득한다. 상위 비트 취득용 플립플롭(44)은, 주기 발생부(38)에 의해 발생된 시험 주기 데이터의 상위 비트를, 기준 클록의 타이밍에 취득한다. 시험 주기 신호 취득용 플립플롭(46)은, 주기 발생부(38)에 의해 발생된 시험 주기 신호를, 기준 클록의 타이밍에 취득한다.
데이터 취득부(48)는, 기준 클록에 동기하여, 시험 주기 데이터를 취득하여 타이밍 발생기(24)로 출력한다. 데이터 취득부(48)는, 일례로서, 하위 비트 전송 회로(60)와 상위 비트 전송 회로(62)를 포함하여도 된다. 하위 비트 전송 회로(60)는, 기준 클록에 동기하여, 시험 주기 데이터의 하위 비트를 취득하여 타이밍 발생기(24)로 출력한다. 하위 비트 전송 회로(60)는, 기준 클록에 동기하여, 시험 주기 데이터의 상위 비트를 취득하여 타이밍 발생기(24)로 출력한다.
검출부(50)는, 주기 발생부(38)가 발생한 시험 주기 데이터의 상위 비트가 미리 정해진 값과 일치하는지 여부를 검출한다. 본 실시 형태에서는, 상위 비트의 미리 정해진 값으로서 0이 설정된다. 즉, 본 실시 형태에서는, 검출부(50)는, 주기 발생부(38)가 발생한 시험 주기 데이터의 상위 비트가 0인지 여부를 검출한다. 이에 의해, 검출부(50)는, 해당 시험 주기 데이터와 다음의 시험 주기 데이터가, 기준 클록의 주기에 연속하여 출력되는 경우를 검출할 수 있다. 또한, 검출부(50)는, 주기 발생부(38)가 시험 주기 데이터의 무효를 나타내는 시험 주기 신호를 발생하는지 여부, 즉, 시험 주기 신호가 발생되지 않은 사이클인지 여부를 검출한다.
그리고, 검출부(50)는, 상위 비트의 취득에 이용하는 기준 클록을 데이터 취득부(48)에 공급하는지 여부를 나타내는 클록 이네이블 신호를 발생한다. 보다 상세하게는, 검출부(50)는, 주기 발생부(38)가 시험 주기 데이터의 무효를 나타내는 시험 주기 신호를 발생했을 경우(즉, 시험 주기 신호가 발생되지 않은 사이클인 경우), 또는 주기 발생부(38)가 발생한 시험 주기 데이터의 상위 비트가 미리 정해진 값(본 실시 형태에서는 0)과 일치하는 경우에, 무효를 나타내는 클록 이네이블 신호를 발생한다. 또한, 검출부(50)는, 주기 발생부(38)가 시험 주기 데이터의 유효를 나타내는 시험 주기 신호를 발생하는(즉, 시험 주기 신호가 발생된 사이클인 경우) 한편, 주기 발생부(38)이 발생한 시험 주기 데이터의 상위 비트가 미리 정해진 값(본 실시 형태에서는 0)과 일치하지 않는 경우에, 유효를 나타내는 클록 이네이블 신호를 발생한다.
클록 이네이블 신호 전송 회로(52)는, 기준 클록에 동기하여, 검출부(50)가 출력한 클록 이네이블 신호를 취득하여 전파한다. 클록 이네이블 신호 전송 회로(52)는, 일례로서, 데이터 취득부(48)에 의해 전파되는 시험 주기 데이터에 동기하여, 검출부(50)가 출력한 클록 이네이블 신호를 계속 접속된 복수 단의 플립플롭에 의해 전파하여도 된다.
제1 클록 게이트부(54)는, 기준 클록을 수취하여, 수취한 기준 클록을, 시험 주기 데이터의 상위 비트의 취득에 이용하는 기준 클록으로 하여 데이터 취득부(48)에 공급한다. 제1 클록 게이트부(54)는, 일례로서, 수취한 기준 클록을 상위 비트 전송 회로(62)에 공급한다.
여기에서, 제1 클록 게이트부(54)는, 주기 발생부(38)가 시험 주기 데이터의 무효를 나타내는 시험 주기 신호를 발생했을 경우(즉, 시험 주기 신호가 발생되지 않은 사이클인 경우), 또는 시험 주기 데이터의 상위 비트가 미리 정해진 값(본 실시 형태에서는 0)과 일치하는 것이 검출된 경우에, 데이터 취득부(48)가 해당 시험 주기 데이터의 상위 비트의 취득에 이용하는 기준 클록의 공급을 정지한다. 데이터 취득부(48)가 시험 주기 데이터의 상위 비트를 계속 접속된 복수의 플립플롭에 의해 순차적으로 전파하는 경우이면, 제1 클록 게이트부(54)는, 일례로서, 복수의 플립플롭 중 해당 시험 주기 데이터를 전파하는 플립플롭에 대한 기준 클록의 공급을 정지하여도 된다. 보다 상세하게는, 제1 클록 게이트부(54)는, 일례로서, 클록 이네이블 신호 전송 회로(52)에 의해 동기하여 전파되는, 어느 단의 플립플롭에 의해 취득된 클록 이네이블 신호가 기준 클록의 공급을 정지하는 것을 나타내는 경우에, 상위 비트 전송 회로(62)에서의 다음 단의 플립플롭에 대한 기준 클록의 공급을 정지하여도 된다.
이상에 더하여, 제1 클록 게이트부(54)는, 일례로서, 주기 발생부(38)가 시험 주기 데이터의 무효를 나타내는 시험 주기 신호를 발생했을 경우에(즉, 시험 주기 신호가 발생되지 않은 사이클인 경우에), 데이터 취득부(48)가 해당 시험 주기 데이터의 상위 비트 및 상위 비트 이외의 비트의 취득에 이용하는 기준 클록의 공급을 정지하는 구성이어도 된다. 제1 클록 게이트부(54)는, 일례로서, 주기 발생부(38)가 시험 주기 데이터의 무효를 나타내는 시험 주기 신호를 발생했을 경우, 해당 시험 주기 데이터의 모든 비트의 취득에 이용하는 기준 클록을 정지하는 구성에서 이어도 된다.
데이터 스위칭부(56)는, 시험 주기 데이터의 상위 비트가 미리 정해진 값(본 실시 형태에서는 0)과 일치하는 것이 검출된 경우에, 데이터 취득부(48)로부터 출력되는 시험 주기 데이터의 상위 비트에 대신하여, 미리 정해진 값을 타이밍 발생기(24)로 공급한다. 본 실시 형태에서는, 데이터 스위칭부(56)는, 시험 주기 데이터의 상위 비트가 0으로 검출된 경우에, 데이터 취득부(48)로부터의 상위 비트에 대신하여, 0을 타이밍 발생기(24)로 공급한다.
시험 주기 신호 전송 회로(58)는, 기준 클록에 동기하여, 주기 발생부(38)가 출력한 시험 주기 신호를 취득하여 전파한다. 시험 주기 신호 전송 회로(58)는, 일례로서, 데이터 취득부(48)에 의해 전파되는 시험 주기 데이터에 동기하여, 주기 발생부(38)가 출력한 클록 이네이블 신호를 계속 접속된 복수 단의 플립플롭에 의해 전파하여도 된다.
도 6 및 도 7은, 전송 회로(40)의 구체적인 회로 구성의 일례를 도시한다. 도 6은, 데이터 취득부(48) 및 데이터 스위칭부(56)의 구성의 일례를 도시한다. 도 7은, 검출부(50), 클록 이네이블 신호 전송 회로(52), 제1 클록 게이트부(54) 및 시험 주기 신호 전송 회로(58)의 구성의 일례를 도시한다.
하위 비트 전송 회로(60)는, 일례로서, 도 6에 도시된 바와 같이, 기준 클록에 동기하여 동작하는, n 개(n은 2 이상의 정수)의 계속 접속된 플립플롭(64-1 ~ 64-n)을 포함하여도 된다. 이러한 하위 비트 전송 회로(60)는, 기준 클록에 동기 하여, 시험 주기 데이터의 하위 비트를 선두 단의 플립플롭(64-1)에 의해 취득하고, 순차적으로 후단의 플립플롭(64)으로 전파하여, 최종 단의 플립플롭(64-n)으로부터 타이밍 발생기(24)로 출력한다.
상위 비트 전송 회로(62)는, 일례로서, 도 6에 도시된 바와 같이, 하위 비트 전송 회로(60)에 포함되는 플립플롭(64)과 같은 수(즉, n 개)의 계속 접속된 플립플롭(66-1 ~ 66-n)을 포함하여도 된다. 이러한 상위 비트 전송 회로(62)는, 기준 클록에 동기하여, 시험 주기 데이터의 상위 비트를 선두 단의 플립플롭(66-1)에 의해 취득하여, 순차적으로 후단의 플립플롭(66)으로 전파하고, 최종 단의 플립플롭(66-n)으로부터 타이밍 발생기(24)로 출력한다. 또한, 하위 비트 전송 회로(60)에 포함되는 n 개의 플립플롭(66)의 각각은, 후술하는 제1 클록 게이트부(54)를 통해 주어진 기준 클록에 동기하여 동작한다.
검출부(50)는, 일례로서, 도 7에 도시된 바와 같이, 검출부내 OR 회로(72)와 검출부내 AND 회로(74)를 포함하여도 된다. 검출부내 OR 회로(72)는, 시험 주기 데이터의 상위 비트의 각각을 수취하고, 각 비트의 값을 OR 연산한 결과를 출력한다. 이러한 검출부내 OR 회로(72)는, 시험 주기 데이터의 상위 비트가 0인 경우에 무효, 0 이외인 경우에 유효를 나타내는 신호를 출력한다.
검출부내 AND 회로(74)는, 검출부내 OR 회로(72)의 출력 신호와 주기 발생부(38)가 발생한 시험 주기 신호를 AND 연산한 결과를 출력한다. 그리고, 이러한 검출부(50)는, 검출부내 AND 회로(74)의 출력 신호를, 클록 이네이블 신호로서 출력한다. 이에 의해, 검출부(50)는, 주기 발생부(38)가 시험 주기 데이터의 무효를 나타내는 시험 주기 신호를 발생했을 경우(즉, 시험 주기 신호가 발생되지 않은 사이클인 경우), 또는, 주기 발생부(38)가 발생한 시험 주기 데이터의 상위 비트가 0인 경우에, 무효를 나타내는 클록 이네이블 신호를 발생할 수 있다. 또한, 검출부(50)는, 주기 발생부(38)가 시험 주기 데이터의 유효를 나타내는 시험 주기 신호를 발생하는 한편, 주기 발생부(38)가 발생한 시험 주기 데이터의 상위 비트가 0 이외인 경우에, 유효를 나타내는 클록 이네이블 신호를 발생할 수 있다.
클록 이네이블 신호 전송 회로(52)는, 일례로서, 도 7에 도시된 바와 같이, 상위 비트 전송 회로(62)에 포함되는 플립플롭(66)과 같은 수(즉, n 개)의 계속 접속된 플립플롭(76-1 ~ 76-n)을 포함하여도 된다. 이러한 클록 이네이블 신호 전송 회로(52)는, 기준 클록에 동기하여, 검출부(50)가 출력한 클록 이네이블 신호를 선두단의 플립플롭(76-1)에 의해 취득하여, 순차적으로 후단의 플립플롭(76)으로 전파 한다.
제1 클록 게이트부(54)는, 일례로서, 도 7에 도시된 바와 같이, 상위 비트 전송 회로(62)에 포함되는 플립플롭(66)과 같은 수(즉, n 개)의 게이트 회로(78-1 ~ 78-n)를 포함하여도 된다. n 개의 게이트 회로(78-1 ~ 78-n)의 각각은, 상위 비트 전송 회로(62)에 포함되는 n 개의 플립플롭(66-1 ~ 66-n)의 각각에 대응한다. n 개의 게이트 회로(78-1 ~ 78-n)의 각각은, 기준 클록을 수취하여, 상위 비트 전송 회로(62)에 포함되는 대응하는 플립플롭(66)에 공급한다.
또한, n 개의 게이트 회로(78-1 ~ 78-n)의 각각은, 클록 이네이블 신호 전송 회로(52) 내의 대응하는 플립플롭(76)에 대해서 입력되는 클록 이네이블 신호를 수취한다. 그리고, n 개의 게이트 회로(78-1 ~ 78-n)의 각각은, 수취한 클록 이네이블 신호가 유효이면, 상위 비트 전송 회로(62)에 포함되는 대응하는 플립플롭(66)에 기준 클록을 공급하고, 수취한 클록 이네이블 신호가 무효이면, 상위 비트 전송 회로(62)에 포함되는 대응하는 플립플롭(66)에의 기준 클록의 공급을 정지한다. 이에 의해, 제1 클록 게이트부(54)는, 상위 비트 전송 회로(62)가 시험 주기 데이터의 상위 비트를 계속 접속된 n 개의 플립플롭(66-1 ~ 66-n)에 의해 순차적으로 전파하는 경우에서, 복수의 플립플롭(66-1 ~ 66-n) 중 해당 시험 주기 데이터를 전파하는 플립플롭(66)에 대한 기준 클록의 공급을 정지할 수 있다.
데이터 스위칭부(56)는, 일례로서, 도 6에 도시된 바와 같이, 시험 주기 데이터의 각각의 비트의 값에 대응한 하나 또는 복수의 데이터 스위칭부내 AND 회로(68)을 포함하여도 된다. 하나 또는 복수의 데이터 스위칭부내 AND 회로(68)의 각각은, 상위 비트 전송 회로(62)가 출력한 시험 주기 데이터의 대응하는 비트의 값과 클록 이네이블 신호 전송 회로(52)의 최종 단의 플립플롭(76-n)이 출력한 클록 이네이블 신호를 AND 연산한 신호를 출력한다.
그리고, 이러한 데이터 스위칭부(56)는, 데이터 스위칭부내 AND 회로(68)의 출력 신호를 시험 주기 데이터의 상위 비트로서 타이밍 발생기(24)에 출력한다. 이에 의해, 데이터 스위칭부(56)는, 상위 비트 전송 회로(62)가 출력한 시험 주기 데이터가 유효인 한편, 시험 주기 데이터의 상위 비트가 0으로 검출되지 않은 경우(즉, 클록 이네이블 신호가 유효인 경우), 상위 비트 전송 회로(62)가 출력한 값을 그대로 시험 주기 데이터의 상위 비트로서 타이밍 발생기(24)로 출력할 수 있다.
또한, 이러한 데이터 스위칭부(56)는, 상위 비트 전송 회로(62)가 출력한 시험 주기 데이터가 무효인 경우 또는 시험 주기 데이터의 상위 비트가 0으로 검출된 경우(즉, 클록 이네이블 신호가 무효인 경우), 0을 시험 주기 데이터의 상위 비트로서 타이밍 발생기(24)에 출력할 수 있다. 이에 의해, 데이터 스위칭부(56)는, 상위 비트 전송 회로(62)가 출력한 시험 주기 데이터가 무효인 경우에는, 타이밍 발생기(24)에 대해서 불필요한 데이터의 출력을 금지할 수 있다. 또한, 데이터 스위칭부(56)는, 시험 주기 데이터의 상위 비트가 0으로 검출된 경우에는, 타이밍 발생기(24)에 대해서 바른 데이터를 출력할 수 있다.
시험 주기 신호 전송 회로(58)는, 일례로서, 도 7에 도시된 바와 같이, 상위 비트 전송 회로(62)에 포함되는 플립플롭(66)과 같은 수(즉, n 개)의 계속 접속된 플립플롭(80-1 ~ 80-n)을 포함하여도 된다. 이러한 시험 주기 신호 전송 회로(58)는, 기준 클록에 동기하여, 주기 발생부(38)가 출력한 시험 주기 신호를 선두 단의 플립플롭(80-1)에 의해 취득하고, 순차적으로 후단의 플립플롭(80)으로 전파하여, 최종 단의 플립플롭(80-n)으로부터 타이밍 발생기(24)로 출력한다.
도 8은, 전송 회로(40) 내의 각 신호의 타이밍 차트의 일례를 도시한다. 또한, 본 예는, 주기 발생부(38)로부터 출력된 8 비트의 시험 주기 데이터 및 시험 주기 신호를, 계속 접속된 3 단의 플립플롭에 의해, 타이밍 발생기(24)에 전송하는 경우의 타이밍 차트의 일례를 도시한다. 또한, 본 예의 시험 주기 데이터는, 4 비트의 상위 비트와 4 비트의 하위 비트를 포함한다.
도 8의 (A)는, 기준 클록을 도시한다. 도 8의 (B)의 RATE_IN은, 주기 발생부(38)가 발생한 시험 주기 신호를 도시한다. 도 8의 (C)의 RATEDT[7:0]_IN은, 주기 발생부(38)가 발생한 시험 주기 데이터를 도시한다.
도 8의 (D)의 gckl_1은, 제1 클록 게이트부(54)가 상위 비트 전송 회로(62)의 1 단째의 플립플롭(66)에게 주는 기준 클록을 도시한다. 도 8의 (E)의 RATEDT_1[3:0]은, 하위 비트 전송 회로(60)의 1 단째의 플립플롭(64)이 취득하는 시험 주기 데이터의 하위 비트의 값을 도시한다. 도 8의 (F)의 RATEDT_1[7:4]는, 상위 비트 전송 회로(62)의 1 단째의 플립플롭(66)이 취득하는 시험 주기 데이터의 하위 비트의 값을 도시한다.
도 8의 (G)의 gckl_2는, 제1 클록 게이트부(54)가 상위 비트 전송 회로(62)의 2 단째의 플립플롭(66)에게 주는 기준 클록을 도시한다. 도 8의 (H)의 RATEDT_2[3:0]은, 하위 비트 전송 회로(60)의 2 단째의 플립플롭(64)이 취득하는 시험 주기 데이터의 하위 비트의 값을 도시한다. 도 8의 (I)의 RATEDT_2[7:4]는, 상위 비트 전송 회로(62)의 2 단째의 플립플롭(66)이 취득하는 시험 주기 데이터의 하위 비트의 값을 도시한다.
도 8의 (J)의 gckl_3은, 제1 클록 게이트부(54)가 상위 비트 전송 회로(62)의 3 단째의 플립플롭(66)에게 주는 기준 클록을 도시한다. 도 8의 (K)의 RATEDT_3[3:0]은, 하위 비트 전송 회로(60)의 3 단째의 플립플롭(64)이 취득하는 시험 주기 데이터의 하위 비트의 값을 도시한다. 도 8의 (L)의 RATEDT_3[7:4]는, 상위 비트 전송 회로(62)의 3 단째의 플립플롭(66)이 취득하는 시험 주기 데이터의 하위 비트의 값을 도시한다.
도 8의 (M)의 RATE_OUT은, 전송 회로(40)가 타이밍 발생기(24)로 출력하는 시험 주기 신호를 도시한다. 도 8의 (N)의 RATEDT[7:0]_OUT은, 전송 회로(40)가 타이밍 발생기(24)로 출력하는 시험 주기 데이터를 도시한다.
도 8의 (C)에 도시된 바와 같이, 주기 발생부(38)는, 값이 "0x0C"인 시험 주기 데이터(RATE1), 값이 "0x23"인 시험 주기 데이터(RATE2), 값이 "0x37"인 시험 주기 데이터(RATE3), 값이 "0x05"인 시험 주기 데이터(RATE4), 값이 "0xF1"인 시험 주기 데이터(RATE5)를 순차적으로 발생한다.
여기에서, 값이 "0x23"인 시험 주기 데이터(RATE2), 값이 "0x37"인 시험 주기 데이터(RATE3) 및 값이 "0xF1"인 시험 주기 데이터(RATE5)는, 상위 비트가 0은 아니다. 이러한 경우, 제1 클록 게이트부(54)는, 도 8의(D), (G), (J)에 도시된 바와 같이, 이들 시험 주기 데이터(RATE1, RATE3, RATE5)에 대응하여, 각 기준 클록을 상위 비트 전송 회로(62)에 공급한다.
이에 대해서, 값이 "0x0C"인 시험 주기 데이터(RATE1) 및 값이 "0x05"인 시험 주기 데이터(RATE4)는, 상위 비트가 0이다. 따라서, 이러한 시험 주기 데이터의 다음의 기준 클록의 주기에서, 다른 시험 주기 데이터(RATE2, RATE5)가 발생된다. 이러한 경우, 제1 클록 게이트부(54)는, 도 8의 (D), (G), (J)에 도시된 바와 같이, 이들 시험 주기 데이터(RATE1, RATE4)에 대응하는 각 기준 클록의 상위 비트 전송 회로(62)에의 공급을 정지한다. 이에 의해, 제1 클록 게이트부(54)는, 시험 주기 데이터의 상위 비트가 0인 경우에 있어서, 상위 비트 전송 회로(62)에서 소비되는 전력을 저감할 수 있다.
또한, 도 8의 (L), (M)에 도시된 바와 같이, 데이터 스위칭부(56)는, 값이 "0x0C"인 시험 주기 데이터(RATE1) 및 값이 "0x05"인 시험 주기 데이터(RATE4)를 타이밍 발생기(24)로 출력하는 경우, 상위 비트의 값을 "0"으로 치환하여 출력한다. 이에 의해, 데이터 스위칭부(56)는, 상위 비트 전송 회로(62)에 대한 기준 클록의 공급이 정지되고, 상위 비트 전송 회로(62)가 바른 값을 전송하지 않는 경우에 있어서, 최종 단에서 바른 값으로 치환한 시험 주기 데이터를 타이밍 발생기(24)에 출력할 수 있다.
또한, 도 8의 (B)에 도시된 바와 같이, 값이 "0x23"인 시험 주기 데이터(RATE2)로부터, 값이 "0x37"인 시험 주기 데이터(RATE3)까지의 시험 주기 신호는, 무효를 나타내고 있다. 또한, 값이 "0x37"인 시험 주기 데이터(RATE3)로부터, 값이 "0x05"인 시험 주기 데이터(RATE4)까지의 시험 주기 신호도, 무효를 나타내고 있다. 이러한 경우, 제1 클록 게이트부(54)는, 도 8의 (D), (G), (J)에 도시된 바와 같이, 시험 주기 신호가 무효를 나타내고 있는 기간에서는, 각 기준 클록의 상위 비트 전송 회로(62)에의 공급을 정지한다. 이에 의해, 제1 클록 게이트부(54)는, 시험 주기 데이터가 무효를 나타내고 있는 경우에 있어서, 상위 비트 전송 회로(62)에서 소비되는 전력을 저감할 수 있다.
이상과 같이, 본 실시 형태에 관한 전송 회로(40)는, 주기 발생부(38)로부터 출력되는 시험 주기 데이터가 무효를 나타내는 시험 주기 신호를 발생했을 경우, 또는, 시험 주기 데이터의 상위 비트의 값이 미리 정해진 값과 일치하는 것이 검출된 경우에, 데이터 취득부(48)에 대한, 해당 시험 주기 데이터의 상위 비트를 취득 및 전파하기 위한 기준 클록의 공급을 정지한다. 그리고, 전송 회로(40)는, 시험 주기 데이터의 상위 비트의 값이 미리 정해진 값과 일치하는 것이 검출된 경우에, 데이터 취득부(48)가 출력한 해당 시험 주기 데이터의 상위 비트의 값에 대신하여, 미리 정해진 값을 타이밍 발생기(24)에 출력한다.
이에 의해, 전송 회로(40)에 의하면, 주기 발생부(38)로부터 타이밍 발생기(24)에 유효한 시험 주기 데이터를 전파시킬 수 있는 동시에, 무효인 시험 주기 데이터의 전파에 이용하는 기준 클록을 정지하여 소비 전력을 저감할 수 있다. 또한, 전송 회로(40)에 의하면, 유효한 시험 주기 데이터의 상위 비트가 미리 정해진 값인 경우에서는, 해당 유효한 시험 주기 데이터의 상위 비트의 전파에 이용하는 기준 클록을 정지하여, 소비 전력을 저감할 수 있다.
특히, 시험 주기 데이터의 상위 비트가 0인 경우, 유효한 시험 주기 데이터가 기준 클록의 간격으로 연속하여 전파되므로, 소비 전력이 커진다. 따라서, 시험 주기 데이터의 상위 비트가 0인 경우에, 해당 유효한 시험 주기 데이터의 상위 비트의 전파에 이용하는 기준 클록을 정지함으로써, 소비 전력을 양호한 효율로 저감할 수 있다.
또한, 이러한 전송 회로(40)에서, 데이터 취득부(48)의 상위 비트 전송 회로(62)는, 시험 주기 데이터의 상위 비트(즉, 기준 클록의 주기보다 큰 단위의 시간을 나타내는 비트 부분)에 대신하여, 시험 주기 데이터 중 미리 정해진 적어도 하나의 비트(이하, 대상 비트로 칭한다)를, 타이밍 발생기(24)로 전파하는 구성이어도 된다. 이 경우, 하위 비트 전송 회로(60)는, 시험 주기 데이터 중 대상 비트 이외의 비트를, 타이밍 발생기(24)로 전파한다.
또한, 이 경우, 검출부(50)는, 대상 비트가 미리 정해진 값과 일치하는지 여부를 검출한다. 또한, 이 경우, 제1 클록 게이트부(54)는, 주기 발생부(38)가 시험 주기 데이터의 무효를 나타내는 시험 주기 신호를 발생했을 경우, 또는, 시험 주기 데이터에서의 대상 비트가 미리 정해진 값과 일치하는 것이 검출된 경우에, 데이터 취득부(48)가 대상 비트의 취득에 이용하는 기준 클록의 공급을 정지한다. 그리고, 이 경우, 데이터 스위칭부(56)는, 시험 주기 데이터에서의 대상 비트가 미리 정해진 값과 일치하는 것이 검출된 경우에, 데이터 취득부(48)로부터의 대상 비트에 대신하여, 미리 정해진 값을 타이밍 발생기(24)로 공급한다. 이러한 구성에서도, 전송 회로(40)는, 해당 유효한 시험 주기 데이터의 대상 비트의 전파에 이용하는 기준 클록을 정지하여, 소비 전력을 저감할 수 있다.
또한, 이러한 전송 회로(40)는, 시험 장치(10) 이외의 다른 장치에 구비하여도 된다. 즉, 전송 회로(40)는, 데이터, 및 해당 데이터가 유효한지 여부를 나타내는 데이터 이네이블 신호를, 송신 회로로부터 수신 회로로 전송하는 것이어도 된다.
이 경우, 전송 회로(40)는, 주기 발생부(38)로부터 시험 주기 데이터 및 시험 주기 신호를 수취한 것에 대신하여, 송신 회로로부터 데이터 및 데이터 이네이블 신호를 수취한다. 그리고, 전송 회로(40)는, 타이밍 발생기(24)에 시험 주기 데이터 및 시험 주기 신호를 출력하는 것에 대신하여, 수신 회로에 데이터 및 데이터 이네이블 신호를 출력한다. 이에 의해, 전송 회로(40)에 의하면, 송신 회로로부터 수신 회로로 데이터 및 데이터 이네이블 신호를 전송하는 경우에서도, 소비 전력을 저감 할 수 있다.
도 9는, 본 실시 형태에 관한 타이밍 발생기(24)의 구성을 도시한다. 타이밍 발생기(24)는, 타이밍 데이터 발생부(110)와, 분배부(112)와, 복수의 카운터 지연부(114)(114-1 ~ 114-m)와, 제1 합성부(116)와, 제2 합성부(118)와, 미소 지연부(120)를 가진다.
타이밍 데이터 발생부(110)는, 피시험 디바이스(200)와의 사이에 신호를 주고 받는 타이밍을 나타내는 타이밍 신호의 발생 타이밍을 지정하는 타이밍 데이터, 및 타이밍 데이터가 유효한지 여부를 나타내는 타이밍 이네이블 신호를 발생한다. 타이밍 데이터는, 해당 타이밍 데이터가 수취된 타이밍으로부터 타이밍 신호의 발생 타이밍까지의 지연 시간을, 기준 클록의 주기보다 작은 정밀도로 도시한다.
타이밍 데이터 발생부(110)는, 일례로서, 시험 주기 발생기(22)로부터 수취한 시험 주기 데이터와 패턴 발생부(20)로부터 주어진 지연 데이터를 가산하는 가산부(132)를 포함하여도 된다. 타이밍 데이터 발생부(110)는, 가산부(132)에 의한 가산 결과를 타이밍 데이터로서 출력하여도 된다. 또한, 타이밍 데이터 발생부(110)는, 시험 주기 발생기(22)로부터 수취한 시험 주기 신호를, 시험 주기 데이터와 지연 데이터의 가산 처리에 의해 걸리는 시간만큼 지연시켜, 타이밍 이네이블 신호로서 출력하여도 된다.
분배부(112)는, 타이밍 데이터 발생부(110)로부터 순차적으로 출력되는 유효한 타이밍 데이터 및 타이밍 이네이블 신호를, 복수의 카운터 지연부(114)의 어느 하나에 분배한다. 분배부(112)는, 타이밍 데이터 발생부(110)로부터 유효한 타이밍 데이터 및 타이밍 이네이블 신호가 출력될 때마다, 복수의 카운터 지연부(114)의 어느 하나를 순차적으로 선택하고, 선택한 하나의 카운터 지연부(114)에 유효한 타이밍 데이터 및 타이밍 이네이블 신호를 공급한다.
복수의 카운터 지연부(114)의 각각은, 분배부(112)에 의해 분배된 타이밍 데이터 및 타이밍 이네이블 신호를 수취한다. 복수의 카운터 지연부(114)의 각각은, 수취한 타이밍 데이터를, 해당 타이밍 데이터에 포함되는 기준 클록의 주기 이상의 단위로 지연 시간을 나타내는 데이터 부분인 상위측 데이터와 해당 타이밍 데이터에 포함되는 상위측 데이터 이외의 다른 데이터 부분인 하위측 데이터로 분리한다. 상위측 데이터는, 일례로서, 해당 타이밍 데이터가 수취된 타이밍으로부터 타이밍 신호의 발생 타이밍까지의 지연 시간을 기준 클록의 주기 단위의 정밀도로 나타낸 데이터이어도 된다. 하위측 데이터는, 지연 시간에서의 기준 클록의 주기 미만의 성분을 나타낸 데이터이어도 된다.
복수의 카운터 지연부(114)의 각각은, 유효한 타이밍 데이터를 수취한 타이밍으로부터, 해당 타이밍 데이터의 일부에 포함되는 상위측 데이터만큼, 기준 클록을 카운트한다. 그리고, 복수의 카운터 지연부(114)의 각각은, 타이밍 데이터를 수취한 타이밍으로부터, 상위측 데이터만큼 기준 클록을 카운트한 후에 타이밍 이네이블 신호를 출력한다. 또한, 복수의 카운터 지연부(114)의 각각은, 해당 타이밍 데이터에 포함되는 하위측 데이터를 타이밍 이네이블 신호에 동기시켜 출력한다.
제1 합성부(116)는, 복수의 카운터 지연부(114)의 각각으로부터 출력된 타이밍 이네이블 신호를 다중 합성하여 하나의 신호로서 미소 지연부(120)에 공급한다. 제1 합성부(116)는, 일례로서, 복수의 카운터 지연부(114)의 각각으로부터 출력된 타이밍 이네이블 신호를 OR 연산에 의해 하나의 신호에 합성하여 미소 지연부(120)에 공급한다.
제2 합성부(118)는, 복수의 카운터 지연부(114)의 각각으로부터 출력된 타이밍 데이터에 포함되는 하위측 데이터를 다중 합성하여 하나의 신호로서 미소 지연부(120)에 공급한다. 제2 합성부(118)는, 일례로서, 복수의 카운터 지연부(114)의 각각으로부터 출력된 하위측 데이터를 OR 연산에 의해 다중 합성하여 하나의 신호로서 미소 지연부(120)에 공급한다. 또한, 복수의 카운터 지연부(114)의 각각은, 다른 분배부(112)가 유효한 하위측 데이터를 출력하는 경우, 하위측 데이터로서 0을 출력한다.
미소 지연부(120)는, 제1 합성부(116)로부터 수취한 타이밍 이네이블 신호를, 제2 합성부(118)로부터 수취한 타이밍 데이터에 포함되는 하위측 데이터에 따른 시간만큼 지연시킨다. 미소 지연부(120)는, 수취한 신호가 주어진 설정값에 따른 시간만큼 지연시키는 가변 지연 소자이어도 된다. 미소 지연부(120)는, 지연한 타이밍 이네이블 신호를, 피시험 디바이스(200)와의 사이에 신호를 주고 받는 타이밍을 나타내는 타이밍 신호로서 후단의 파형 성형부(26) 또는 타이밍 컴퍼레이터(32)에 공급한다.
이러한 구성의 타이밍 발생기(24)에 의하면, 복수의 카운터 지연부(114)에 의해 타이밍 이네이블 신호를 기준 클록의 주기 정밀도로 지연시킬 수 있다. 또한, 이러한 타이밍 발생기(24)에 의하면, 복수의 카운터 지연부(114)의 각각에 의해 지연된 타이밍 이네이블 신호를, 미소 지연부(120)에 의해 기준 클록의 주기 미만의 정밀도로 더욱 지연시킬 수 있다.
도 10은, 복수의 카운터 지연부(114)에 입력되는 타이밍 이네이블 신호의 타이밍 차트의 일례를 도시한다. 도 10의 (A)는, 기준 클록을 도시한다. 도 10의 (B)는, 분배부(112)가 수취한 타이밍 이네이블 신호를 도시한다.
도 10의 (C)는, 제1 카운터 지연부(114-1)가 분배부(112)로부터 수취한 타이밍 이네이블 신호를 도시한다. 도 10의 (D)는, 제2 카운터 지연부(114-2)가 분배부(112)로부터 수취한 타이밍 이네이블 신호를 도시한다. 도 10의 (E)는, 제3 카운터 지연부(114-3)가 분배부(112)로부터 수취한 타이밍 이네이블 신호를 도시한다.
분배부(112)는, 타이밍 데이터 발생부(110)로부터 타이밍 이네이블 신호를 수취할 때마다, 복수의 카운터 지연부(114)를 하나씩 차례로 선택하고 수취한 타이밍 이네이블 신호를 분배한다. 예를 들면, 분배부(112)는, 도 10의 (C)에 도시된 바와 같이, 시각 t21에서 수취한 타이밍 이네이블 신호를 제1 카운터 지연부(114-1)에 분배한다. 또한, 분배부(112)는, 도 10의 (D)에 도시된 바와 같이, 시각 t21의 다음의 시각 t22에서 수취한 타이밍 이네이블 신호를 제2 카운터 지연부(114-2)에 분배한다. 또한, 분배부(112)는, 도 10의 (E)에 도시된 바와 같이, 시각 t22의 다음의 시각 t23에서 수취한 타이밍 이네이블 신호를 제3 카운터 지연부(114-3)에 분배한다.
도 11은, 복수의 카운터 지연부(114)로부터 출력되는 타이밍 이네이블 신호 및 하위측 데이터의 타이밍 차트의 일례를 도시한다.
도 11의 (A)는, 제1 카운터 지연부(114-1)로부터 출력되는 타이밍 이네이블 신호를 도시한다. 도 11의 (B)는, 제1 카운터 지연부(114-1)로부터 출력되는 하위측 데이터를 도시한다. 도 11의 (C)는, 제2 카운터 지연부(114-2)로부터 출력되는 타이밍 이네이블 신호를 도시한다. 도 11의 (D)는, 제2 카운터 지연부(114-2)로부터 출력되는 하위측 데이터를 도시한다. 도 11의 (E)는, 제3 카운터 지연부(114-3)로부터 출력되는 타이밍 이네이블 신호를 도시한다. 도 11의 (F)는, 제3 카운터 지연부(114-3)로부터 출력되는 하위측 데이터를 도시한다.
도 11의 (E)는, 제1 합성부(116)로부터 출력되는 타이밍 이네이블 신호를 도시한다. 도 11의 (F)는, 제2 합성부(118)로부터 출력되는 하위측 데이터를 도시한다.
제1 합성부(116)는, 복수의 카운터 지연부(114)의 각각으로부터 별개로 출력된 타이밍 이네이블 신호를 다중 합성하여 하나의 신호로서 미소 지연부(120)에 공급한다. 마찬가지로, 제2 합성부(118)는, 복수의 카운터 지연부(114)의 각각으로부터 별개로 출력된 타이밍 데이터에 포함되는 하위측 데이터를 다중 합성하여 하나의 신호로서 미소 지연부(120)에 공급한다.
이와 같이, 분배부(112)는, 복수의 카운터 지연부(114)를 하나씩 순차적으로 선택하여, 기준 클록의 주기 단위의 지연 처리를 인터리브하여 실행시킨다. 이에 의해, 타이밍 발생기(24)에 의하면, 어느 시험 주기에서 지정되는 타이밍 신호가, 해당 시험 주기를 넘어 다음의 시험 주기의 범위 내에서 발생되는 결과, 다음의 시험 주기의 범위에서 복수의 타이밍 신호가 발생되는 경우이어도, 동작을 깨지 않고, 타이밍 신호를 계속 발생시킬 수 있다.
도 12는, 카운터 지연부(114)의 구성을 도시한다. 복수의 카운터 지연부(114)의 각각은, 동일한 구성을 가진다. 카운터 지연부(114)는, 카운트부(140)와, 상태 유지부(142)와, 제2 클록 게이트부(144)를 포함한다.
카운트부(140)는, 제2 클록 게이트부(144)로부터 주어지는 기준 클록에 동기하여 동작한다. 카운트부(140)는, 타이밍 데이터 발생부(110)로부터 유효한 타이밍 데이터를 수취하고 나서, 해당 타이밍 데이터에 포함되는 기준 클록의 주기 이상의 단위로 시간을 나타내는 상위측 데이터 수만큼 기준 클록을 카운트한 후에, 해당 타이밍 데이터의 상위측 데이터 이외의 하위측 데이터 및 해당 타이밍 데이터의 유효를 나타내는 타이밍 이네이블 신호를 출력한다. 카운트부(140)는, 일례로서, 상태 유지부(142)가 카운트 중인 것을 나타내는 상태 신호를 유지하는 한편, 카운트값이, 상위측 데이터 수를 카운트한 후의 값이 된 경우에, 타이밍 데이터의 유효를 나타내는 타이밍 이네이블 신호를 출력하여도 된다.
카운트부(140)는, 일례로서, 제로 검출부(150)와, 반전 회로(152)와, 카운터(154)와, 제1 AND 회로(156)와, 제1 플립플롭(158)과, 제2 AND 회로(160)를 포함하여도 된다. 제로 검출부(150)는, 카운터(154)의 카운트값이 0인 경우에 유효를 나타내는 신호를 출력하고, 카운터(154)의 카운트값이 0 이외인 경우에 무효를 나타내는 신호를 출력한다. 반전 회로(152)는, 제로 검출부(150)의 출력 신호의 논리를 반전하여 카운터(154)의 DEC 단자에게 준다.
카운터(154)는, 분배부(112)로부터 주어진 타이밍 이네이블 신호가 유효를 나타내는 경우에, 타이밍 데이터 발생부(110)로부터 출력된 타이밍 데이터의 상위측 데이터를 카운트값으로서 취득한다. 그리고, 카운터(154)는, DEC 단자에게 주는 신호가 유효를 나타내는 경우(즉, 카운터(154)의 카운트값이 0 이외인 경우), 취득한 카운트값을, 주어진 기준 클록에 동기하여 하나씩 감소시킨다.
제1 AND 회로(156)는, 제로 검출부(150)의 출력 신호가 유효를 나타내는 한편, 상태 유지부(142)가 출력하는 상태 신호가 유효를 나타내는 경우, 유효를 나타내는 타이밍 이네이블 신호를 출력한다. 제1 플립플롭(158)은, 분배부(112)로부터 주어진 타이밍 이네이블 신호가 유효를 나타내는 경우에, 타이밍 데이터 발생부(110)로부터 출력된 타이밍 데이터의 하위측 데이터를 취득한다. 제2 AND 회로(160)는, 제로 검출부(150)의 출력 신호가 유효를 나타내는 한편, 상태 유지부(142)가 출력하는 상태 신호가 유효를 나타내는 경우, 제1 플립플롭(158)이 취득한 하위측 데이터를 출력한다.
이러한 구성의 카운트부(140)는, 유효한 타이밍 데이터를 수취하고 나서, 해당 타이밍 데이터에 포함되는 상위측 데이터에 나타나는 값만큼 기준 클록을 카운트하고, 카운트한 후에, 하위측 데이터 및 타이밍 데이터의 유효를 나타내는 타이밍 이네이블 신호를 출력할 수 있다.
상태 유지부(142)는, 카운트부(140)가 유효한 타이밍 데이터에 포함되는 상위측 데이터 수의 카운트 중인지 여부를 나타내는 상태 신호를 유지한다. 상태 유지부(142)는, 일례로서, 카운트부(140)가 카운트 중인 경우에는 유효, 카운트부(140)가 카운트 중이 아닌 경우에는 무효를 나타내는 상태 신호를 출력하여도 된다.
상태 유지부(142)는, 일례로서, 제1 OR 회로(162)와 제2 플립플롭(164)을 포함하여도 된다. 제1 OR 회로(162)는, 카운트부(140)의 제로 검출부(150)의 출력 신호가 유효를 나타내는 경우(즉, 카운터(154)의 카운트값이 0인 경우), 또는 분배부(112)로부터 주어진 타이밍 이네이블 신호가 유효를 나타내는 경우, 유효를 나타내는 신호를 출력한다. 제2 플립플롭(164)은, 기준 클록에 동기하여 동작하여, 제1 OR 회로(162)의 출력 신호가 유효를 나타내는 경우, 분배부(112)로부터 주어진 타이밍 이네이블 신호를 취득한다. 이러한 제1 OR 회로(162)는, 분배부(112)로부터 유효를 나타내는 타이밍 이네이블 신호가 주어지면, 유효를 나타내는 값의 유지를 개시한다. 그리고, 제1 OR 회로(162)는, 카운터(154)의 카운트값이 0이 된 것에 따라 무효를 나타내는 값의 유지를 개시한다. 이후, 제1 OR 회로(162)는, 다음에 유효를 나타내는 타이밍 이네이블 신호가 주어질 때까지, 무효를 나타내는 값을 계속 유지한다.
제2 클록 게이트부(144)는, 카운트부(140)가 유효한 타이밍 데이터에 포함되는 상위측 데이터 수를 카운트 하지 않는 경우에, 카운트부(140)에 대한 기준 클록의 공급을 정지한다. 보다 상세하게는, 제2 클록 게이트부(144)는, 타이밍 데이터의 유효를 나타내는 타이밍 이네이블 신호를 수취한 것에 따라 카운트부(140)에 대한 기준 클록의 공급을 개시한다. 그리고, 제2 클록 게이트부(144)는, 카운트부(140)의 카운트값이, 상위측 데이터 수를 카운트 한 후의 값이 된 것에 따라 카운트부(140)에 대한 기준 클록의 공급을 정지한다.
제2 클록 게이트부(144)는, 일례로서, 제2 OR 회로(166)와 게이트 회로(168)를 포함하여도 된다. 제2 OR 회로(166)는, 카운트부(140)의 제로 검출부(150)의 출력 신호가 무효를 나타내는 경우(즉, 카운터(154)의 카운트값이 0 이외인 경우), 또는, 분배부(112)로부터 주어진 타이밍 이네이블 신호가 유효를 나타내는 경우, 유효를 나타내는 클록 이네이블 신호를 출력한다.
게이트 회로(168)는, 제2 OR 회로(166)로부터 클록 이네이블 신호를 수취한다. 그리고, 게이트 회로(168)는, 클록 이네이블 신호가 유효를 나타내는 경우(즉, 카운터(154)의 카운트값이 0 이외인 경우 또는 분배부(112)로부터 주어진 타이밍 이네이블 신호가 유효를 나타내는 경우), 카운트부(140) 내의 카운터(154) 및 제1 플립플롭(158)에 기준 클록을 공급한다. 게이트 회로(168)는, 클록 이네이블 신호가 무효를 나타내는 경우, 카운트부(140) 내의 카운터(154) 및 제1 플립플롭(158)에의 기준 클록의 공급을 정지한다.
보다 상세하게는, 제2 클록 게이트부(144)는, 타이밍 데이터의 유효를 나타내는 타이밍 이네이블 신호를 수취한 것에 따라 카운터(154) 및 제1 플립플롭(158)에 대한 기준 클록의 공급을 개시한다. 그리고, 제2 클록 게이트부(144)는, 카운터(154)의 카운트값이, 0이 된 것에 따라 카운터(154) 및 제1 플립플롭(158)에 대한 기준 클록의 공급을 정지한다.
이러한 카운터 지연부(114)는, 카운트부(140)가 유효하게 동작하는 기간에서 해당 카운트부(140)에 대해서 기준 클록을 공급하여, 카운트부(140)가 유효하게 동작 하지 않는 기간에서 해당 카운트부(140)에 대한 기준 클록의 공급을 정지한다. 이에 의해, 카운터 지연부(114)는, 카운트부(140)의 소비 전류를 저감할 수 있다
도 13은, 카운터 지연부(114) 내의 각 신호의 타이밍 차트의 일례를 도시한다. 도 13의 (A)는, 기준 클록을 도시한다. 도 13의 (B)는, 카운터 지연부(114)가 수취한 타이밍 이네이블 신호를 도시한다. 도 13의 (C)는, 카운터 지연부(114)가 수취한 타이밍 이네이블 신호를 도시한다. 도 13의 (D)는, 카운터(154)의 카운트값을 도시한다.
도 13의 (E)은, 제2 플립플롭(164)이 출력하는 상태 신호를 도시한다. 도 13의 (F)는, 제1 플립플롭(158)이 유지하는 하위측 데이터를 도시한다. 도 13의 (G)는, 카운터(154) 및 제1 플립플롭(158)에게 주는 기준 클록을 도시한다. 도 13의 (H)는, 카운터 지연부(114)가 출력하는 타이밍 이네이블 신호를 도시한다. 도 13의 (I)는, 카운터 지연부(114)가 출력하는 하위측 데이터를 도시한다.
카운터 지연부(114)는, 도 13의 (B)에 도시된 바와 같이, 시각 t41에서, 분배부(112)로부터 유효를 나타내는 타이밍 이네이블 신호를 수취한다. 분배부(112)로부터 유효를 나타내는 타이밍 이네이블 신호를 수취하면, 제2 플립플롭(164)은, 도 13의 (E)에 도시된 바와 같이, 다음의 기준 클록의 타이밍으로부터, 유효를 나타내는 값의 유지를 개시한다.
또한, 분배부(112)로부터 유효를 나타내는 타이밍 이네이블 신호를 수취하면, 게이트 회로(168)는, 도 13의 (G)에 도시된 바와 같이, 다음의 기준 클록의 타이밍에서(시각 t42), 카운터(154) 및 제1 플립플롭(158)에 대해서, 기준 클록(gclk)의 공급을 개시한다. 이 결과, 카운터(154)는, 도 13의 (D)에 도시된 바와 같이, 타이밍 이네이블 신호를 수취한 타이밍에서의 타이밍 데이터의 상위측 데이터(예를 들면, 0x8)를 카운트값로서 취득하여, 이후, 카운트값을 하나씩 디크리먼트한다. 또한, 제1 플립플롭(158)은, 도 13의 (F)에 도시된 바와 같이, 타이밍 이네이블 신호를 수취한 타이밍에서의 타이밍 데이터의 하위측 데이터(예를 들면, 0xC)를 취득한다.
제1 AND 회로(156)는, 도 13의 (H)에 도시된 바와 같이, 카운터(154)의 카운트값이 0에 도달하는 시각 t43에서, 타이밍 이네이블 신호를 출력한다. 또한, 제2 AND 회로(160)는, 도 13의 (I)에 도시된 바와 같이, 제1 AND 회로(156)에 의한 타이밍 이네이블 신호의 출력에 동기하여, 제1 플립플롭(158)이 유지하는 하위측 데이터를 출력한다.
그리고, 게이트 회로(168)는, 도 13의 (G)에 도시된 바와 같이, 카운터(154)의 카운트값이 0에 도달하면, 다음의 기준 클록의 타이밍에서(시각 t44), 카운터(154) 및 제1 플립플롭(158)에 대한 기준 클록(gclk)의 공급을 정지한다. 또한, 제2 플립플롭(164)는, 도 13의 (E)에 도시된 바와 같이, 카운터(154)의 카운트값이 0에 도달하면, 다음의 기준 클록의 타이밍으로부터, 무효를 나타내는 값의 유지를 개시한다.
이와 같이 카운터 지연부(114)는, 카운트부(140)가 유효하게 동작하는 기간에 있어서 해당 카운트부(140)에 대해서 기준 클록을 공급하여, 카운트부(140)가 유효하게 동작하지 않는 기간에 있어서 해당 카운트부(140)에 대한 기준 클록의 공급을 정지할 수 있다. 이에 의해, 카운터 지연부(114)는, 카운트부(140)의 소비 전류를 저감할 수 있다.
또한, 이러한 카운터 지연부(114)는, 시험 장치(10) 이외의 다른 장치에 카운터 회로로서 구비할 수 있어도 된다. 즉, 카운터 지연부(114)는, 송신 회로로부터 주어진 데이터를 카운트하는 카운터 회로로서 기능하는 것이어도 된다.
이 경우, 카운터 지연부(114)는, 타이밍 데이터 발생부(110)로부터 타이밍 데이터 및 타이밍 이네이블 신호를 수취한 것에 대신하여, 송신 회로로부터 데이터 및 데이터 이네이블 신호를 수취한다. 그리고, 카운터 지연부(114)는, 타이밍 이네이블 신호를 출력하는 것에 대신하여, 데이터 이네이블 신호를 출력한다. 이에 의해, 카운터 지연부(114)에 의하면, 송신 회로로부터 주어진 데이터에 의해 나타내어지는 데이터 수를 카운트하는 경우에서도, 소비 전력을 저감할 수 있다.
이상, 본 발명을 실시 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다라고 하는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이, 청구의 범위의 기재로부터 분명하다.
청구의 범위, 명세서, 및 도면 중에서 나타낸 장치, 시스템, 프로그램, 및 방법에서의 동작, 순서, 스텝, 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서며」등으로 명시하지 않고, 또한, 전의 처리의 출력을 후의 처리로 이용하므로 없는 한, 임의의 순서로 실현할 수 있다는 것에 유의해야 한다. 청구의 범위, 명세서, 및 도면 중의 동작 플로우에 관해서, 편의상 「우선,」, 「다음에,」등을 이용하여 설명했다고 해도, 이 순서로 실시하는 것이 필수인 것을 의미하는 것은 아니다.
10 시험 장치 20 패턴 발생부
22 시험 주기 발생기 24 타이밍 발생기
26 파형 성형부 28 드라이버
30 레벨 컴퍼레이터 32 타이밍 컴퍼레이터
34 판정부 38 주기 발생부
40 전송 회로 42 하위 비트 취득용 플립플롭
44 상위 비트 취득용 플립플롭 46 시험 주기 신호 취득용 플립플롭
48 데이터 취득부 50 검출부
52 클록 이네이블 신호 전송 회로 54 제1 클록 게이트부
56 데이터 스위칭부 58 시험 주기 신호 전송 회로
60 하위 비트 전송 회로 62 상위 비트 전송 회로
64 플립플롭 66 플립플롭
68 데이터 스위칭부내 AND 회로 72 검출부내 OR 회로
74 검출부내 AND 회로 76 플립플롭
78 게이트 회로 80 플립플롭
110 타이밍 데이터 발생부 112 분배부
114 카운터 지연부 116 제1 합성부
118 제2 합성부 120 미소 지연부
132 가산부 140 카운트부
142 상태 유지부 144 제2 클록 게이트부
150 제로 검출부 152 반전 회로
154 카운터 156 제1 AND 회로
158 제1 플립플롭 160 제2 AND 회로
162 제1 OR 회로 164 제2 플립플롭
166 제2 OR 회로 168 게이트 회로
200 피시험 디바이스

Claims (15)

  1. 데이터 및 상기 데이터가 유효한지 여부를 나타내는 데이터 이네이블 신호를, 송신 회로로부터 수신 회로로 전송하는 전송 회로에 있어서,
    상기 전송 회로는,
    기준 클록에 동기하여, 상기 송신 회로로부터 상기 데이터를 취득하여 상기 수신 회로로 출력하는 데이터 취득부; 및
    상기 데이터가 무효라는 취지의 상기 데이터 이네이블 신호를 상기 송신 회로로부터 수취하였을 경우에, 상기 데이터 취득부에 대한 상기 기준 클록의 공급을 정지하는 클록 게이트부
    를 포함하고,
    상기 데이터는 상기 기준 클록의 주기보다 큰 단위의 시간을 나타내는 미리 정해진 수의 상위 비트 및 상기 기준 클록의 주기 이하의 단위의 시간을 나타내는 하위 비트를 포함하고,
    상기 전송 회로는, 상기 상위 비트가 미리 정해진 값과 일치하는지 여부를 검출하는 검출부를 더 포함하고,
    상기 클록 게이트부는, 상기 데이터가 무효라는 취지의 상기 데이터 이네이블 신호를 상기 송신 회로로부터 수취하였을 경우, 또는 상기 데이터에서의 상기 상위 비트가 상기 미리 정해진 값과 일치하는 것이 검출된 경우에, 상기 데이터 취득부가 상기 데이터에서의 상기 상위 비트의 취득에 이용하는 상기 기준 클록의 공급을 정지하고,
    상기 전송 회로는, 상기 데이터에서의 상기 상위 비트가 상기 미리 정해진 값과 일치하는 것이 검출된 경우에, 상기 데이터 취득부로부터의 상기 데이터에서의 상기 상위 비트에 대신하여, 상기 미리 정해진 값을 상기 수신 회로로 공급하는 데이터 스위칭부를 더 포함하는,
    전송 회로.
  2. 삭제
  3. 제1항에 기재된 전송 회로; 및
    상기 송신 회로로서, 기준 클록에 동기하여, 시험 주기의 개시 타이밍의 기준이 되는 타이밍을 나타내는 시험 주기 신호 및 상기 시험 주기 신호로부터 시험 주기의 개시 타이밍까지의 지연량을 나타내는 시험 주기 데이터를 발생하는 시험 주기 발생부
    를 포함하고,
    상기 데이터 취득부는 상기 기준 클록에 동기하여 상기 시험 주기 데이터를 취득하여 상기 수신 회로로 출력하고,
    상기 클록 게이트부는 상기 시험 주기 신호가 발생되지 않은 사이클인 경우에 상기 데이터 취득부에 대한 상기 기준 클록의 공급을 정지하는
    시험 주기 발생기.
  4. 제3항에 있어서,
    상기 주기 발생부가 발생한 상기 시험 주기 데이터에서의 미리 정해진 적어도 하나의 비트가 미리 정해진 값과 일치하는지 여부를 검출하는 검출부
    를 더 포함하고,
    상기 클록 게이트부는, 상기 시험 주기 신호가 발생되지 않은 사이클인 경우, 또는 상기 시험 주기 데이터에서의 상기 적어도 하나의 비트가 상기 미리 정해진 값과 일치하는 것이 검출된 경우에, 상기 데이터 취득부가 상기 적어도 하나의 비트의 취득에 이용하는 상기 기준 클록의 공급을 정지하고,
    상기 시험 주기 발생기는, 상기 시험 주기 데이터에서의 상기 적어도 하나의 비트가 상기 미리 정해진 값과 일치하는 것이 검출된 경우에, 상기 데이터 취득부로부터의 상기 적어도 하나의 비트에 대신하여, 상기 미리 정해진 값을 상기 수신 회로로 공급하는 데이터 스위칭부를 더 포함하는,
    시험 주기 발생기.
  5. 제4항에 있어서,
    상기 검출부는, 상기 주기 발생부가 발생한 상기 시험 주기 데이터에서의 상기 적어도 하나의 비트로서 미리 정해진 비트 수의 상위 비트가 상기 미리 정해진 값과 일치하는지 여부를 검출하는,
    시험 주기 발생기.
  6. 제5항에 있어서,
    상기 주기 발생부는, 시험 주기의 개시 타이밍까지의 시간에서의, 상기 기준 클록의 주기보다 큰 단위의 시간을 나타내는 상기 상위 비트 및 상기 기준 클록의 주기 이하의 단위의 시간을 나타내는 하위 비트를 포함한 상기 시험 주기 데이터, 및 상기 시험 주기 신호를 발생하고,
    상기 검출부는, 상기 시험 주기 데이터의 상위 비트가 0인지 여부를 검출하고,
    상기 클록 게이트부는, 상기 시험 주기 신호가 발생되지 않은 사이클인 경우, 또는 상기 시험 주기 데이터의 상기 상위 비트가 0으로 검출된 경우에, 상기 데이터 취득부가 상기 시험 주기 데이터의 상기 상위 비트의 취득에 이용하는 상기 기준 클록의 공급을 정지하고,
    상기 데이터 스위칭부는, 상기 시험 주기 데이터의 상기 상위 비트가 0으로 검출된 경우에, 상기 데이터 취득부로부터의 상기 시험 주기 데이터의 상기 상위 비트에 대신하여, 0을 상기 수신 회로로 공급하는,
    시험 주기 발생기.
  7. 제6항에 있어서,
    상기 데이터 취득부는,
    상기 기준 클록에 동기하여, 상기 시험 주기 데이터의 상기 하위 비트를 선두 단의 플립플롭에 의해 취득하여, 순차적으로 후단의 플립플롭으로 전파하고, 최종 단의 플립플롭으로부터 상기 수신 회로로 출력하는 하위 비트 전송 회로; 및
    상기 기준 클록에 동기하여, 상기 시험 주기 데이터의 상기 상위 비트를 선두 단의 플립플롭에 의해 취득하여, 순차적으로 후단의 플립플롭으로 전파하고, 최종 단의 플립플롭으로부터 상기 수신 회로로 출력하는 상위 비트 전송 회로
    를 포함하고,
    상기 시험 주기 발생기는,
    상기 기준 클록에 동기하여, 상기 시험 주기 데이터의 상기 상위 비트의 취득에 이용하는 상기 기준 클록을 공급하는지 여부를 나타내는 클록 이네이블 신호를 선두 단의 플립플롭에 의해 취득하여, 순차적으로 후단의 플립플롭으로 전파하는 클록 이네이블 신호 전송 회로; 및
    상기 기준 클록에 동기하여, 상기 시험 주기 신호를 선두 단의 플립플롭에 의해 취득하여, 순차적으로 후단의 플립플롭으로 전파하고, 최종 단의 플립플롭으로부터 상기 수신 회로로 출력하는 시험 주기 신호 전송 회로
    를 포함하고,
    상기 클록 게이트부는, 상기 클록 이네이블 신호 전송 회로에 의해 전파되는, 어느 단의 상기 클록 이네이블 신호가 상기 기준 클록의 공급을 정지하는 것을 나타내는 경우에, 상기 상위 비트 전송 회로에서의 다음 단의 플립플롭에 대한 상기 기준 클록의 공급을 정지하는,
    시험 주기 발생기.
  8. 제7항에 있어서,
    상기 데이터 스위칭부는, 상기 클록 이네이블 신호 전송 회로의 최종 단으로부터 상기 기준 클록의 공급을 정지하는 것을 나타내는 상기 클록 이네이블 신호를 수취하였을 경우에, 상기 상위 비트 전송 회로의 최종 단으로부터 출력되는 상기 시험 주기 데이터의 상기 상위 비트에 대신하여, 0을 상기 수신 회로로 출력하는,
    시험 주기 발생기.
  9. 피시험 디바이스를 시험하는 시험 장치에 있어서,
    제3항 내지 제8항 중 어느 한 항에 기재된 시험 주기 발생기; 및
    상기 수신 회로로서, 상기 시험 주기 데이터에 의해 지정된 시험 주기의 개시 타이밍을 기준으로 하여, 상기 피시험 디바이스와의 사이에 신호를 주고 받는 타이밍을 발생하는 타이밍 발생기
    를 포함하는,
    시험 장치.
  10. 데이터 및 상기 데이터가 유효한지 여부를 나타내는 데이터 이네이블 신호를, 송신 회로로부터 수신 회로로 전송하는 전송 회로의 제어 방법에 있어서,
    상기 전송 회로는, 기준 클록에 동기하여, 상기 송신 회로로부터 상기 데이터를 취득하여 상기 수신 회로로 출력하는 데이터 취득부를 포함하고,
    상기 데이터가 무효라는 취지의 상기 데이터 이네이블 신호를 상기 전송 회로로부터 수취한 경우에, 상기 데이터 취득부에 대한 상기 기준 클록의 공급을 정지하고,
    상기 데이터는 상기 기준 클록의 주기보다 큰 단위의 시간을 나타내는 미리 정해진 수의 상위 비트 및 상기 기준 클록의 주기 이하의 단위의 시간을 나타내는 하위 비트를 포함하고,
    상기 상위 비트가 미리 정해진 값과 일치하는지 여부를 검출하고,
    상기 데이터가 무효라는 취지의 상기 데이터 이네이블 신호를 상기 송신 회로로부터 수취하였을 경우, 또는 상기 데이터에서의 상기 상위 비트가 상기 미리 정해진 값과 일치하는 것이 검출된 경우에, 상기 데이터 취득부가 상기 데이터에서의 상기 상위 비트의 취득에 이용하는 상기 기준 클록의 공급을 정지하고,
    상기 데이터에서의 상기 상위 비트가 상기 미리 정해진 값과 일치하는 것이 검출된 경우에, 상기 데이터 취득부로부터의 상기 데이터에서의 상기 상위 비트에 대신하여, 상기 미리 정해진 값을 상기 수신 회로로 공급하는,
    전송 회로의 제어 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
KR1020107025468A 2008-06-02 2009-05-25 시험 장치, 전송 회로, 시험 장치의 제어 방법 및 전송 회로의 제어 방법 KR101239121B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2008-144581 2008-06-02
JP2008144581 2008-06-02
PCT/JP2009/002301 WO2009147797A1 (ja) 2008-06-02 2009-05-25 試験装置、伝送回路、試験装置の制御方法および伝送回路の制御方法

Publications (2)

Publication Number Publication Date
KR20110005264A KR20110005264A (ko) 2011-01-17
KR101239121B1 true KR101239121B1 (ko) 2013-03-11

Family

ID=41397883

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107025468A KR101239121B1 (ko) 2008-06-02 2009-05-25 시험 장치, 전송 회로, 시험 장치의 제어 방법 및 전송 회로의 제어 방법

Country Status (4)

Country Link
JP (1) JP5202628B2 (ko)
KR (1) KR101239121B1 (ko)
TW (1) TWI388863B (ko)
WO (1) WO2009147797A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014185853A (ja) 2013-03-21 2014-10-02 Advantest Corp 電流補償回路、半導体デバイス、タイミング発生器、試験装置
CN113466675B (zh) * 2021-05-26 2022-06-21 中国电子科技集团公司第五十四研究所 一种测试向量生成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242992A (ja) 1997-02-28 1998-09-11 Oki Electric Ind Co Ltd クロック信号供給装置
JP2004361343A (ja) 2003-06-06 2004-12-24 Advantest Corp 試験装置
JP2005038187A (ja) 2003-07-15 2005-02-10 Matsushita Electric Ind Co Ltd 半導体装置
JP2006054731A (ja) 2004-08-12 2006-02-23 Advantest Corp タイミング発生器、試験装置、及びスキュー調整方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006038831A (ja) * 2004-06-23 2006-02-09 Fujitsu Ltd スキャン試験回路を備えた半導体集積回路
JP2007183860A (ja) * 2006-01-10 2007-07-19 Nec Electronics Corp クロック制御回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242992A (ja) 1997-02-28 1998-09-11 Oki Electric Ind Co Ltd クロック信号供給装置
JP2004361343A (ja) 2003-06-06 2004-12-24 Advantest Corp 試験装置
JP2005038187A (ja) 2003-07-15 2005-02-10 Matsushita Electric Ind Co Ltd 半導体装置
JP2006054731A (ja) 2004-08-12 2006-02-23 Advantest Corp タイミング発生器、試験装置、及びスキュー調整方法

Also Published As

Publication number Publication date
JPWO2009147797A1 (ja) 2011-10-20
JP5202628B2 (ja) 2013-06-05
KR20110005264A (ko) 2011-01-17
TWI388863B (zh) 2013-03-11
WO2009147797A1 (ja) 2009-12-10
TW201000928A (en) 2010-01-01

Similar Documents

Publication Publication Date Title
CN103809659A (zh) 用于高速接口的时钟校准的设备和方法
KR100292896B1 (ko) Pll지터측정방법과pll을가진집적회로
CN110515788B (zh) 一种数据接口的测试装置
EP2657806B1 (en) Signal source synchronization circuit
CN108233906B (zh) 一种基于adc的开机确定性延时***及方法
US8704573B2 (en) Data latch circuit
KR101239121B1 (ko) 시험 장치, 전송 회로, 시험 장치의 제어 방법 및 전송 회로의 제어 방법
US7876118B2 (en) Test equipment
JP5138187B2 (ja) 計測システム及び計測ユニット
US20030229473A1 (en) Event processing apparatus and method for high speed event based test system
KR100817270B1 (ko) 인터페이스 장치 및 데이터 동기화 방법
JP2010175413A (ja) 測定システム
CN113885655A (zh) 一种信号同步器
JP2007115036A (ja) 非同期伝送装置、非同期伝送方法
JP3463212B2 (ja) データ伝達装置
US8724682B2 (en) Method for carrying out bidirectional communications
Stock Implementing advanced timing and synchronization architectures in PXI systems
CN114614823B (zh) 一种芯片时钟同步方法、数据采集卡及数据采集***
US10225051B1 (en) Measurement system and data transmission interface
JPH10242945A (ja) 疑似ランダムパターン誤り測定回路
JP2023529266A (ja) アナログ－デジタルコンバータ又はデジタル－アナログコンバータを同期する方法及び対応するシステム
KR0153914B1 (ko) 기준 클럭을 이용한 위상 정렬기의 위상 변화 상태 감지기
JPH10242951A (ja) 疑似ランダムパターン同期引き込み回路
US20080069192A1 (en) Transmitting device, receiving device, transmission system, and transmission method
CN117997335A (zh) 一种高精度多通道数字io模块同步及补偿方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee